JP2004013784A - クロック変調回路 - Google Patents
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Abstract
【課題】ＭＣＵにクロックの立ち上がり／立ち下がりに同期する回路が混在しても，また，デューティ比に依存する回路が含まれても，放射ノイズが低減できるクロック変調回路を提供する。
【解決手段】入力パルスに対して所定の遅延時間遅れて出力する第１から第ｎまでの遅延素子がｎ段直列に接続され，第１の遅延素子には原振クロックが入力され，第１から第ｎ−１までの各遅延素子の出力が順次次段の遅延素子に入力され，第１から第ｎまでのいずれか１つの遅延素子の出力がパルス毎に選択されて出力され，リセット信号の入力から次のリセット信号の入力までの間，遅延素子は第１から第ｎまで昇順に選択され，次に，第ｎから第１まで降順に選択され，これを順次繰り返すように構成されるクロック変調回路。但し，ｎは，３以上の自然数である。
【選択図】 図１
【解決手段】入力パルスに対して所定の遅延時間遅れて出力する第１から第ｎまでの遅延素子がｎ段直列に接続され，第１の遅延素子には原振クロックが入力され，第１から第ｎ−１までの各遅延素子の出力が順次次段の遅延素子に入力され，第１から第ｎまでのいずれか１つの遅延素子の出力がパルス毎に選択されて出力され，リセット信号の入力から次のリセット信号の入力までの間，遅延素子は第１から第ｎまで昇順に選択され，次に，第ｎから第１まで降順に選択され，これを順次繰り返すように構成されるクロック変調回路。但し，ｎは，３以上の自然数である。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は，マイクロコントローラユニット（以下，「ＭＣＵ」という）などのクロック入力に用いられ，原振周波数に同期する放射ノイズを低減させるクロック変調回路に関するものである。
【０００２】
【従来の技術】
自動車の各種制御にはＭＣＵが広く使われている。近年，ＭＣＵの高速化に伴い，ＭＣＵから発生する放射ノイズがＦＭ周波数帯に重なり，カーラジオ等へ悪影響を与えるようになっている。この対策の一つとして，原振クロックを変調して，原振周波数に同期して発生する放射ノイズを分散させる手法が用いられている（例えば，特開昭６２−６３３２７号公報など）。
【０００３】
特開昭６２−６３３２７号公報には，次のような方法が開示されている。基本波ｆ０の周波数が一定値に固定されていると特定の高調波がノイズとなるので，基本波ｆ０の周波数をＭＣＵの制御精度に影響しない範囲でランダムに変調させる。そして高周波スペクトラムを分散させ，各波高値を低下させる。こうして，外部に対する高周波ノイズの影響を低減する。基本波ｆ０の周波数変調は，ＭＣＵのリード／ライトサイクルにより乱数的に行われる。原振クロックを変調させるための回路は，複数の遅延素子が直列に接続された遅延回路と，いずれかの遅延素子をパルス毎に選択するスイッチとによって構成される。
【０００４】
原振クロックのパルスは，スイッチによって複数の遅延素子から選択された遅延素子より供給される。このスイッチは，複数のフリップフロップ回路を用いて構成されるシフトレジスタによって制御され，選択される遅延素子は原振クロックの１パルス毎に変化し，複数のスイッチが順にＯＮになる。そして出力されるパルスの立ち上がりが変調され，高周波スペクトラムが分散される。
【０００５】
【発明が解決しようとする課題】
しかしながら従来の方法では，原振クロックのパルスの立ち上がりは変調されるが，パルスの立ち下がりは固定されたままである。このため，クロックの立ち上がりに同期する回路とクロックの立ち下がりに同期する回路とがＭＣＵ等に混在した場合には，放射ノイズ低減の効果が低下するという問題があった。立ち下がりに同期する回路では，放射ノイズが分散されないからである。
【０００６】
また，従来の方法では，変調クロックの”Ｈ”区間と”Ｌ”区間との比，即ち，デューティ比が変化する。このため，デューティ比に依存する回路，例えばクロックの”Ｈ”区間でマージンがない回路などを含むＭＣＵには適用できないという間題があった。
【０００７】
【課題を解決するための手段】
そこで本発明は，ＭＣＵなどに，クロックの立ち上がりに同期する回路とクロックの立ち下がりに同期する回路が混在しても，放射ノイズ低減の効果が低下しないクロック変調回路を提供することを第１の目的とする。
【０００８】
また，本発明は，デューティ比に依存する回路を含むＭＣＵなどにも適用できるクロック変調回路を提供することを第２の目的とする。
【０００９】
【課題を解決するための手段】
上記第１及び第２の目的を達成するための本発明のクロック変調回路は，入力パルスに対して所定の遅延時間遅れて出力する第１から第ｎまでの遅延素子がｎ段直列に接続され，第１の遅延素子には原振クロックが入力され，第１から第ｎ−１までの各遅延素子の出力が順次次段の遅延素子に入力され，第１から第ｎまでのいずれか１つの遅延素子の出力がパルス毎に選択されて出力される，入力された原振クロックを変調して出力するクロック変調回路において，セット若しくはリセット信号の入力から，次のセット若しくはリセット信号の入力までの間，ｎ段の遅延素子は第１から第ｎまで昇順に選択され，次に，第ｎから第１まで降順に選択され，再び第１から第ｎまで昇順に選択されることを順次繰り返すように構成されることを特徴とする。但し，ｎは，３以上の自然数である。
【００１０】
上記構成により，原振クロックのパルスの立ち上がりと立ち下がりの双方が変調して出力され，また，変調して出力されたパルスのデューティ比が一定になる。
【００１１】
上記構成において遅延素子の選択には，各々複数のフリップフロップ素子を含んで構成されたアップカウンタと，ダウンカウンタとを用いることができる。または，上記構成において遅延素子の選択には，複数のフリップフロップ素子を含んで構成されたアップカウンタと，ＥＯＲ論理素子とを用いることができる。
【００１２】
また，上記第１の目的を達成するための本発明の他のクロック変調回路は，入力パルスに対して所定の遅延時間遅れて出力する第１から第ｎまでの遅延素子がｎ段直列に接続され，第１の遅延素子には原振クロックが入力され，第１から第ｎ−１までの各遅延素子の出力が順次次段の遅延素子に入力され，第１から第ｎまでのいずれか１つの遅延素子の出力がパルス毎に選択されて出力される，入力された原振クロックを変調して出力するクロック変調回路において，セット若しくはリセット信号の入力から，次のセット若しくはリセット信号の入力までの間，ｎ段の遅延素子は第１から第ｎまで昇順に選択されることを繰り返すように構成され，遅延素子の選択には，複数のフリップフロップ素子を含んで構成されたアップカウンタが用いられることを特徴とする。但し，ｎは，３以上の自然数である。
【００１３】
上記構成により，原振クロックのパルスの立ち上がりとパルスの立ち下がりの双方が変調して出力される。
【００１４】
【発明の実施の形態】
以下に，本発明のいくつかの実施の形態を，図面を用いて説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００１５】
（第１の実施形態）
図１は，第１の実施形態のクロック変調回路の構成を示す論理回路図である。第１の実施形態では，入力パルスに対して所定の遅延時間遅れて出力する遅延素子が第１から第７まで７段直列に接続される（Ｄｅｌａｙ１〜７）。第１の遅延素子（Ｄｅｌａｙ１）には原振クロックが入力され，それぞれ入力から所定時間遅延して出力されるクロック出力（以下，「Ｑ出力」という）が，順次次段の遅延素子（Ｄｅｌａｙ２〜７）に入力される。
【００１６】
遅延素子（Ｄｅｌａｙ１〜７）の出力は，それぞれＡＮＤ論理素子１〜７に入力される。ＡＮＤ論理素子はすべての入力がＯＮになれば接続された遅延素子のパルスを出力するので，ＡＮＤ論理素子１〜７に接続される他の信号を制御することで，変調クロックへ出力するパルスの遅延素子がパルス毎に選択される。
【００１７】
遅延素子（Ｄｅｌａｙ１〜７）の選択には，図１のように接続された３段のフリップフロップ素子（Ｆ／Ｆ１〜３）で構成されたアップカウンタと，同じく図１のように接続された３段のフリップフロップ素子（Ｆ／Ｆ５〜７）で構成されたダウンカウンタとが用いられる。
【００１８】
図１に示す回路構成により，フリップフロップ素子（Ｆ／Ｆ１〜３）で構成されたアップカウンタと，フリップフロップ素子（Ｆ／Ｆ５〜７）で構成されたダウンカウンタは，それぞれ０〜７または７〜０のカウント動作をする。フリップフロップ素子（Ｆ／Ｆ４）のＱ出力は，アップカウンタが７カウントする毎に，”Ｈ”レベル出力，”Ｌ”レベル出力を繰り返す。このＱ出力が，”Ｌ”レベル出力のときにはアップカウンタの値が選択される。一方，”Ｈ”レベル出力のときには，ダウンカウンタの値が選択される。このカウンタセレクト値は，ＡＮＤ論理素子の番号１〜７に対応している。
【００１９】
このように，原振クロックの１クロック毎に，カウンタセレクト値は変化する。カウンタセレクト値が１のとき変調クロックは，原振クロックに対して遅延素子Ｄｅｌａｙ１の出力の波形が選択される。カウンタセレクト値が昇順に７まで行くと，フリップフロップ素子（Ｆ／Ｆ４）のＱ出力は，”Ｌ”レベル出力から，”Ｈ”レベル出力に変化する。これにより，アップカウンタからダウンカウンタに切り替わり，カウンタセレクト値が７から降順に選択される。
【００２０】
このようにして，７段の遅延素子（Ｄｅｌａｙ１〜７）は，セット信号の入力から次のセット信号の入力までの間，遅延素子（Ｄｅｌａｙ１）から遅延素子（Ｄｅｌａｙ７）まで昇順に選択される。次に，遅延素子（Ｄｅｌａｙ７）から遅延素子（Ｄｅｌａｙ１）まで降順に選択され，再び遅延素子（Ｄｅｌａｙ１）から遅延素子（Ｄｅｌａｙ７）まで昇順に選択され，順次これを繰り返す。そして，変調クロックには，遅延素子Ｄｅｌａｙ１〜７，遅延素子Ｄｅｌａｙ７〜１の順に変調されたクロックが出力される。
【００２１】
図２は，第１の実施形態のクロック変調回路の，原振クロック１０サイクル分のタイムチャート図である。上から，原振クロック，Ｄｅｌａｙ１〜７の出力，ＳＥＴ信号，Ｆ／Ｆ１のＱ出力，Ｆ／Ｆ２のＱ出力，Ｆ／Ｆ３のＱ出力，Ｆ／Ｆ４のクロック，Ｆ／Ｆ４のＱ出力，Ｆ／Ｆ５のＱ出力，Ｆ／Ｆ６のＱ出力，Ｆ／Ｆ７のＱ出力，カウンタセレクト値，変調クロックである。変調クロックは，原振クロックに対して遅延素子分立ち上がり／立ち下がりで変化しており，クロックの”Ｈ”区間は，デューティ比が固定された出力となっている。
【００２２】
（第１の実施形態の効果）
以上示した様に，第１の実施形態のクロック変調回路では，クロックの立ち上がり／立ち下がりにて変調をもたせることにより，回路がクロックの立ち上がり／立ち下がりで同期するものが混在した場合にも放射ノイズを低減することができる。また，クロックの”Ｈ”区間を固定させることにより，デューティ比に依存のある回路にも適用できる。
【００２３】
（第２の実施形態）
図３は，第２の実施形態のクロック変調回路の構成を示す論理回路図である。第２の実施形態では，第１の実施形態と同様に，入力パルスに対して所定の遅延時間遅れて出力する遅延素子が第１から第７まで７段直列に接続される（Ｄｅｌａｙ１〜７）。そして，遅延素子（Ｄｅｌａｙ１）には原振クロックが入力され，それぞれ入力から所定時間遅延して出力されるＱ出力が，順次次段の遅延素子（Ｄｅｌａｙ２〜７）に入力される。そして原振クロックが入力される直列の遅延素子（Ｄｅｌａｙ１〜７）の出力をパルス毎に選択することで，原振クロックが変調される。
【００２４】
第２の実施形態では，ＡＮＤ論理素子に入力される。遅延素子を選択するための信号は，図３のように接続された３段のフリップフロップ素子（Ｆ／Ｆ８〜１１）と，３つのＥＯＲ論理素子（不一致回路素子）（ＥＯＲ１〜３）とを用いて供給される。Ｆ／Ｆ１１のＱ出力と，Ｆ／Ｆ８，９，１０のＱ出力とは，それぞれＥＯＲ論理素子（ＥＯＲ１〜３）に入力され，ＥＯＲ１〜３にてカウンタセレクタ値が設定される。
【００２５】
このカウンタセレクト動作を説明すると，Ｆ／Ｆ８〜１１は，アップカウンタの構成になっており，０からカウントアップする。このときカウンタが７カウントするまでＦ／Ｆ１１のＱ出力は，”Ｌ”レベルのままであり，ＥＯＲ１〜３の出力には，Ｆ／Ｆ８，９，１０のＱ出力がそのまま出力される。このため，アップカウントされた値が設定される。カウント値が７〜８になるとＦ／Ｆ１１のＱ出力は”Ｈ”レベルに変化するので，ＥＯＲ１〜３の出力は，今度はＦ／Ｆ８，９，１０のＱ出力の反転した値，すなわちダウンカウントされた値が設定される。このようにして，Ｆ／Ｆ１１の出力によってＥＯＲ１〜３の値が，順次アップ／ダウンするカウンタの様に動作する。
【００２６】
以上のようにして，７段の遅延素子（Ｄｅｌａｙ１〜７）は，リセット信号の入力から次のリセット信号の入力までの間，遅延素子（Ｄｅｌａｙ１）から遅延素子（Ｄｅｌａｙ７）まで昇順に選択される。次に，遅延素子（Ｄｅｌａｙ７）から遅延素子（Ｄｅｌａｙ１）まで降順に選択され，再び遅延素子（Ｄｅｌａｙ１）から遅延素子（Ｄｅｌａｙ７）まで昇順に選択され，順次これを繰り返す。そして，変調クロックには，遅延素子Ｄｅｌａｙ１〜７，遅延素子Ｄｅｌａｙ７〜１の順に変調されたクロックが出力される。
【００２７】
図４は，第２の実施形態のクロック変調回路の，原振クロック１０サイクル分のタイムチャート図である。上から，原振クロック，Ｄｅｌａｙ１〜７の出力，ＲＥＳＥＴ信号，Ｆ／Ｆ８のＱ出力，Ｆ／Ｆ９のＱ出力，Ｆ／Ｆ１０のＱ出力，Ｆ／Ｆ１１のＱ出力，ＥＯＲ１の出力，ＥＯＲ２の出力，ＥＯＲ３の出力，カウンタセレクト値，変調クロックである。第１の実施形態と同様に，遅延素子Ｄｅｌａｙ１〜７，遅延素子Ｄｅｌａｙ７〜１の順にパルス出力が選択され，変調クロックが出力される。変調クロックは，原振クロックに対して遅延素子分立ち上がり／立ち下がりで変化しており，クロックの”Ｈ”区間は，デューティ比が固定された出力となっている。
【００２８】
（第２の実施形態の効果）
以上示した様に，第２の実施形態のクロック変調回路では，アップカウンタとダウンカウンタの替わりに，アップカウンタとＥＯＲ論理素子にて原振クロックを変調することにより，第１の実施形態と同様の効果が，第１の実施形態よりも小さい回路規模で得られる。
【００２９】
（第３の実施形態）
図５は，第３の実施形態のクロック変調回路の構成を示す論理回路図である。第３の実施形態では，第１の実施形態と同様に，入力パルスに対して所定の遅延時間遅れて出力する遅延素子が第１から第７まで７段直列に接続される（Ｄｅｌａｙ１〜７）。そして，遅延素子（Ｄｅｌａｙ１）には原振クロックが入力され，それぞれ入力から所定時間遅延して出力されるＱ出力が，順次次段の遅延素子（Ｄｅｌａｙ２〜７）に入力される。
【００３０】
このようにして第３の実施形態では，７段の遅延素子（Ｄｅｌａｙ１〜７）は，リセット信号の入力から次のリセット信号の入力までの間，遅延素子（Ｄｅｌａｙ１）から遅延素子（Ｄｅｌａｙ７）まで昇順に選択され，順次これを繰り返す。そして，変調クロックには，遅延素子Ｄｅｌａｙ１〜７の順に変調されたクロックが出力される。遅延素子の選択には，直列接続された３段のフリップフロップ素子で構成されたアップカウンタが用いられる。
【００３１】
遅延素子Ｄｅｌａｙ１〜７を選択するためにこれらに対応するＡＮＤ論理素子１〜７に入力する信号は，図５のように接続された３段のフリップフロップ素子（Ｆ／Ｆ１２，１３，１４）を用いて構成されたアップカウンタにて供給され，原振クロックの１クロック毎に，アップカウンタにてカウンタセレクト値が設定される。このカウンタセレクト値により遅延素子値が昇順に選択され，遅延素子Ｄｅｌａｙ１〜７の順に変調されたクロックが出力される。
【００３２】
図６は，第３の実施形態のクロック変調回路の，原振クロック１０サイクル分のタイムチャート図である。上から，原振クロック，Ｄｅｌａｙ１〜７の出力，ＲＥＳＥＴ信号，Ｆ／Ｆ１２のＱ出力，Ｆ／Ｆ１３のＱ出力，Ｆ／Ｆ１４のＱ出力，カウンタセレクト値，変調クロックである。変調クロックは，原振クロックに対して遅延素子分立ち上がり／立ち下がりで変化している。
【００３３】
（第３の実施形態の効果）
第３の実施形態のクロック変調回路では，遅延素子Ｄｅｌａｙ１〜７の昇順にパルス出力が選択され，変調クロックが出力される。第３の実施形態では，アップカウンタの７カウントから１カウントへ切り変わるところでデューティ比が変化するので，動作スピードやデューティ比を意識しなくても良い回路を使用する際には有効な方式である。第１，第２の実施形態の構成と比べると，より小さい回路規模で実現できる。また，第１，第２の実施形態と同様に，クロックの立ち上がり／立ち下がりにて変調をもたせることにより，回路がクロックの立ち上がり／立ち下がりで同期するものが混在した場合にも放射ノイズを低減することができる。
【００３４】
第１〜第３の実施形態では，遅延素子は７段（ｎ＝７）の構成のものについて説明したが，本発明はこれに限定されない。遅延素子の段数ｎは３以上で効果があるが，段数ｎが１００を超えると回路構成が複雑になり好ましくない。また，カウンタでは２の階乗数が容易に得られるので，遅延素子の段数ｎには，例えば，３，７，１５，３１，６３などが採用できる。また，本発明の変調クロック回路は，ＭＣＵへの応用に限定されるものではない。
【００３５】
以上，添付図面を参照しながら本発明のクロック変調回路の好適な実施形態について説明したが，本発明はこれらの例に限定されない。いわゆる当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００３６】
【発明の効果】
以上説明したように，本発明によれば，ＭＣＵなどにおいて，クロックの立ち上がり／立ち下がりで同期する回路が混在しても，放射ノイズ低減の効果が低下しないクロック変調回路が提供できた。
【００３７】
また，本発明によれば，デューティ比に依存する回路を含むＭＣＵなどにも適用できるクロック変調回路が提供できた。
【図面の簡単な説明】
【図１】図１は，第１の実施形態のクロック変調回路の構成を示す論理回路図である。
【図２】図２は，第１の実施形態のクロック変調回路のタイムチャート図である。
【図３】図３は，第２の実施形態のクロック変調回路の構成を示す論理回路図である。
【図４】図４は，第２の実施形態のクロック変調回路のタイムチャート図である。
【図５】図５は，第３の実施形態のクロック変調回路の構成を示す論理回路図である。
【図６】図６は，第３の実施形態のクロック変調回路のタイムチャート図である。
【符号の説明】
Ｆ／Ｆ１〜１４ フリップフロップ素子
Ｄｅｌａｙ１〜７ 遅延素子
【発明の属する技術分野】
この発明は，マイクロコントローラユニット（以下，「ＭＣＵ」という）などのクロック入力に用いられ，原振周波数に同期する放射ノイズを低減させるクロック変調回路に関するものである。
【０００２】
【従来の技術】
自動車の各種制御にはＭＣＵが広く使われている。近年，ＭＣＵの高速化に伴い，ＭＣＵから発生する放射ノイズがＦＭ周波数帯に重なり，カーラジオ等へ悪影響を与えるようになっている。この対策の一つとして，原振クロックを変調して，原振周波数に同期して発生する放射ノイズを分散させる手法が用いられている（例えば，特開昭６２−６３３２７号公報など）。
【０００３】
特開昭６２−６３３２７号公報には，次のような方法が開示されている。基本波ｆ０の周波数が一定値に固定されていると特定の高調波がノイズとなるので，基本波ｆ０の周波数をＭＣＵの制御精度に影響しない範囲でランダムに変調させる。そして高周波スペクトラムを分散させ，各波高値を低下させる。こうして，外部に対する高周波ノイズの影響を低減する。基本波ｆ０の周波数変調は，ＭＣＵのリード／ライトサイクルにより乱数的に行われる。原振クロックを変調させるための回路は，複数の遅延素子が直列に接続された遅延回路と，いずれかの遅延素子をパルス毎に選択するスイッチとによって構成される。
【０００４】
原振クロックのパルスは，スイッチによって複数の遅延素子から選択された遅延素子より供給される。このスイッチは，複数のフリップフロップ回路を用いて構成されるシフトレジスタによって制御され，選択される遅延素子は原振クロックの１パルス毎に変化し，複数のスイッチが順にＯＮになる。そして出力されるパルスの立ち上がりが変調され，高周波スペクトラムが分散される。
【０００５】
【発明が解決しようとする課題】
しかしながら従来の方法では，原振クロックのパルスの立ち上がりは変調されるが，パルスの立ち下がりは固定されたままである。このため，クロックの立ち上がりに同期する回路とクロックの立ち下がりに同期する回路とがＭＣＵ等に混在した場合には，放射ノイズ低減の効果が低下するという問題があった。立ち下がりに同期する回路では，放射ノイズが分散されないからである。
【０００６】
また，従来の方法では，変調クロックの”Ｈ”区間と”Ｌ”区間との比，即ち，デューティ比が変化する。このため，デューティ比に依存する回路，例えばクロックの”Ｈ”区間でマージンがない回路などを含むＭＣＵには適用できないという間題があった。
【０００７】
【課題を解決するための手段】
そこで本発明は，ＭＣＵなどに，クロックの立ち上がりに同期する回路とクロックの立ち下がりに同期する回路が混在しても，放射ノイズ低減の効果が低下しないクロック変調回路を提供することを第１の目的とする。
【０００８】
また，本発明は，デューティ比に依存する回路を含むＭＣＵなどにも適用できるクロック変調回路を提供することを第２の目的とする。
【０００９】
【課題を解決するための手段】
上記第１及び第２の目的を達成するための本発明のクロック変調回路は，入力パルスに対して所定の遅延時間遅れて出力する第１から第ｎまでの遅延素子がｎ段直列に接続され，第１の遅延素子には原振クロックが入力され，第１から第ｎ−１までの各遅延素子の出力が順次次段の遅延素子に入力され，第１から第ｎまでのいずれか１つの遅延素子の出力がパルス毎に選択されて出力される，入力された原振クロックを変調して出力するクロック変調回路において，セット若しくはリセット信号の入力から，次のセット若しくはリセット信号の入力までの間，ｎ段の遅延素子は第１から第ｎまで昇順に選択され，次に，第ｎから第１まで降順に選択され，再び第１から第ｎまで昇順に選択されることを順次繰り返すように構成されることを特徴とする。但し，ｎは，３以上の自然数である。
【００１０】
上記構成により，原振クロックのパルスの立ち上がりと立ち下がりの双方が変調して出力され，また，変調して出力されたパルスのデューティ比が一定になる。
【００１１】
上記構成において遅延素子の選択には，各々複数のフリップフロップ素子を含んで構成されたアップカウンタと，ダウンカウンタとを用いることができる。または，上記構成において遅延素子の選択には，複数のフリップフロップ素子を含んで構成されたアップカウンタと，ＥＯＲ論理素子とを用いることができる。
【００１２】
また，上記第１の目的を達成するための本発明の他のクロック変調回路は，入力パルスに対して所定の遅延時間遅れて出力する第１から第ｎまでの遅延素子がｎ段直列に接続され，第１の遅延素子には原振クロックが入力され，第１から第ｎ−１までの各遅延素子の出力が順次次段の遅延素子に入力され，第１から第ｎまでのいずれか１つの遅延素子の出力がパルス毎に選択されて出力される，入力された原振クロックを変調して出力するクロック変調回路において，セット若しくはリセット信号の入力から，次のセット若しくはリセット信号の入力までの間，ｎ段の遅延素子は第１から第ｎまで昇順に選択されることを繰り返すように構成され，遅延素子の選択には，複数のフリップフロップ素子を含んで構成されたアップカウンタが用いられることを特徴とする。但し，ｎは，３以上の自然数である。
【００１３】
上記構成により，原振クロックのパルスの立ち上がりとパルスの立ち下がりの双方が変調して出力される。
【００１４】
【発明の実施の形態】
以下に，本発明のいくつかの実施の形態を，図面を用いて説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００１５】
（第１の実施形態）
図１は，第１の実施形態のクロック変調回路の構成を示す論理回路図である。第１の実施形態では，入力パルスに対して所定の遅延時間遅れて出力する遅延素子が第１から第７まで７段直列に接続される（Ｄｅｌａｙ１〜７）。第１の遅延素子（Ｄｅｌａｙ１）には原振クロックが入力され，それぞれ入力から所定時間遅延して出力されるクロック出力（以下，「Ｑ出力」という）が，順次次段の遅延素子（Ｄｅｌａｙ２〜７）に入力される。
【００１６】
遅延素子（Ｄｅｌａｙ１〜７）の出力は，それぞれＡＮＤ論理素子１〜７に入力される。ＡＮＤ論理素子はすべての入力がＯＮになれば接続された遅延素子のパルスを出力するので，ＡＮＤ論理素子１〜７に接続される他の信号を制御することで，変調クロックへ出力するパルスの遅延素子がパルス毎に選択される。
【００１７】
遅延素子（Ｄｅｌａｙ１〜７）の選択には，図１のように接続された３段のフリップフロップ素子（Ｆ／Ｆ１〜３）で構成されたアップカウンタと，同じく図１のように接続された３段のフリップフロップ素子（Ｆ／Ｆ５〜７）で構成されたダウンカウンタとが用いられる。
【００１８】
図１に示す回路構成により，フリップフロップ素子（Ｆ／Ｆ１〜３）で構成されたアップカウンタと，フリップフロップ素子（Ｆ／Ｆ５〜７）で構成されたダウンカウンタは，それぞれ０〜７または７〜０のカウント動作をする。フリップフロップ素子（Ｆ／Ｆ４）のＱ出力は，アップカウンタが７カウントする毎に，”Ｈ”レベル出力，”Ｌ”レベル出力を繰り返す。このＱ出力が，”Ｌ”レベル出力のときにはアップカウンタの値が選択される。一方，”Ｈ”レベル出力のときには，ダウンカウンタの値が選択される。このカウンタセレクト値は，ＡＮＤ論理素子の番号１〜７に対応している。
【００１９】
このように，原振クロックの１クロック毎に，カウンタセレクト値は変化する。カウンタセレクト値が１のとき変調クロックは，原振クロックに対して遅延素子Ｄｅｌａｙ１の出力の波形が選択される。カウンタセレクト値が昇順に７まで行くと，フリップフロップ素子（Ｆ／Ｆ４）のＱ出力は，”Ｌ”レベル出力から，”Ｈ”レベル出力に変化する。これにより，アップカウンタからダウンカウンタに切り替わり，カウンタセレクト値が７から降順に選択される。
【００２０】
このようにして，７段の遅延素子（Ｄｅｌａｙ１〜７）は，セット信号の入力から次のセット信号の入力までの間，遅延素子（Ｄｅｌａｙ１）から遅延素子（Ｄｅｌａｙ７）まで昇順に選択される。次に，遅延素子（Ｄｅｌａｙ７）から遅延素子（Ｄｅｌａｙ１）まで降順に選択され，再び遅延素子（Ｄｅｌａｙ１）から遅延素子（Ｄｅｌａｙ７）まで昇順に選択され，順次これを繰り返す。そして，変調クロックには，遅延素子Ｄｅｌａｙ１〜７，遅延素子Ｄｅｌａｙ７〜１の順に変調されたクロックが出力される。
【００２１】
図２は，第１の実施形態のクロック変調回路の，原振クロック１０サイクル分のタイムチャート図である。上から，原振クロック，Ｄｅｌａｙ１〜７の出力，ＳＥＴ信号，Ｆ／Ｆ１のＱ出力，Ｆ／Ｆ２のＱ出力，Ｆ／Ｆ３のＱ出力，Ｆ／Ｆ４のクロック，Ｆ／Ｆ４のＱ出力，Ｆ／Ｆ５のＱ出力，Ｆ／Ｆ６のＱ出力，Ｆ／Ｆ７のＱ出力，カウンタセレクト値，変調クロックである。変調クロックは，原振クロックに対して遅延素子分立ち上がり／立ち下がりで変化しており，クロックの”Ｈ”区間は，デューティ比が固定された出力となっている。
【００２２】
（第１の実施形態の効果）
以上示した様に，第１の実施形態のクロック変調回路では，クロックの立ち上がり／立ち下がりにて変調をもたせることにより，回路がクロックの立ち上がり／立ち下がりで同期するものが混在した場合にも放射ノイズを低減することができる。また，クロックの”Ｈ”区間を固定させることにより，デューティ比に依存のある回路にも適用できる。
【００２３】
（第２の実施形態）
図３は，第２の実施形態のクロック変調回路の構成を示す論理回路図である。第２の実施形態では，第１の実施形態と同様に，入力パルスに対して所定の遅延時間遅れて出力する遅延素子が第１から第７まで７段直列に接続される（Ｄｅｌａｙ１〜７）。そして，遅延素子（Ｄｅｌａｙ１）には原振クロックが入力され，それぞれ入力から所定時間遅延して出力されるＱ出力が，順次次段の遅延素子（Ｄｅｌａｙ２〜７）に入力される。そして原振クロックが入力される直列の遅延素子（Ｄｅｌａｙ１〜７）の出力をパルス毎に選択することで，原振クロックが変調される。
【００２４】
第２の実施形態では，ＡＮＤ論理素子に入力される。遅延素子を選択するための信号は，図３のように接続された３段のフリップフロップ素子（Ｆ／Ｆ８〜１１）と，３つのＥＯＲ論理素子（不一致回路素子）（ＥＯＲ１〜３）とを用いて供給される。Ｆ／Ｆ１１のＱ出力と，Ｆ／Ｆ８，９，１０のＱ出力とは，それぞれＥＯＲ論理素子（ＥＯＲ１〜３）に入力され，ＥＯＲ１〜３にてカウンタセレクタ値が設定される。
【００２５】
このカウンタセレクト動作を説明すると，Ｆ／Ｆ８〜１１は，アップカウンタの構成になっており，０からカウントアップする。このときカウンタが７カウントするまでＦ／Ｆ１１のＱ出力は，”Ｌ”レベルのままであり，ＥＯＲ１〜３の出力には，Ｆ／Ｆ８，９，１０のＱ出力がそのまま出力される。このため，アップカウントされた値が設定される。カウント値が７〜８になるとＦ／Ｆ１１のＱ出力は”Ｈ”レベルに変化するので，ＥＯＲ１〜３の出力は，今度はＦ／Ｆ８，９，１０のＱ出力の反転した値，すなわちダウンカウントされた値が設定される。このようにして，Ｆ／Ｆ１１の出力によってＥＯＲ１〜３の値が，順次アップ／ダウンするカウンタの様に動作する。
【００２６】
以上のようにして，７段の遅延素子（Ｄｅｌａｙ１〜７）は，リセット信号の入力から次のリセット信号の入力までの間，遅延素子（Ｄｅｌａｙ１）から遅延素子（Ｄｅｌａｙ７）まで昇順に選択される。次に，遅延素子（Ｄｅｌａｙ７）から遅延素子（Ｄｅｌａｙ１）まで降順に選択され，再び遅延素子（Ｄｅｌａｙ１）から遅延素子（Ｄｅｌａｙ７）まで昇順に選択され，順次これを繰り返す。そして，変調クロックには，遅延素子Ｄｅｌａｙ１〜７，遅延素子Ｄｅｌａｙ７〜１の順に変調されたクロックが出力される。
【００２７】
図４は，第２の実施形態のクロック変調回路の，原振クロック１０サイクル分のタイムチャート図である。上から，原振クロック，Ｄｅｌａｙ１〜７の出力，ＲＥＳＥＴ信号，Ｆ／Ｆ８のＱ出力，Ｆ／Ｆ９のＱ出力，Ｆ／Ｆ１０のＱ出力，Ｆ／Ｆ１１のＱ出力，ＥＯＲ１の出力，ＥＯＲ２の出力，ＥＯＲ３の出力，カウンタセレクト値，変調クロックである。第１の実施形態と同様に，遅延素子Ｄｅｌａｙ１〜７，遅延素子Ｄｅｌａｙ７〜１の順にパルス出力が選択され，変調クロックが出力される。変調クロックは，原振クロックに対して遅延素子分立ち上がり／立ち下がりで変化しており，クロックの”Ｈ”区間は，デューティ比が固定された出力となっている。
【００２８】
（第２の実施形態の効果）
以上示した様に，第２の実施形態のクロック変調回路では，アップカウンタとダウンカウンタの替わりに，アップカウンタとＥＯＲ論理素子にて原振クロックを変調することにより，第１の実施形態と同様の効果が，第１の実施形態よりも小さい回路規模で得られる。
【００２９】
（第３の実施形態）
図５は，第３の実施形態のクロック変調回路の構成を示す論理回路図である。第３の実施形態では，第１の実施形態と同様に，入力パルスに対して所定の遅延時間遅れて出力する遅延素子が第１から第７まで７段直列に接続される（Ｄｅｌａｙ１〜７）。そして，遅延素子（Ｄｅｌａｙ１）には原振クロックが入力され，それぞれ入力から所定時間遅延して出力されるＱ出力が，順次次段の遅延素子（Ｄｅｌａｙ２〜７）に入力される。
【００３０】
このようにして第３の実施形態では，７段の遅延素子（Ｄｅｌａｙ１〜７）は，リセット信号の入力から次のリセット信号の入力までの間，遅延素子（Ｄｅｌａｙ１）から遅延素子（Ｄｅｌａｙ７）まで昇順に選択され，順次これを繰り返す。そして，変調クロックには，遅延素子Ｄｅｌａｙ１〜７の順に変調されたクロックが出力される。遅延素子の選択には，直列接続された３段のフリップフロップ素子で構成されたアップカウンタが用いられる。
【００３１】
遅延素子Ｄｅｌａｙ１〜７を選択するためにこれらに対応するＡＮＤ論理素子１〜７に入力する信号は，図５のように接続された３段のフリップフロップ素子（Ｆ／Ｆ１２，１３，１４）を用いて構成されたアップカウンタにて供給され，原振クロックの１クロック毎に，アップカウンタにてカウンタセレクト値が設定される。このカウンタセレクト値により遅延素子値が昇順に選択され，遅延素子Ｄｅｌａｙ１〜７の順に変調されたクロックが出力される。
【００３２】
図６は，第３の実施形態のクロック変調回路の，原振クロック１０サイクル分のタイムチャート図である。上から，原振クロック，Ｄｅｌａｙ１〜７の出力，ＲＥＳＥＴ信号，Ｆ／Ｆ１２のＱ出力，Ｆ／Ｆ１３のＱ出力，Ｆ／Ｆ１４のＱ出力，カウンタセレクト値，変調クロックである。変調クロックは，原振クロックに対して遅延素子分立ち上がり／立ち下がりで変化している。
【００３３】
（第３の実施形態の効果）
第３の実施形態のクロック変調回路では，遅延素子Ｄｅｌａｙ１〜７の昇順にパルス出力が選択され，変調クロックが出力される。第３の実施形態では，アップカウンタの７カウントから１カウントへ切り変わるところでデューティ比が変化するので，動作スピードやデューティ比を意識しなくても良い回路を使用する際には有効な方式である。第１，第２の実施形態の構成と比べると，より小さい回路規模で実現できる。また，第１，第２の実施形態と同様に，クロックの立ち上がり／立ち下がりにて変調をもたせることにより，回路がクロックの立ち上がり／立ち下がりで同期するものが混在した場合にも放射ノイズを低減することができる。
【００３４】
第１〜第３の実施形態では，遅延素子は７段（ｎ＝７）の構成のものについて説明したが，本発明はこれに限定されない。遅延素子の段数ｎは３以上で効果があるが，段数ｎが１００を超えると回路構成が複雑になり好ましくない。また，カウンタでは２の階乗数が容易に得られるので，遅延素子の段数ｎには，例えば，３，７，１５，３１，６３などが採用できる。また，本発明の変調クロック回路は，ＭＣＵへの応用に限定されるものではない。
【００３５】
以上，添付図面を参照しながら本発明のクロック変調回路の好適な実施形態について説明したが，本発明はこれらの例に限定されない。いわゆる当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００３６】
【発明の効果】
以上説明したように，本発明によれば，ＭＣＵなどにおいて，クロックの立ち上がり／立ち下がりで同期する回路が混在しても，放射ノイズ低減の効果が低下しないクロック変調回路が提供できた。
【００３７】
また，本発明によれば，デューティ比に依存する回路を含むＭＣＵなどにも適用できるクロック変調回路が提供できた。
【図面の簡単な説明】
【図１】図１は，第１の実施形態のクロック変調回路の構成を示す論理回路図である。
【図２】図２は，第１の実施形態のクロック変調回路のタイムチャート図である。
【図３】図３は，第２の実施形態のクロック変調回路の構成を示す論理回路図である。
【図４】図４は，第２の実施形態のクロック変調回路のタイムチャート図である。
【図５】図５は，第３の実施形態のクロック変調回路の構成を示す論理回路図である。
【図６】図６は，第３の実施形態のクロック変調回路のタイムチャート図である。
【符号の説明】
Ｆ／Ｆ１〜１４ フリップフロップ素子
Ｄｅｌａｙ１〜７ 遅延素子
Claims (6)
- 入力された原振クロックを変調して出力するクロック変調回路において，
前記原振クロックのパルスの立ち上がりと立ち下がりの双方を変調して出力することを特徴とするクロック変調回路。 - 変調して出力されたパルスのデューティ比が一定であることを特徴とする請求項１に記載のクロック変調回路。
- 入力パルスに対して所定の遅延時間遅れて出力する第１から第ｎまでの遅延素子がｎ段直列に接続され，前記第１の遅延素子には原振クロックが入力され，前記第１から第ｎ−１までの各遅延素子の出力が順次次段の遅延素子に入力され，
前記第１から第ｎまでのいずれか１つの前記遅延素子の出力がパルス毎に選択されて出力される，
入力された原振クロックを変調して出力するクロック変調回路において，
セット若しくはリセット信号の入力から，次のセット若しくはリセット信号の入力までの間，前記ｎ段の遅延素子は第１から第ｎまで昇順に選択され，次に，第ｎから第１まで降順に選択され，再び第１から第ｎまで昇順に選択されることを順次繰り返すように構成され，
前記原振クロックのパルスの立ち上がりと立ち下がりの双方を変調して出力することを特徴とするクロック変調回路。但し，ｎは，３以上の自然数である。 - 前記遅延素子の選択には，各々複数のフリップフロップ素子を含んで構成されたアップカウンタと，ダウンカウンタとが用いられることを特徴とする請求項３に記載のクロック変調回路。
- 前記遅延素子の選択には，複数のフリップフロップ素子を含んで構成されたアップカウンタと，ＥＯＲ論理素子とが用いられることを特徴とする請求項３に記載のクロック変調回路。
- 入力パルスに対して所定の遅延時間遅れて出力する第１から第ｎまでの遅延素子がｎ段直列に接続され，前記第１の遅延素子には原振クロックが入力され，前記第１から第ｎ−１までの各遅延素子の出力が順次次段の遅延素子に入力され，
前記第１から第ｎまでのいずれか１つの前記遅延素子の出力がパルス毎に選択されて出力される，
入力された原振クロックを変調して出力するクロック変調回路において，
セット若しくはリセット信号の入力から，次のセット若しくはリセット信号の入力までの間，前記ｎ段の遅延素子は第１から第ｎまで昇順に選択されることを繰り返すように構成され，
前記遅延素子の選択には，複数のフリップフロップ素子を含んで構成されたアップカウンタが用いられ，
前記原振クロックのパルスの立ち上がりと立ち下がりの双方を変調して出力することを特徴とするクロック変調回路。但し，ｎは，３以上の自然数である。
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