JPH0719204B2 - 浮動小数点演算方式 - Google Patents
浮動小数点演算方式Info
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- JPH0719204B2 JPH0719204B2 JP62231093A JP23109387A JPH0719204B2 JP H0719204 B2 JPH0719204 B2 JP H0719204B2 JP 62231093 A JP62231093 A JP 62231093A JP 23109387 A JP23109387 A JP 23109387A JP H0719204 B2 JPH0719204 B2 JP H0719204B2
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- 238000000034 method Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 4
- 238000004891 communication Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000003252 repetitive effect Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
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- 230000004044 response Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は浮動小数点演算ユニット（以下「EPU〕と云
う）を用いる浮動小数点演算方式、特にスカラ演算及び
ベクトル演算を効率よく高速で演算し得る浮動小数点演
算方式に関するものである。
う）を用いる浮動小数点演算方式、特にスカラ演算及び
ベクトル演算を効率よく高速で演算し得る浮動小数点演
算方式に関するものである。
（従来の技術） 浮動小数点演算は整数演算に比べ、ダイナミックレンジ
が広く精度も高いため科学技術計算用のワークステーシ
ョン、画像処理等において広く実用化されつつある。こ
の浮動小数点演算に用いられるFPUには、特定の汎用マ
イクロプロセッサとのインタフェイスを有するコプロセ
ッサとして称せられているFPUと汎用マイクロプロセッ
サとのインタフェイスを有しないFPUとがある。前者のF
PUはマイクロプロセッサとの結合が容易であるが、マイ
クロプロセッサの処理速度との関係上比較的低速で演算
を実行する。一方、後者のFPUは前者のFPUよりも数10倍
高速で動作するため、高速演算処理を実行するコンピュ
ータシステムにおいて極めて高い有用性を具えている。
が広く精度も高いため科学技術計算用のワークステーシ
ョン、画像処理等において広く実用化されつつある。こ
の浮動小数点演算に用いられるFPUには、特定の汎用マ
イクロプロセッサとのインタフェイスを有するコプロセ
ッサとして称せられているFPUと汎用マイクロプロセッ
サとのインタフェイスを有しないFPUとがある。前者のF
PUはマイクロプロセッサとの結合が容易であるが、マイ
クロプロセッサの処理速度との関係上比較的低速で演算
を実行する。一方、後者のFPUは前者のFPUよりも数10倍
高速で動作するため、高速演算処理を実行するコンピュ
ータシステムにおいて極めて高い有用性を具えている。
この高速性FPUを用いる場合、ホストコンピュータとし
て機能するマイクロプロセッサにFPUを接続するための
インタフェイスが重要であり、例えばアドレスバス、デ
ータバス及び制御線用にバス・バッファを設け、ホスト
コンピュータ，メモリ及びFPUを相互接続させている。
そして、ホストコンピュータとFPUとの間のデータ転送
にホストコンピュータのデータバスが用いられ、各コン
ピュータはFPUのRAMにメモリから処理前のデータをロー
ドし、FPUに演算処理用アルゴリズムを実行するように
指示して演算を開始させる。FPUが１個のアルゴリズム
・プログラムを実行し終えると、ホストコンピュータは
FPUの出力用RAMの内容を読み込んで演算結果が得られて
いる。
て機能するマイクロプロセッサにFPUを接続するための
インタフェイスが重要であり、例えばアドレスバス、デ
ータバス及び制御線用にバス・バッファを設け、ホスト
コンピュータ，メモリ及びFPUを相互接続させている。
そして、ホストコンピュータとFPUとの間のデータ転送
にホストコンピュータのデータバスが用いられ、各コン
ピュータはFPUのRAMにメモリから処理前のデータをロー
ドし、FPUに演算処理用アルゴリズムを実行するように
指示して演算を開始させる。FPUが１個のアルゴリズム
・プログラムを実行し終えると、ホストコンピュータは
FPUの出力用RAMの内容を読み込んで演算結果が得られて
いる。
（発明が解決しようとする問題点） 上述した従来の演算方式ではメモリからFPUへのデータ
伝送やFPUの演算実行の制御をマイクロコンピュータが
それぞれ指示しているためメモリアクセスなどのオーバ
ヘッドによってシステムとしての演算速度が制限され、
この結果FPUの高速性を十分に生かし切れない欠点があ
った。
伝送やFPUの演算実行の制御をマイクロコンピュータが
それぞれ指示しているためメモリアクセスなどのオーバ
ヘッドによってシステムとしての演算速度が制限され、
この結果FPUの高速性を十分に生かし切れない欠点があ
った。
例えば、Ａ＝Ｂ＋Ｃと云う演算を実行するには次のよう
な処理が必要である。
な処理が必要である。
データＢの転送（メモリ→CPU→FPU） データＣの転送（メモリ→CPU→FPU） 演算命令の転送 演算 演算結果Ａの転送（FPU→CPU→メモリ） この演算を実行する場合、演算時間0.2μｓに対してオ
ーバヘッドが約４μｓとなりFPUの高速性が生かされな
くなってしまう。特に、配列変数のループによる繰り返
し演算であるベクトル演算を実行する場合変数のアドレ
ス計算に多大な時間を要し、従ってFPUの高速性が全く
生かされなくなってしまう。
ーバヘッドが約４μｓとなりFPUの高速性が生かされな
くなってしまう。特に、配列変数のループによる繰り返
し演算であるベクトル演算を実行する場合変数のアドレ
ス計算に多大な時間を要し、従ってFPUの高速性が全く
生かされなくなってしまう。
従って、本発明の目的は上述した欠点を除去し、マイク
ロプロセッサ、メモリ及びFPU間の通信及び制御を効率
よく行い、FPUの高速性を十分に発揮し得る浮動小数点
演算方式を提供するものである。
ロプロセッサ、メモリ及びFPU間の通信及び制御を効率
よく行い、FPUの高速性を十分に発揮し得る浮動小数点
演算方式を提供するものである。
（問題点を解決するための手段） 本発明による浮動点演算方式は、浮動小数点演算を実行
する浮動小数点演算プロセッサと、演算されるべきデー
タを記憶したメモリ装置と、これら浮動小数点演算プロ
セッサとメモリ装置との間のデータ転送及び浮動小数点
演算プロセッサにおける演算処理を制御する処理装置と
を具え、これら浮動小数点演算プロセッサ、メモリ装置
及び処理装置をアドレス・制御バスラインで相互接続す
ると共に、浮動小数点演算プロセッサとメモリ装置とを
データ伝送を行うデータバスラインで相互接続し、さら
に、処理装置とメモリ装置及び浮動少数点プロセッサと
を読出／書込命令信号を供給する制御ラインでそれぞれ
相互接続すると共に、処理装置と浮動少数点プロセッサ
との間に読出命令と書込命令との間で命令内容を反転さ
せる反転器を接続し、前記処理装置から演算されるべき
データのアドレスを表示したアドレスコード及び浮動少
数点プロセッサが実行すべき処理内容を表示した命令コ
ードを含む命令信号をアドレス・制御バスラインを経て
並びに読出／書込命令信号を前記制御ラインを経て浮動
少数点演算プロセッサ及びメモリ装置にそれぞれ供給
し、これら命令信号に基づいて演算されるべきデータを
データバスラインを介してメモリ装置から浮動少数演算
プロセッサに直接出力し、このメモリ装置から出力され
たデータを前記命令信号に基づいて浮動少数点演算プロ
セッサで処理し、１回のアクセスによってデータ転送及
び演算処理をほぼ同時に行うことを特徴とするものであ
る。
する浮動小数点演算プロセッサと、演算されるべきデー
タを記憶したメモリ装置と、これら浮動小数点演算プロ
セッサとメモリ装置との間のデータ転送及び浮動小数点
演算プロセッサにおける演算処理を制御する処理装置と
を具え、これら浮動小数点演算プロセッサ、メモリ装置
及び処理装置をアドレス・制御バスラインで相互接続す
ると共に、浮動小数点演算プロセッサとメモリ装置とを
データ伝送を行うデータバスラインで相互接続し、さら
に、処理装置とメモリ装置及び浮動少数点プロセッサと
を読出／書込命令信号を供給する制御ラインでそれぞれ
相互接続すると共に、処理装置と浮動少数点プロセッサ
との間に読出命令と書込命令との間で命令内容を反転さ
せる反転器を接続し、前記処理装置から演算されるべき
データのアドレスを表示したアドレスコード及び浮動少
数点プロセッサが実行すべき処理内容を表示した命令コ
ードを含む命令信号をアドレス・制御バスラインを経て
並びに読出／書込命令信号を前記制御ラインを経て浮動
少数点演算プロセッサ及びメモリ装置にそれぞれ供給
し、これら命令信号に基づいて演算されるべきデータを
データバスラインを介してメモリ装置から浮動少数演算
プロセッサに直接出力し、このメモリ装置から出力され
たデータを前記命令信号に基づいて浮動少数点演算プロ
セッサで処理し、１回のアクセスによってデータ転送及
び演算処理をほぼ同時に行うことを特徴とするものであ
る。
（作用） 演算されるべきデータを表示したアドレスコード及びFP
Uにおける実行命令を表示した命令コードを含む命令信
号を処理装置で発生し、この命令信号をメモリ及びFPU
にそれぞれ供給すると共に制御ライン及び反転器を介し
て読出信号及び反転した書込信号をメモリ及びFPUにそ
れぞれ供給する。メモリではアドレスコードで表示した
データを読み出してFPUに転送し、FPUでは転送されたデ
ータを用いて指示された演算を実行する。これにより１
回のアクセスによってデータ転送及び演算動作を同時に
行うことができ、この結果データ転送をCPUを介さずメ
モリとFPUとの間で直接行うことができ、FPUの高速性を
十分に生かした浮動小数点演算を行うことができる。特
に、配列変数ループによる繰り返し演算を行うベクトル
演算を行う場合メモリ−FPU間で直接データ転送を行う
ので、FPUの高速性を一層有効に生かすことができる。
Uにおける実行命令を表示した命令コードを含む命令信
号を処理装置で発生し、この命令信号をメモリ及びFPU
にそれぞれ供給すると共に制御ライン及び反転器を介し
て読出信号及び反転した書込信号をメモリ及びFPUにそ
れぞれ供給する。メモリではアドレスコードで表示した
データを読み出してFPUに転送し、FPUでは転送されたデ
ータを用いて指示された演算を実行する。これにより１
回のアクセスによってデータ転送及び演算動作を同時に
行うことができ、この結果データ転送をCPUを介さずメ
モリとFPUとの間で直接行うことができ、FPUの高速性を
十分に生かした浮動小数点演算を行うことができる。特
に、配列変数ループによる繰り返し演算を行うベクトル
演算を行う場合メモリ−FPU間で直接データ転送を行う
ので、FPUの高速性を一層有効に生かすことができる。
（実施例） 第１図は本発明による演算方式によってスカラ演算を実
行する例を示し、第１図ａは全体構成を示すブロック線
図、第１図ｂは命令信号のアドレスフォーマットの一例
を示す線図である。演算処理の制御を行う処理装置（CP
U）１にアドレス・制御バスライン２及びデータバスラ
イン３を接続し、これらアドレス・制御バスライン２及
びデータバスライン３を演算されるべきデータを記憶し
たメモリ４及び浮動小数点演算を実行する浮動小数点演
算ユニット（FPU）５にそれぞれ接続し、CPU1,メモリ４
及びFPU5を相互接続する。データバスライン３はメモリ
４とFPU5との間でデータの転送を行い、アドレス・制御
バスライン３は転送されるべきデータのアドレスを表示
したアドレスコードとFPUでの処理内容を表示した命令
コードとを含む命令信号をCPUからメモリ及びFPUにそれ
ぞれ供給する。尚、アドレス・制御バスライン３は命令
ラッチ６を介してFPU5に接続する。書込／読出信号を伝
送する制御ライン７をCPU1に接続し、この制御ライン７
をメモリ４に接続すると共に反転器８を介してFPU5に接
続する。従って、CPU1から制御ライン７を経てメモリ４
に読出信号が供給されると同時にFPU5に書込信号が入力
し、メモリ４に書込信号が供給されるとFPU5には読出信
号が同時に入力する。本発明では、CPU1からアドレス・
制御バスラインを経てメモリ４及びFPU5に、FPUへの実
行命令を演算されるべきデータのアドレスにマッピング
した１個の命令信号をそれぞれ供給し、この１個の命令
信号によってメモリ４に対し演算されるべきデータをデ
ータバスライン３にロードするように指示すると共にFP
U5に対して演算内容等の処理内容を指示する。このた
め、第１図ｂに示すように命令信号として、例えば32ビ
ットのアドレスフォーマットを使用する。このアドレス
フォーマットにおいて、最上位桁の31番目のビットA31
が１のとき演算命令のあることを表示し、30ビットから
22ビットはFPUへの実行命令コードを表示し、21ビット
から00ビットはメモリに対する演算されるべきデータの
アドレスコードを表示する。従って、CPU1が第１図ｂに
示すアドレスフォーマットでメモリ４からデータの読出
しを行えば、メモリ４はA21〜A00で表示される番地のデ
ータをデータバスライン３に出力し、同一サイクルでFP
U5には書込信号が供給されるのでメモリ４から出力され
たデータがFPUに書込まれることになる。この場合逆の
場合、すなわちFPUから演算結果をメモリに書込む場合
も同様である。
行する例を示し、第１図ａは全体構成を示すブロック線
図、第１図ｂは命令信号のアドレスフォーマットの一例
を示す線図である。演算処理の制御を行う処理装置（CP
U）１にアドレス・制御バスライン２及びデータバスラ
イン３を接続し、これらアドレス・制御バスライン２及
びデータバスライン３を演算されるべきデータを記憶し
たメモリ４及び浮動小数点演算を実行する浮動小数点演
算ユニット（FPU）５にそれぞれ接続し、CPU1,メモリ４
及びFPU5を相互接続する。データバスライン３はメモリ
４とFPU5との間でデータの転送を行い、アドレス・制御
バスライン３は転送されるべきデータのアドレスを表示
したアドレスコードとFPUでの処理内容を表示した命令
コードとを含む命令信号をCPUからメモリ及びFPUにそれ
ぞれ供給する。尚、アドレス・制御バスライン３は命令
ラッチ６を介してFPU5に接続する。書込／読出信号を伝
送する制御ライン７をCPU1に接続し、この制御ライン７
をメモリ４に接続すると共に反転器８を介してFPU5に接
続する。従って、CPU1から制御ライン７を経てメモリ４
に読出信号が供給されると同時にFPU5に書込信号が入力
し、メモリ４に書込信号が供給されるとFPU5には読出信
号が同時に入力する。本発明では、CPU1からアドレス・
制御バスラインを経てメモリ４及びFPU5に、FPUへの実
行命令を演算されるべきデータのアドレスにマッピング
した１個の命令信号をそれぞれ供給し、この１個の命令
信号によってメモリ４に対し演算されるべきデータをデ
ータバスライン３にロードするように指示すると共にFP
U5に対して演算内容等の処理内容を指示する。このた
め、第１図ｂに示すように命令信号として、例えば32ビ
ットのアドレスフォーマットを使用する。このアドレス
フォーマットにおいて、最上位桁の31番目のビットA31
が１のとき演算命令のあることを表示し、30ビットから
22ビットはFPUへの実行命令コードを表示し、21ビット
から00ビットはメモリに対する演算されるべきデータの
アドレスコードを表示する。従って、CPU1が第１図ｂに
示すアドレスフォーマットでメモリ４からデータの読出
しを行えば、メモリ４はA21〜A00で表示される番地のデ
ータをデータバスライン３に出力し、同一サイクルでFP
U5には書込信号が供給されるのでメモリ４から出力され
たデータがFPUに書込まれることになる。この場合逆の
場合、すなわちFPUから演算結果をメモリに書込む場合
も同様である。
スカラ演算は次の順序に従って行う。
CPU1から第１の命令信号を転送し（第１のメモリア
クセス）、この第１の命令信号に基づいてメモリ４から
演算されるべき第１のデータをデータバスラインに出力
すると共に、出力されたデータをFPU5に書込む。
クセス）、この第１の命令信号に基づいてメモリ４から
演算されるべき第１のデータをデータバスラインに出力
すると共に、出力されたデータをFPU5に書込む。
CPU1から演算されるべき別のデータのアドレスとFP
Uへの演算命令とを含む第２の命令信号を転送し（第２
のメモリアクセス）、メモリ４から演算されるべき第２
のデータを出力すると共に、FPU5において演算命令を実
行する。
Uへの演算命令とを含む第２の命令信号を転送し（第２
のメモリアクセス）、メモリ４から演算されるべき第２
のデータを出力すると共に、FPU5において演算命令を実
行する。
演算結をFPUの出力レジスタにラッチしてからメモ
リ４に転送する。この転送は１回のメモリアクセスで行
うことができるが、このステップではFPUの出力レジス
タに演算結果をラッチする命令をFPUに転送するのに、
使用するFPUによっては更にメモリアクセスが必要な場
合もある。このような場合には、このステップで２回の
メモリアクセスが必要となるが、メモリ→メモリ転送命
令を用いれば、１個の命令でこのステップを実行でき
る。この場合メモリ→メモリ転送命令の最初のメモリア
クセスによって演算結果をFPUの出力レジスタにラッチ
し、次のメモリアクセスによって演算結果をメモリ４に
書込む。このように構成すれば、３〜４回のサイクルで
スカラ演算が完了するので、従来の浮動小数点演算方式
に比べて約２倍高速化することができる。
リ４に転送する。この転送は１回のメモリアクセスで行
うことができるが、このステップではFPUの出力レジス
タに演算結果をラッチする命令をFPUに転送するのに、
使用するFPUによっては更にメモリアクセスが必要な場
合もある。このような場合には、このステップで２回の
メモリアクセスが必要となるが、メモリ→メモリ転送命
令を用いれば、１個の命令でこのステップを実行でき
る。この場合メモリ→メモリ転送命令の最初のメモリア
クセスによって演算結果をFPUの出力レジスタにラッチ
し、次のメモリアクセスによって演算結果をメモリ４に
書込む。このように構成すれば、３〜４回のサイクルで
スカラ演算が完了するので、従来の浮動小数点演算方式
に比べて約２倍高速化することができる。
次に、配列変数がループによる繰り返し演算を行う、い
わゆるベクトル演算について説明する。第２図はベクト
ル演算を行う計算システムの一例を示すものである。ベ
クトル演算を行う場合第２図に示すように、高速のデー
タ伝送を行う専用の制御回路10を設け、この制御回路10
によってメモリ−FPU間のデータ転送を行い高速性を達
成する。尚、初期設定を高速で行うためにも、スカラ演
算と同様の方法を使用でき、データバスライン及びアド
レス・制御バスラインの両方を用いてFPUに対する演算
命令の設定及びメモリに対するアドレス初期設定を同時
に行う。
わゆるベクトル演算について説明する。第２図はベクト
ル演算を行う計算システムの一例を示すものである。ベ
クトル演算を行う場合第２図に示すように、高速のデー
タ伝送を行う専用の制御回路10を設け、この制御回路10
によってメモリ−FPU間のデータ転送を行い高速性を達
成する。尚、初期設定を高速で行うためにも、スカラ演
算と同様の方法を使用でき、データバスライン及びアド
レス・制御バスラインの両方を用いてFPUに対する演算
命令の設定及びメモリに対するアドレス初期設定を同時
に行う。
尚、FPU5への命令はメモリ４へのアドレスにマッピング
してもよく、或いは制御回路10からFPU5に直列送り込む
こともできる。FPU5への命令をアドレスにマッピングす
れば、前述したスカラ演算の命令と同一のアドレスフォ
ーマットによってベクトル演算も行うことができるの
で、命令を発生させるためのソフトウエアをスカラ演算
とベクトル演算とで共用することができる。
してもよく、或いは制御回路10からFPU5に直列送り込む
こともできる。FPU5への命令をアドレスにマッピングす
れば、前述したスカラ演算の命令と同一のアドレスフォ
ーマットによってベクトル演算も行うことができるの
で、命令を発生させるためのソフトウエアをスカラ演算
とベクトル演算とで共用することができる。
第３図は制御回路10の一例の構成を示すブロック線図で
ある。演算の開始、順序及び停止を制御する開始・順序
・停止回路20を用い、この制御回路20にＮ個の命令レジ
スタから成る命令レジスタ21、Ｎ個のアドレスレジスタ
から成るアドレスレジスタ22及びＮ個の増分レジスタか
ら成る増分レジスタ23を接続する。アドレスレジスタ22
の最終段（アドレスレジスタＮ）の出力及び増分レジス
タ23の最終段（増分レジスタＮ）の出力を加算器24の入
力にそれぞれ接続し、加算器24の出力を大小比較器25の
入力に接続すると共にアドレスレジスタ22の初段のレジ
スタ（アドレスレジスタ１）にも接続する。演算される
べきデータの最終アドレスを終了レジスタ26に設定し、
この終了レジスタの出力を大小比較器25の別の入力に接
続する。
ある。演算の開始、順序及び停止を制御する開始・順序
・停止回路20を用い、この制御回路20にＮ個の命令レジ
スタから成る命令レジスタ21、Ｎ個のアドレスレジスタ
から成るアドレスレジスタ22及びＮ個の増分レジスタか
ら成る増分レジスタ23を接続する。アドレスレジスタ22
の最終段（アドレスレジスタＮ）の出力及び増分レジス
タ23の最終段（増分レジスタＮ）の出力を加算器24の入
力にそれぞれ接続し、加算器24の出力を大小比較器25の
入力に接続すると共にアドレスレジスタ22の初段のレジ
スタ（アドレスレジスタ１）にも接続する。演算される
べきデータの最終アドレスを終了レジスタ26に設定し、
この終了レジスタの出力を大小比較器25の別の入力に接
続する。
次に、このシステムの動作を説明する。まず、アドレス
フォーマットを格納するための初期設定をCPU1の制御の
もとで行う。Ｎ個の命令レジスタ21にFPUへの実行命令
を順次設定し、Ｎ個のアドレスレジスタ22には演算され
るべきメモリ４に記憶されているデータのアドレス（配
列データの先頭アドレス）を順次記憶し、増分レジスタ
23にはアドレスの増分値を設定する。この初期設定にお
いても前述したスカラ演算と同様な方法によって命令設
定とアドレス初期値設定を同時に行うことができる。次
に、開始・順序・停止制御回路20をアクセスすることに
より演算を開始する。図示しないクロック発生器からの
クロック信号の制御のもとで命令レジスタ21からの順次
演算命令及びアドレスレジスタ22からの順次アドレスが
アドレス・制御ラインに出力され、これに応じて前述し
た方法に従ってメモリ−FPU間のデータ転送及びFPUにお
るけ演算が順次行われる。一方、加算器24において出力
したアドレスと増分値とを加算し、この出力をアドレス
レジスタの初段のレジスタに供給してアドレスレジスタ
の内容を順次更新する。また、加算器24の出力を大小比
較器25に供給して終了レジスタ26に記憶されている演算
されるべきデータの最終アドレスを比較し、この大小比
較器25の出力を制御回路に供給して演算処理が終了す
る。演算終了後にCPU1とバスラインとを接続して他の処
理を行う。尚、アドレスレジスタの出力はメモリ４から
のデータの読出しに要する時間を見込んで、命令レジス
タ21の出力よりも早く出力することもできる。更に、メ
モリアクセスのオーバヘッドを緩和するための演算中に
次に演算されるべきデータをFPU15に転送することもで
きる。このように構成すれば、ベクトル演算の実行時間
は、初期設定時間＋１要素当たりの演算時間×ベクトル
の要素数となり、１要素当たりの演算時間をFPUの能力
とほぼ同様にでき、スカラ演算によって演算する場合に
比べほぼ10倍以上高速で、演算処理することができる。
フォーマットを格納するための初期設定をCPU1の制御の
もとで行う。Ｎ個の命令レジスタ21にFPUへの実行命令
を順次設定し、Ｎ個のアドレスレジスタ22には演算され
るべきメモリ４に記憶されているデータのアドレス（配
列データの先頭アドレス）を順次記憶し、増分レジスタ
23にはアドレスの増分値を設定する。この初期設定にお
いても前述したスカラ演算と同様な方法によって命令設
定とアドレス初期値設定を同時に行うことができる。次
に、開始・順序・停止制御回路20をアクセスすることに
より演算を開始する。図示しないクロック発生器からの
クロック信号の制御のもとで命令レジスタ21からの順次
演算命令及びアドレスレジスタ22からの順次アドレスが
アドレス・制御ラインに出力され、これに応じて前述し
た方法に従ってメモリ−FPU間のデータ転送及びFPUにお
るけ演算が順次行われる。一方、加算器24において出力
したアドレスと増分値とを加算し、この出力をアドレス
レジスタの初段のレジスタに供給してアドレスレジスタ
の内容を順次更新する。また、加算器24の出力を大小比
較器25に供給して終了レジスタ26に記憶されている演算
されるべきデータの最終アドレスを比較し、この大小比
較器25の出力を制御回路に供給して演算処理が終了す
る。演算終了後にCPU1とバスラインとを接続して他の処
理を行う。尚、アドレスレジスタの出力はメモリ４から
のデータの読出しに要する時間を見込んで、命令レジス
タ21の出力よりも早く出力することもできる。更に、メ
モリアクセスのオーバヘッドを緩和するための演算中に
次に演算されるべきデータをFPU15に転送することもで
きる。このように構成すれば、ベクトル演算の実行時間
は、初期設定時間＋１要素当たりの演算時間×ベクトル
の要素数となり、１要素当たりの演算時間をFPUの能力
とほぼ同様にでき、スカラ演算によって演算する場合に
比べほぼ10倍以上高速で、演算処理することができる。
第４図は市販のCPU、FPU、その他の周辺デバイスを実装
した具体的構成を示すブロック線図である。CPU30とし
てモトローラ社のMC68020プロセッサを用い、このCPU30
をVMEバスライン31を介してVMEバスインタフェイス32に
接続する。このVMEバスインタフェイス32はアドレス、
データ、制御信号の送受信及びバスラインの駆動制御を
行う。このVMEバスインタフェイス32を32ビットのデー
タバスライン33及び32ビットのアドレス・制御バスライ
ン34にそれぞれ接続する。前述した実施例で用いたデー
タ転送及び実行命令の制御を行う回路としてDMA制御回
路35（Direct Memory Access Controller）を用いる。
このDMA制御回路35はアドレス発生器36（ADSP−141
0）、制御メモリ37、レジスタ38、開始・停止回路39及
びベクトル演算時に6.144MHzのクロック信号を発生する
クロック発生器40を有している。演算されるべきデータ
が格納されているデータメモリ41をデータバスライン33
及びアドレスバスライン34に接続する。このデータメモ
リ41はアクセス時間が85nSのSRAMが128Kバイト実装され
ている。浮動小数点演算を実行するFPU42としてアドバ
ンストマイクロデバイス社の浮動小数点演算プロセッサ
AM29325を用いる。このプロセッサAM2935は浮動小数点
加減乗算を135nSで実行でき、入力データラッチ用にＲ
レジスタ及びＳレジスタを有すると共に演算結果ラッチ
用にＦレジスタを用い、これらのレジスタを適当に使用
することにより例えば積和演算を２クロックで実行でき
る。このFPU42への実行命令はDMA制御回路35からアドレ
ス・制御バスライン34及び命令レジスタ43を介して入力
させる。データメモリ41からデータバスライン33に出力
された演算されるべきデータはＲレジスタ及びＳレジス
タに入力し、演算結果はＦレジスタからデータバスライ
ン33に出力する。更に、FPU42に状態レジスタ44を接続
し、この状態レジスタ44によってCPU30はFPUの演算状態
を知ることができる。
した具体的構成を示すブロック線図である。CPU30とし
てモトローラ社のMC68020プロセッサを用い、このCPU30
をVMEバスライン31を介してVMEバスインタフェイス32に
接続する。このVMEバスインタフェイス32はアドレス、
データ、制御信号の送受信及びバスラインの駆動制御を
行う。このVMEバスインタフェイス32を32ビットのデー
タバスライン33及び32ビットのアドレス・制御バスライ
ン34にそれぞれ接続する。前述した実施例で用いたデー
タ転送及び実行命令の制御を行う回路としてDMA制御回
路35（Direct Memory Access Controller）を用いる。
このDMA制御回路35はアドレス発生器36（ADSP−141
0）、制御メモリ37、レジスタ38、開始・停止回路39及
びベクトル演算時に6.144MHzのクロック信号を発生する
クロック発生器40を有している。演算されるべきデータ
が格納されているデータメモリ41をデータバスライン33
及びアドレスバスライン34に接続する。このデータメモ
リ41はアクセス時間が85nSのSRAMが128Kバイト実装され
ている。浮動小数点演算を実行するFPU42としてアドバ
ンストマイクロデバイス社の浮動小数点演算プロセッサ
AM29325を用いる。このプロセッサAM2935は浮動小数点
加減乗算を135nSで実行でき、入力データラッチ用にＲ
レジスタ及びＳレジスタを有すると共に演算結果ラッチ
用にＦレジスタを用い、これらのレジスタを適当に使用
することにより例えば積和演算を２クロックで実行でき
る。このFPU42への実行命令はDMA制御回路35からアドレ
ス・制御バスライン34及び命令レジスタ43を介して入力
させる。データメモリ41からデータバスライン33に出力
された演算されるべきデータはＲレジスタ及びＳレジス
タに入力し、演算結果はＦレジスタからデータバスライ
ン33に出力する。更に、FPU42に状態レジスタ44を接続
し、この状態レジスタ44によってCPU30はFPUの演算状態
を知ることができる。
FPU42への演算命令及びレジスタ制御命令はアドレス・
制御バスライン34を用いてロードする。本例で用いたア
ドレスフォーマットを第５図に示す。本例ではアドレス
空間にFPUへの実行命令をマッピングするものとし、ア
ドレスコードの最上位ビットA31が１のときFPU42への命
令があるものとみなし、A30〜A22はFPUの実行命令を表
示し、A21〜A00は演算されるべきデータのアドレスを表
示する。尚、A31＝１のときVMEバスライン31のデータバ
スを遮断する。
制御バスライン34を用いてロードする。本例で用いたア
ドレスフォーマットを第５図に示す。本例ではアドレス
空間にFPUへの実行命令をマッピングするものとし、ア
ドレスコードの最上位ビットA31が１のときFPU42への命
令があるものとみなし、A30〜A22はFPUの実行命令を表
示し、A21〜A00は演算されるべきデータのアドレスを表
示する。尚、A31＝１のときVMEバスライン31のデータバ
スを遮断する。
本例においては、スカラ演算はCPU30の制御のもとで行
い、ベクトル演算はDAM制御回路35の制御のもとで行
う。ベクトル演算の制御は、繰り返し制御、アドレ
ス計算、終了判定の３個の処理から成り、この繰り返
し制御を制御メモリ37に格納したマイクロ命令に従って
行い、アドレス計算及び終了判定をアドレス発生器36で
行う。CPU30の制御のもとでアドレス発生器36にアドレ
スバスに出力するアドレスの初期値、アドレスの増分
値、最終出力アドレス及びFPUへの演算内容を設定す
る。制御メモリ37には演算中にアドレス発生器36を制御
するためのマイクロ命令を設定する。このマイクロ命令
の設定はアドレス初期値設定と同時にアドレスバスライ
ンを用いて行う。次に、開始・停止制御回路39をアクセ
スすることにより演算を開始する。DAM制御回路35はク
ロック発生器40からのクロック信号によって制御され、
アドレス発生器は制御メモリ37からのマイクロ命令に従
ってFPU42に対する演算実行命令コード及びデータメモ
リ41に対する演算されるべきデータを表示したアドレス
コードを含むコード信号をクロック毎に発生し、このコ
ード信号をアドレス・制御バスライン34を介してデータ
メモリ41及びFPU42にそれぞれ供給する。データメモリ
は入力したコード信号に基づいて演算されるべきデータ
をFPU42のレジスタに出力し、FPU42は入力したデータを
演算実行命令に従って演算する。そして、アドレス発生
器36から最終アドレスコード信号が出力されることによ
って演算が終了する。
い、ベクトル演算はDAM制御回路35の制御のもとで行
う。ベクトル演算の制御は、繰り返し制御、アドレ
ス計算、終了判定の３個の処理から成り、この繰り返
し制御を制御メモリ37に格納したマイクロ命令に従って
行い、アドレス計算及び終了判定をアドレス発生器36で
行う。CPU30の制御のもとでアドレス発生器36にアドレ
スバスに出力するアドレスの初期値、アドレスの増分
値、最終出力アドレス及びFPUへの演算内容を設定す
る。制御メモリ37には演算中にアドレス発生器36を制御
するためのマイクロ命令を設定する。このマイクロ命令
の設定はアドレス初期値設定と同時にアドレスバスライ
ンを用いて行う。次に、開始・停止制御回路39をアクセ
スすることにより演算を開始する。DAM制御回路35はク
ロック発生器40からのクロック信号によって制御され、
アドレス発生器は制御メモリ37からのマイクロ命令に従
ってFPU42に対する演算実行命令コード及びデータメモ
リ41に対する演算されるべきデータを表示したアドレス
コードを含むコード信号をクロック毎に発生し、このコ
ード信号をアドレス・制御バスライン34を介してデータ
メモリ41及びFPU42にそれぞれ供給する。データメモリ
は入力したコード信号に基づいて演算されるべきデータ
をFPU42のレジスタに出力し、FPU42は入力したデータを
演算実行命令に従って演算する。そして、アドレス発生
器36から最終アドレスコード信号が出力されることによ
って演算が終了する。
（発明の効果） 以上説明したように本発明によれば、演算されるべきデ
ータのアドレスを表示するアドレスコードとFPUへの実
行命令を表示する命令コードとを含む命令信号を用いる
と共に、反転器を用いて読出信号及び反転した書込信号
をメモリ及びFPUにそれぞれ供給しているから、メモリ
からの読出し及びFPUにおける演算を１回のアクセスで
行うことができ、オーバーロードを軽減することができ
る。また、データ転送を、CPUを介さずメモリ−FPU間で
行う構成としているから、FPU−メモリ間の通信及び制
御を効率よく行うことができ、従ってFPUの高速性を十
分に生かすことができ、特にベクトル演算に有用な浮動
小数点演算方式を提供することができる。
ータのアドレスを表示するアドレスコードとFPUへの実
行命令を表示する命令コードとを含む命令信号を用いる
と共に、反転器を用いて読出信号及び反転した書込信号
をメモリ及びFPUにそれぞれ供給しているから、メモリ
からの読出し及びFPUにおける演算を１回のアクセスで
行うことができ、オーバーロードを軽減することができ
る。また、データ転送を、CPUを介さずメモリ−FPU間で
行う構成としているから、FPU−メモリ間の通信及び制
御を効率よく行うことができ、従ってFPUの高速性を十
分に生かすことができ、特にベクトル演算に有用な浮動
小数点演算方式を提供することができる。
第１図ａ及びｂは本発明による演算方式によりスカラ演
算を行う構成を示す線図、 第２図は本発明による演算方式によってベクトル演算を
行う構成を示す線図、 第３図は制御回路の一例の構成を示すブロック線図、 第４図はプロセッサ及び周辺デバイスを実装したFPUボ
ードの構成を示すブロック線図、 第５図は命令信号のアドレスフォーマットを示す線図で
ある。 １…CPU ２…アドレス・制御バスライン ３…データバスライン ４…メモリ、５…FPU ６…命令ラッチ、７…制御ライン ８…反転器、10…制御回路 20…開始・順序・停止制御回路 21…命令レジスタ 22…アドレスレジスタ 23…増分レジスタ、 24…加算回路、25…大小比較器 26…終了レジスタ
算を行う構成を示す線図、 第２図は本発明による演算方式によってベクトル演算を
行う構成を示す線図、 第３図は制御回路の一例の構成を示すブロック線図、 第４図はプロセッサ及び周辺デバイスを実装したFPUボ
ードの構成を示すブロック線図、 第５図は命令信号のアドレスフォーマットを示す線図で
ある。 １…CPU ２…アドレス・制御バスライン ３…データバスライン ４…メモリ、５…FPU ６…命令ラッチ、７…制御ライン ８…反転器、10…制御回路 20…開始・順序・停止制御回路 21…命令レジスタ 22…アドレスレジスタ 23…増分レジスタ、 24…加算回路、25…大小比較器 26…終了レジスタ
Claims (1)
- 【請求項１】浮動小数点演算を実行する浮動小数点演算
プロセッサと、演算されるべきデータを記憶したメモリ
装置と、これら浮動小数点演算プロセッサとメモリ装置
との間のデータ転送及び浮動小数点演算プロセッサにお
ける演算処理を制御する処理装置とを具え、これら浮動
小数点演算プロセッサ、メモリ装置及び処理装置をアド
レス・制御バスラインで相互接続すると共に、浮動小数
点演算プロセッサとメモリ装置とをデータ伝送を行うデ
ータバスラインで相互接続し、さらに、処理装置とメモ
リ装置及び浮動少数点プロセッサとを読出／書込命令信
号を供給する制御ラインでそれぞれ相互接続すると共
に、処理装置と浮動少数点プロセッサとの間に読出命令
と書込命令との間で命令内容を反転させる反転器を接続
し、前記処理装置から演算されるべきデータのアドレス
を表示したアドレスコード及び浮動少数点プロセッサが
実行すべき処理内容を表示した命令コードを含む命令信
号をアドレス・制御バスラインを経て並びに読出／書込
命令信号を前記制御ラインを経て浮動少数点演算プロセ
ッサ及びメモリ装置にそれぞれ供給し、これら命令信号
に基づいて演算されるべきデータをデータバスラインを
介してメモリ装置から浮動少数演算プロセッサに直接出
力し、このメモリ装置から出力されたデータを前記命令
信号に基づいて浮動少数点演算プロセッサで処理し、１
回のアクセスによってデータ転送及び演算処理をほぼ同
時に行うことを特徴とする浮動少数点演算方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62231093A JPH0719204B2 (ja) | 1987-09-17 | 1987-09-17 | 浮動小数点演算方式 |
| US07/666,429 US5121351A (en) | 1987-09-17 | 1991-03-11 | Floating point arithmetic system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62231093A JPH0719204B2 (ja) | 1987-09-17 | 1987-09-17 | 浮動小数点演算方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6474617A JPS6474617A (en) | 1989-03-20 |
| JPH0719204B2 true JPH0719204B2 (ja) | 1995-03-06 |
Family
ID=16918181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62231093A Expired - Lifetime JPH0719204B2 (ja) | 1987-09-17 | 1987-09-17 | 浮動小数点演算方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5121351A (ja) |
| JP (1) | JPH0719204B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69229212T2 (de) * | 1991-10-29 | 2000-01-20 | Advanced Micro Devices, Inc. | Datensignalverarbeitungsgerät |
| US5826099A (en) * | 1993-03-15 | 1998-10-20 | Fujitsu Limited | Data processor having a computing element mounted on a microcontroller |
| DE19630861A1 (de) * | 1996-07-31 | 1998-02-05 | Philips Patentverwaltung | Datenverarbeitungseinrichtung mit einem Mikroprozessor und einer zusätzlichen Recheneinheit |
| US6134573A (en) * | 1998-04-20 | 2000-10-17 | Ip-First, L.L.C. | Apparatus and method for absolute floating point register addressing |
| JP2010231645A (ja) * | 2009-03-27 | 2010-10-14 | Fujitsu Ltd | 演算処理装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5840214B2 (ja) * | 1979-06-26 | 1983-09-03 | 株式会社東芝 | 計算機システム |
| JPS56121142A (en) * | 1980-02-27 | 1981-09-22 | Fujitsu Ltd | Operation system |
| US4612628A (en) * | 1983-02-14 | 1986-09-16 | Data General Corp. | Floating-point unit constructed of identical modules |
| JPS59165140A (ja) * | 1983-03-10 | 1984-09-18 | Fujitsu Ltd | ２次元演算回路 |
| US4589067A (en) * | 1983-05-27 | 1986-05-13 | Analogic Corporation | Full floating point vector processor with dynamically configurable multifunction pipelined ALU |
| US4773035A (en) * | 1984-10-19 | 1988-09-20 | Amdahl Corporation | Pipelined data processing system utilizing ideal floating point execution condition detection |
| JPH0766365B2 (ja) * | 1985-03-08 | 1995-07-19 | 株式会社日立製作所 | コ・プロセツサ制御方式 |
| US4763294A (en) * | 1985-12-19 | 1988-08-09 | Wang Laboratories, Inc. | Method and apparatus for floating point operations |
| US4800516A (en) * | 1986-10-31 | 1989-01-24 | Amdahl Corporation | High speed floating-point unit |
| US4823260A (en) * | 1987-11-12 | 1989-04-18 | Intel Corporation | Mixed-precision floating point operations from a single instruction opcode |
-
1987
- 1987-09-17 JP JP62231093A patent/JPH0719204B2/ja not_active Expired - Lifetime
-
1991
- 1991-03-11 US US07/666,429 patent/US5121351A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5121351A (en) | 1992-06-09 |
| JPS6474617A (en) | 1989-03-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |