JPS6313213B2 - - Google Patents
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- JPS6313213B2 JPS6313213B2 JP54095982A JP9598279A JPS6313213B2 JP S6313213 B2 JPS6313213 B2 JP S6313213B2 JP 54095982 A JP54095982 A JP 54095982A JP 9598279 A JP9598279 A JP 9598279A JP S6313213 B2 JPS6313213 B2 JP S6313213B2
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- JP
- Japan
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- gate
- input
- output
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- inverter
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- 238000000034 method Methods 0.000 claims description 11
- 238000012545 processing Methods 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 4
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- 238000010586 diagram Methods 0.000 description 3
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- 230000004044 response Effects 0.000 description 2
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- 238000013519 translation Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30076—Arrangements for executing specific machine instructions to perform miscellaneous control operations, e.g. NOP
- G06F9/30079—Pipeline control instructions, e.g. multicycle NOP
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30076—Arrangements for executing specific machine instructions to perform miscellaneous control operations, e.g. NOP
- G06F9/30087—Synchronisation or serialisation instructions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30094—Condition code generation, e.g. Carry, Zero flag
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
この発明は、一般的にはデジタルプロセツサに
関するものであり、更に詳しくいえばデジタルマ
イクロプロセツサにクリア・ウエイト命令を提供
する方法に関するものである。
関するものであり、更に詳しくいえばデジタルマ
イクロプロセツサにクリア・ウエイト命令を提供
する方法に関するものである。
デジタルプロセツサの動作においては、デジタ
ルプロセツサ装置の命令処理を停止させ、外部周
辺装置からの入力待ち状態にすることがしばしば
必要になる。プロセツサ装置を外部入力の待ち状
態とするに先立つて、ステータスないしは状態
(コンデシヨン)コードレジスタ内の1又は複数
ビツトをクリアすることがしばしば必要になる。
従来、プロセツサを外部入力待ちにするという単
なるウエイト命令を備えたもののほかに、所定の
レジスタをスタツクしてから外部入力を待つよう
なプロセツサがあつた。このようなプロセツサに
おいて、状態コードレジスタ内の1ビツトを変更
ないしクリアしようとすれば、状態コードレジス
タの内容を変更するための命令を別個に実行しな
ければならない。
ルプロセツサ装置の命令処理を停止させ、外部周
辺装置からの入力待ち状態にすることがしばしば
必要になる。プロセツサ装置を外部入力の待ち状
態とするに先立つて、ステータスないしは状態
(コンデシヨン)コードレジスタ内の1又は複数
ビツトをクリアすることがしばしば必要になる。
従来、プロセツサを外部入力待ちにするという単
なるウエイト命令を備えたもののほかに、所定の
レジスタをスタツクしてから外部入力を待つよう
なプロセツサがあつた。このようなプロセツサに
おいて、状態コードレジスタ内の1ビツトを変更
ないしクリアしようとすれば、状態コードレジス
タの内容を変更するための命令を別個に実行しな
ければならない。
クリア機能とウエイト機能を個別の命令で実行
することは、デジタルプロセツサにとつて得策で
はない。例えば、デジタルプロセツサのクリア命
令実行中に外部入力ないし割込みが発生したとす
れば、デジタルプロセツサは、クリア命令の実行
完了後に割込み処理を行い、この割込み命令から
のリターンを実行すると、引続いてウエイト命令
を実行する。しかしながら、クリア命令の完了後
に行われた割込み処理がマシン準備が完了したと
いう割込みであつたとすれば、そのマシンはオペ
レータが介入するまでウエイトモードに歩留され
ることになる。このような問題を回避するための
一方法は、クリア命令を1クロツク周期分だけ伸
長することにより、クリア命令とウエイト命令間
で割込みを受け付けないようにすることである。
しかしながら、このような解決方法は、他の問題
を引き起す。
することは、デジタルプロセツサにとつて得策で
はない。例えば、デジタルプロセツサのクリア命
令実行中に外部入力ないし割込みが発生したとす
れば、デジタルプロセツサは、クリア命令の実行
完了後に割込み処理を行い、この割込み命令から
のリターンを実行すると、引続いてウエイト命令
を実行する。しかしながら、クリア命令の完了後
に行われた割込み処理がマシン準備が完了したと
いう割込みであつたとすれば、そのマシンはオペ
レータが介入するまでウエイトモードに歩留され
ることになる。このような問題を回避するための
一方法は、クリア命令を1クロツク周期分だけ伸
長することにより、クリア命令とウエイト命令間
で割込みを受け付けないようにすることである。
しかしながら、このような解決方法は、他の問題
を引き起す。
従つて本発明の一つの目的は、1命令でクリア
とウエイトを行うことが可能なデジタルプロセツ
サを提供することにある。
とウエイトを行うことが可能なデジタルプロセツ
サを提供することにある。
本発明の上述した目的およびその他の目的を達
成するにあたり、デジタルプロセツサ装置内にお
いて1命令でクリアとウエイトを行う方法が提供
される。ストレージロケーシヨンの内容と状態コ
ードレジスタの内容との間で論理のアンド操作が
行われる。状態コードレジスタに蓄積されるプロ
セツサのステータスには、プロセツサが応答可能
である少くとも1ビツトのマスクビツトが含まれ
ている。割込み入力への応答中にレジスタの内容
が破壊されることのないように、複数個のレジス
タがスタツクされる。これのレジスタがスタツク
されたのち、当該デジタルプロセツサは外部入力
ないしは割込みの待ち状態になる。
成するにあたり、デジタルプロセツサ装置内にお
いて1命令でクリアとウエイトを行う方法が提供
される。ストレージロケーシヨンの内容と状態コ
ードレジスタの内容との間で論理のアンド操作が
行われる。状態コードレジスタに蓄積されるプロ
セツサのステータスには、プロセツサが応答可能
である少くとも1ビツトのマスクビツトが含まれ
ている。割込み入力への応答中にレジスタの内容
が破壊されることのないように、複数個のレジス
タがスタツクされる。これのレジスタがスタツク
されたのち、当該デジタルプロセツサは外部入力
ないしは割込みの待ち状態になる。
第1図は、アドレス情報ないしデータ転送用の
バス12を備えたマイクロプロセツサ10を示
す。バス12に接続された出力バツフア14は、
プロセツサ本体の外部にある図示しないメモリな
いしは周辺装置に提供されるアドレスを緩衡す
る。同じくバス12に接続されているデータバツ
フア16は、好適には8ビツトの幅を有してお
り、内部バス12からこのマイクロプロセツサの
外部に連なる図示のような8本の信号線D0乃至
D7へのデータを緩衡する。これらのデータバツ
フア線は双方向性であり、共通のデータバツフア
16を介してデータが送受信される。
バス12を備えたマイクロプロセツサ10を示
す。バス12に接続された出力バツフア14は、
プロセツサ本体の外部にある図示しないメモリな
いしは周辺装置に提供されるアドレスを緩衡す
る。同じくバス12に接続されているデータバツ
フア16は、好適には8ビツトの幅を有してお
り、内部バス12からこのマイクロプロセツサの
外部に連なる図示のような8本の信号線D0乃至
D7へのデータを緩衡する。これらのデータバツ
フア線は双方向性であり、共通のデータバツフア
16を介してデータが送受信される。
外部装置から転送された命令はデータバツフア
16で緩衡されて命令レジスタ18に供給され、
これらの命令は命令デコーダ20で解読される
が、この命令デコーダはまた制御信号の授受も行
う。説明を明解にするため、このマイクロプロセ
ツサ10の内部制御信号は図示を省略している。
同じくバス12には演算論理ユニツト(ALU)
22が接続されているが、これは関連の状態コー
ドレジスタ24を備えている。アキユムレータ2
6と28の2個のアキユムレータがバス12に接
続されており、これら2個のアキユムレータは、
本実施例においては各々8ビツトの幅を有し、ア
キユムレータで表示される16ビツトアキユムレー
タを構成する。バス12には、同じく8ビツト幅
の直接ページレジスタ30が接続されている。バ
ス12に接続されている高位の8ビツトセグメン
ト32と低位の8ビツトセグメント34とで16ビ
ツトのYインデクスレジスタが構成される。同様
に、高位の8ビツトセグメント36と低位の8ビ
ツトセグメント38とで第2の16ビツトインデク
スレジスタ、すなわちXインデクスレジスタが構
成される。高位と低位のセグメントから成るスタ
ツクポインタ、すなわち高位の8ビツトセグメン
ト40と低位の8ビツトセグメント42を有する
ユーザ・スタツクポインタが備えられている。高
位の8ビツトセグメント44と低位の8ビツトセ
グメント46とで16ビツトのハードウエアスタツ
クポインタが構成されており、高位の8ビツトセ
グメント48と低位の8ビツトセグメント50に
より構成されるプログラムカウンタは、出力バツ
フア14を介してマイクロプロセツサ10の外部
装置に供給すべき16ビツトのアドレスを供給す
る。
16で緩衡されて命令レジスタ18に供給され、
これらの命令は命令デコーダ20で解読される
が、この命令デコーダはまた制御信号の授受も行
う。説明を明解にするため、このマイクロプロセ
ツサ10の内部制御信号は図示を省略している。
同じくバス12には演算論理ユニツト(ALU)
22が接続されているが、これは関連の状態コー
ドレジスタ24を備えている。アキユムレータ2
6と28の2個のアキユムレータがバス12に接
続されており、これら2個のアキユムレータは、
本実施例においては各々8ビツトの幅を有し、ア
キユムレータで表示される16ビツトアキユムレー
タを構成する。バス12には、同じく8ビツト幅
の直接ページレジスタ30が接続されている。バ
ス12に接続されている高位の8ビツトセグメン
ト32と低位の8ビツトセグメント34とで16ビ
ツトのYインデクスレジスタが構成される。同様
に、高位の8ビツトセグメント36と低位の8ビ
ツトセグメント38とで第2の16ビツトインデク
スレジスタ、すなわちXインデクスレジスタが構
成される。高位と低位のセグメントから成るスタ
ツクポインタ、すなわち高位の8ビツトセグメン
ト40と低位の8ビツトセグメント42を有する
ユーザ・スタツクポインタが備えられている。高
位の8ビツトセグメント44と低位の8ビツトセ
グメント46とで16ビツトのハードウエアスタツ
クポインタが構成されており、高位の8ビツトセ
グメント48と低位の8ビツトセグメント50に
より構成されるプログラムカウンタは、出力バツ
フア14を介してマイクロプロセツサ10の外部
装置に供給すべき16ビツトのアドレスを供給す
る。
命令デコード・制御ユニツト20に供給される
複数の制御信号には、レデイ信号とE(クロツク)
信号が含まれているが、このE信号は、この装置
10から同期のため外部装置に供給されるクロツ
ク信号を許容する。この装置10をイニシヤライ
ズするためリセツト信号が供給され、また、2本
の割込み信号線は割込み要求とノンマスカブル割
込み()をユニツト20に供給する。外部
制御によりこの装置の動作を停止させるためホー
ルト信号が供給される。クリスタル(XTALと
EXTAL)へ接続するための2個の端子が設けら
れている。図示のように、ユニツト20を介して
割込みアクノレツヂ(ACK)信号とバスアベイ
ラブル信号が授受される。後述する特殊割込みを
行うために第3の割込み信号(Fast
Interrupt Request:急速割込み要求)が供給さ
れる。この装置10をマルチプロセスで使用可能
とするため、ユニツト20からビジー信号が出力
される。この装置10と外部装置との間で授受さ
れるデータの読取りと書込みを指示するため、リ
ード/ライト信号が供給される。その他の信号、
すなわちラースト命令サイクル信号が供給される
と、データバス上の後続データがマシン・オペレ
ーシヨンコードであることが指示される。この装
置10への図示しない電源供給端子VDDとVSSの
電圧の一例は、+5ボルトと0ボルトである。
複数の制御信号には、レデイ信号とE(クロツク)
信号が含まれているが、このE信号は、この装置
10から同期のため外部装置に供給されるクロツ
ク信号を許容する。この装置10をイニシヤライ
ズするためリセツト信号が供給され、また、2本
の割込み信号線は割込み要求とノンマスカブル割
込み()をユニツト20に供給する。外部
制御によりこの装置の動作を停止させるためホー
ルト信号が供給される。クリスタル(XTALと
EXTAL)へ接続するための2個の端子が設けら
れている。図示のように、ユニツト20を介して
割込みアクノレツヂ(ACK)信号とバスアベイ
ラブル信号が授受される。後述する特殊割込みを
行うために第3の割込み信号(Fast
Interrupt Request:急速割込み要求)が供給さ
れる。この装置10をマルチプロセスで使用可能
とするため、ユニツト20からビジー信号が出力
される。この装置10と外部装置との間で授受さ
れるデータの読取りと書込みを指示するため、リ
ード/ライト信号が供給される。その他の信号、
すなわちラースト命令サイクル信号が供給される
と、データバス上の後続データがマシン・オペレ
ーシヨンコードであることが指示される。この装
置10への図示しない電源供給端子VDDとVSSの
電圧の一例は、+5ボルトと0ボルトである。
上述したように、この装置10のレジスタ構成
上、複数個の16ビツトレジスタが使用されてお
り、これらの16ビツトレジスタを使用して16ビツ
トのデータを並列処理することができる。アキユ
ムレータを含めた8ビツトレジスタは、ルーチン
計算および編集、通訳、翻訳その他のバイト形デ
ータ(byte oriented data)の処理に使用される
が、このため、すべてのレジスタを16ビツト幅で
構成する場合に比較してバイト形データの処理を
より効率的に行うことができる。
上、複数個の16ビツトレジスタが使用されてお
り、これらの16ビツトレジスタを使用して16ビツ
トのデータを並列処理することができる。アキユ
ムレータを含めた8ビツトレジスタは、ルーチン
計算および編集、通訳、翻訳その他のバイト形デ
ータ(byte oriented data)の処理に使用される
が、このため、すべてのレジスタを16ビツト幅で
構成する場合に比較してバイト形データの処理を
より効率的に行うことができる。
既に述べたように、2バイト操作にあたつては
2個の8ビツトアキユムレータを用いて16ビツト
アキユムレータを構成することができ、このため
8ビツト操作に対しても16ビツト操作に対しても
柔軟性をもたせることができる。
2個の8ビツトアキユムレータを用いて16ビツト
アキユムレータを構成することができ、このため
8ビツト操作に対しても16ビツト操作に対しても
柔軟性をもたせることができる。
メモリ参照動作関連の全レジスタ(X、Yイン
デクスレジスタならびにユーザ及びハードウエア
スタツクポインタ)は16ビツト幅である。
デクスレジスタならびにユーザ及びハードウエア
スタツクポインタ)は16ビツト幅である。
デジタルプロセツサ装置10は、レジスタ構成
その他の内部的特徴に基いて、長区間の相対ブラ
ンチ、プログラムカウンタの相対アドレシング及
び迂回を行うことができる。データ・テーブル又
はデータバツフアへのアクセスを容易にするた
め、1ないし2のカウントを自動的に増減する機
能が備えられる。
その他の内部的特徴に基いて、長区間の相対ブラ
ンチ、プログラムカウンタの相対アドレシング及
び迂回を行うことができる。データ・テーブル又
はデータバツフアへのアクセスを容易にするた
め、1ないし2のカウントを自動的に増減する機
能が備えられる。
16ビツトの命令のあるものは2個のアキユムレ
ータ内のデータを操作し、他のものはインデクス
レジスタ又はスタツクポインタ内のアドレスを操
作する。
ータ内のデータを操作し、他のものはインデクス
レジスタ又はスタツクポインタ内のアドレスを操
作する。
“ロード実効アドレス”命令に基いて、プログ
ラマがイミデイエート加算を行い、あるいは、ア
キユムレータがインデクスレジスタへのロードを
行うことができる。メモリ内の任意のアドレスに
到ることができる複数の長区間ブランチ命令が備
えられる。所定のレジスタ間でデータの授受を行
ういくつかの高速命令が備えられ、例えばサブル
ーチンとの間のアーギユメントの授受が容易とな
りサブルーチン実行前のレジスタ内容の待避と再
ストアが可能となる。
ラマがイミデイエート加算を行い、あるいは、ア
キユムレータがインデクスレジスタへのロードを
行うことができる。メモリ内の任意のアドレスに
到ることができる複数の長区間ブランチ命令が備
えられる。所定のレジスタ間でデータの授受を行
ういくつかの高速命令が備えられ、例えばサブル
ーチンとの間のアーギユメントの授受が容易とな
りサブルーチン実行前のレジスタ内容の待避と再
ストアが可能となる。
転送、入換え命令により互いに同サイズのレジ
スタ間で転送、入換えが行われ、プロセツサ10
に柔軟性と両立性が付与される。
スタ間で転送、入換えが行われ、プロセツサ10
に柔軟性と両立性が付与される。
この装置10はさらに、無極性の8ビツトどう
しを乗算して16ビツトの乗積を得る。多重精度の
乗積を容易に発生させるため無極性の乗算が行わ
れる。さらに、数値計算用として、ハイレベル言
語で書かれたプログラム用のアレイサブスクリプ
トを計算するうえで、乗算機能は有用である。
しを乗算して16ビツトの乗積を得る。多重精度の
乗積を容易に発生させるため無極性の乗算が行わ
れる。さらに、数値計算用として、ハイレベル言
語で書かれたプログラム用のアレイサブスクリプ
トを計算するうえで、乗算機能は有用である。
メモリ参照命令にオートインクレメントおよび
オートデクレメント命令を組合せることによりデ
ータの一括転送とブロツク比較が可能となる。ハ
ードウエアとソフトウエアの急速同期用にSYNC
命令が備えられる。プロセツサを停止させ、これ
を割込み信号線が起動されたとき、すなわちロー
に引込まれたときにだけスタートさせることによ
り、割込み又はビジー・ウエイト・ループに付随
する遅延を伴うことなく、ソフトウエアをプロセ
ツサ10の外部のハードウエアに同期させること
ができる。
オートデクレメント命令を組合せることによりデ
ータの一括転送とブロツク比較が可能となる。ハ
ードウエアとソフトウエアの急速同期用にSYNC
命令が備えられる。プロセツサを停止させ、これ
を割込み信号線が起動されたとき、すなわちロー
に引込まれたときにだけスタートさせることによ
り、割込み又はビジー・ウエイト・ループに付随
する遅延を伴うことなく、ソフトウエアをプロセ
ツサ10の外部のハードウエアに同期させること
ができる。
制御信号中のレデイ入力信号は、低速メモリ用
と多重処理の管理用に備えられている。
と多重処理の管理用に備えられている。
さらに、リード−モデフアイーライト操作の期
間中ビジー信号がアベイラブルになり、マルチプ
ロセツサ・システム内の他のプロセツサをデスエ
ーブルにする。このビジー信号は、リードサイク
ルの開始時点から関連のライト期間にわたつてシ
ステムをハードウエア的に分離せしめるものであ
り、更新されたデータが全システム内で処理され
る。
間中ビジー信号がアベイラブルになり、マルチプ
ロセツサ・システム内の他のプロセツサをデスエ
ーブルにする。このビジー信号は、リードサイク
ルの開始時点から関連のライト期間にわたつてシ
ステムをハードウエア的に分離せしめるものであ
り、更新されたデータが全システム内で処理され
る。
プロセツサ10のマスカブル急速割込み端子
は、特殊な優先割込みにより急速割込み応答を発
生する。この割込み()は、リターンアド
レスと状態コードのスタツクのみを発生させる。
設計者は、ただ1個の命令を使用することによつ
て、保存すべきその他の全てのレジスタをスタツ
クすることができる。さらに、どのベクトル・フ
エツチの間にもアクノレツヂ信号がアベイラブル
になり、割込み装置は関連の割込み処理ルーチン
の開始アドレスを直接特定することができる。
は、特殊な優先割込みにより急速割込み応答を発
生する。この割込み()は、リターンアド
レスと状態コードのスタツクのみを発生させる。
設計者は、ただ1個の命令を使用することによつ
て、保存すべきその他の全てのレジスタをスタツ
クすることができる。さらに、どのベクトル・フ
エツチの間にもアクノレツヂ信号がアベイラブル
になり、割込み装置は関連の割込み処理ルーチン
の開始アドレスを直接特定することができる。
第2図には、プロセツサ10への5個のインタ
フエース端子が図示されている。これら5個のイ
ンタフエース端子は、リセツト()、ホ
ールト()、ノンマスカブル割込(NMI)、
急速割込要求()および割込み要求()
であり、これらすべてはゼロでアクテイブ、換言
すれば信号のコンプリメントを受けてアクテイブ
になる。リセツト信号は、信号に伴う過渡現象を
緩和するために設けられた直列接続FET84に
入力する。
フエース端子が図示されている。これら5個のイ
ンタフエース端子は、リセツト()、ホ
ールト()、ノンマスカブル割込(NMI)、
急速割込要求()および割込み要求()
であり、これらすべてはゼロでアクテイブ、換言
すれば信号のコンプリメントを受けてアクテイブ
になる。リセツト信号は、信号に伴う過渡現象を
緩和するために設けられた直列接続FET84に
入力する。
このリセツト信号は、FET84から2個のイ
ンバータおよびゲートされたFETを介して同期
ラツチに伝達される。この同期ラツチの出力は、
ノアゲート175,176およびインバータ17
7,178で構成されるキヤプチユア(capture)
回路に取込まれる。このキヤプチユア回路の出力
は、増幅回路179で増幅され、パワーオン・リ
セツト(POR)となる。このPORは、プロセツ
サ10内のリセツト機能に使用される。
ンバータおよびゲートされたFETを介して同期
ラツチに伝達される。この同期ラツチの出力は、
ノアゲート175,176およびインバータ17
7,178で構成されるキヤプチユア(capture)
回路に取込まれる。このキヤプチユア回路の出力
は、増幅回路179で増幅され、パワーオン・リ
セツト(POR)となる。このPORは、プロセツ
サ10内のリセツト機能に使用される。
ホールト、ノンマスカブル割込み(NMI)、急
速割込み()および割込み要求()の
すべての信号は、同期回路83を経由してマイク
ロプロセツサ10で使用される。各同期回路83
は、FETを介して出力側が入力側に帰かんされ
る2個の直列インバータを備えており、この
FETは、マイクロプロセツサ10のクロツク信
号のフエーズ1(φ1)によりゲートないしイネ
ーブルにされる。このラツチの入力端と出力端に
結合された他のFETは、マイクロプロセツサ1
0のクロツクのフエーズ1(φ1)とフエーズ2
(φ2)でイネーブルにされる。
速割込み()および割込み要求()の
すべての信号は、同期回路83を経由してマイク
ロプロセツサ10で使用される。各同期回路83
は、FETを介して出力側が入力側に帰かんされ
る2個の直列インバータを備えており、この
FETは、マイクロプロセツサ10のクロツク信
号のフエーズ1(φ1)によりゲートないしイネ
ーブルにされる。このラツチの入力端と出力端に
結合された他のFETは、マイクロプロセツサ1
0のクロツクのフエーズ1(φ1)とフエーズ2
(φ2)でイネーブルにされる。
ホールト同期回路83の出力はノアゲート17
5に入力するので、上述のキヤプチユア回路はホ
ールトの間リセツト信号を捕獲する。ホールト信
号の存在期間内にリセツト信号が入力しても、こ
のリセツト信号はキヤプチユア回路に捕獲される
ので、ホールト信号の解除後にリセツトが行われ
る。ホールト同期回路83の出力はノアゲート1
80にも入力する。ノアゲート180の入力に
は、命令のラーストサイクルが行われたことを示
す信号GTφ5も入力する。ノアゲート180の出
力は、クロツクサイクルのフエーズ2でイネーブ
ルにされるFETを介してノアゲート181の一
方の入力端子に入力する。ノアゲート181はノ
アゲート182に接続されてフリツプフロツプ・
ラツチを構成する。ノアゲート182の他方の入
力端子には前述したパワーオン・リセツトPOR
が入力する。ノアゲート181の出力は、ノアゲ
ート182の他方の入力端子とノアゲート183
の一方の入力端子に入力する。ノアゲート183
の他方の入力はパワーオン・リセツトPORであ
る。ノアゲート183の出力は、インバータ19
5およびφ1、φ2によりイネーブルにされる2個
のFETを介してノアゲート193の第1、第2
の入力端子に入力する。ノアゲート193の出力
は、ノアゲート194の入力端子に入力する。ノ
アゲート194の出力はノアゲート197の入力
となる。さらにノアゲート197には、PORと
ノアゲート183からの出力が入力する。ノアゲ
ート197の出力は、オペレーシヨンコード・フ
エツチサイクルの開始を示す信号(GTφ)とな
る。ノアゲート194には、命令のラーストサイ
クルを示す信号(GTφ5)がインバータ196と
2個のゲートされたFETを介して入力する。ノ
アゲート194の第3の入力端子には、ノアゲー
ト192の出力がFETを介して結合する。ノア
ゲート192の入力端子の一方にはノアゲート1
91の出力が直接入力し、他方には2個のFET
とインバータ190を介してノアゲート191の
出力が入力する。ノアゲート191の入力端子の
一方にはPORが入力し、他方にはノアゲート1
86の出力が入力する。ノアゲート186はアン
ドゲート184の出力を受ける。アンドゲート1
84の入力端子の一方はSYNC命令入力を受け、
他方はインバータ185および2個のFETを介
して反転されたSYNC入力を受ける。ノアゲート
186の第2の入力端子はアンドゲート188の
出力を受ける。アンドゲート188の一方の入力
端子は、1個のFETおよび2個のインバータ1
89,190を介してノアゲート191の出力を
受ける。アンドゲート188の他方の入力端子は
ノアゲート187の出力を受けるが、このノアゲ
ート187の3個の入力端子はインバータを介し
て入力UN,UFおよびUIを受け、割込みを受け
たことを指示する。アンドゲート188、ノアゲ
ート186,191およびインバータ189,1
90はsyncラツチ回路を構成する。入力UN,
UFおよびUIは、このsyncラツチ回路をリセツト
することによりSYNC命令入力を解除する。
5に入力するので、上述のキヤプチユア回路はホ
ールトの間リセツト信号を捕獲する。ホールト信
号の存在期間内にリセツト信号が入力しても、こ
のリセツト信号はキヤプチユア回路に捕獲される
ので、ホールト信号の解除後にリセツトが行われ
る。ホールト同期回路83の出力はノアゲート1
80にも入力する。ノアゲート180の入力に
は、命令のラーストサイクルが行われたことを示
す信号GTφ5も入力する。ノアゲート180の出
力は、クロツクサイクルのフエーズ2でイネーブ
ルにされるFETを介してノアゲート181の一
方の入力端子に入力する。ノアゲート181はノ
アゲート182に接続されてフリツプフロツプ・
ラツチを構成する。ノアゲート182の他方の入
力端子には前述したパワーオン・リセツトPOR
が入力する。ノアゲート181の出力は、ノアゲ
ート182の他方の入力端子とノアゲート183
の一方の入力端子に入力する。ノアゲート183
の他方の入力はパワーオン・リセツトPORであ
る。ノアゲート183の出力は、インバータ19
5およびφ1、φ2によりイネーブルにされる2個
のFETを介してノアゲート193の第1、第2
の入力端子に入力する。ノアゲート193の出力
は、ノアゲート194の入力端子に入力する。ノ
アゲート194の出力はノアゲート197の入力
となる。さらにノアゲート197には、PORと
ノアゲート183からの出力が入力する。ノアゲ
ート197の出力は、オペレーシヨンコード・フ
エツチサイクルの開始を示す信号(GTφ)とな
る。ノアゲート194には、命令のラーストサイ
クルを示す信号(GTφ5)がインバータ196と
2個のゲートされたFETを介して入力する。ノ
アゲート194の第3の入力端子には、ノアゲー
ト192の出力がFETを介して結合する。ノア
ゲート192の入力端子の一方にはノアゲート1
91の出力が直接入力し、他方には2個のFET
とインバータ190を介してノアゲート191の
出力が入力する。ノアゲート191の入力端子の
一方にはPORが入力し、他方にはノアゲート1
86の出力が入力する。ノアゲート186はアン
ドゲート184の出力を受ける。アンドゲート1
84の入力端子の一方はSYNC命令入力を受け、
他方はインバータ185および2個のFETを介
して反転されたSYNC入力を受ける。ノアゲート
186の第2の入力端子はアンドゲート188の
出力を受ける。アンドゲート188の一方の入力
端子は、1個のFETおよび2個のインバータ1
89,190を介してノアゲート191の出力を
受ける。アンドゲート188の他方の入力端子は
ノアゲート187の出力を受けるが、このノアゲ
ート187の3個の入力端子はインバータを介し
て入力UN,UFおよびUIを受け、割込みを受け
たことを指示する。アンドゲート188、ノアゲ
ート186,191およびインバータ189,1
90はsyncラツチ回路を構成する。入力UN,
UFおよびUIは、このsyncラツチ回路をリセツト
することによりSYNC命令入力を解除する。
ノンマスカブル割込み信号NMIは、その同期
回路83を介してインバータ86に入力し、その
出力はノアゲート88に入力する。ノアゲート8
8の他方の入力端子は、FET87を介して同期
回路83の出力を受ける。インバータ86とノア
ゲート88を設ける目的は、ノンマスカブル割込
み信号からパルスを発生するためのエツヂ検出回
路を構成することにある。ノアゲート88の出力
はノアゲート89に入力する。ノアゲート89の
出力はインバータ92を介してアンドゲート91
に入力する。アンドゲート91の出力は、ノアゲ
ート89の他方の入力となる。インバータ92の
出力は、FET93を介してノアゲート116,
131,94に入力すると共に、インバータを介
してノアゲート187に入力する。インバータ9
4の出力はノアゲート98に入力する。ノアゲー
ト98の他方の入力端子はノアゲート97の出力
を受ける。ノアゲート97の一方の入力端子はア
ンドゲート96の出力を受けるが、このアンドゲ
ート96はフエーズ1クロツク入力およびノアゲ
ート197の出力GTφを受ける。ノアゲート9
7の他方の入力端子はノアゲート99の出力を受
ける。ノアゲート99は、フエーズ2クロツク信
号、インバータ101を介するクリア・ウエイト
信号(CWAI)、反転されたホールト信号
(HOLD)およびインバータ152の出力を受け
る。
回路83を介してインバータ86に入力し、その
出力はノアゲート88に入力する。ノアゲート8
8の他方の入力端子は、FET87を介して同期
回路83の出力を受ける。インバータ86とノア
ゲート88を設ける目的は、ノンマスカブル割込
み信号からパルスを発生するためのエツヂ検出回
路を構成することにある。ノアゲート88の出力
はノアゲート89に入力する。ノアゲート89の
出力はインバータ92を介してアンドゲート91
に入力する。アンドゲート91の出力は、ノアゲ
ート89の他方の入力となる。インバータ92の
出力は、FET93を介してノアゲート116,
131,94に入力すると共に、インバータを介
してノアゲート187に入力する。インバータ9
4の出力はノアゲート98に入力する。ノアゲー
ト98の他方の入力端子はノアゲート97の出力
を受ける。ノアゲート97の一方の入力端子はア
ンドゲート96の出力を受けるが、このアンドゲ
ート96はフエーズ1クロツク入力およびノアゲ
ート197の出力GTφを受ける。ノアゲート9
7の他方の入力端子はノアゲート99の出力を受
ける。ノアゲート99は、フエーズ2クロツク信
号、インバータ101を介するクリア・ウエイト
信号(CWAI)、反転されたホールト信号
(HOLD)およびインバータ152の出力を受け
る。
ノアゲート98の他方の入力端子はインバータ
104の出力を受ける。インバータ159からノ
アゲート98に入力する信号(ARM)は、リセ
ツト後スタツクのローデング前におけるノアゲー
ト98の動作を禁止する。ノアゲート98の出力
は、ノアゲート133,102に入力する。ノア
ゲート102はまた、アンドゲート103の出力
を受ける。ノアゲート102の出力は、FET1
07、インバータ109およびFET108を介
してアンドゲート103に入力する。アンドゲー
ト103の他方の入力端子は、ノアゲート106
の出力を受ける。インバータ109の出力VN
は、ノンマスカブル割込みについてのベクトル要
求ラツチ出力VNである。マイクロプロセツサ1
0が命令の処理中であることを示す入力信号GP
58は、FET113を介してインバータ112
に入力する。インバータ112への入力は、ノア
ゲート102、アンドゲート103およびインバ
ータ109から構成されるNMIラツチをリセツ
トする。これによつてこの入力信号は、命令サイ
クルの途中でノンマスカブル割込みが発生するこ
とを阻止する。インバータ112の出力はノアゲ
ート111に入力する。このノアゲート111の
他方の入力端子は、FET107を介してノアゲ
ート102の出力を受ける。。ノアゲート111
の出力はノアゲート106に入力し、このノアゲ
ート106の他方の入力端子にはパワーオン・リ
セツトPORが入力する。
104の出力を受ける。インバータ159からノ
アゲート98に入力する信号(ARM)は、リセ
ツト後スタツクのローデング前におけるノアゲー
ト98の動作を禁止する。ノアゲート98の出力
は、ノアゲート133,102に入力する。ノア
ゲート102はまた、アンドゲート103の出力
を受ける。ノアゲート102の出力は、FET1
07、インバータ109およびFET108を介
してアンドゲート103に入力する。アンドゲー
ト103の他方の入力端子は、ノアゲート106
の出力を受ける。インバータ109の出力VN
は、ノンマスカブル割込みについてのベクトル要
求ラツチ出力VNである。マイクロプロセツサ1
0が命令の処理中であることを示す入力信号GP
58は、FET113を介してインバータ112
に入力する。インバータ112への入力は、ノア
ゲート102、アンドゲート103およびインバ
ータ109から構成されるNMIラツチをリセツ
トする。これによつてこの入力信号は、命令サイ
クルの途中でノンマスカブル割込みが発生するこ
とを阻止する。インバータ112の出力はノアゲ
ート111に入力する。このノアゲート111の
他方の入力端子は、FET107を介してノアゲ
ート102の出力を受ける。。ノアゲート111
の出力はノアゲート106に入力し、このノアゲ
ート106の他方の入力端子にはパワーオン・リ
セツトPORが入力する。
急速割込み要求()が、同期回路83お
よびFET114を介してノアゲート116の一
方の入力端子に入力する。この入力はマスクされ
ない急速割込み信号UFであり、インバータ13
2を介してアンドゲート129に入力すると共
に、ノアゲート187への入力としても用いられ
る。ノアゲート187への入力は、インバータを
介して入力し、急速割込み要求を受けたときに
syncラツチをリセツトする信号となる。ノアゲ
ート116の出力は、インバータ117およびク
ロツク信号のフエーズ1でゲートされるFETを
介して、ノアゲート116の第1の入力端子へ帰
かんされる。インバータ117の出力は、インバ
ータ118へも入力する。ノアゲート118は、
ノアゲート97およびインバータ119の出力も
受ける。ノアゲート118の出力はノアゲート1
22に入力し、このノアゲート122の他方の入
力端子はアンドゲート121の出力を受ける。ノ
アゲート122の出力は、FET123、インバ
ータ126およびFET124を介してアンドゲ
ート121に入力する。FET123はクロツク
サイクルのフエーズ1でイネーブルにされ、これ
に対してFET124はクロツクサイクルのフエ
ーズ2でイネーブルにされる。アンドゲート12
1、ノアゲート122、FET123,124お
よびインバータ126は急速割込みベクトル要求
ラツチを構成し、出力VFを発生する。状態コー
ドレジスタ24から出力された急速割込み要求に
ついてのマスクビツトFが、ノアゲート127お
よびインバータ128に入力する。ノアゲート1
27への第2の入力は、ホールト信号HALであ
る。ノアゲート127の出力は、アンドゲート1
21およびインバータ119に入力する。このイ
ンバータ119の出力は、ノアゲート118への
入力となる。インバータ128の出力はアンドゲ
ート129に入力し、アンドゲート129の他方
の入力端子はインバータ132およびFET11
4を介して同期回路83に接続されている。ノア
ゲート131の第2の入力端子は、ノンマスカブ
ル割込み要求についての優先回路の出力を受け
る。ノアゲート131の出力はインバータ163
を介してノアゲート164に入力し、ノンマスカ
ブル割込み()又は急速割込み要求
()が存在するときに、割込み要求()
を禁止する。
よびFET114を介してノアゲート116の一
方の入力端子に入力する。この入力はマスクされ
ない急速割込み信号UFであり、インバータ13
2を介してアンドゲート129に入力すると共
に、ノアゲート187への入力としても用いられ
る。ノアゲート187への入力は、インバータを
介して入力し、急速割込み要求を受けたときに
syncラツチをリセツトする信号となる。ノアゲ
ート116の出力は、インバータ117およびク
ロツク信号のフエーズ1でゲートされるFETを
介して、ノアゲート116の第1の入力端子へ帰
かんされる。インバータ117の出力は、インバ
ータ118へも入力する。ノアゲート118は、
ノアゲート97およびインバータ119の出力も
受ける。ノアゲート118の出力はノアゲート1
22に入力し、このノアゲート122の他方の入
力端子はアンドゲート121の出力を受ける。ノ
アゲート122の出力は、FET123、インバ
ータ126およびFET124を介してアンドゲ
ート121に入力する。FET123はクロツク
サイクルのフエーズ1でイネーブルにされ、これ
に対してFET124はクロツクサイクルのフエ
ーズ2でイネーブルにされる。アンドゲート12
1、ノアゲート122、FET123,124お
よびインバータ126は急速割込みベクトル要求
ラツチを構成し、出力VFを発生する。状態コー
ドレジスタ24から出力された急速割込み要求に
ついてのマスクビツトFが、ノアゲート127お
よびインバータ128に入力する。ノアゲート1
27への第2の入力は、ホールト信号HALであ
る。ノアゲート127の出力は、アンドゲート1
21およびインバータ119に入力する。このイ
ンバータ119の出力は、ノアゲート118への
入力となる。インバータ128の出力はアンドゲ
ート129に入力し、アンドゲート129の他方
の入力端子はインバータ132およびFET11
4を介して同期回路83に接続されている。ノア
ゲート131の第2の入力端子は、ノンマスカブ
ル割込み要求についての優先回路の出力を受け
る。ノアゲート131の出力はインバータ163
を介してノアゲート164に入力し、ノンマスカ
ブル割込み()又は急速割込み要求
()が存在するときに、割込み要求()
を禁止する。
割込み要求入力()は、同期回路83を介
してノアゲート164に入力する。このノアゲー
ト164の出力は、インバータ166で反転さ
れ、クロツク信号のフエーズ1でイネーブルにさ
れるFETを介してノアゲート164の入力端子
に帰かんされる。ノアゲート164への上記入力
をノアゲート187にも入力させ、割込み要求
()を一旦受けたのちはsync命令を終了させ
る。インバータ166の出力はノアゲート167
へも入力する。ノアゲート167の他方の入力端
子にはノアゲート97の出力が供給される。ノア
ゲート167の出力は、ノアゲート172とノア
ゲート133に入力する。ノアゲート172の出
力は、クロツク信号のフエーズ1でイネーブルに
されるFETおよびインバータ173を経て出力
VIとなる。論理ゲート171,172、2個の
FETおよびインバータ173は、割込み要求入
力に対してベクトル要求ラツチとして機能する。
インバータ173の出力は、クロツク信号のフエ
ーズ2でイネーブルにされるFETを介してアン
ドゲート171にも入力する。アンドゲート17
1の出力はノアゲート172の第2の入力とな
る。ノアゲート169の出力はアンドゲート17
1の第2の入力となる。ノアゲート169は、ホ
ールト入力HALおよび割込み要求がマスクされ
たか否かを指示する状態コードレジスタ24(第
1図参照)からの入力Iを受ける。ノアゲート1
69の出力はインバータ168にも入力し、その
出力はノアゲート167に入力する。ノアゲート
98,118および167の各出力はノアゲート
133に入力する。ノアゲート133の出力
INTQは、プロセツサ10が割込みを受けたか否
かを指示する。
してノアゲート164に入力する。このノアゲー
ト164の出力は、インバータ166で反転さ
れ、クロツク信号のフエーズ1でイネーブルにさ
れるFETを介してノアゲート164の入力端子
に帰かんされる。ノアゲート164への上記入力
をノアゲート187にも入力させ、割込み要求
()を一旦受けたのちはsync命令を終了させ
る。インバータ166の出力はノアゲート167
へも入力する。ノアゲート167の他方の入力端
子にはノアゲート97の出力が供給される。ノア
ゲート167の出力は、ノアゲート172とノア
ゲート133に入力する。ノアゲート172の出
力は、クロツク信号のフエーズ1でイネーブルに
されるFETおよびインバータ173を経て出力
VIとなる。論理ゲート171,172、2個の
FETおよびインバータ173は、割込み要求入
力に対してベクトル要求ラツチとして機能する。
インバータ173の出力は、クロツク信号のフエ
ーズ2でイネーブルにされるFETを介してアン
ドゲート171にも入力する。アンドゲート17
1の出力はノアゲート172の第2の入力とな
る。ノアゲート169の出力はアンドゲート17
1の第2の入力となる。ノアゲート169は、ホ
ールト入力HALおよび割込み要求がマスクされ
たか否かを指示する状態コードレジスタ24(第
1図参照)からの入力Iを受ける。ノアゲート1
69の出力はインバータ168にも入力し、その
出力はノアゲート167に入力する。ノアゲート
98,118および167の各出力はノアゲート
133に入力する。ノアゲート133の出力
INTQは、プロセツサ10が割込みを受けたか否
かを指示する。
ノアゲート133の出力はノアゲート134に
入力する。ノアゲート197の出力も、インバー
タ136を介してノアゲート134に入力する。
ノアゲート134の出力は、ウエイト強制
(Force−a−Wait:FWA)に対するOPコード
となる。このFWAは、割込み発生前のクリア・
ウエイト命令(CWAI)によりプロセツサが割込
み待ちの停止状態になつていない場合においてマ
スクされない割込みが発生したときに発生する。
このFWAは、次のOPコードをROMからフエツ
チすることなくプロセツサ内で新たなOPコード
を発生することをプロセツサ10に指示する。
入力する。ノアゲート197の出力も、インバー
タ136を介してノアゲート134に入力する。
ノアゲート134の出力は、ウエイト強制
(Force−a−Wait:FWA)に対するOPコード
となる。このFWAは、割込み発生前のクリア・
ウエイト命令(CWAI)によりプロセツサが割込
み待ちの停止状態になつていない場合においてマ
スクされない割込みが発生したときに発生する。
このFWAは、次のOPコードをROMからフエツ
チすることなくプロセツサ内で新たなOPコード
を発生することをプロセツサ10に指示する。
ノアゲート133の出力は、FETを介してア
ンドゲート146にも入力する。アンドゲート1
46の出力はノアゲート147に入力する。ノア
ゲート147は、FETおよびインバータ144
を介してナンドゲート143にも入力する。ナン
ドゲート143は、命令の終了を示す入力GP6
4および割込命令からのリターンであることを示
すインバータ142を介する入力(RTI)も受け
る。ノアゲート147の出力は、FETを介して
ノアゲート148に入力する。ノアゲート148
の第2の入力端子には、パワーオン・リセツト信
号(POR)が入力する。ノアゲート148の出
力は、インバータ152およびオアゲート153
の第1の入力端子に入力すると共に、クロツク信
号のフエーズ2でイネーブルにされるFET、イ
ンバータ151およびクロツク信号のフエーズ1
でイネーブルにされる第2のFETを介してオア
ゲート153の第2の入力端子に入力される。オ
アゲート153の出力はナンドゲート154の入
力となる。オアゲート153への第2の入力は、
ノアゲート149へも入力される。ノアゲート1
49は、ソフトウエア割込(Software
Interrupt;SI)という第2の入力を有する。ナ
ンドゲート154への第2の入力はである。
ナンドゲート154の出力GP58は、特定の命
令サイクルタイムを指示するものであり、これは
FET113を介してインバータ112に結合す
る。ノアゲート149の出力はナンドゲート14
6に入力する。論理ゲート146,147,14
8および149は、インバータ151および3個
のFETと共に、クリア・ウエイト命令(CWAI)
をラツチするラツチ回路を構成する。このクリ
ア・ウエイト・ラツチ回路は、外部デバイスから
の割込みを受けたときにクリアされる。
ンドゲート146にも入力する。アンドゲート1
46の出力はノアゲート147に入力する。ノア
ゲート147は、FETおよびインバータ144
を介してナンドゲート143にも入力する。ナン
ドゲート143は、命令の終了を示す入力GP6
4および割込命令からのリターンであることを示
すインバータ142を介する入力(RTI)も受け
る。ノアゲート147の出力は、FETを介して
ノアゲート148に入力する。ノアゲート148
の第2の入力端子には、パワーオン・リセツト信
号(POR)が入力する。ノアゲート148の出
力は、インバータ152およびオアゲート153
の第1の入力端子に入力すると共に、クロツク信
号のフエーズ2でイネーブルにされるFET、イ
ンバータ151およびクロツク信号のフエーズ1
でイネーブルにされる第2のFETを介してオア
ゲート153の第2の入力端子に入力される。オ
アゲート153の出力はナンドゲート154の入
力となる。オアゲート153への第2の入力は、
ノアゲート149へも入力される。ノアゲート1
49は、ソフトウエア割込(Software
Interrupt;SI)という第2の入力を有する。ナ
ンドゲート154への第2の入力はである。
ナンドゲート154の出力GP58は、特定の命
令サイクルタイムを指示するものであり、これは
FET113を介してインバータ112に結合す
る。ノアゲート149の出力はナンドゲート14
6に入力する。論理ゲート146,147,14
8および149は、インバータ151および3個
のFETと共に、クリア・ウエイト命令(CWAI)
をラツチするラツチ回路を構成する。このクリ
ア・ウエイト・ラツチ回路は、外部デバイスから
の割込みを受けたときにクリアされる。
ノアゲート156、インバータ157,15
9,160および158ならびにアンドゲート1
62は、マスクされない割込みアームラツチを構
成する。ノアゲート156はスタツクがロードさ
れたことを示す2個の入力を受け、インバータ1
58はPORをアンドゲート162に結合する。
9,160および158ならびにアンドゲート1
62は、マスクされない割込みアームラツチを構
成する。ノアゲート156はスタツクがロードさ
れたことを示す2個の入力を受け、インバータ1
58はPORをアンドゲート162に結合する。
第3図は、本発明の実行方法の簡単化したフロ
ーチヤートを図示するものである。デジタルプロ
セツサは、クリア・ウエイト命令を識別し、これ
に応答して、状態コードレジスタの内容とストレ
ージロケーシヨンの内容のアンド操作を行うこと
により、状態コードレジスタをクリアする。好ま
しくは、上記ストレージロケーシヨンはこのデジ
タルプロセツサに付随するメモリ内に存在し、そ
の内容は状態コードレジスタの内容を所望の結果
とするように予め選択されている。
ーチヤートを図示するものである。デジタルプロ
セツサは、クリア・ウエイト命令を識別し、これ
に応答して、状態コードレジスタの内容とストレ
ージロケーシヨンの内容のアンド操作を行うこと
により、状態コードレジスタをクリアする。好ま
しくは、上記ストレージロケーシヨンはこのデジ
タルプロセツサに付随するメモリ内に存在し、そ
の内容は状態コードレジスタの内容を所望の結果
とするように予め選択されている。
上記ストレージロケーシヨンの内容を適切に選
択することによつて、論理のアンド操作後におい
ても状態コードレジスタの内容が変更されないこ
とも有り得ることに留意されたい。これに対して
ストレージレジスタの内容によつては、状態コー
ドレジスタ内の1ないし全ビツトをクリアないし
変更することもできる。
択することによつて、論理のアンド操作後におい
ても状態コードレジスタの内容が変更されないこ
とも有り得ることに留意されたい。これに対して
ストレージレジスタの内容によつては、状態コー
ドレジスタ内の1ないし全ビツトをクリアないし
変更することもできる。
本発明では、プロセツサ10の状態コードレジ
スタ内に、プログラム可能なレジスタがすべてス
タツクされていることを示すEビツトをセツトす
ることができる。このため、プロセツサは、割込
み命令からのリターンを完了したときに、全レジ
スタをスタツク状態から元に戻す必要があること
を判定することができる。一旦Eビツトがセツト
されると、レジスタがスタツクされ、プロセツサ
は割込み待ちモードの状態となる。プロセツサ
は、割込みが発生するまで、割込み待ち状態を持
続する。マスクされない割込みが生ずると、割込
み処理ルーチンのベクトリングに先立つてマシン
状態がこれ以上セーブされることはない。
スタ内に、プログラム可能なレジスタがすべてス
タツクされていることを示すEビツトをセツトす
ることができる。このため、プロセツサは、割込
み命令からのリターンを完了したときに、全レジ
スタをスタツク状態から元に戻す必要があること
を判定することができる。一旦Eビツトがセツト
されると、レジスタがスタツクされ、プロセツサ
は割込み待ちモードの状態となる。プロセツサ
は、割込みが発生するまで、割込み待ち状態を持
続する。マスクされない割込みが生ずると、割込
み処理ルーチンのベクトリングに先立つてマシン
状態がこれ以上セーブされることはない。
急速割込み(FIRQ)は、プロセツサの全状態
がセーブされたのち処理される。この割込み命令
からのリターンに伴つて、プロセツサの全状態
は、再ストアされた状態コードレジスタ内のEビ
ツトをテストしたのち自動的に元の状態に復帰す
る。
がセーブされたのち処理される。この割込み命令
からのリターンに伴つて、プロセツサの全状態
は、再ストアされた状態コードレジスタ内のEビ
ツトをテストしたのち自動的に元の状態に復帰す
る。
以上説明したように、クリアとウエイトを実行
する単一の命令を有するマイクロプロセツサが達
成された。これにより、プロセツサが準備不足の
まゝ割込みに応答することを防止することができ
る。
する単一の命令を有するマイクロプロセツサが達
成された。これにより、プロセツサが準備不足の
まゝ割込みに応答することを防止することができ
る。
第1図は本発明に使用し得るマイクロプロセツ
サのブロツク図、第2図は本発明を説明するため
の第1図に図示したプロセツサの一部の論理回路
図、第3図は本発明を実施する方法を示す簡単化
したブロツク図である。 10…プロセツサ。
サのブロツク図、第2図は本発明を説明するため
の第1図に図示したプロセツサの一部の論理回路
図、第3図は本発明を実施する方法を示す簡単化
したブロツク図である。 10…プロセツサ。
Claims (1)
- 【特許請求の範囲】 1 状態コードレジスタを含む複数個のプログラ
マブルレジスタを備えたプロセツサのクリア・ウ
エイト命令による操作方法であつて、前記状態コ
ードレジスタの内容とイミデイエートバイトとの
アンド操作を行う段階と、前記複数個のプログラ
マブルレジスタのスタツクを行う段階と、割込み
の発生を待つ段階とを含み、該割込みの発生を待
つ段階以前においてはノンマスカブル割込みを禁
止するようにしたことを特徴とする一命令である
クリア・ウエイト命令による操作方法。 2 状態コードレジスタを含む複数個のプログラ
マブルレジスタを備えたプロセツサのクリア・ウ
エイト命令による操作方法であつて、前記状態コ
ードレジスタの内容とストレージロケーシヨンの
内容とのアンド操作により該状態コードレジスタ
の任意のビツトをクリアする段階と、前記複数個
のプログラマブルレジスタのスタツクを行う段階
と、割込みの発生を待つ段階とを含み、該割込み
の発生を待つ段階以前においてはノンマスカブル
割込みを禁止するようにしたことを特徴とする一
命令であるクリア・ウエイト命令による操作方
法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US92962978A | 1978-07-31 | 1978-07-31 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5523598A JPS5523598A (en) | 1980-02-20 |
JPS6313213B2 true JPS6313213B2 (ja) | 1988-03-24 |
Family
ID=25458184
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9598279A Granted JPS5523598A (en) | 1978-07-31 | 1979-07-27 | Executing clear wait instruction |
Country Status (6)
Country | Link |
---|---|
JP (1) | JPS5523598A (ja) |
DE (1) | DE2931121A1 (ja) |
FR (1) | FR2432737A1 (ja) |
GB (1) | GB2027238B (ja) |
MY (1) | MY8500477A (ja) |
SG (1) | SG16584G (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0545366Y2 (ja) * | 1988-03-14 | 1993-11-19 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA1217310A (en) * | 1981-09-14 | 1987-02-03 | George B. Park | Heat recoverable article |
JP2602198B2 (ja) * | 1984-10-15 | 1997-04-23 | 三井東圧化学株式会社 | ポリイミド樹脂粉末からなる耐熱性接着剤 |
JP2596536B2 (ja) * | 1984-10-15 | 1997-04-02 | 三井東圧化学株式会社 | ポリイミド樹脂粉末からなる耐熱性接着剤 |
GB2506169A (en) * | 2012-09-24 | 2014-03-26 | Imagination Tech Ltd | Limiting task context restore if a flag indicates task processing is disabled |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3970998A (en) * | 1974-10-15 | 1976-07-20 | Rca Corporation | Microprocessor architecture |
US4003028A (en) * | 1974-10-30 | 1977-01-11 | Motorola, Inc. | Interrupt circuitry for microprocessor chip |
-
1979
- 1979-07-20 GB GB7925442A patent/GB2027238B/en not_active Expired
- 1979-07-26 FR FR7919355A patent/FR2432737A1/fr active Granted
- 1979-07-27 JP JP9598279A patent/JPS5523598A/ja active Granted
- 1979-07-31 DE DE19792931121 patent/DE2931121A1/de active Granted
-
1984
- 1984-02-23 SG SG16584A patent/SG16584G/en unknown
-
1985
- 1985-12-30 MY MY8500477A patent/MY8500477A/xx unknown
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0545366Y2 (ja) * | 1988-03-14 | 1993-11-19 |
Also Published As
Publication number | Publication date |
---|---|
FR2432737B1 (ja) | 1984-02-10 |
JPS5523598A (en) | 1980-02-20 |
MY8500477A (en) | 1985-12-31 |
DE2931121C2 (ja) | 1988-09-01 |
GB2027238B (en) | 1982-12-01 |
SG16584G (en) | 1985-03-08 |
GB2027238A (en) | 1980-02-13 |
FR2432737A1 (fr) | 1980-02-29 |
DE2931121A1 (de) | 1980-02-21 |
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