JPS6313213B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、一般的にはデジタルプロセツサに
関するものであり、更に詳しくいえばデジタルマ
イクロプロセツサにクリア・ウエイト命令を提供
する方法に関するものである。

デジタルプロセツサの動作においては、デジタ
ルプロセツサ装置の命令処理を停止させ、外部周
辺装置からの入力待ち状態にすることがしばしば
必要になる。プロセツサ装置を外部入力の待ち状
態とするに先立つて、ステータスないしは状態
（コンデシヨン）コードレジスタ内の１又は複数
ビツトをクリアすることがしばしば必要になる。
従来、プロセツサを外部入力待ちにするという単
なるウエイト命令を備えたもののほかに、所定の
レジスタをスタツクしてから外部入力を待つよう
なプロセツサがあつた。このようなプロセツサに
おいて、状態コードレジスタ内の１ビツトを変更
ないしクリアしようとすれば、状態コードレジス
タの内容を変更するための命令を別個に実行しな
ければならない。

クリア機能とウエイト機能を個別の命令で実行
することは、デジタルプロセツサにとつて得策で
はない。例えば、デジタルプロセツサのクリア命
令実行中に外部入力ないし割込みが発生したとす
れば、デジタルプロセツサは、クリア命令の実行
完了後に割込み処理を行い、この割込み命令から
のリターンを実行すると、引続いてウエイト命令
を実行する。しかしながら、クリア命令の完了後
に行われた割込み処理がマシン準備が完了したと
いう割込みであつたとすれば、そのマシンはオペ
レータが介入するまでウエイトモードに歩留され
ることになる。このような問題を回避するための
一方法は、クリア命令を１クロツク周期分だけ伸
長することにより、クリア命令とウエイト命令間
で割込みを受け付けないようにすることである。
しかしながら、このような解決方法は、他の問題
を引き起す。

従つて本発明の一つの目的は、１命令でクリア
とウエイトを行うことが可能なデジタルプロセツ
サを提供することにある。

本発明の上述した目的およびその他の目的を達
成するにあたり、デジタルプロセツサ装置内にお
いて１命令でクリアとウエイトを行う方法が提供
される。ストレージロケーシヨンの内容と状態コ
ードレジスタの内容との間で論理のアンド操作が
行われる。状態コードレジスタに蓄積されるプロ
セツサのステータスには、プロセツサが応答可能
である少くとも１ビツトのマスクビツトが含まれ
ている。割込み入力への応答中にレジスタの内容
が破壊されることのないように、複数個のレジス
タがスタツクされる。これのレジスタがスタツク
されたのち、当該デジタルプロセツサは外部入力
ないしは割込みの待ち状態になる。

第１図は、アドレス情報ないしデータ転送用の
バス１２を備えたマイクロプロセツサ１０を示
す。バス１２に接続された出力バツフア１４は、
プロセツサ本体の外部にある図示しないメモリな
いしは周辺装置に提供されるアドレスを緩衡す
る。同じくバス１２に接続されているデータバツ
フア１６は、好適には８ビツトの幅を有してお
り、内部バス１２からこのマイクロプロセツサの
外部に連なる図示のような８本の信号線Ｄ０乃至
Ｄ７へのデータを緩衡する。これらのデータバツ
フア線は双方向性であり、共通のデータバツフア
１６を介してデータが送受信される。

外部装置から転送された命令はデータバツフア
１６で緩衡されて命令レジスタ１８に供給され、
これらの命令は命令デコーダ２０で解読される
が、この命令デコーダはまた制御信号の授受も行
う。説明を明解にするため、このマイクロプロセ
ツサ１０の内部制御信号は図示を省略している。
同じくバス１２には演算論理ユニツト（ALU）
２２が接続されているが、これは関連の状態コー
ドレジスタ２４を備えている。アキユムレータ２
６と２８の２個のアキユムレータがバス１２に接
続されており、これら２個のアキユムレータは、
本実施例においては各々８ビツトの幅を有し、ア
キユムレータで表示される16ビツトアキユムレー
タを構成する。バス１２には、同じく８ビツト幅
の直接ページレジスタ３０が接続されている。バ
ス１２に接続されている高位の８ビツトセグメン
ト３２と低位の８ビツトセグメント３４とで16ビ
ツトのＹインデクスレジスタが構成される。同様
に、高位の８ビツトセグメント３６と低位の８ビ
ツトセグメント３８とで第２の16ビツトインデク
スレジスタ、すなわちＸインデクスレジスタが構
成される。高位と低位のセグメントから成るスタ
ツクポインタ、すなわち高位の８ビツトセグメン
ト４０と低位の８ビツトセグメント４２を有する
ユーザ・スタツクポインタが備えられている。高
位の８ビツトセグメント４４と低位の８ビツトセ
グメント４６とで16ビツトのハードウエアスタツ
クポインタが構成されており、高位の８ビツトセ
グメント４８と低位の８ビツトセグメント５０に
より構成されるプログラムカウンタは、出力バツ
フア１４を介してマイクロプロセツサ１０の外部
装置に供給すべき16ビツトのアドレスを供給す
る。

命令デコード・制御ユニツト２０に供給される
複数の制御信号には、レデイ信号とＥ（クロツク）
信号が含まれているが、このＥ信号は、この装置
１０から同期のため外部装置に供給されるクロツ
ク信号を許容する。この装置１０をイニシヤライ
ズするためリセツト信号が供給され、また、２本
の割込み信号線は割込み要求とノンマスカブル割
込み（）をユニツト２０に供給する。外部
制御によりこの装置の動作を停止させるためホー
ルト信号が供給される。クリスタル（XTALと
EXTAL）へ接続するための２個の端子が設けら
れている。図示のように、ユニツト２０を介して
割込みアクノレツヂ（ACK）信号とバスアベイ
ラブル信号が授受される。後述する特殊割込みを
行うために第３の割込み信号（Fast
Interrupt Request：急速割込み要求）が供給さ
れる。この装置１０をマルチプロセスで使用可能
とするため、ユニツト２０からビジー信号が出力
される。この装置１０と外部装置との間で授受さ
れるデータの読取りと書込みを指示するため、リ
ード／ライト信号が供給される。その他の信号、
すなわちラースト命令サイクル信号が供給される
と、データバス上の後続データがマシン・オペレ
ーシヨンコードであることが指示される。この装
置１０への図示しない電源供給端子V_DDとV_SSの
電圧の一例は、＋５ボルトと０ボルトである。

上述したように、この装置１０のレジスタ構成
上、複数個の16ビツトレジスタが使用されてお
り、これらの16ビツトレジスタを使用して16ビツ
トのデータを並列処理することができる。アキユ
ムレータを含めた８ビツトレジスタは、ルーチン
計算および編集、通訳、翻訳その他のバイト形デ
ータ（byte oriented data）の処理に使用される
が、このため、すべてのレジスタを16ビツト幅で
構成する場合に比較してバイト形データの処理を
より効率的に行うことができる。

既に述べたように、２バイト操作にあたつては
２個の８ビツトアキユムレータを用いて16ビツト
アキユムレータを構成することができ、このため
８ビツト操作に対しても16ビツト操作に対しても
柔軟性をもたせることができる。

メモリ参照動作関連の全レジスタ（Ｘ、Ｙイン
デクスレジスタならびにユーザ及びハードウエア
スタツクポインタ）は16ビツト幅である。

デジタルプロセツサ装置１０は、レジスタ構成
その他の内部的特徴に基いて、長区間の相対ブラ
ンチ、プログラムカウンタの相対アドレシング及
び迂回を行うことができる。データ・テーブル又
はデータバツフアへのアクセスを容易にするた
め、１ないし２のカウントを自動的に増減する機
能が備えられる。

16ビツトの命令のあるものは２個のアキユムレ
ータ内のデータを操作し、他のものはインデクス
レジスタ又はスタツクポインタ内のアドレスを操
作する。

“ロード実効アドレス”命令に基いて、プログ
ラマがイミデイエート加算を行い、あるいは、ア
キユムレータがインデクスレジスタへのロードを
行うことができる。メモリ内の任意のアドレスに
到ることができる複数の長区間ブランチ命令が備
えられる。所定のレジスタ間でデータの授受を行
ういくつかの高速命令が備えられ、例えばサブル
ーチンとの間のアーギユメントの授受が容易とな
りサブルーチン実行前のレジスタ内容の待避と再
ストアが可能となる。

転送、入換え命令により互いに同サイズのレジ
スタ間で転送、入換えが行われ、プロセツサ１０
に柔軟性と両立性が付与される。

この装置１０はさらに、無極性の８ビツトどう
しを乗算して16ビツトの乗積を得る。多重精度の
乗積を容易に発生させるため無極性の乗算が行わ
れる。さらに、数値計算用として、ハイレベル言
語で書かれたプログラム用のアレイサブスクリプ
トを計算するうえで、乗算機能は有用である。

メモリ参照命令にオートインクレメントおよび
オートデクレメント命令を組合せることによりデ
ータの一括転送とブロツク比較が可能となる。ハ
ードウエアとソフトウエアの急速同期用にSYNC
命令が備えられる。プロセツサを停止させ、これ
を割込み信号線が起動されたとき、すなわちロー
に引込まれたときにだけスタートさせることによ
り、割込み又はビジー・ウエイト・ループに付随
する遅延を伴うことなく、ソフトウエアをプロセ
ツサ１０の外部のハードウエアに同期させること
ができる。

制御信号中のレデイ入力信号は、低速メモリ用
と多重処理の管理用に備えられている。

さらに、リード−モデフアイーライト操作の期
間中ビジー信号がアベイラブルになり、マルチプ
ロセツサ・システム内の他のプロセツサをデスエ
ーブルにする。このビジー信号は、リードサイク
ルの開始時点から関連のライト期間にわたつてシ
ステムをハードウエア的に分離せしめるものであ
り、更新されたデータが全システム内で処理され
る。

プロセツサ１０のマスカブル急速割込み端子
は、特殊な優先割込みにより急速割込み応答を発
生する。この割込み（）は、リターンアド
レスと状態コードのスタツクのみを発生させる。
設計者は、ただ１個の命令を使用することによつ
て、保存すべきその他の全てのレジスタをスタツ
クすることができる。さらに、どのベクトル・フ
エツチの間にもアクノレツヂ信号がアベイラブル
になり、割込み装置は関連の割込み処理ルーチン
の開始アドレスを直接特定することができる。

第２図には、プロセツサ１０への５個のインタ
フエース端子が図示されている。これら５個のイ
ンタフエース端子は、リセツト（）、ホ
ールト（）、ノンマスカブル割込（NMI）、
急速割込要求（）および割込み要求（）
であり、これらすべてはゼロでアクテイブ、換言
すれば信号のコンプリメントを受けてアクテイブ
になる。リセツト信号は、信号に伴う過渡現象を
緩和するために設けられた直列接続FET８４に
入力する。

このリセツト信号は、FET８４から２個のイ
ンバータおよびゲートされたFETを介して同期
ラツチに伝達される。この同期ラツチの出力は、
ノアゲート１７５，１７６およびインバータ１７
７，１７８で構成されるキヤプチユア（capture）
回路に取込まれる。このキヤプチユア回路の出力
は、増幅回路１７９で増幅され、パワーオン・リ
セツト（POR）となる。このPORは、プロセツ
サ１０内のリセツト機能に使用される。

ホールト、ノンマスカブル割込み（NMI）、急
速割込み（）および割込み要求（）の
すべての信号は、同期回路８３を経由してマイク
ロプロセツサ１０で使用される。各同期回路８３
は、FETを介して出力側が入力側に帰かんされ
る２個の直列インバータを備えており、この
FETは、マイクロプロセツサ１０のクロツク信
号のフエーズ１（φ1）によりゲートないしイネ
ーブルにされる。このラツチの入力端と出力端に
結合された他のFETは、マイクロプロセツサ１
０のクロツクのフエーズ１（φ1）とフエーズ２
（φ2）でイネーブルにされる。

ホールト同期回路８３の出力はノアゲート１７
５に入力するので、上述のキヤプチユア回路はホ
ールトの間リセツト信号を捕獲する。ホールト信
号の存在期間内にリセツト信号が入力しても、こ
のリセツト信号はキヤプチユア回路に捕獲される
ので、ホールト信号の解除後にリセツトが行われ
る。ホールト同期回路８３の出力はノアゲート１
８０にも入力する。ノアゲート１８０の入力に
は、命令のラーストサイクルが行われたことを示
す信号GTφ5も入力する。ノアゲート１８０の出
力は、クロツクサイクルのフエーズ２でイネーブ
ルにされるFETを介してノアゲート１８１の一
方の入力端子に入力する。ノアゲート１８１はノ
アゲート１８２に接続されてフリツプフロツプ・
ラツチを構成する。ノアゲート１８２の他方の入
力端子には前述したパワーオン・リセツトPOR
が入力する。ノアゲート１８１の出力は、ノアゲ
ート１８２の他方の入力端子とノアゲート１８３
の一方の入力端子に入力する。ノアゲート１８３
の他方の入力はパワーオン・リセツトPORであ
る。ノアゲート１８３の出力は、インバータ１９
５およびφ1、φ2によりイネーブルにされる２個
のFETを介してノアゲート１９３の第１、第２
の入力端子に入力する。ノアゲート１９３の出力
は、ノアゲート１９４の入力端子に入力する。ノ
アゲート１９４の出力はノアゲート１９７の入力
となる。さらにノアゲート１９７には、PORと
ノアゲート１８３からの出力が入力する。ノアゲ
ート１９７の出力は、オペレーシヨンコード・フ
エツチサイクルの開始を示す信号（GTφ）とな
る。ノアゲート１９４には、命令のラーストサイ
クルを示す信号（GTφ5）がインバータ１９６と
２個のゲートされたFETを介して入力する。ノ
アゲート１９４の第３の入力端子には、ノアゲー
ト１９２の出力がFETを介して結合する。ノア
ゲート１９２の入力端子の一方にはノアゲート１
９１の出力が直接入力し、他方には２個のFET
とインバータ１９０を介してノアゲート１９１の
出力が入力する。ノアゲート１９１の入力端子の
一方にはPORが入力し、他方にはノアゲート１
８６の出力が入力する。ノアゲート１８６はアン
ドゲート１８４の出力を受ける。アンドゲート１
８４の入力端子の一方はSYNC命令入力を受け、
他方はインバータ１８５および２個のFETを介
して反転されたSYNC入力を受ける。ノアゲート
１８６の第２の入力端子はアンドゲート１８８の
出力を受ける。アンドゲート１８８の一方の入力
端子は、１個のFETおよび２個のインバータ１
８９，１９０を介してノアゲート１９１の出力を
受ける。アンドゲート１８８の他方の入力端子は
ノアゲート１８７の出力を受けるが、このノアゲ
ート１８７の３個の入力端子はインバータを介し
て入力UN，UFおよびUIを受け、割込みを受け
たことを指示する。アンドゲート１８８、ノアゲ
ート１８６，１９１およびインバータ１８９，１
９０はsyncラツチ回路を構成する。入力UN，
UFおよびUIは、このsyncラツチ回路をリセツト
することによりSYNC命令入力を解除する。

ノンマスカブル割込み信号NMIは、その同期
回路８３を介してインバータ８６に入力し、その
出力はノアゲート８８に入力する。ノアゲート８
８の他方の入力端子は、FET８７を介して同期
回路８３の出力を受ける。インバータ８６とノア
ゲート８８を設ける目的は、ノンマスカブル割込
み信号からパルスを発生するためのエツヂ検出回
路を構成することにある。ノアゲート８８の出力
はノアゲート８９に入力する。ノアゲート８９の
出力はインバータ９２を介してアンドゲート９１
に入力する。アンドゲート９１の出力は、ノアゲ
ート８９の他方の入力となる。インバータ９２の
出力は、FET９３を介してノアゲート１１６，
１３１，９４に入力すると共に、インバータを介
してノアゲート１８７に入力する。インバータ９
４の出力はノアゲート９８に入力する。ノアゲー
ト９８の他方の入力端子はノアゲート９７の出力
を受ける。ノアゲート９７の一方の入力端子はア
ンドゲート９６の出力を受けるが、このアンドゲ
ート９６はフエーズ１クロツク入力およびノアゲ
ート１９７の出力GTφを受ける。ノアゲート９
７の他方の入力端子はノアゲート９９の出力を受
ける。ノアゲート９９は、フエーズ２クロツク信
号、インバータ１０１を介するクリア・ウエイト
信号（CWAI）、反転されたホールト信号
（HOLD）およびインバータ１５２の出力を受け
る。

ノアゲート９８の他方の入力端子はインバータ
１０４の出力を受ける。インバータ１５９からノ
アゲート９８に入力する信号（ARM）は、リセ
ツト後スタツクのローデング前におけるノアゲー
ト９８の動作を禁止する。ノアゲート９８の出力
は、ノアゲート１３３，１０２に入力する。ノア
ゲート１０２はまた、アンドゲート１０３の出力
を受ける。ノアゲート１０２の出力は、FET１
０７、インバータ１０９およびFET１０８を介
してアンドゲート１０３に入力する。アンドゲー
ト１０３の他方の入力端子は、ノアゲート１０６
の出力を受ける。インバータ１０９の出力VN
は、ノンマスカブル割込みについてのベクトル要
求ラツチ出力VNである。マイクロプロセツサ１
０が命令の処理中であることを示す入力信号GP
５８は、FET１１３を介してインバータ１１２
に入力する。インバータ１１２への入力は、ノア
ゲート１０２、アンドゲート１０３およびインバ
ータ１０９から構成されるNMIラツチをリセツ
トする。これによつてこの入力信号は、命令サイ
クルの途中でノンマスカブル割込みが発生するこ
とを阻止する。インバータ１１２の出力はノアゲ
ート１１１に入力する。このノアゲート１１１の
他方の入力端子は、FET１０７を介してノアゲ
ート１０２の出力を受ける。。ノアゲート１１１
の出力はノアゲート１０６に入力し、このノアゲ
ート１０６の他方の入力端子にはパワーオン・リ
セツトPORが入力する。

急速割込み要求（）が、同期回路８３お
よびFET１１４を介してノアゲート１１６の一
方の入力端子に入力する。この入力はマスクされ
ない急速割込み信号UFであり、インバータ１３
２を介してアンドゲート１２９に入力すると共
に、ノアゲート１８７への入力としても用いられ
る。ノアゲート１８７への入力は、インバータを
介して入力し、急速割込み要求を受けたときに
syncラツチをリセツトする信号となる。ノアゲ
ート１１６の出力は、インバータ１１７およびク
ロツク信号のフエーズ１でゲートされるFETを
介して、ノアゲート１１６の第１の入力端子へ帰
かんされる。インバータ１１７の出力は、インバ
ータ１１８へも入力する。ノアゲート１１８は、
ノアゲート９７およびインバータ１１９の出力も
受ける。ノアゲート１１８の出力はノアゲート１
２２に入力し、このノアゲート１２２の他方の入
力端子はアンドゲート１２１の出力を受ける。ノ
アゲート１２２の出力は、FET１２３、インバ
ータ１２６およびFET１２４を介してアンドゲ
ート１２１に入力する。FET１２３はクロツク
サイクルのフエーズ１でイネーブルにされ、これ
に対してFET１２４はクロツクサイクルのフエ
ーズ２でイネーブルにされる。アンドゲート１２
１、ノアゲート１２２、FET１２３，１２４お
よびインバータ１２６は急速割込みベクトル要求
ラツチを構成し、出力VFを発生する。状態コー
ドレジスタ２４から出力された急速割込み要求に
ついてのマスクビツトＦが、ノアゲート１２７お
よびインバータ１２８に入力する。ノアゲート１
２７への第２の入力は、ホールト信号HALであ
る。ノアゲート１２７の出力は、アンドゲート１
２１およびインバータ１１９に入力する。このイ
ンバータ１１９の出力は、ノアゲート１１８への
入力となる。インバータ１２８の出力はアンドゲ
ート１２９に入力し、アンドゲート１２９の他方
の入力端子はインバータ１３２およびFET１１
４を介して同期回路８３に接続されている。ノア
ゲート１３１の第２の入力端子は、ノンマスカブ
ル割込み要求についての優先回路の出力を受け
る。ノアゲート１３１の出力はインバータ１６３
を介してノアゲート１６４に入力し、ノンマスカ
ブル割込み（）又は急速割込み要求
（）が存在するときに、割込み要求（）
を禁止する。

割込み要求入力（）は、同期回路８３を介
してノアゲート１６４に入力する。このノアゲー
ト１６４の出力は、インバータ１６６で反転さ
れ、クロツク信号のフエーズ１でイネーブルにさ
れるFETを介してノアゲート１６４の入力端子
に帰かんされる。ノアゲート１６４への上記入力
をノアゲート１８７にも入力させ、割込み要求
（）を一旦受けたのちはsync命令を終了させ
る。インバータ１６６の出力はノアゲート１６７
へも入力する。ノアゲート１６７の他方の入力端
子にはノアゲート９７の出力が供給される。ノア
ゲート１６７の出力は、ノアゲート１７２とノア
ゲート１３３に入力する。ノアゲート１７２の出
力は、クロツク信号のフエーズ１でイネーブルに
されるFETおよびインバータ１７３を経て出力
VIとなる。論理ゲート１７１，１７２、２個の
FETおよびインバータ１７３は、割込み要求入
力に対してベクトル要求ラツチとして機能する。
インバータ１７３の出力は、クロツク信号のフエ
ーズ２でイネーブルにされるFETを介してアン
ドゲート１７１にも入力する。アンドゲート１７
１の出力はノアゲート１７２の第２の入力とな
る。ノアゲート１６９の出力はアンドゲート１７
１の第２の入力となる。ノアゲート１６９は、ホ
ールト入力HALおよび割込み要求がマスクされ
たか否かを指示する状態コードレジスタ２４（第
１図参照）からの入力Ｉを受ける。ノアゲート１
６９の出力はインバータ１６８にも入力し、その
出力はノアゲート１６７に入力する。ノアゲート
９８，１１８および１６７の各出力はノアゲート
１３３に入力する。ノアゲート１３３の出力
INTQは、プロセツサ１０が割込みを受けたか否
かを指示する。

ノアゲート１３３の出力はノアゲート１３４に
入力する。ノアゲート１９７の出力も、インバー
タ１３６を介してノアゲート１３４に入力する。
ノアゲート１３４の出力は、ウエイト強制
（Force−ａ−Wait：FWA）に対するOPコード
となる。このFWAは、割込み発生前のクリア・
ウエイト命令（CWAI）によりプロセツサが割込
み待ちの停止状態になつていない場合においてマ
スクされない割込みが発生したときに発生する。
このFWAは、次のOPコードをROMからフエツ
チすることなくプロセツサ内で新たなOPコード
を発生することをプロセツサ１０に指示する。

ノアゲート１３３の出力は、FETを介してア
ンドゲート１４６にも入力する。アンドゲート１
４６の出力はノアゲート１４７に入力する。ノア
ゲート１４７は、FETおよびインバータ１４４
を介してナンドゲート１４３にも入力する。ナン
ドゲート１４３は、命令の終了を示す入力GP６
４および割込命令からのリターンであることを示
すインバータ１４２を介する入力（RTI）も受け
る。ノアゲート１４７の出力は、FETを介して
ノアゲート１４８に入力する。ノアゲート１４８
の第２の入力端子には、パワーオン・リセツト信
号（POR）が入力する。ノアゲート１４８の出
力は、インバータ１５２およびオアゲート１５３
の第１の入力端子に入力すると共に、クロツク信
号のフエーズ２でイネーブルにされるFET、イ
ンバータ１５１およびクロツク信号のフエーズ１
でイネーブルにされる第２のFETを介してオア
ゲート１５３の第２の入力端子に入力される。オ
アゲート１５３の出力はナンドゲート１５４の入
力となる。オアゲート１５３への第２の入力は、
ノアゲート１４９へも入力される。ノアゲート１
４９は、ソフトウエア割込（Software
Interrupt；SI）という第２の入力を有する。ナ
ンドゲート１５４への第２の入力はである。
ナンドゲート１５４の出力GP５８は、特定の命
令サイクルタイムを指示するものであり、これは
FET１１３を介してインバータ１１２に結合す
る。ノアゲート１４９の出力はナンドゲート１４
６に入力する。論理ゲート１４６，１４７，１４
８および１４９は、インバータ１５１および３個
のFETと共に、クリア・ウエイト命令（CWAI）
をラツチするラツチ回路を構成する。このクリ
ア・ウエイト・ラツチ回路は、外部デバイスから
の割込みを受けたときにクリアされる。

ノアゲート１５６、インバータ１５７，１５
９，１６０および１５８ならびにアンドゲート１
６２は、マスクされない割込みアームラツチを構
成する。ノアゲート１５６はスタツクがロードさ
れたことを示す２個の入力を受け、インバータ１
５８はPORをアンドゲート１６２に結合する。

第３図は、本発明の実行方法の簡単化したフロ
ーチヤートを図示するものである。デジタルプロ
セツサは、クリア・ウエイト命令を識別し、これ
に応答して、状態コードレジスタの内容とストレ
ージロケーシヨンの内容のアンド操作を行うこと
により、状態コードレジスタをクリアする。好ま
しくは、上記ストレージロケーシヨンはこのデジ
タルプロセツサに付随するメモリ内に存在し、そ
の内容は状態コードレジスタの内容を所望の結果
とするように予め選択されている。

上記ストレージロケーシヨンの内容を適切に選
択することによつて、論理のアンド操作後におい
ても状態コードレジスタの内容が変更されないこ
とも有り得ることに留意されたい。これに対して
ストレージレジスタの内容によつては、状態コー
ドレジスタ内の１ないし全ビツトをクリアないし
変更することもできる。

本発明では、プロセツサ１０の状態コードレジ
スタ内に、プログラム可能なレジスタがすべてス
タツクされていることを示すＥビツトをセツトす
ることができる。このため、プロセツサは、割込
み命令からのリターンを完了したときに、全レジ
スタをスタツク状態から元に戻す必要があること
を判定することができる。一旦Ｅビツトがセツト
されると、レジスタがスタツクされ、プロセツサ
は割込み待ちモードの状態となる。プロセツサ
は、割込みが発生するまで、割込み待ち状態を持
続する。マスクされない割込みが生ずると、割込
み処理ルーチンのベクトリングに先立つてマシン
状態がこれ以上セーブされることはない。

急速割込み（FIRQ）は、プロセツサの全状態
がセーブされたのち処理される。この割込み命令
からのリターンに伴つて、プロセツサの全状態
は、再ストアされた状態コードレジスタ内のＥビ
ツトをテストしたのち自動的に元の状態に復帰す
る。

以上説明したように、クリアとウエイトを実行
する単一の命令を有するマイクロプロセツサが達
成された。これにより、プロセツサが準備不足の
まゝ割込みに応答することを防止することができ
る。

【図面の簡単な説明】

第１図は本発明に使用し得るマイクロプロセツ
サのブロツク図、第２図は本発明を説明するため
の第１図に図示したプロセツサの一部の論理回路
図、第３図は本発明を実施する方法を示す簡単化
したブロツク図である。 １０…プロセツサ。

Claims (1)

1. 【特許請求の範囲】 １ 状態コードレジスタを含む複数個のプログラ
   マブルレジスタを備えたプロセツサのクリア・ウ
   エイト命令による操作方法であつて、前記状態コ
   ードレジスタの内容とイミデイエートバイトとの
   アンド操作を行う段階と、前記複数個のプログラ
   マブルレジスタのスタツクを行う段階と、割込み
   の発生を待つ段階とを含み、該割込みの発生を待
   つ段階以前においてはノンマスカブル割込みを禁
   止するようにしたことを特徴とする一命令である
   クリア・ウエイト命令による操作方法。 ２ 状態コードレジスタを含む複数個のプログラ
   マブルレジスタを備えたプロセツサのクリア・ウ
   エイト命令による操作方法であつて、前記状態コ
   ードレジスタの内容とストレージロケーシヨンの
   内容とのアンド操作により該状態コードレジスタ
   の任意のビツトをクリアする段階と、前記複数個
   のプログラマブルレジスタのスタツクを行う段階
   と、割込みの発生を待つ段階とを含み、該割込み
   の発生を待つ段階以前においてはノンマスカブル
   割込みを禁止するようにしたことを特徴とする一
   命令であるクリア・ウエイト命令による操作方
   法。