JPH0562387B2 - - Google Patents

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JPH0562387B2
JPH0562387B2 JP58242034A JP24203483A JPH0562387B2 JP H0562387 B2 JPH0562387 B2 JP H0562387B2 JP 58242034 A JP58242034 A JP 58242034A JP 24203483 A JP24203483 A JP 24203483A JP H0562387 B2 JPH0562387 B2 JP H0562387B2
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vector
register
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Yasuhiro Inagami
Shigeo Nagashima
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Hitachi Ltd
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Publication of JPH0562387B2 publication Critical patent/JPH0562387B2/ja
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8053—Vector processors
    • G06F15/8076—Details on data register access
    • G06F15/8084—Special arrangements thereof, e.g. mask or switch

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  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Complex Calculations (AREA)
  • Memory System (AREA)
  • Advance Control (AREA)

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ベクトル演算が高速に実行できるベ
クトル処理向きデイジタル形電子算機（以下これ
をベクトル処理装置とよぶ）に関する。
〔発明の背景〕
第１図は、科学技術計算で頻繁に現われる
FORTRANプログラムの１例を示したものであ
る。第１図のプログラムは、配列データＡ，Ｂに
ついて、 （Ａ（０）＋Ａ(1)＋Ａ(2)）＊0.33をＢ(1)に （Ａ(1)＋Ａ(2)＋Ａ(3)）＊0.33ををＢ(2)に （Ａ(2)＋Ａ(3)＋Ａ(4)＊0.33をＢ(3)に 〓 〓 （Ａ（98）＋Ａ（99）＋Ａ（100））＊0.33をＢ（99）
に （Ａ（99）＋Ａ（100）＋Ａ（101））＊0.33をＢ
（100）に それぞれ格納するものである。即ち、配列Ａの
第Ｉ番目の要素について見れば、Ａ(I)とそれより
１つ前の要素Ａ（Ｉ−１）と、１つ後の要素Ａ（Ｉ
＋１）とを加算して、0.33を乗ずる（３で割る）
処理を行うものである。このタイプの計算は、例
えば粒子シミユレーシヨンにおいて、各粒子と配
列Ａの各要素に対応させ、ある粒子Ａ(I)の一定時
間後の状態を、粒子Ａ(I)の前後の粒子Ａ（Ｉ−
１），Ａ（Ｉ＋１）の現状態とＡ(I)の現状態とで計
算するといつた処理などで現われ、科学技術計算
で頻繁に生じるタイプの演算である。科学技術計
算の問題によつては、配列が２次元であつたり３
次元であつたりする場合もあるが、ここでは説明
を簡単にするために、第１図に示すような一次元
の配列について考えることにする。
従来のベクトル処理装置のように、ベクトルデ
ータを一時的に保持するベクトルレジスタを有
し、主記憶装置内のベクトルデータを高速に読み
出して一旦ベクトルレジスタに格納し、引き続い
てベクトルレジスタよりベクトルデータを高速に
読み出してパイプライン演算器に送り、ベクトル
データの演算を高速に処理することを可能とした
ベクトル処理装置においては、第１図に示した
FORTRANプログラムは次のようにして処理さ
れていた。
第２図は、従来技術の説明に用いるベクトル処
理装置の構成を簡単に示した図である。第２図に
おいて、１０１は員記憶装置、１０２〜１０４は
ロード・ストア回路で主記憶装置とベクトルレジ
スタとの間のデータ転送を制御する回路である。
１０６はベクトルレジスタ群で第２図の例では第
Ｏ番から第Ｎ番まで番号付けされた合計（Ｎ＋
１）本のベクトルレジスタで構成される。各ベク
トルレジスタは例えば256要素といつた複数個の
ベクトル要素データを一括して保持する機能をも
つレジスタである。１０８，１０９はパイプライ
ン構造の加算器であつて、ベクトルレジスタから
読出したデータをパイプライン処理で加算し、結
果をベクトルレジスタに書込むものである。１１
０はパイプライン構造の乗算器の種類が異なぬこ
とを除いては１０８，１０９のパイプライン加算
器と同じである。１０５は１０２〜１０３のロー
ド・ストア回路と（Ｎ＋１）個のベクトルレジス
タとの結合関係を制御するスイツチ回路、１０７
は（Ｎ＋１）個のベクトルレジスタと１０８〜１
１０の演算器との結合関係を制御するスイツチ回
路である。なお、第２図のベクトル処理装置にお
いて、ロード・ストア回路の個数、ベクトルレジ
スタの本数、加算器、乗算器の個数は本質的では
ない。
第２図のベクトル処理装置において第１図に示
したFORTRANプログラムを処理する様子は次
の如くである。
(1) スイツチ回路１０５を、ロード・ストア回路
１０２とベクトルレジスタ第Ｏ番（VRO）、ロ
ード・ストア回路１０３とベクトルレジスタ第
１番（VR１）、ロード・ストア回路１０４と
ベクトルレジスタの第２番（VR２）がそれぞ
れ結合されるように制御する。
(2) ロード・ストア回路１０２を使用し、ベクト
ルデータＡ（Ｉ−１）を、Ａ（０），Ａ(1)，…，
Ａ（99）の順でVROにロードする。
(3) 同様に、ロード・ストア回路１０３を使用し
てベクトルデータＡ(I)をＡ(1)，Ａ(2)，Ａ(3)，
…，Ａ（100）の順でVR１に、ロード・ストア
回路１０４を使用してベクトルデータＡ（Ｉ＋
１）をＡ(2)，Ａ(3)，…Ａ（101）の順でVR２に
それぞれロードする。
(4) スイツチ回路１０７を、VR０，VR１，VR
３とパイプライン加算器１０８，VR２，VR
３，VR４とパイプライン加算器１０９がそれ
ぞれ結合されるように制御する。
(5) VR０からベクトルデータＡ（Ｉ−１），VR
１からベクトルデータＡ(I)を順次読出し、パイ
プライン加算器１０８に供給してＡ（Ｉ−１）＋
Ａ(I)を計算し、結果をVR３に書込む。
(6) VR２からベクトルデータＡ（Ｉ＋１），VR
３から、Ａ（Ｉ−１）＋Ａ(I)の演算結果を順次読
み出してパイプライン加算器１０９に供給し、
Ａ（Ｉ−１）＋Ａ(I)＋Ａ（Ｉ＋１）を計算して結
果をVR４に書込む。
(7) 以降、Ａ（Ｉ−１）＋Ａ(I)＋Ａ（Ｉ＋１）の演
算結果をVR４から読み出して、パイプライン
乗算器１１０に供給し、値0.33を乗じて結果を
主記憶装置に格納するまでの処理は、本発明と
は直接関係しないので省略する。
以上第２図に示した従来のベクトル処理装置に
おいて第１図に示したようなFORTRANプログ
ラムを処理する場合には次のような問題点があつ
た。
(1) ベクトルＡ（Ｉ−１）としてＡ（０），Ａ(1)，
……Ａ（99）、ベクトルＡ(I)としてＡ(1)，Ａ(2)，
……Ａ（100）、ベクトルＡ（Ｉ＋１）としてＡ
(2)，Ａ(3)，…，Ａ（101）と、ベクトルレジスタ
にロードする３個のベクトルは、先頭のベクト
ル要素が異なるだけで、ロードされるベクトル
要素データのほとんどは重複している。第３図
はこの重複の様子を示したものである。
(2) ３個のベクトルＡ（Ｉ−１），Ａ(I)，Ａ（Ｉ＋
１）をロードするとき、98個のベクトル要素デ
ータＡ(2)〜Ａ（99）は第２図の３個のロード・
ストア回路１０２〜１０４からロードが要求さ
れ、主記憶装置から読出す際に競合が生じ、読
出し速度を低下させる可能性がある。
(3) ほとんどの要素データが重複する３個のベク
トルデータの保持に３個のベクトルレジスタを
使用し、ベクトルレジスタの使用効率が悪い。
(4) ほとんどの要素が重複する３個のベクトルデ
ータをロードするのに、ロード・ストア回路を
３個使用し、使用効率が悪い。
〔発明の目的〕
本発明の目的は、配列データの異なる要素から
処理可能なベクトル処理装置を提供することにあ
る。本発明の他の目的は、同一のベクトルレジス
タからのベクトルデータの読みだし中に、同じベ
クトルデータの読みだしを行なえるベクトル処理
装置を提供することにある。
〔発明の概要〕
本発明の特徴とするところは、ベクトルデータ
同志の演算や、ベクトルレジスタと主記憶装置と
の間のベクトルデータの転送を指示するベクトル
命令において、読出し／書込みを行う個々のベク
トルレジスタについて、ベクトルレジスタの番号
とベクトルレジスタ内の第何番目の要素から読出
し／書込みを開始するかを指示するようにして、
ベクトルレジスタに格納されているベクトルデー
タを任意の要素から読出し／書込みできるように
してベクトルレジスタ上で配列データの部分参照
を可能にするところにある。さらに、ベクトルレ
ジスタと主記憶装置との間のベクトルデータの転
送をを指示するベクトル命令においては、転送す
るベクトルデータ要素数を指示できるようにし
て、ベクトルレジスタ上での複数の部分参照に必
要かつ十分な要素を転送できるようにするところ
にある。
〔発明の実施〕
以下、実施例により本発明を詳細に説明する。
第４図は、本発明の実施例のベクトル処理装置
におけるベクトル命令のフオーマツトを示したも
のである。第４図において、命令フオーマツト
１，２の上に示した数字は命令のビツト位置を示
す数値で、本実施例のベクトル命令は64ビツトの
長さである。ベクトル命令のフオーマツトは、加
算や乗算などの演算系のベクトル命令と、ベクト
ルレジスタと主記憶装置との間のベクトルデータ
の転送を指示するロード／ストア系のベクトル命
令とでは異なる。演算系のベクトル命令１では最
初の16ビツトで演算の種類を指定し、さらに第１
オペランド、第２オペランド、第３オペランドの
３つのオペランドを16ビツトずつ使用して指定す
る。各オペランドの指定内容は、ベクトルデータ
を格納するベクトルレジスタの番号と、該ベクト
ルレジスタ内の何番目の要素から読出しあるいは
書込みを開始するかを指示する開始要素番号の２
つである。演算系のベクトル命令において、第１
オペランドは演算結果を書込むベクトルレジスタ
の番号と書込み開始要素番号を示し、第２オペラ
ンドおよび第３オペランドは被演算ベクトルデー
タを読出すベクトルレジスタの番号と読出し開始
要素番号を示す。例えば、ベクトル加算命令では
第２オペランドで指定されるベクトルレジスタの
内容と第３オペランドで指定されるベクトルレジ
スタの内容とを加算して、結果を第１オペランド
で指定されるベクトルレジスタに書込む。
ロード／ストア系のベクトル命令２では、ビツ
ト０〜15でオペレーシヨン内容を指定し、さら
に、ビツト16〜31で第１オペランド、ビツト32〜
39でベクトルアドレスレジスタ（VAR：Vector
Address Register）の番号、ビツト40〜47でベ
クトル増分値レジスタ（VIR：Vector
Increment Register）の番号、ビツト48〜63で
主記憶装置とベクトルレジスタとの間の転送ベク
トルデータ要素数を指定する。第１オペランドで
は、主記憶装置とデータのやりとりを行うベクト
ルレジスタの番号と読出し／書込み開始要素番号
を指定する。VARは主記憶装置上にあるベクト
ルデータの先頭番地を保持するレジスタである。
ベクトル増分値レジスタは、主記憶装置上にある
ベクトルデータの各要素間の間隔を保持するレジ
スタである。VARとVIRの値とから、次に読出
しあるいは書き込みを行う主記憶上のベクトルデ
ータ要素の番号を計算する。なお第４図に示した
例で、命令の長さと各オペランドを指定するのに
使用するビツト数は本発明の本質ではない。
第５図は本発明の実施例のベクトル処理装置の
構成を示したものである。番５図において、２０
１は主記憶装置、２０２は命令読出し制御回路で
主記憶装置からベクトル命令を読出し、信号線５
００を介しベクトル命令解読・実行制御回路２０
３へ送る。ベクトル命令解読・実行制御回路２０
３は、主記憶装置から読み出したベクトル命令を
解読して、ベクトル処理装置内にベクトル命令の
実行に必要な制御情報を送出する。２０４はベク
トルアドレスレジスタ群であり、本実施例では第
Ｏ番から第ｍ番まで番号付けされた（ｍ＋１）個
のベクトルアドレスレジスタがある。２０５はベ
クトル増分値レジスタ群であり、第Ｏ番から第ｍ
番まで番号付けされた（ｍ＋１）個のベクトル増
分値レジスタがある。２０６，２０７はロード・
ストア回路で、主記憶装置とベクトルレジスタと
の間のベクトルデータ転送を処理する回路であ
る。２０８，２０９はセレクト回路であつて、制
御線２１０を介してベクトル命令解読・実行制御
回路２０３から指示されるVAR番号、VIR番号
に従い、VAR，VIRの値をセレクトし、それぞ
れアドレス線２１１，２１２のせる機能をもつ。
VAR，VIRの値はアドレス線２１１，２１２を
介してロード・ストア回路２０６，２０７に送ら
れる。２１３〜２１４はパイプライン加算器であ
つて、ベクトルレジスタから読み出したベクトル
データをパイプラインで加算して結果をベクトル
レジスタに書き込むものである。２１５はパイプ
ライン乗算器であつて、ベクトルレジスタから読
み出したベクトルデータをパイプラインで乗算し
て結果をベクトルレジスタに書込むものである。
２１６〜２１９はベクトルレジスタ（VR：
Vector Register）である。本実施例ではベクト
ルレジスタは（ｎ＋１）個あり、第ｏ番から第ｎ
番まで番号付けされている。また１個のベクトル
レジスタで最大512個のベクトル要素を保持する。
２２０〜２２３はベクトルレジスタ制御回路であ
つて、ベクトルレジスタからのベクトルデータの
読出しあるいは書込みを制御する回路である。ベ
クトルレジスタ制御回路は各ベクトルレジスタに
ついて１個用意されており、ベクトル命令解読・
実行制御回路２０３からの制御信号により動作を
開始する。５０１はベクトルレジスタ制御回路と
スイツチ２２５との間のデータバスである。２２
４はベクトル命令解読・実行制御回路２０３から
ベクトルレジスタ制御回路２２０〜２２３に制御
信号を送る制御信号線群である。制御信号として
は、(1)ベクトルレジスタ番号、(2)読出し指示、(3)
書込み指示、(4)読出し／書込み開始要素番号、(5)
読出しポインタ番号、(6)処理ベクトル要素があ
る。ベクトルレジスタ制御回路２２０〜２２３
は、ベクトル命令解読・実行制御回路２０３より
制御信号線群２２４を介して上記６種の制御信号
を受け取り、ベクトルレジスタ番号を解読してベ
クトルレジスタ制御回路のそれぞれが動作を開始
するかどうかを識別する。動作開始と判断したベ
クトルレジスタ制御回路は読出し指示、書込み指
示、読出し／書込み開始要素番号を調べ、指定さ
れた要素番号から順次読出しあるいは書込みを開
始する。読出しポインタ番号の処理については後
述する。２２５はスイツチ回路であつて、ベクト
ルレジスタとロード・ストア回路、加算器、乗算
器との結合関係を制御する回路である。２２６は
レジスタで、ベクトル命令解読・実行制御回路内
にあり、演算系命令を実行するときの処理ベクト
ル要素数を保持する。
なお、第５図の実施例において、VAR，VIR、
ロード・ストア回路、加算器、乗算器、ベクトル
レジスタの個数は本発明の本質ではない。
次に第５図に示したベクトル処理装置の全体の
動作の概要を説明する。主記憶装置２０１に格納
されているベクトル命令は命令読出制御回路２０
２により順次読出され、ベクトル命令解読・実行
制御回路２０３に送られる。ベクトル命令解読・
実行制御回路２０３では読み出されたベクトル命
令が解読され、命令の実行に必要な処理が遂行さ
れる。解読されたベクトル命令がロード／ストア
系命令であつた場合には、制御信号線群２２４を
介し、(1)第１オペランドで指定されるベクトルレ
ジスタ番号と読出し／書込み開始要素番号、(2)第
４図のＬフイールドで指定される転送ベクトルデ
ータ要素数、(3)ロード命令の場合は書込指示、ス
トア命令の場合は読出指示等がベクトルレジスタ
制御回路２２０〜２２３に送られ、ベクトルレジ
スタの読出しあるいは書込みが開始される。ま
た、命令で指定されたVAR番号、VIR番号がベ
クトル命令解読・実行制御回路２０３から制御線
２１０を介して送られ、セレクト回路２０８，２
０９を制御して指定されたVAR，VIRの値をを
読出し、アドレス線２１１，２１２を介してロー
ド・ストア回路２０６，２０７に送られる。ロー
ド・ストア回路ではVAR，VIRの値により主記
憶装置上のベクトルデータのアドレスが計算さ
れ、主記憶装置上のベクトルデータの読出しある
いは書込みが開始される。以上のようにして主記
憶装置とベクトルレジスタとの間でベクトルデー
タの転送が開始されロード／ストア系ベクトル命
令の処理が遂行される。
解読されたベクトル命令が演算系命令であつた
場合には、制御信号線群２２４を介し、(1)命令の
第１オペランド、第２オペランド、第３オペラン
ドで指定されるベクトルレジスタの番号と読出
し／書込み開始要素番号、(2)処理ベクトル要素数
保持レジスタ２２６で示される処理ベクトル要素
数、(3)第１オペランドに対応するベクトルレジス
タに対しては書込み指示、第２オペランドおよび
第３オペランドに対応するベクトルレジスタに対
しては読出し指示等がベクトルレジスタ制御回路
２２０〜２２３に送られ、ベクトルレジスタの読
出しあるいは書込みが開始される。また命令で指
定される演算の種類に従つて加算器あるいは乗算
器が動作を開始し、第２オペランドおよび第３オ
ペランドで指定されるベクトルレジスタから読出
されたベクトルデータが加算器あるいは乗算器に
送られて演算が行われ、結果が第１オペランドで
指定されるベクトルレジスタに書込まれる。
次に、第５図のベクトル命令解読・実行制御回
路２０３の詳細を第６図を用いて説明する。第５
図において、３０１はベクトル命令レジスタであ
り第４図に示したベクトル命令１命令分を保持す
るため64ビツトで構成され、第５図の命令読出制
御回路２０２より読出されたベクトル命令を格納
する。第６図における３０２はデコード回路であ
りベクトル命令レジスタ３０１のビツト０〜15に
あるベクトル命令のオペレーシヨンコードをデコ
ードしてベクトル命令で指示される処理の内容を
調べる。３０３，３０４は制御信号線で、デコー
ド回路３０２から出力され、制御信号線３０３
は、ベクトル命令レジスタ３０１にある命令が演
算系命令のときONとなり、制御線３０４はロー
ド／ストア系命令のときONとなる。制御線３０
３と３０４が同時にONとなることはない。３０
５，３０６，３０７はそれぞれ第１オペランド制
御回路、第２オペランド制御回路、第３オペラン
ド制御回路であり、ベクトル命令レジスタ３０１
の第１オペランド、第２オペランド、第３オペラ
ンドを指示するフイールドのベクトルレジスタ番
号および読出し／書込み開始要素番号により第５
図のベクトルレジスタ制御回路２２０〜２２３に
送出する制御信号をを生成する回路である。ここ
で、第２オペランド回路３０６、第３オペランド
３０７は制御線３０３がONとなる演算系ベクト
ル命令の処理のときのみ動作し、ロード／ストア
系命令のときには動作しない。第１オペランド制
御回路３０５、第２オペランド制御回路３０６、
第３オペランド制御回路３０７から送出される制
御情報には、(1)読出し指示（信号線４２６）、(2)
書込み指示（信号線４１３）、(3)ベクトルレジス
タ番号（信号線４１２）、(4)読出し／書込み開始
要素番号（信号線４１５）、(5)読出しポインタ番
号（信号線４２７）がある。ここで、読出しポイ
ンタ番号とは、後で第７図を用いて説明する如
く、本発明の実施例のベクトルレジスタは多重度
３で同時に独立に読出せる構造となつており、読
出しポインタが多重度に等しい３面用意されてお
り、読出しポインタ番号は３面ある読出しポイン
タのいずれを使用するかを指示するものである。
３０８，３０９はそれぞれVAR番号送出制御回
路、VIR番号送出制御回路であり、制御線３０４
がONとなるロード／ストア系ベクトル命令の処
理のときのみ動作する。３１０は処理ベクトル要
素数送出制御回路で、制御線３０４がONとなる
とき、即ちロード／ストア系ベクトル命令のと
き、ベクトル命令レジスタ３０１のビツト48〜63
を選択し、制御線３０４がOFFのときは、第５
図の説明で示した処理ベクトル要素数を保持する
レジスタ２６６を選択して送出する。第１オペラ
ンド制御回路３０５、第２オペランド制御回路３
０６、第３オペランド制御回路３０７、処理ベク
トル要素数制御回路３１０から送出される制御情
報は第５図の制御信号線群２２４を介してベクト
ルレジスタ制御回路に送られる。また、VAR番
号、VIR番号は制御線２１０を介して送出され
る。
次に第７図を用いて本発明の実施例におけるベ
クトルレジスタ制御回路およびベクトルレジスタ
の構成を説明する。第７図はベクトルレジスタ１
個分のベクトルレジスタ制御回路およびベクトル
レジスタの構成を示したものである。第５図のベ
クトル処理装置では、第７図の回路が（ｎ＋１）
個存在する。第７図で、４０１，４０２，４０３
は記憶モジユール（以下RAMと略す）であり、
１個のRAMでベクトルデータ要素512個を格納
することができる。RAMにおいて、端子DINは
書込みデータ入力端子、端子DOUTは読出しデ
ータの出力端子、端子WEはライトイネーブル端
子で、端子WEに信号値１が入るときRAMは書
込み状態となる。端子WPは書込みポインタ端子
で端子DINから入力される書込みデータを書込
むRAMのアドレスを指示する。端子REはリー
ドイネーブル端子であつて、端子REに信号値１
が入るときRAMは読出し状態となる。端子RP
は読出しポインタ端子で端子DOUTから出力さ
れる読出データの格納されているRAMのアドレ
スを指示する。４０４は書込みデータレジスタで
あり、第５図のロード・ストア回路や加算器、乗
算器から送られてくる書込みデータを一旦保持
し、RAMに供給するものである。４０５，４０
６，４０７は読出しデータレジスタであり、
RAMから読出したデータを一旦保持し、第５図
のロード・ストア回路や加算器、乗算器に送出す
るものである。本実施例におけるベクトルレジス
タは第７図に示す如く、３個の記憶モジユール４
０１，４０２，４０３（それぞれRAM０，
RAM１，RAM２と称する）で構成され、書込
みデータレジスタは３個のRAMモジユールで共
有し、読出しデータレジスタは３個のRAMモジ
ユールがそれぞれ別個に有する構造となつてい
る。これは、書込みデータは３個のRAMモジユ
ールRAM０，RAM１，RAM２に同時に書込む
が、RAMに書込んだデータは、RAM０，RAM
１，RAM２からそれぞれ別個に読み出せるよう
にし、１個のベクトルレジスタの内容を最大３個
のロード・ストア回路あるいは加算器、乗算器に
同時に独立に送出することを可能とするためであ
る。なお、ここで、RAMモジユールの多重度３
は本発明の本質ではなく、ベクトル処理装置の構
成において主に実装上の理由等から定められるも
のである。４０８は書込み制御回路であり、
RAM０，RAM１，RAM２に対し、ライト・イ
ネーブル信号および書込みアドレスを送出するも
のである。４０９，４１０，４１１は読出し制御
回路（それぞれ読出し制御回路０、読出し制御回
路１、読出し制御回路２と称する）であり、それ
ぞれRAM０，RAM１，RAM２に対し、リード
イネーブル信号および読出しアドレスを送出する
ものである。３個の読出し制御回路４０９，４１
０，４１１の構造は全く同じであるが、互いに独
立して動作できる。
次に、第７図によりベクトルレジスタにベクト
ルデータを書込む動作の詳細について説明する。
書込み動作時は、ベクトル命令解読・実行制御回
路より制御線４１２，４１３，４１４，４１５を
介してそれぞれのベクトルレジスタ番号、書き込
み指示信号、処理ベクトル要素数、書込み開始要
素番号が送られてくる。４１６はベクトルレジス
タ番号識別回路であつて、ベクトルレジスタ番号
を解読して該当ベクトルレジスタかどうかを調べ
る。解読の結果、該当ベクトルレジスタであつた
場合は制御線４１７が‘1'となり、書込み動作の
基準にかかる。４１８はライト・イネーブル信号
生成回路であつて、制御線４１３から書込み指示
信号が到着し、かつ、制御線４１７が‘1'のと
き、ライトイネーブル信号の送出を開始する。４
１９は書込み処理が残つているベクトル要素数を
保持するレジスタ、４２０は次にデータを書込む
RAMのアアドレスを保持するレジスタ４２１は
レジスタ４１９の内容がオールゼロであるかどう
かを調べる回路、４２２はマイナス１カウンタ、
４２３はプラス１カウンタである。４２４はセレ
クト回路で、制御線４１３を介して書込み指示信
号が到着したとき、４１４を介して送られてくる
処理ベクトル要素数を選択し、それ以外は、マイ
ナス１カウンタ４２２の出力値を選択してレジス
タ４１９にセツトするものである。４２５はセレ
クト回路で、制御線４１３を介して書込み指示信
号が到着したとき、制御線４１５を介して送られ
てくる書込み開始要素番号を選択し、それ以外は
プラス１カウンタ４２３の出力値を選択してレジ
スタ４２０にセツトするものである。書込み動作
時においては、書込み指示信号の到着に従つて、
処理ベクトル要素数および書込み開始要素番号を
それぞれレジスタ４１９，４２０にセツトして書
込み動作を開始する。レジスタ４２０の内容はデ
ータの書込みアドレスとして、RAM０，RAM
１，RAM２の端子WPに与えられる。また、１
ベクトル要素データが書き込まれると、プラス１
カウンタ４２３によりレジスタ４２０の内容が更
新され、次にデータを書込むアドレスを示す。レ
ジスタ４１９にセツトされた処理ベクトル要素数
は、データが１個所書き込まれるたびに、マイナ
ス１カウンタ４２２で−１減じられて更新され、
ゼロ検出回路４２１で、値０が検出されると、ラ
イトイネーブル信号生成回路４１８にその旨報告
して、ライトイネーブル信号値を‘0'とし、書込
み動作を終了する。
次に、ベクトルデータをRAM０から読出す動
作について説明する。読出し動作時には、ベクト
ル命令解読・実行制御回路より制御線４１２，４
１４，４１５，４２６，４２７を介してそれぞれ
ベクトルレジスタ番号、処理ベクトル要素数読出
し開始要素番号、読出し指示信号、読出しポイン
タ番号が送られてくる。４２８は読出しポインタ
番号のデコード回路で、デコードの結果、値が０
なら読出し制御回路０、値が１なら読出し制御回
路１、値が２なら読出し制御回路２がそれぞれ動
作する。４２８はリードイネーブル信号生成回路
であつて、制御線４２６から読出し指示信号が到
着し、かつ制御線４１７が‘1'のとき、リードイ
ネーブル信号の送出を開始する。４２９は読出し
処理が残つているベクトル要素数を保持するレジ
スタ、４３０は次にデータを読出すRAMのアド
レスを保持するレジスタである。４３１はゼロ検
出回路、４３２はマイナス１カウンタ、４３３は
プラス１カウンタ、４３４，４３５はセレクト回
路である。動作は書込み制御回路の場合と同様
で、読出し指示信号の到着とともに読出し要素番
号をレジスタ４３０に取り込み、データの読出し
が開始される。レジスタ４３０の内容は、読出し
データアドレスとしてRAM０の端子RPに与え
られ、データが１個読み出されると、プラス１カ
ウンタ４３３で１が加算されて更新され、次に読
出すデータのアドレスを指す。また、読出し指示
信号の到着とともに処理ベクトル要素数がレジス
タ４３４に取り込まれ、データを１個読み出すた
びに、マイナス１カウンタ４３２で１減じられて
更新され、ゼロ検出回路４３１にて値０を検出す
ると、その旨リードイネーブル信号生成回路に通
知して、リードイネーブル信号を‘0'とし、読出
し動作を完了する。RAM１からデータを読出す
ときは読出しポインタ番号として‘1'が与えら
れ、読出し制御回路１が同様に動作し、RAM２
からデータを読出すときは読出しポインタ番号と
して‘2'が与えられ、読出し制御回路２が同様に
動作して読出し処理が行われる。３個の読出し制
御回路は独立に同時に動作が可能である。
次に第５図、第６図、第７図に示した本発明の
実施例において、第１図に示したFORTRANプ
ログラムが処理される様子を説明する。
本実施例における第１図のFORTRANプログ
ラムの処理の概要は次の通りである。
(1) 配列データＡをＡ（０），Ａ(1)，Ａ(2)，…Ａ
（99），Ａ（100），Ａ（101）の順で合計102ベクト
ル要素をベクトルレジスタの第０番（VR０）
にロードする。
(2) VR０のRAM０からＡ（０），Ａ(1)…，Ａ
（98），Ａ（99）（第３図のベクトルＡ（Ｉ−１）
に相当）、VR０のRAM１からＡ(1)，Ａ(2)，
…，Ａ（99），Ａ（100）（第３図のベクトルＡ(I)
に相当）、を順次読み出して加算し、結果をベ
クトルレジスタの第１番（VR１）に格納す
る。
(3) VR１のRAM０からＡ（Ｉ−１）＋Ａ(I)の演
算結果を読み出し、同時に、VR０のRAM２
からＡ(2)，Ａ(3)，…，Ａ（101）（第３図のベク
トルＡ（Ｉ＋１）に相当）を読み出して結果を
ベクトルレジスタの第２番に格納する。
(4) 以下、VR２のRAM０からＡ（Ｉ−１）＋Ａ
(I)＋Ａ（Ｉ＋１）の演算結果を読み出して0.33
を乗じ、その結果をVR３に格納し、さらに主
記憶装置にストアする。
第８図は、以上の処理を第４図に示したベクト
ル命令フオーマツトに従つて模式的に記述したベ
クトル命令列である。第８図においては本発明と
直接関連のない、0.33とＡ（Ｉ−１）＋Ａ(I)＋Ａ
（Ｉ＋１）との乗算および、その結果の主記憶装
置へのストアは省略している。また、第８図のベ
クトル命令列の実行を開始するにあたつて、第５
図のレジスタ２２６には処理ベクトル要素数とし
て１００，VAR０には配列データ要素Ａ（０）の
主記憶装置上のアドレス、VIR０には配列データ
Ａの各要素の主記憶装置上での間隔がすでに格納
されているとする。
第８図において、 ●命令は、VAR０，VAR０でそのアドレスが
与えられる配列Ａを要素数102個分主記憶装置
から読出し、VR０の要素番号０から順次格納
することを指示する。（AC0）〜Ａ（101）を
VR０にロード）。
●命令は、VR０の要素番号０から順次100個
のベクトル要素、VR０の要素番号１から順次
100個のベクトル要素を読み出して加算し、結
果をVR１の要素番号０から順次格納すること
を指示する（Ａ（Ｉ−１）＋Ａ(I)，Ｉ＝１〜100
をVR１にロード）。
●命令は、VR１の要素番号０から順次100個
のベクトル要素、VR０の要素番号２から順次
100個のベクトル要素を読出して加算し、結果
をVR２の要素番号０から順次格納することを
指示する（｛Ａ（Ｉ−１）＋Ａ(I)｝＋Ａ（Ｉ＋１），
Ｉ＝１〜100をVR２にロード）。
第５図において、 ●命令が主記憶装置から読み出されてベクトル
命令解読・実行制御回路２０３で解読される
と、制御線２１０を介してVAR，VIRの番号
として値０が送出され、VAR０，VIR０の値
が読み出され、アドレス線２１１を介してロー
ドストア回路２０６でアドレス計算が行われ
る。また、制御線群２２４を介してベクトルレ
ジスタ番号として０、書込み開始要素番号とし
て０、書込み指示信号、処理ベクトル要素数と
して１０２が送出されて、VR０制御回路２２
０が動作しVR０へデータの書込みが行われ
る。
●命令が解読されると、制御信号群２２４を介
して、 第１オペランドについて、 ●ベクトルレジスタ番号として１、 ●書込み指示信号 ●書込み開始要素番号として０、 第２オペランドについて、 ●ベクトルレジスタ番号として０、 ●読出し指示信号 ●読出し開始要素番号として０、 ●読出しポインタ番号として０、 第３オペランドについて、 ●ベクトルレジスタ番号として０、 ●読出し指示信号、 ●読出し開始要素番号として１、 ●読出しポインタ番号として１、 また処理ベクトル要素数としてレジスタ２２６
の値である100が送出されて、VR０制御回路
２２０，VR１制御回路２２９が動作し、VR
０のRAM０，RAM１から順次ベクトルデー
タを読出して加算器２１３に送り、結果を
VR1に書込む。
●同様に命令においては、 第１オペランドについて ●ベクトルレジスタ番号として２、 ●書込み指示信号 ●書込み開始要素番号として０、 第２オペランドについて、 ●ベクトルレジスタ番号として１、 ●読出し指示信号 ●読出し開始要素番号として０、 ●読出しポインタ番号として０、 第３オペランドについて、 ●ベクトルレジスタ番号として０、 ●読出し指示信号、 ●読出し開始要素番号として２、 ●読出しポインタ番号として２、 また処理ベクトル要素数としてレジスタ２２６
の内容100を、ベクトル命令解読・実行制御回
路２０３から制御信号線群２２４を介して送出
し、VRV制御回路２２０，VR１制御回路２２
１、VR２制御回路が動作して、VR１のRAM
０，VR０のRAM２から順次ベクトルデータ
を読出して加算器２１４に送り、結果をVR２
に書込む。
以上のように、本実施例による第１図の
FORTRANプログラムの処理では、配列データ
ＡをＡ（０）からＡ（101）まで合計102要素を１度
だけベクトルレジスタにロードし、Ａ（Ｉ−１）＋
Ａ(I)＋Ａ（Ｉ＋１），Ｉ＝１〜100の加算において
は、Ａ（Ｉ−１），Ａ(I)，Ａ（Ｉ＋１）を別々のベ
クトルデータとして扱うことはせず、読み出し開
始要素をそれぞれＡ（０），Ａ(1)，Ａ(2)とずらして
同一のベクトルレジスタから読出すことにより、
第２図を用いて説明した従来技術にあつたよう
な、要素のほとんどが重複する複数のベクトルデ
ータを別個にロードすることを避け、主記憶参照
の負荷を軽減するとともに、ベクトルレジスタの
使用本数も軽減させている。
〔発明の効果〕
以上述べた通り、本発明によれば、ベクトルレ
ジスタからベクトルデータを、その先頭要素とは
異なる要素から読みだすことができる。さらに、
本願の他の発明によれば、同一のベクトルレジス
タからのベクトルデータの読みだし中に、同じベ
クトルデータの読み出しを行なえる。
【図面の簡単な説明】
第１図は従来技術および本発明の実施例を説明
するのに用いるFORTRANプログラムの１例を
示す図、第２図は従来のベクトル処理装置の１構
成例を示す図、第３図は第１図のFORTRANプ
ログラムにおける配列データ部分参照の様子を説
明する図、第４図は本発明の実施例におけるベク
トル命令の形式を説明する図、第５図は本発明の
１実施例であるベクトル処理装置の構成図、第６
図は本発明の１実施例におけるベクトル命令解読
部を説明する図、第７図は本発明の１実施例にお
けるベクトルレジスタ構成を示す図、第８図は本
発明の１実施例で第１図のFORTRANプログラ
ムを処理するベクトル命令列を説明する図であ
る。 〔符号の説明〕、２０３…ベクトル命令解読・
実行制御回路、２２０〜２２３…ベクトルレジス
タ制御回路。

Claims (1)

  1. 【特許請求の範囲】 １ ベクトルデータをそれぞれ保持する複数のベ
    クトルレジスタと、 各ベクトルレジスタに保持されたベクトルデー
    タを読みだすかもしくはそれに保持されるべきベ
    クトルデータを書き込むためのアクセス手段と、 少なくとも一つのベクトルレジスタに関して、
    そこから読みだすべきベクトルデータ又はそこに
    書き込むべきベクトルデータの少なくとも一方
    の、先頭要素とは異なりうる要素を指定する手段
    とを有し、 該アクセス手段は、その一つのベクトルレジス
    タに保持されたベクトルデータを読みだすときそ
    の指定された要素から読みだすかもしくはそれに
    保持されるべきベクトルデータを書き込むときそ
    の指定されたから書き込むかの少なくとも一方を
    実行する手段を有するベクトル処理装置。 ２ 該指定手段は、該一つのベクトルレジスタか
    らのベクトルデータの読みだしを要求するかまた
    はその一つのベクトルレジスタへのベクトルデー
    タの書き込みを要求する命令に応答して、その命
    令が要求する要素を指定する手段からなる 特許請求の範囲第１項のベクトル処理装置。 ３ 該指定手段は、該一つのベクトルレジスタか
    ら読みだすべきベクトルデータの、先頭要素とは
    異なりうる要素を指定する第１の指定手段と、そ
    こに書き込むべきベクトルデータの、先頭要素と
    は異なりうる要素を指定する第２の指定手段とを
    有し、 該アクセス手段は、 その一つのベクトルレジスタに保持されたベク
    トルデータを、その第１の指定手段により指定さ
    れた要素から読みだす手段と、 その一つのベクトルレジスタに保持されるべき
    ベクトルデータを、その第２の指定手段により指
    定された要素から書き込む手段とを有する 特許請求の範囲第１項のベクトル処理装置。 ４ 該第１の指定手段は、該一つのベクトルレジ
    スタからのベクトルデータの読みだしを要求する
    命令に応答して、その命令が要求する要素を指定
    する手段からなり、 該第２の指定手段は、該一つのベクトルレジス
    タへのベクトルデータの書き込みを要求する命令
    に応答して、その命令が要求する要素を指定する
    手段からなる 特許請求の範囲第３項のベクトル処理装置。 ５ 該指定手段は、それぞれ一つのベクトルレジ
    スタに対して設けられ、そこから読みだすべきベ
    クトルデータ又はそこに書き込むべきベクトルデ
    ータの少なくとも一方の、先頭要素とは異なりう
    る要素を指定する複数の指定手段とを有し、 該アクセス手段は、いずれかのベクトルレジス
    タに保持されたベクトルデータを読みだすときそ
    のベクトルレジスタに対応して設けられた一つの
    指定手段により指定された要素から読みだすかも
    しくはそれに保持されるべきベクトルデータを書
    き込むときその一つの指定手段により指定された
    要素から書き込むかの少なくとも一方を実行する
    手段を有する 特許請求の範囲第１項のベクトル処理装置。 ６ 各指定手段は、対応する一つのベクトルレジ
    スタからのベクトルデータの読みだしを要求する
    かまたはそのベクトルレジスタへのベクトルデー
    タの書き込みを要求する命令に応答して、その命
    令が要求する要素を指定する手段からなる 特許請求の範囲第５項のベクトル処理装置。 ７ 該指定手段は、 それぞれ一つのベクトルレジスタに対して設け
    られ、そこから読みだすべきベクトルデータの、
    先頭要素とは異なりうる要素を指定する複数の第
    １の指定手段と、 そこに書き込むべきベクトルデータの、先頭要
    素とは異なりうる要素を指定する複数の第２の指
    定手段とを有し、 該アクセス手段は、 それぞれ一つのベクトルレジスタに対して設け
    られ、そこに保持されたベクトルデータを、その
    ベクトルレジスタに対して設けられた第１の指定
    手段により指定された要素から読みだす複数の読
    みだし手段と、 それぞれ一つのベクトルレジスタに対して設け
    られ、それに保持されるべきベクトルデータを、
    そのベクトルレジスタに対して設けられた第１の
    指定手段により指定された要素から書き込む複数
    の書き込み手段とを有する 特許請求の範囲第１項のベクトル処理装置。 ８ 各第１の指定手段は、対応する一つのベクト
    ルレジスタからのベクトルデータの読みだしを要
    求する命令に応答して、その命令が要求する要素
    を指定する手段からなり、 各第２の指定手段は、対応する一つのベクトル
    レジスタへのベクトルデータの書き込みを要求す
    る命令に応答して、その命令が要求する要素を指
    定する手段からなる 特許請求の範囲第７項のベクトル処理装置。 ９ ベクトルデータをそれぞれ保持する複数のベ
    クトルレジスタと、 各ベクトルレジスタに保持されたベクトルデー
    タを読みだすかもしくはそれに保持されるべきベ
    クトルデータを書き込むためのアクセス手段とを
    有し、 該アクセス手段は、それぞれ少なくともいずれ
    か一つのベクトルレジスタから同一のベクトルデ
    ータを並行して読みだすための複数の読みだし手
    段を有する ベクトル処理装置。 １０ 該複数の読みだし手段は、それぞれその一
    つのベクトルレジスタからベクトルデータを読み
    出すことを要求する命令に応答して起動される 特許請求の範囲第９項のベクトル処理装置。 １１ 該アクセス手段は、それぞれ該複数の読み
    だし手段の一つに対応して設けられ、該一つのベ
    クトルレジスタから読みだすべきベクトルデータ
    の、先頭要素とは異なりうる要素をそれぞれ指定
    する複数の指定手段をさらに有し、 該複数の読みだし手段は、それぞれ該一つのベ
    クトルレジスタに保持されたベクトルデータを、
    それぞれに対応して設けられた指定手段により指
    定された要素から読みだす手段を有する 特許請求の範囲第９項のベクトル処理装置。 １２ 各指定手段は、該一つのベクトルレジスタ
    からのベクトルデータの読みだしを要求する命令
    に応答して対応する読みだし手段がそのベクトル
    データを読みだすときに、その命令が要求する要
    素を指定する手段からなる 特許請求の範囲第１１項のベクトル処理装置。 １３ 該少なくとも一つのベクトルレジスタは、
    複数の内部ベクトルレジスタからなり、該アクセ
    ス手段は、 その一つのベクトルレジスタに書き込むべきベ
    クトルデータを、その複数の内部ベクトルレジス
    タの各々に書き込む手段とを有し、 該複数の読みだし手段は、それぞれ該複数の内
    部ベクトルレジスタの一つに対応して設けられて
    いる 特許請求の範囲第９項のベクトル処理装置。 １４ 該書き込み手段は、該複数の内部ベクトル
    レジスタにベクトルデータを並列に書き込む手段
    からなる 特許請求の範囲第１３項のベクトル処理装置。 １５ 該書き込み手段は、その一つのベクトルレ
    ジスタにベクトルデータを書き込むことを要求す
    る命令に応答して起動される 特許請求の範囲第１３項のベクトル処理装置。 １６ 該複数の内部ベクトルレジスタは、共通の
    データ入力端に接続された異なる記憶手段にて構
    成され、 該書き込み手段は、該複数の内部ベクトルレジ
    スタに共通に設けられた書き込み手段を有する 特許請求の範囲第１３項のベクトル処理装置。 １７ 該複数の内部ベクトルレジスタは、異なる
    データ出力端に接続された異なる記憶手段にて構
    成されている特許請求の範囲第１３項のベクトル
    処理装置。 １８ 該アクセス手段は、該一つのベクトルレジ
    スタに書き込むべきベクトルデータの、先頭要素
    とは異なりうる要素を指定する手段をさらに有
    し、 該書き込み手段は、その一つのベクトルレジス
    タに保持されるべきベクトルデータを、その指定
    された要素から該複数の内部ベクトルレジスタに
    書き込む手段からなる 特許請求の範囲第１３項のベクトル処理装置。 １９ 該指定手段は、該一つのベクトルレジスタ
    へのベクトルデータの書き込みを要求する命令に
    応答して、その命令が要求する要素を指定する手
    段からなる 特許請求の範囲第１８項のベクトル処理装置。 ２０ 該アクセス手段は、それぞれ該複数の内部
    ベクトルレジスタの一つに対応して設けられ、対
    応する一つの内部ベクトルレジスタから読みだす
    べきベクトルデータの、先頭要素とは異なりうる
    要素をそれぞれ指定する複数の指定手段をさらに
    有し、 該複数の読みだし手段は、それぞれ一つの内部
    ベクトルレジスタに保持されたベクトルデータ
    を、その内部ベクトルレジスタに対応して設けら
    れた指定手段により指定された要素から読みだす
    手段を有する 特許請求の範囲第１３項のベクトル処理装置。 ２１ 各指定手段は、該一つのベクトルレジスタ
    からのベクトルデータの読みだしを要求する命令
    に応答して一つの内部ベクトルレジスタに対応す
    る読みだし手段がその一つの内部ベクトルレジス
    タからのベクトルデータを読みだすときに、その
    命令が要求する要素を指定する手段からなる 特許請求の範囲第２０項のベクトル処理装置。
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