JPH071873B2 - 復調装置 - Google Patents
復調装置Info
- Publication number
- JPH071873B2 JPH071873B2 JP10300885A JP10300885A JPH071873B2 JP H071873 B2 JPH071873 B2 JP H071873B2 JP 10300885 A JP10300885 A JP 10300885A JP 10300885 A JP10300885 A JP 10300885A JP H071873 B2 JPH071873 B2 JP H071873B2
- Authority
- JP
- Japan
- Prior art keywords
- demodulation
- output
- processing
- bit
- conversion table
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はディジタル信号の記録、伝送等に用いる変調方
式の復調装置に関するものである。
式の復調装置に関するものである。
従来の技術 ディジタル信号の記録、伝送等において、記録媒体の特
性、伝送形態に応じて各種の変調方式が提案されてい
る。固定ヘッド・ディジタル・オーディオ・テープ・レ
コーダ（Ｓ−DAT）の規格決定のための実験フォーマッ
トにおいて、変調方式として提案されている8/10変換コ
ードもそのひとつである。
性、伝送形態に応じて各種の変調方式が提案されてい
る。固定ヘッド・ディジタル・オーディオ・テープ・レ
コーダ（Ｓ−DAT）の規格決定のための実験フォーマッ
トにおいて、変調方式として提案されている8/10変換コ
ードもそのひとつである。
8/10変換コードはブロック符号であり、入力の８ピット
毎に10ビットの符号語に変換するものである。10ビット
のコードの選び方としては、直流成分が少なく、同一符
号が長く連続せず、かつクロック再生が容易であること
が望ましい。この8/10変換コードはこの条件を満たして
いる。8/10変換コードは以下の５つの特徴がある。
毎に10ビットの符号語に変換するものである。10ビット
のコードの選び方としては、直流成分が少なく、同一符
号が長く連続せず、かつクロック再生が容易であること
が望ましい。この8/10変換コードはこの条件を満たして
いる。8/10変換コードは以下の５つの特徴がある。
(1) 検出窓巾Tw＝0.8T (2) 最小反転間隔TMIN＝0.8T (3) 最大反転間隔TMAX＝4.0T (4) “1"の数は10個中の4,5,6の３通りのみ (5) ワード単位では２つの状態S0,S1のみをとる。
なお、Ｔはデータ・ビット・タイムである。
本コードは８ビットの入力信号に対し、過去の状態の情
報すなわちS0かS1かにより、２ページ（S0,S1）分の変
換テーブルをもっており、選択にあたっては直流成分の
累積を防ぐほうの変換コードを採用させる。そしてこの
時選択した状態S0かS1を記憶しておき、次の変換にあた
り、この情報を用いる。
報すなわちS0かS1かにより、２ページ（S0,S1）分の変
換テーブルをもっており、選択にあたっては直流成分の
累積を防ぐほうの変換コードを採用させる。そしてこの
時選択した状態S0かS1を記憶しておき、次の変換にあた
り、この情報を用いる。
表１に8/10変換テーブルを示す。
この変換および逆変換（すなわち復調）を実際に行う方
法としては、従来例として全ての変換テーブルRead Onl
y Memory（以下ROMと略す）に入れておく方法があり、
構成は簡単である。復調においてROMテーブルを用いた
場合の構成例を第３図に示す。
法としては、従来例として全ての変換テーブルRead Onl
y Memory（以下ROMと略す）に入れておく方法があり、
構成は簡単である。復調においてROMテーブルを用いた
場合の構成例を第３図に示す。
入力端子ａからの10ビットの入力はROM21により即８ビ
ットの復調コードに変換される。ROM21の内容としては
変調時のS0とS1のコード両方ともが同じ復調入力に対応
するようにしておけばいい。
ットの復調コードに変換される。ROM21の内容としては
変調時のS0とS1のコード両方ともが同じ復調入力に対応
するようにしておけばいい。
発明が解決しようとする問題点 今復調を行うROMにおいては、入力10ビットに対し８ビ
ットの出力となり、218＝262144個のメモリーセルが必
要になり、IC,LSi化を行う場合にこのROMの部分が非常
に大規模かつ冗長となり、結果として集積度を高めるこ
とができないという問題点を有していた。
ットの出力となり、218＝262144個のメモリーセルが必
要になり、IC,LSi化を行う場合にこのROMの部分が非常
に大規模かつ冗長となり、結果として集積度を高めるこ
とができないという問題点を有していた。
本発明は従来例における冗長度を減少させ、IC,LSi化に
適した8/10変換コードの復調装置の構成を与えるもので
ある。
適した8/10変換コードの復調装置の構成を与えるもので
ある。
問題点を解決するための手段 この目的を達成するため、本発明の復調装置は直流成分
検出部と、ビット反転、ビットの読み出し逆順を行うビ
ット操作部と、レジスタおよび加算器およびカウンタお
よび規則演算処理用の第１の復調変換テーブルおよびパ
ラレル／シリアル変換器とから構成される規則演算処理
用の第１の復調処理部と、規則演算処理では求められな
い例外処理用の第２の復調交換テーブルと、規則処理／
例外処理を選択する判定処理部とからなり、全てロジッ
ク回路とゲート回路で構成される。
検出部と、ビット反転、ビットの読み出し逆順を行うビ
ット操作部と、レジスタおよび加算器およびカウンタお
よび規則演算処理用の第１の復調変換テーブルおよびパ
ラレル／シリアル変換器とから構成される規則演算処理
用の第１の復調処理部と、規則演算処理では求められな
い例外処理用の第２の復調交換テーブルと、規則処理／
例外処理を選択する判定処理部とからなり、全てロジッ
ク回路とゲート回路で構成される。
作 用 このような構成をとることにより、8/10変換コードにお
ける復調がロジック回路とゲート回路で構成が可能とな
り、ROMテーブルを用いる場合と比べ、はるかに少ない
ゲート数で実現が可能になり、IC,LSi化の面で非常に有
効である。
ける復調がロジック回路とゲート回路で構成が可能とな
り、ROMテーブルを用いる場合と比べ、はるかに少ない
ゲート数で実現が可能になり、IC,LSi化の面で非常に有
効である。
実施例 本発明の実施例の構成を示す前に8/10変換テーブルの検
討を行ない、各部がロジック回路とゲート回路で実現で
きることを示す。
討を行ない、各部がロジック回路とゲート回路で実現で
きることを示す。
8/10変換テーブルは、いくつかのサブセットに分けるこ
とができる。
とができる。
まず、表２におけるＩ値の０〜88まではS0もS1も同じ値
であり“1"の数と“0"の数は同じ５個である。次にＩ値
が89〜243までは21個の例外を除いてS0とS1は互いにビ
ット反転およびビットの逆読み出しを行なったものとな
っており、S0は“1"の数が６個、“0"の数が４個であ
る。例えば、132のとき、S0では“0111001011"S1では
“0010110001"である。
であり“1"の数と“0"の数は同じ５個である。次にＩ値
が89〜243までは21個の例外を除いてS0とS1は互いにビ
ット反転およびビットの逆読み出しを行なったものとな
っており、S0は“1"の数が６個、“0"の数が４個であ
る。例えば、132のとき、S0では“0111001011"S1では
“0010110001"である。
また、21個の例外においては、S0とS1は対応しておら
ず、S1の時は“1"の数が４個であるが、S0のときは“1"
が５個である。例えばＩ値が149のときS0では“1100100
011"、S1では“0011101000"である。Ｉ値が244〜255に
おいては、S0とS1は互いにビット順を逆転したものにな
っており“1"の数は５個である。例えばＩ値が255のと
きS0では“1101100100"、S1では“0010011011"である。
ず、S1の時は“1"の数が４個であるが、S0のときは“1"
が５個である。例えばＩ値が149のときS0では“1100100
011"、S1では“0011101000"である。Ｉ値が244〜255に
おいては、S0とS1は互いにビット順を逆転したものにな
っており“1"の数は５個である。例えばＩ値が255のと
きS0では“1101100100"、S1では“0010011011"である。
今、Ｉ値が０〜88までをグループT0、89〜243までをグ
ループT1（S1のもの）、21個のS0での例外をグループ
Ti、244〜255までをグループT2とする。T0，T1に関して
はS1のコードは規則的演算処理により発生することが可
能である。S0のコードに関してはT0の場合S1と同じ、T1
の場合はビット反転とビットの並びかえを行うことによ
り求められる（21個の例外は除く）。
ループT1（S1のもの）、21個のS0での例外をグループ
Ti、244〜255までをグループT2とする。T0，T1に関して
はS1のコードは規則的演算処理により発生することが可
能である。S0のコードに関してはT0の場合S1と同じ、T1
の場合はビット反転とビットの並びかえを行うことによ
り求められる（21個の例外は除く）。
Ti（S0のコード）およびT2については規則的演算処理に
より求められないので、この時は例外処理用の第２の復
調変換テーブルが必要となる。T2のS0のコードについて
はS1のコードのビットの読み出し順を逆転することによ
り得られる。したがって、21個＋12個＝33個の例外処理
の変換テーブルがあればよいことになる。
より求められないので、この時は例外処理用の第２の復
調変換テーブルが必要となる。T2のS0のコードについて
はS1のコードのビットの読み出し順を逆転することによ
り得られる。したがって、21個＋12個＝33個の例外処理
の変換テーブルがあればよいことになる。
以上のことより、復調を行う場合を考えると、情報とし
て得られるのは10ビットの変調コードだけである。
て得られるのは10ビットの変調コードだけである。
今、変調コードの中の“1"の数を見ることにより表２か
ら次のことがわかる。
ら次のことがわかる。
(1) “1"の数が４個になるのはT1のS1コードである。
この時はビット反転、ビットの逆読み出しは行なわず、
規則的演算処理によって求まる。
この時はビット反転、ビットの逆読み出しは行なわず、
規則的演算処理によって求まる。
(2) “1"の数が６個になるのはT1のS0コードであり、
この時はビット反転、ビットの逆読み出しを行なってS1
のコードとし、その後規則的演算処理を施すことにより
求まる。
この時はビット反転、ビットの逆読み出しを行なってS1
のコードとし、その後規則的演算処理を施すことにより
求まる。
(3) “1"の数が５個のとき (a) T0の場合はビット反転、ビットの逆読み出しを行
なわず規則的演算処理より求める。
なわず規則的演算処理より求める。
(b) Tiの場合はビット反転、ビットの逆読み出しは行
なわず、例外処理用の第２の復調変換テーブルで求め
る。
なわず、例外処理用の第２の復調変換テーブルで求め
る。
(c) T2の場合はビットの逆読み出し操作が変調時に行
なわれたかわからない、すなわちS0かS1が不明なので、
そのままのもの、ビットの逆読み出しを施したものの両
方から例外処理用の第２の復調変換テーブルで求める。
なわれたかわからない、すなわちS0かS1が不明なので、
そのままのもの、ビットの逆読み出しを施したものの両
方から例外処理用の第２の復調変換テーブルで求める。
上記(a)，(b)，(c)の区別はTiの例外処理用の変換テー
ブルとT2の例外処理用の変換テーブルとを別にし、それ
ぞれTi，T2に対応しない場合は出力が“0"になるように
すれば、 (1) Ti，T2の出力が０の場合、求める復調データはT0 (2) Tiの出力が０でない場合、求める復調データはTi となる。
ブルとT2の例外処理用の変換テーブルとを別にし、それ
ぞれTi，T2に対応しない場合は出力が“0"になるように
すれば、 (1) Ti，T2の出力が０の場合、求める復調データはT0 (2) Tiの出力が０でない場合、求める復調データはTi となる。
(3) T2の出力が０でない場合、求める復調データはT2 このようにして復調が可能である。
上記の結果に基き、本発明の一実施例について第１図を
もとに説明する。
もとに説明する。
第１図において、１は直流成分検出部である。２はビッ
ト反転、ビットの読み出しの逆順を行なうビット操作部
である。３は規則演算処理用の第１の復調処理部、４は
パラレル／シリアル変換器、５はインバータ、6,7はカ
ウンタ、８は規則演算処理用の第１の復調変換テーブ
ル、９は加算器、10はレジスタ、11はタイミングコント
ローラ、12はＤ−フリップフロップである。
ト反転、ビットの読み出しの逆順を行なうビット操作部
である。３は規則演算処理用の第１の復調処理部、４は
パラレル／シリアル変換器、５はインバータ、6,7はカ
ウンタ、８は規則演算処理用の第１の復調変換テーブ
ル、９は加算器、10はレジスタ、11はタイミングコント
ローラ、12はＤ−フリップフロップである。
13,14は例外処理用の第２の復調変換テーブル、15は判
定処理部である。以下、動作を信号の流れの順に応じて
説明していく。
定処理部である。以下、動作を信号の流れの順に応じて
説明していく。
入力端子ａからの変調された10ビットの信号は直流成分
検出部１で“1"の数が調べられる。そして表２に示すよ
うに“1"の数に応じてビット操作部２においてビット反
転、ビットの読み出しの逆順を行う。そして、ビット操
作部２の出力は規則演算処理用の第１の復調処理部３と
例外処理用の変換テーブル13,14に入る。
検出部１で“1"の数が調べられる。そして表２に示すよ
うに“1"の数に応じてビット操作部２においてビット反
転、ビットの読み出しの逆順を行う。そして、ビット操
作部２の出力は規則演算処理用の第１の復調処理部３と
例外処理用の変換テーブル13,14に入る。
規則演算処理用の第１の復調処理部３ではビット操作部
の出力がパラレル／シリアル変換器４でシリアル信号と
なりカウンタ６に入るとともに、前記シリアル信号をイ
ンバータ５で反転し、反転信号をカウンタ７に入力す
る。カウンタ6,7とはデータが入るまでに初期値（本実
施例ではバイナリで６）がロードされる。このカウンタ
の出力は直流成分検出部１からの“1"の数が５か
（T0）、５でないか（T1）という情報とともに、規則演
算処理用の第１の復調変換テーブル８に入る。規則演算
処理用の第１の復調変換テーブル８の内容を以下の表3,
表４に示す。表３は入力がT0の場合、表４はT1の場合を
示すものである。
の出力がパラレル／シリアル変換器４でシリアル信号と
なりカウンタ６に入るとともに、前記シリアル信号をイ
ンバータ５で反転し、反転信号をカウンタ７に入力す
る。カウンタ6,7とはデータが入るまでに初期値（本実
施例ではバイナリで６）がロードされる。このカウンタ
の出力は直流成分検出部１からの“1"の数が５か
（T0）、５でないか（T1）という情報とともに、規則演
算処理用の第１の復調変換テーブル８に入る。規則演算
処理用の第１の復調変換テーブル８の内容を以下の表3,
表４に示す。表３は入力がT0の場合、表４はT1の場合を
示すものである。
このテーブルはゲート数を減らすため、AND,ORのゲート
で構成されるProgramable Logic Array（以下、PLAとい
う）を用いることが望ましい。
で構成されるProgramable Logic Array（以下、PLAとい
う）を用いることが望ましい。
この規則演算処理用の変換テーブル８の出力はＤ−フリ
ップフロップ12でレジスタ10の出力と位相が合せられ、
加算器９で加算される。レジスタ10には初期値として
“0"が入れられる。
ップフロップ12でレジスタ10の出力と位相が合せられ、
加算器９で加算される。レジスタ10には初期値として
“0"が入れられる。
パラレル／シリアル変換器４のシリアル出力が“0"であ
れば、COLUMNカウンタとしてのカウンタ６が１つカウン
トダウンし、カウンタ７は変化しないままとなり、ま
た、パラレル／シリアル変換器４のシリアル出力が″
１″であれば逆になる。これはカウンタのエネーブル端
子を用いれば容易に実現できる。
れば、COLUMNカウンタとしてのカウンタ６が１つカウン
トダウンし、カウンタ７は変化しないままとなり、ま
た、パラレル／シリアル変換器４のシリアル出力が″
１″であれば逆になる。これはカウンタのエネーブル端
子を用いれば容易に実現できる。
また、シリアル出力に応じて“0"の場合は加算器９の出
力をレジスタ10がラッチし、“1"の場合は前の値を保持
するようになっている。
力をレジスタ10がラッチし、“1"の場合は前の値を保持
するようになっている。
このようにして、シリアル・データが10個入った時のレ
ジスタ10の値がすなわち規則演算処理による復調データ
である。処理のためのコントロールパルス、すなわち第
２図に示すロード，クリアetcの信号は変調データの切
れ目を示すデータ・シンク信号と、データのクロックの
10倍の周波数のクロックによりタイミング・コントロー
ラ11で作られる。
ジスタ10の値がすなわち規則演算処理による復調データ
である。処理のためのコントロールパルス、すなわち第
２図に示すロード，クリアetcの信号は変調データの切
れ目を示すデータ・シンク信号と、データのクロックの
10倍の周波数のクロックによりタイミング・コントロー
ラ11で作られる。
第２図では、59の変調データである“1000110101"と178
の変調データ“0101011000"（いずれもS1）が入ったと
き規則演算処理で復調していく様子を示したものであ
る。
の変調データ“0101011000"（いずれもS1）が入ったと
き規則演算処理で復調していく様子を示したものであ
る。
次に例外処理部テーブル13に入った10ビットの信号はTi
に対応するものがあれば、それに対応する復調データを
出し、なければ“0"となる。また、T2に対応するものは
ビット操作部２でそのままのものとビットの逆読み出し
をしたものとの両方を例外処理部の変換テーブル14に入
れ、どちらかの出力が“0"でなければ、それが復調デー
タであり、入力がT2でなければ出力は“0"となる。
に対応するものがあれば、それに対応する復調データを
出し、なければ“0"となる。また、T2に対応するものは
ビット操作部２でそのままのものとビットの逆読み出し
をしたものとの両方を例外処理部の変換テーブル14に入
れ、どちらかの出力が“0"でなければ、それが復調デー
タであり、入力がT2でなければ出力は“0"となる。
判定処理部15では“1"の個数が５個でなければ規則演算
処理、“1"の数が５個の時は例外処理部13,14の出力を
見、両方とも″０″であれば規則演算処理の結果、どち
らか一方が０であれば０でない方の例外処理の結果を選
択し、復調データとする。
処理、“1"の数が５個の時は例外処理部13,14の出力を
見、両方とも″０″であれば規則演算処理の結果、どち
らか一方が０であれば０でない方の例外処理の結果を選
択し、復調データとする。
この結果、すべての場合における復調出力が得られる。
例外処理用の変換テーブル13,14はPLAを用いゲート数を
減少することができる。本実施例の8/10変換では２個の
例外処理用変換テーブルを持つが、コードの内容によ
り、任意個数持つことも可能である。
減少することができる。本実施例の8/10変換では２個の
例外処理用変換テーブルを持つが、コードの内容によ
り、任意個数持つことも可能である。
このような構成により、規則演算処理部はロジック回路
で、例外処理用変換テーブルもPLAを用いることにより
ゲート回路で実現できる。
で、例外処理用変換テーブルもPLAを用いることにより
ゲート回路で実現できる。
発明の効果 本発明によれば、ハード・ロジックで復調装置を構成す
ることにより、非常にゲート数を減らすことが可能とな
り、IC,LSi化に適合させることができる。
ることにより、非常にゲート数を減らすことが可能とな
り、IC,LSi化に適合させることができる。
実際の構成例でもゲート数は約1000ゲートで実現でき、
ROMテーブルを用いた場合より、はるかに小規模です
む。
ROMテーブルを用いた場合より、はるかに小規模です
む。
変調を行う場合の規則演算処理部は復調の場合の逆の働
きとなり、規則演算処理部の構成は大部分共用可能であ
るので、変復調兼用のIC化、LSi化を行う場合有利であ
る。
きとなり、規則演算処理部の構成は大部分共用可能であ
るので、変復調兼用のIC化、LSi化を行う場合有利であ
る。
第１図は本発明の一実施例における復調装置のブロック
図、第２図は同本実施例における規則演算処理用の第１
の復調処理部のタイミングチャート、第３図は従来例の
ブロック図である。 １……直流成分検出部、２……ビット操作部、３……規
則演算処理用の第１の復調処理部、４……パラレル／シ
リアル変換器、５……インバータ、6,7……カウンタ、
８……規則演算処理用の第１の復調変換テーブル、９…
…加算器、10……レジスタ、11……タイミング・コント
ローラ、12……Ｄ−フリップフロップ、13,14……例外
処理用の第２の復調変換テーブル、15……判定処理部。
図、第２図は同本実施例における規則演算処理用の第１
の復調処理部のタイミングチャート、第３図は従来例の
ブロック図である。 １……直流成分検出部、２……ビット操作部、３……規
則演算処理用の第１の復調処理部、４……パラレル／シ
リアル変換器、５……インバータ、6,7……カウンタ、
８……規則演算処理用の第１の復調変換テーブル、９…
…加算器、10……レジスタ、11……タイミング・コント
ローラ、12……Ｄ−フリップフロップ、13,14……例外
処理用の第２の復調変換テーブル、15……判定処理部。
Claims (1)
- 【請求項１】復調すべきディジタル入力の“1"のビット
数と“0"のビット数の差を求め直流成分を検出する検出
部と、前記検出部の出力に応じて入力をビット反転また
はビットの読み出し順を逆に並べかえるビット操作部
と、前記ビット操作部の出力をパラレル／シリアル変換
するパラレル／シリアル変換器およびシリアル出力とそ
の反転出力により、カウントをエネーブルする２組のカ
ウンタおよび前記２組のカウンタの出力を入力とする規
則演算処理用の第１の復調変換テーブルおよび前記第１
の復調変換テーブル出力とレジスタ出力との和を求める
加算器および前記加算器の値をラッチする前記レジスタ
とにより構成される規則演算処理用の第１の復調処理部
と、前記規則演算処理部では求まらない例外に対して変
換を行う例外処理用の第２の復調変換用テーブルと、前
記例外処理用の第２の復調変換テーブルの出力と、前記
規則演算処理用の第１の復調処理部の出力を調べること
により、最終の復調出力を判定し選択する判定処理部と
を具備してなる復調装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10300885A JPH071873B2 (ja) | 1985-05-15 | 1985-05-15 | 復調装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10300885A JPH071873B2 (ja) | 1985-05-15 | 1985-05-15 | 復調装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61261929A JPS61261929A (ja) | 1986-11-20 |
| JPH071873B2 true JPH071873B2 (ja) | 1995-01-11 |
Family
ID=14342624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10300885A Expired - Lifetime JPH071873B2 (ja) | 1985-05-15 | 1985-05-15 | 復調装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH071873B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69732540T2 (de) * | 1996-10-13 | 2006-03-30 | Sanyo Electric Co., Ltd., Moriguchi | Digitales Modulationsverfahren und Schaltung, digitales Demodulationsverfahren und Schaltung |
-
1985
- 1985-05-15 JP JP10300885A patent/JPH071873B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61261929A (ja) | 1986-11-20 |
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