JPS62281523A - 変調回路 - Google Patents
変調回路Info
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- JPS62281523A JPS62281523A JP12392186A JP12392186A JPS62281523A JP S62281523 A JPS62281523 A JP S62281523A JP 12392186 A JP12392186 A JP 12392186A JP 12392186 A JP12392186 A JP 12392186A JP S62281523 A JPS62281523 A JP S62281523A
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- 238000001514 detection method Methods 0.000 claims abstract description 18
- 238000006243 chemical reaction Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 10
- 229920000747 poly(lactic acid) Polymers 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 2
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 241000209140 Triticum Species 0.000 description 1
- 235000021307 Triticum Nutrition 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
産業上の利用分野
本発明はコンパクトディスク等に記録するデジタル信号
の変調回路に関するものである。
の変調回路に関するものである。
従来の技術
］ンパクトディスクには、８ビツトのデータを１４ビツ
トに変換するＥＦＭ変調が用いられている。また、その
１４ビツトの変換されたデータの間には、３ビフ）のマ
ージングビットが低周波成分の抑圧のため挿入される。
トに変換するＥＦＭ変調が用いられている。また、その
１４ビツトの変換されたデータの間には、３ビフ）のマ
ージングビットが低周波成分の抑圧のため挿入される。
変調後の出力は、ＮＲＺＩ変調される前のデータで０が
２個以上、１０個以下になるように決められている。ま
たマージングビットは前記の規格を満足し、フレームの
同期信号と同じ形式にならず、かつデジタルサムバリュ
ーが小さくなるように選択される。
２個以上、１０個以下になるように決められている。ま
たマージングビットは前記の規格を満足し、フレームの
同期信号と同じ形式にならず、かつデジタルサムバリュ
ーが小さくなるように選択される。
従来このマージングビットを求めるために、フローチャ
ートが提案されていた。（たとえば、特開昭５９−５７
５４９号公ｆｉり 発明が解決しようとする問題点 しかしながら上記のフローチャートに基づいてマイクロ
コンピュータ等で演算しマージングビットを求めていて
は、処理速度が遅く、またコンピュータが必要なため大
がかりな装置となるという問題点を有していた。
ートが提案されていた。（たとえば、特開昭５９−５７
５４９号公ｆｉり 発明が解決しようとする問題点 しかしながら上記のフローチャートに基づいてマイクロ
コンピュータ等で演算しマージングビットを求めていて
は、処理速度が遅く、またコンピュータが必要なため大
がかりな装置となるという問題点を有していた。
問題点を解決するための手段
上記問題点を解決するために本発明の変調回路は、ｈビ
ットのデータをｄビットに変換する回路と、その変換さ
れたｄビットのデータの前ににビットのマージングビッ
トを付与して出力する回路と、そのマージングビットが
挿入されたことにより、変調の規格に違反しないかどう
か検出し各マージングビットについてその結果を出力す
る規格違反検出回路と、マージングビットの前までのデ
ジタルサムバリューおよび極性、選択されたマージング
ビット、変換されたデータのデジタルサムバリューおよ
び極性から新しいデジタルサムバリューおよび極性を求
める回路と、マージングビットの前までのデジタルサム
バリューおよび極性、変換されたデータのデジタルサム
バリューと、前記規格違反検出回路の出力とから規格に
違反せず、かつデジタルサムバリューが量も小さくなる
マージングビットを選択する回路という構成を備えたも
のである。
ットのデータをｄビットに変換する回路と、その変換さ
れたｄビットのデータの前ににビットのマージングビッ
トを付与して出力する回路と、そのマージングビットが
挿入されたことにより、変調の規格に違反しないかどう
か検出し各マージングビットについてその結果を出力す
る規格違反検出回路と、マージングビットの前までのデ
ジタルサムバリューおよび極性、選択されたマージング
ビット、変換されたデータのデジタルサムバリューおよ
び極性から新しいデジタルサムバリューおよび極性を求
める回路と、マージングビットの前までのデジタルサム
バリューおよび極性、変換されたデータのデジタルサム
バリューと、前記規格違反検出回路の出力とから規格に
違反せず、かつデジタルサムバリューが量も小さくなる
マージングビットを選択する回路という構成を備えたも
のである。
作用
本発明は上記した構成によって、処理速度も大幅に向上
することとなる。
することとなる。
実施例
以下本発明の一実施例の変調回路について、図面を参照
しながら説明する。
しながら説明する。
第１図は本発明の変調回路の一実施例を示すブロック図
である。ｌはデータ変換回路で、１１はデータ人力、１
２は変換したデータの出力、１３は規格違反を検出する
ためのデータ出力、１４はデータのデジタルサムハリニ
ーおよび極性を示す出力であるａ２はマージングビット
付加回路、３は規格違反検出回路で、３１の規格違反信
号を出力する。４はマージングビット選択回路で、４１
から選択したマージングビットを出力する。５はデジタ
ルサムバリュー計算回路で、５１でデジタルサムバリュ
ーを、５２で極性を出力する。
である。ｌはデータ変換回路で、１１はデータ人力、１
２は変換したデータの出力、１３は規格違反を検出する
ためのデータ出力、１４はデータのデジタルサムハリニ
ーおよび極性を示す出力であるａ２はマージングビット
付加回路、３は規格違反検出回路で、３１の規格違反信
号を出力する。４はマージングビット選択回路で、４１
から選択したマージングビットを出力する。５はデジタ
ルサムバリュー計算回路で、５１でデジタルサムバリュ
ーを、５２で極性を出力する。
以上のように構成された変調回路について、以下第１図
、第３図を用いてその動作を説明する。
、第３図を用いてその動作を説明する。
１１から人力されたｈビットのデータは１によりｄビッ
トに変換され、２でその前ににビットのマージングビッ
トを付加されて２１より出力される。麦畑後の出力は、
０がｍ個以上、ｎ個以下という規格を満たさなければな
らないが、これはそのデータの先端の００個数と終端の
０の個数がわかれば、選択しうるマージングビットそれ
ぞれについて規格違反になるかどうか検出することがで
きる。またそのマージングビットを選）尺することによ
り同門信号が形成されないかどうかは、前記のデータの
先端の０の個数と終端のＯの個数、１つ前のデータ、現
在のデータ、およびその１つ前のマージングビットがわ
かれば検出できる。そこで、１でデータを変換する際に
同時に、そのデータの先端の０の個数と終端の０の個数
を１３として出力し、１３．１２と４１を３に入力し選
択しうる各マージングビットについて規格違反になるか
どうかを検出し、その違反のを無を３１から出力する。
トに変換され、２でその前ににビットのマージングビッ
トを付加されて２１より出力される。麦畑後の出力は、
０がｍ個以上、ｎ個以下という規格を満たさなければな
らないが、これはそのデータの先端の００個数と終端の
０の個数がわかれば、選択しうるマージングビットそれ
ぞれについて規格違反になるかどうか検出することがで
きる。またそのマージングビットを選）尺することによ
り同門信号が形成されないかどうかは、前記のデータの
先端の０の個数と終端のＯの個数、１つ前のデータ、現
在のデータ、およびその１つ前のマージングビットがわ
かれば検出できる。そこで、１でデータを変換する際に
同時に、そのデータの先端の０の個数と終端の０の個数
を１３として出力し、１３．１２と４１を３に入力し選
択しうる各マージングビットについて規格違反になるか
どうかを検出し、その違反のを無を３１から出力する。
第３図はデジタルサムバリューの計算例である。
今、コンパクトディスクの信号の変調を考える。
規格では、０が２個以上、１０個以下連続しなければな
らないため、３ビツトのマージングビットでとりうるち
のは５０００′ごＯＯｌ”、”０１０”。
らないため、３ビツトのマージングビットでとりうるち
のは５０００′ごＯＯｌ”、”０１０”。
’１００”の４種類しかない。また、ＮＲＺＩ変調を作
用しているので、デジタルサムバリューは現在の極性（
ｌｌｉｇｈ ｏｒ Ｌｏｗ）により変化する。第３図で
Ａ点の極性を旧ｇｈ、デジタルサムバリューを２とする
とマージングビットのデジタルサムバリューは図のよう
になる。人力されたデータのデジタルサムバリューが、
前の極性を旧ｇｈとした時、６であったとする。マージ
ングビットにｏＯＯ”以外を選択するとデータが反転す
るので、データのデジタルサムバリューは、−６に変化
する。以上３つのデジタルサムバリューを加算すると、
加算後のデジタルサムバリューに示したようになる。
用しているので、デジタルサムバリューは現在の極性（
ｌｌｉｇｈ ｏｒ Ｌｏｗ）により変化する。第３図で
Ａ点の極性を旧ｇｈ、デジタルサムバリューを２とする
とマージングビットのデジタルサムバリューは図のよう
になる。人力されたデータのデジタルサムバリューが、
前の極性を旧ｇｈとした時、６であったとする。マージ
ングビットにｏＯＯ”以外を選択するとデータが反転す
るので、データのデジタルサムバリューは、−６に変化
する。以上３つのデジタルサムバリューを加算すると、
加算後のデジタルサムバリューに示したようになる。
従って、デジタルサムバリューの小さいものから順位を
つけると図のようになる。このようにマージングビット
を挿入する時点でのデジタルサムバリュー、極性および
マージングビットの後、すなわち現在のデータのデジタ
ルサムバリューがわかれば、その次のデジタルサムバリ
ューを小さくする順序が一意に決定できることとなる。
つけると図のようになる。このようにマージングビット
を挿入する時点でのデジタルサムバリュー、極性および
マージングビットの後、すなわち現在のデータのデジタ
ルサムバリューがわかれば、その次のデジタルサムバリ
ューを小さくする順序が一意に決定できることとなる。
マージングビ・７ト選沢回路４は前記の方法を用いて、
マージングビットを挿入する時点でのデジタルサムバリ
ュー５１、極性５２およびマージングビットの後のデー
タのデジタルサムバリュー１４、規格違反信号３１を入
力し、デジタルサムバリューが最も小さくなり、かつ規
格違反にならないマージングビットを４１から出力する
。デジタルサムバリュー計算回路５は、選択されたマー
ジングビットおよび現在のデータのデジタルサムバリュ
ーと極性を入力して、新しいデジタルサムバリューと極
性を計算する。
マージングビットを挿入する時点でのデジタルサムバリ
ュー５１、極性５２およびマージングビットの後のデー
タのデジタルサムバリュー１４、規格違反信号３１を入
力し、デジタルサムバリューが最も小さくなり、かつ規
格違反にならないマージングビットを４１から出力する
。デジタルサムバリュー計算回路５は、選択されたマー
ジングビットおよび現在のデータのデジタルサムバリュ
ーと極性を入力して、新しいデジタルサムバリューと極
性を計算する。
以上のように本実施例によればマージングビットの選択
を簡単な回路で実現でき、かつ高速な動作を可能にする
ことができる。
を簡単な回路で実現でき、かつ高速な動作を可能にする
ことができる。
なお、第１の実施例では、規格違反検出回路を設け、変
調の規格違反を検出していた。しかし、変調方式によっ
ては規格違反の検出をする必要がないものもある。第２
図は第２の実施例で、第１図から規格違反検出回路を除
き、マージングビット選択回路４を、マージングビット
の前までのデジタルサムバリューおよび極性、変換され
たデータのデジタルサムバリューのうち、全部あるいは
一部を用いて、デジタルサムバリューが最も小さくなる
マージングビットを選択するような構成としたものであ
る。
調の規格違反を検出していた。しかし、変調方式によっ
ては規格違反の検出をする必要がないものもある。第２
図は第２の実施例で、第１図から規格違反検出回路を除
き、マージングビット選択回路４を、マージングビット
の前までのデジタルサムバリューおよび極性、変換され
たデータのデジタルサムバリューのうち、全部あるいは
一部を用いて、デジタルサムバリューが最も小さくなる
マージングビットを選択するような構成としたものであ
る。
以下、本発明の第３の実施例について図面を参照しなが
ら説明する。
ら説明する。
第４図は、本発明の第３の実施例を示す変調回路の構成
図である。
図である。
同図において、１はデータ変換回路でＲＯＭにより構成
される。２はマージングビットを付加する回路でパラレ
ル−シリアル変換回路で構成される。３は規格違反検出
回路で３２のＰＬＡ、３３゜３４のレジスタによりなる
。４はマージングビット選択回路でＲＯＭより構成され
る。５はデジタルサムバリュー計算回路で５３．５４の
デジタルサムバリューおよび極性レジスタと５５．５６
の全加算器、５７．５８のＰＬＡよりなる。
される。２はマージングビットを付加する回路でパラレ
ル−シリアル変換回路で構成される。３は規格違反検出
回路で３２のＰＬＡ、３３゜３４のレジスタによりなる
。４はマージングビット選択回路でＲＯＭより構成され
る。５はデジタルサムバリュー計算回路で５３．５４の
デジタルサムバリューおよび極性レジスタと５５．５６
の全加算器、５７．５８のＰＬＡよりなる。
人力されたデータは、１のＲＯＭにより変換され２でマ
ージングビットが前に付加された状態で、パラレル−シ
リアル変換され２１より出力される。
ージングビットが前に付加された状態で、パラレル−シ
リアル変換され２１より出力される。
１のＲＯＭにはこれ以外にそのデータの先端の０の個数
と終端の０の個数、およびデジタルサムバリュー、その
データが出力された時に信号が反転するかどうかのフラ
グがコーディングされている。
と終端の０の個数、およびデジタルサムバリュー、その
データが出力された時に信号が反転するかどうかのフラ
グがコーディングされている。
規格違反検出回路２は１３の先端の０の個数および終端
の０の個数、レジスタ３３．３４にラッチされている１
つ前のデータ、１つ前のマージングビット、現在のデー
タをＰＬＡ３２に入力し、各マージングビットについて
規格違反にならないかどうか検出し、違反の有無を３１
に出力する。マージングビット選１尺ＲＯＭ４は、マー
ジングビットを挿入する時点でのデジタルサムバリュー
５１、極性５２およびマージングビットの後のデータの
デジタルサムバリュー１４、規格違反検出回路の出力３
１を人力し、デジタルサムバリューが最も小さくなり、
かつ規格違反にならないマージングビットを４１から出
力する。デジタルサムバリュー計算回路５では、まず５
７のＰＬＡでマージングビットの前までの極性とｍｌＲ
されたマージングビットから、そのマージングビットの
２の補数で表現されたデジタルサムバリューを求めると
同時に、マージングビット後の損性を求め５９から出力
する。５８のＰＬＡではマージングビット後の極性５９
により現在のデータのデジタルサムハリニーを補正し、
２の補数形式で正しいデジタルサムバリューを出力する
０以上２つのデジタルサムバリューと前のデジタルサム
バリューは５５．５６で加えられて新しいデジタルサム
バリューとなる。
の０の個数、レジスタ３３．３４にラッチされている１
つ前のデータ、１つ前のマージングビット、現在のデー
タをＰＬＡ３２に入力し、各マージングビットについて
規格違反にならないかどうか検出し、違反の有無を３１
に出力する。マージングビット選１尺ＲＯＭ４は、マー
ジングビットを挿入する時点でのデジタルサムバリュー
５１、極性５２およびマージングビットの後のデータの
デジタルサムバリュー１４、規格違反検出回路の出力３
１を人力し、デジタルサムバリューが最も小さくなり、
かつ規格違反にならないマージングビットを４１から出
力する。デジタルサムバリュー計算回路５では、まず５
７のＰＬＡでマージングビットの前までの極性とｍｌＲ
されたマージングビットから、そのマージングビットの
２の補数で表現されたデジタルサムバリューを求めると
同時に、マージングビット後の損性を求め５９から出力
する。５８のＰＬＡではマージングビット後の極性５９
により現在のデータのデジタルサムハリニーを補正し、
２の補数形式で正しいデジタルサムバリューを出力する
０以上２つのデジタルサムバリューと前のデジタルサム
バリューは５５．５６で加えられて新しいデジタルサム
バリューとなる。
−大極性は、５日のＰＬＡでデジタルサムバリューを求
めると同時に、現在のデータの極性から新しい極性を得
る。
めると同時に、現在のデータの極性から新しい極性を得
る。
第５図は本発明の第４の実施例を示す変調回路の構成図
である。
である。
同図において、１．２，３、および５は第２の実施例と
全く同じものである。４のマージングビット選択回路は
、４２のＲＯＭと４３の大小比較回路、４４のデコーダ
からなる。
全く同じものである。４のマージングビット選択回路は
、４２のＲＯＭと４３の大小比較回路、４４のデコーダ
からなる。
上記のように構成された変調回路について、以下マージ
ングビット選択回路４についてのみ説明する。
ングビット選択回路４についてのみ説明する。
４２のＲＯＭでは、マージングビットを挿入する時点で
のデジタルサムバリュー５１、極性５２およびマージン
グビットの後のデータのデジタルサムバリュー１４が入
力され、各マージングビットについてデジタルサムバリ
ューが小さくなる順序が出力される。それを大小比較回
路４３に違反検出回路の出力３１とともに入力する。４
３では各マージングビットについて大小比較されるが、
規格違反となるものはＭＳＢに１を入力し、大きいとし
て汲ねれるのでそのマージングビットが選ばれることは
ない。従って、規格違反せずかつデジタルサムバリュー
が最も小さくなるマージングビットの番号が出力される
こととなり、その番号は４４のデコーダで実際のマージ
ングビットに変換される。
のデジタルサムバリュー５１、極性５２およびマージン
グビットの後のデータのデジタルサムバリュー１４が入
力され、各マージングビットについてデジタルサムバリ
ューが小さくなる順序が出力される。それを大小比較回
路４３に違反検出回路の出力３１とともに入力する。４
３では各マージングビットについて大小比較されるが、
規格違反となるものはＭＳＢに１を入力し、大きいとし
て汲ねれるのでそのマージングビットが選ばれることは
ない。従って、規格違反せずかつデジタルサムバリュー
が最も小さくなるマージングビットの番号が出力される
こととなり、その番号は４４のデコーダで実際のマージ
ングビットに変換される。
以上のようにマージングビット選択回路を構成すること
により、第２の例のように１つのＲＯＭで構成した場合
に比べ、ＲＯＭの容量を小さくすることができ、変調方
式によっては、ＬＳＩにした時に小さくなる可能性もあ
る。
により、第２の例のように１つのＲＯＭで構成した場合
に比べ、ＲＯＭの容量を小さくすることができ、変調方
式によっては、ＬＳＩにした時に小さくなる可能性もあ
る。
なお、以上の実施例では第３図でＡ点でのデジタルサム
バリューが最も小さくなるようにしたが、Ｂ点でのデジ
タルサムバリューを最小にするようにもできる。この場
合は、マージングビット選択回路４を、マージングビ−
／ トの前までのデジタルサムバリューおよび極性のみ
を用いて、Ｂ点のデジタルサムバリューが最小になるよ
うなマージングビットを選択するように、マージングビ
ット選Ｉ尺ＲＯＭを書き変えれば良い。
バリューが最も小さくなるようにしたが、Ｂ点でのデジ
タルサムバリューを最小にするようにもできる。この場
合は、マージングビット選択回路４を、マージングビ−
／ トの前までのデジタルサムバリューおよび極性のみ
を用いて、Ｂ点のデジタルサムバリューが最小になるよ
うなマージングビットを選択するように、マージングビ
ット選Ｉ尺ＲＯＭを書き変えれば良い。
発明の効果
以上のように本発明は、ｈビットのデータをｄビットに
変換する回路と、その変換されたｄビットのデータの前
ににビットのマージングビットを付与して出力する回路
と、そのマージングビットが挿入されたことにより、変
調の規格に違反しないかどうか検出し各マージングビッ
トについてその結果を出力する規格違反検出回路と、マ
ージングビットの前までのデジタルサムバリューおよび
極性、選択されたマージングビット、変換されたデータ
のデジタルサムバリューと極性から新しいデジタルサム
バリューおよび極性を求める回路と、？ −シングピ７
トの前までのデジタルサムバリューおよび極性、変（負
されたデータのデジタルサムバリューと、前記規格違反
検出回路の出力とから規格に違反せず、かつデジタルサ
ムバリューが最も小さくなるマージングビットを選択す
る回路を設けることにより、暦車な回路構成で高速な動
作ができることとなる。
変換する回路と、その変換されたｄビットのデータの前
ににビットのマージングビットを付与して出力する回路
と、そのマージングビットが挿入されたことにより、変
調の規格に違反しないかどうか検出し各マージングビッ
トについてその結果を出力する規格違反検出回路と、マ
ージングビットの前までのデジタルサムバリューおよび
極性、選択されたマージングビット、変換されたデータ
のデジタルサムバリューと極性から新しいデジタルサム
バリューおよび極性を求める回路と、？ −シングピ７
トの前までのデジタルサムバリューおよび極性、変（負
されたデータのデジタルサムバリューと、前記規格違反
検出回路の出力とから規格に違反せず、かつデジタルサ
ムバリューが最も小さくなるマージングビットを選択す
る回路を設けることにより、暦車な回路構成で高速な動
作ができることとなる。
第１図は本発明の第１の一実施例における変調回路のブ
ロック図、第２図は本発明の第２の一実施例における変
調回路のブロック図、第３図は第１の実施例の説明図、
第４図は本発明の第３の一実施例における変調回路の構
成図、第５図は本発明の第４の一実施例における変調回
路の構成図である。 １・・・・・・データ変換回路、２・・・・・・マージ
ングビット付加回路、３・・・・・・規格違反検出回路
、４・・・“・・・マージングビット選択回路、５・・
・・・・デジタルサムバリュー計算回路。 代理人の氏名 弁理士 中尾敏男 はか１名第 ３ 図 ｒｒｓシー・−六タルｔ４バリュー 、＾ ｂ ３（’ｏｏ６） ６ＩＩ Ｊｌじ００１“
）−６−３０ Ｈｉｇｈ ２ −ＩＣ’ｏ＋ｏ”ｒ−６−５１ −３（ＥＯＯ’） −Ｇ −９２第４図
ロック図、第２図は本発明の第２の一実施例における変
調回路のブロック図、第３図は第１の実施例の説明図、
第４図は本発明の第３の一実施例における変調回路の構
成図、第５図は本発明の第４の一実施例における変調回
路の構成図である。 １・・・・・・データ変換回路、２・・・・・・マージ
ングビット付加回路、３・・・・・・規格違反検出回路
、４・・・“・・・マージングビット選択回路、５・・
・・・・デジタルサムバリュー計算回路。 代理人の氏名 弁理士 中尾敏男 はか１名第 ３ 図 ｒｒｓシー・−六タルｔ４バリュー 、＾ ｂ ３（’ｏｏ６） ６ＩＩ Ｊｌじ００１“
）−６−３０ Ｈｉｇｈ ２ −ＩＣ’ｏ＋ｏ”ｒ−６−５１ −３（ＥＯＯ’） −Ｇ −９２第４図
Claims (2)
- （１）ｈビットのデータをｄビットに変換する回路と、
その変換されたｄビットのデータの前にｋビットのマー
ジングビットを付与して出力する回路と、マージングビ
ットの前までのデジタルサムバリューおよび極性、選択
されたマージングビット、変換されたデータのデジタル
サムバリューおよび極性から新しいデジタルサムバリュ
ーおよび極性を求める回路と、そのマージングビットが
挿入されたことにより、変調の規格に違反しないかどう
か検出し、各マージングビットについてその結果を出力
する規格違反検出回路と、マージングビットの前までの
デジタルサムバリューおよび極性、変換されたデータの
デジタルサムバリュー、前記規格違反検出回路の出力の
うち、全部あるいは一部を用いて、規格に違反せず、か
つデジタルサムバリューが最も小さくなるマージングビ
ットを選択する回路とを備えたことを特徴とする変調回
路。 - （２）変調回路から、規格違反検出回路を除き、マージ
ングビット選択回路を、マージングビットの前までのデ
ジタルサムバリューおよび極性、変換されたデータのデ
ジタルサムバリューのうち、全部あるいは一部を用いて
、デジタルサムバリューが最も小さくなるマージングビ
ットを選択するような構成としたことを特徴とする特許
請求の範囲第（１）項記載の変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61123921A JP2656024B2 (ja) | 1986-05-29 | 1986-05-29 | 変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61123921A JP2656024B2 (ja) | 1986-05-29 | 1986-05-29 | 変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62281523A true JPS62281523A (ja) | 1987-12-07 |
| JP2656024B2 JP2656024B2 (ja) | 1997-09-24 |
Family
ID=14872633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61123921A Expired - Lifetime JP2656024B2 (ja) | 1986-05-29 | 1986-05-29 | 変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2656024B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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