JPS5925416A - 警報の待ち受け回路 - Google Patents
警報の待ち受け回路Info
- Publication number
- JPS5925416A JPS5925416A JP13502782A JP13502782A JPS5925416A JP S5925416 A JPS5925416 A JP S5925416A JP 13502782 A JP13502782 A JP 13502782A JP 13502782 A JP13502782 A JP 13502782A JP S5925416 A JPS5925416 A JP S5925416A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input
- circuit
- output
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Alarm Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ｎ個の２値信号のうち１個でも１となった時
に１を出力し、別のクリアー信号により出力を強制的に
０にした後、別の２値信号が１となるかあるいは同じ２
値信号が一度０になり再び１となった場合に１を出力す
る待ち受は回路に関するものである。
に１を出力し、別のクリアー信号により出力を強制的に
０にした後、別の２値信号が１となるかあるいは同じ２
値信号が一度０になり再び１となった場合に１を出力す
る待ち受は回路に関するものである。
従来の待ち受は回路の一例を第１図に示す。すなわち、
入力となる２値信号ａはｎ個の情報源の信号を多重化し
たシリアル信号（本回路例ではｎ＝４）であり、フリッ
プフロップ１．２．３．４ のＤ端子に入力されている
。入力の各ビットに対応したスキャンパルスｂｙ ｅ＋
ｄ＋ ８は各フリップフロップ１．２．３．４のＣＫ
端子に入力され各々のスキャンパルスの立上りで入力し
だ２値信号ａの各々のビットを読み込み、フリップフロ
ップ１のＱには入力の第１ビツト信号ｆ１フリップフロ
ップ２のＱには入力の第２ビツト信号ｇ１フリップフロ
ップろのＱＫは入力の第６ビツト信号ｈ、フリップフロ
ップ４のＱには入力の第４ビツト信号ｉがそれぞれ出力
される。ｆ信号はフリップフロップ５のＣＫ端子に、ｇ
信号はフリップフロラ、プロのＣＫ端子に、ｈ信号はフ
リップフロップ７のＣＫ端子に、ｉ信号はフリップフロ
ップ８のＣＫ端子にそれぞれ入力されてｆ、ｇ、ｈ、ｉ
信号の立上りで７リツプフロツプ５．６．７．８のＤ端
子に入力されだ１を読み込み、フリップフロップ５．６
．７．８のＱ端子信号に、１ ＋ ｍ＋ ｎが１となシ
、Ｌ ｇＬ ｈ＋ １信号が保持される。ｋ ＋ Ｉ
Ｊ ｍ、 ｎ信号はオアゲート９に入力され０信号が出
力される。またクリアー信号ｊがフリップフロップ５．
６．７．８のＣＬＲ端子に入力されに、１．ｍ、ｎ信号
が０となる。
入力となる２値信号ａはｎ個の情報源の信号を多重化し
たシリアル信号（本回路例ではｎ＝４）であり、フリッ
プフロップ１．２．３．４ のＤ端子に入力されている
。入力の各ビットに対応したスキャンパルスｂｙ ｅ＋
ｄ＋ ８は各フリップフロップ１．２．３．４のＣＫ
端子に入力され各々のスキャンパルスの立上りで入力し
だ２値信号ａの各々のビットを読み込み、フリップフロ
ップ１のＱには入力の第１ビツト信号ｆ１フリップフロ
ップ２のＱには入力の第２ビツト信号ｇ１フリップフロ
ップろのＱＫは入力の第６ビツト信号ｈ、フリップフロ
ップ４のＱには入力の第４ビツト信号ｉがそれぞれ出力
される。ｆ信号はフリップフロップ５のＣＫ端子に、ｇ
信号はフリップフロラ、プロのＣＫ端子に、ｈ信号はフ
リップフロップ７のＣＫ端子に、ｉ信号はフリップフロ
ップ８のＣＫ端子にそれぞれ入力されてｆ、ｇ、ｈ、ｉ
信号の立上りで７リツプフロツプ５．６．７．８のＤ端
子に入力されだ１を読み込み、フリップフロップ５．６
．７．８のＱ端子信号に、１ ＋ ｍ＋ ｎが１となシ
、Ｌ ｇＬ ｈ＋ １信号が保持される。ｋ ＋ Ｉ
Ｊ ｍ、 ｎ信号はオアゲート９に入力され０信号が出
力される。またクリアー信号ｊがフリップフロップ５．
６．７．８のＣＬＲ端子に入力されに、１．ｍ、ｎ信号
が０となる。
この回路において第２図ａに示す信号を入力する。第１
フレームは１〜４ビツトが０、第２、第３、第４フレー
ムでは第１ビツトが１、第５、第６、第７フレームでは
第１、第２ビツトが１となっている。この入力信号をス
キャンパルスｂ、 ｃ。
フレームは１〜４ビツトが０、第２、第３、第４フレー
ムでは第１ビツトが１、第５、第６、第７フレームでは
第１、第２ビツトが１となっている。この入力信号をス
キャンパルスｂ、 ｃ。
ｄ＋ｅで読み込むと、フリップフロップ１のＱ出力信号
ｆは第２フレームの第１ビツトで１となり以降１のまま
である。フリップフロップ２のＱ端子からの出力信号ｇ
は第５フレームの第２ビツトで１となシ以−蓚１のまま
である。フリツノ７０ツブ３のＱ端子からの出力信号り
とフリップフロップ４のＱ端子からの信号ｉは０のまま
である。フリップフロップ５のＱ端子からの出力信号ｋ
ｔｒｉｆ信号の立上りで１となり、オアゲート１９を経
て０信号が１となる。次にクリアー信号ｊが０となると
、フリップフロップ５のＱ端子からの出力信号には０と
なりオアゲートの出力信号がＯとなる。
ｆは第２フレームの第１ビツトで１となり以降１のまま
である。フリップフロップ２のＱ端子からの出力信号ｇ
は第５フレームの第２ビツトで１となシ以−蓚１のまま
である。フリツノ７０ツブ３のＱ端子からの出力信号り
とフリップフロップ４のＱ端子からの信号ｉは０のまま
である。フリップフロップ５のＱ端子からの出力信号ｋ
ｔｒｉｆ信号の立上りで１となり、オアゲート１９を経
て０信号が１となる。次にクリアー信号ｊが０となると
、フリップフロップ５のＱ端子からの出力信号には０と
なりオアゲートの出力信号がＯとなる。
次にフリップフロップ６のＱ端子からの出力信号ｇの立
上りで１となり、オアゲートの出力信号が再び１となり
クリアー信号ｊにより０となる。
上りで１となり、オアゲートの出力信号が再び１となり
クリアー信号ｊにより０となる。
以上のように従来の回路ではｎ個の情報源の信号を多重
化したシリアル信号（回路例ではｎ＝４）を各情報源毎
のパラレル、信号に分解し、各々を保持させているため
１個の情報源毎に２個のフリップフロップが必要となり
、さらに各々の保持された出力を１つにまとめるために
ｎ入力のオアゲートが必要となり、ｎの数に比例して回
路規模が大きくなるという欠点があった。
化したシリアル信号（回路例ではｎ＝４）を各情報源毎
のパラレル、信号に分解し、各々を保持させているため
１個の情報源毎に２個のフリップフロップが必要となり
、さらに各々の保持された出力を１つにまとめるために
ｎ入力のオアゲートが必要となり、ｎの数に比例して回
路規模が大きくなるという欠点があった。
本発明は前記問題点を解消するもので、ｎ個の情報源の
信号を多重化したシリアル信号をクロックパルスにより
シフトするｎ段のシフトレジスタと、該シフトレジスタ
の入力信号と最終段出力信号とを入力とし最終段出力信
号がＯで入力信号が１の場合にのみ１を出力する立上り
検出回路と、該立上り検出回路の出力信号およびクリア
ー信号を入力とし該立上り検出回路の出力信号により出
力を１とし、クリアー信号により出力をＯとする保持回
路とにより構成したことを特徴とするものである。
信号を多重化したシリアル信号をクロックパルスにより
シフトするｎ段のシフトレジスタと、該シフトレジスタ
の入力信号と最終段出力信号とを入力とし最終段出力信
号がＯで入力信号が１の場合にのみ１を出力する立上り
検出回路と、該立上り検出回路の出力信号およびクリア
ー信号を入力とし該立上り検出回路の出力信号により出
力を１とし、クリアー信号により出力をＯとする保持回
路とにより構成したことを特徴とするものである。
以下、本発明の一実施例を図によって説明する。
第６図に示すように本発明は、ｎ個の情報源の信号を多
重化したシリアル信号はシフトレジスタ１０および立上
り検出回路１１に入力される。またシフトレジスタ１０
にはクロックを入力しクロックによりシフトされた入力
の２値信号はシフトレジスタ１０の最終段より出力され
立上り検出回路１１のもう一つの入力端子に入力される
。立上り検出回路１１の２つの入力のうちシフトレジス
タ１０の最終段側の信号はシフトレジスター１００入力
側信号に比べて位相がｎビット遅れるだめに、現在の入
力信号とｎビット前の入力信号とが同時に入力されｎビ
ット前の信号が０パで現在の信号が１の場合、すなわち
入力信号が０から１へ変化するビットを検出し出力され
る。立上り検出回路１１の出力信号は保持回路１２へ入
力され立上り検出回路１１の出力が１となった場合に１
を出力し、また別に外部からクリアー信号を加えること
によりのみ出力が０になる。
重化したシリアル信号はシフトレジスタ１０および立上
り検出回路１１に入力される。またシフトレジスタ１０
にはクロックを入力しクロックによりシフトされた入力
の２値信号はシフトレジスタ１０の最終段より出力され
立上り検出回路１１のもう一つの入力端子に入力される
。立上り検出回路１１の２つの入力のうちシフトレジス
タ１０の最終段側の信号はシフトレジスター１００入力
側信号に比べて位相がｎビット遅れるだめに、現在の入
力信号とｎビット前の入力信号とが同時に入力されｎビ
ット前の信号が０パで現在の信号が１の場合、すなわち
入力信号が０から１へ変化するビットを検出し出力され
る。立上り検出回路１１の出力信号は保持回路１２へ入
力され立上り検出回路１１の出力が１となった場合に１
を出力し、また別に外部からクリアー信号を加えること
によりのみ出力が０になる。
次に本発明に係る回路の一例を第４図に示す。
第４図は８個の情報源の信号を多重化したシリアル信号
を入力とする待ち受は回路例である。
を入力とする待ち受は回路例である。
入力となるシリアル信号Ｐは８段シフトレジスタ１３の
Ｄ端子とアンドゲート１５に入力される。
Ｄ端子とアンドゲート１５に入力される。
８段シフトレジスタ１５ではクロックパルスにより入力
信号が１ピツトずつシフトして行き８段シフトレジスタ
１３のＱＨ出力には入力信号であるシリアル信号Ｐに比
べて位相が８ビット遅れだ信号が出力されインバータ１
４を介してアンドゲート１５のもう一つの入力端子に入
力される。アンドゲート１５では２つの入力端子の信号
すなわち現在の信号と８ビツト前の信号とにより０から
１に変化した信号を取り出す。この信号をＤ型フリップ
フロップ１６のＤ端子に入力しクロックにより読み直し
てＤ型フリップフロップ１７のＣ−に端子に入力する。
信号が１ピツトずつシフトして行き８段シフトレジスタ
１３のＱＨ出力には入力信号であるシリアル信号Ｐに比
べて位相が８ビット遅れだ信号が出力されインバータ１
４を介してアンドゲート１５のもう一つの入力端子に入
力される。アンドゲート１５では２つの入力端子の信号
すなわち現在の信号と８ビツト前の信号とにより０から
１に変化した信号を取り出す。この信号をＤ型フリップ
フロップ１６のＤ端子に入力しクロックにより読み直し
てＤ型フリップフロップ１７のＣ−に端子に入力する。
Ｄ型フリップ７０ツブ１７のＤ端子には１が供給されＣ
Ｋ端子の信号の立上りでＤ端子の１を読み込みフリップ
フロップ１７のＱに１が出力される。まだＤ型フリップ
フロップ１フのＣＬＲ端子にクリアー信号として０を供
給するとＱが０となる。
Ｋ端子の信号の立上りでＤ端子の１を読み込みフリップ
フロップ１７のＱに１が出力される。まだＤ型フリップ
フロップ１フのＣＬＲ端子にクリアー信号として０を供
給するとＱが０となる。
このような待ち受は回路において、初期状態が８段シフ
トレジスタ１６のＱＡ −Ｑ）Ｉ出力が０、Ｄ型フリッ
プ７０ツブ１６と１７のＱが０であるとして第５図に示
すシリアル信号Ｐを入力する。第１フレームでは８ビツ
ト全部が０であり、まだシフトレジスタは初期状態が０
であると考えているので、ＱＨ出力は８ビツト全て０と
なシインバータ１４の出力ｒは１となっている。シリア
ル信号Ｐとインバータ１４の出力ｒを入力としているア
ンドゲート１５の出力Ｓは０となりフリップフロップ１
／１，１７は初期状態の壕まとなっている。第２フレー
ムでは第１ビツトが０であり第１フレームと同じである
が、第２ビツトは１でこの時のｒ信号は１である。ため
アンドゲート１５出力Ｓは１となる。この信号をフリッ
プフロップ１６によシ読み直しだｔ信号によってフリッ
プフロップ１７はＤ端子の１を読み込みＱ出力びが１と
なる。次に第６ビツト目は０であり、この時のｒ信号は
１であるためアンドゲート１５出力Ｓは０となりフリッ
プフロップ１７のＱ出力ザは１のままである。
トレジスタ１６のＱＡ −Ｑ）Ｉ出力が０、Ｄ型フリッ
プ７０ツブ１６と１７のＱが０であるとして第５図に示
すシリアル信号Ｐを入力する。第１フレームでは８ビツ
ト全部が０であり、まだシフトレジスタは初期状態が０
であると考えているので、ＱＨ出力は８ビツト全て０と
なシインバータ１４の出力ｒは１となっている。シリア
ル信号Ｐとインバータ１４の出力ｒを入力としているア
ンドゲート１５の出力Ｓは０となりフリップフロップ１
／１，１７は初期状態の壕まとなっている。第２フレー
ムでは第１ビツトが０であり第１フレームと同じである
が、第２ビツトは１でこの時のｒ信号は１である。ため
アンドゲート１５出力Ｓは１となる。この信号をフリッ
プフロップ１６によシ読み直しだｔ信号によってフリッ
プフロップ１７はＤ端子の１を読み込みＱ出力びが１と
なる。次に第６ビツト目は０であり、この時のｒ信号は
１であるためアンドゲート１５出力Ｓは０となりフリッ
プフロップ１７のＱ出力ザは１のままである。
次の第４ピツトから第８ビツトも同様である。次に第６
フレー、ムの第２ビツト目は１であるが、８ビツト前の
信号が出力されているシフトレジスタ１３のＱＨは１で
ありインバータ１４出力ｒは０となっているだめ、アン
ドゲート１５の出力Ｓは０と々る。次にフリップフロッ
プ１７のＣＬＲ端子に゛入力しているクリアー信号上を
一時０とすると出力信号Ｖは０となる。第４フレームで
は第２ビツト、第５ビツトが１となっている。第２ビツ
トは第６フレームと同じ動作によりフリップフロップ１
６のＣＫ信信号上０のままであるが、第５ビツトは第３
フレームの第５ビツトが０であったので、インバータ１
４の出力ｒは１となっておりアンドゲート１５の出力Ｓ
は１と々る。従ってフリップフロップ１７のＣＫ信信号
上１となりＱが再び１となる。
フレー、ムの第２ビツト目は１であるが、８ビツト前の
信号が出力されているシフトレジスタ１３のＱＨは１で
ありインバータ１４出力ｒは０となっているだめ、アン
ドゲート１５の出力Ｓは０と々る。次にフリップフロッ
プ１７のＣＬＲ端子に゛入力しているクリアー信号上を
一時０とすると出力信号Ｖは０となる。第４フレームで
は第２ビツト、第５ビツトが１となっている。第２ビツ
トは第６フレームと同じ動作によりフリップフロップ１
６のＣＫ信信号上０のままであるが、第５ビツトは第３
フレームの第５ビツトが０であったので、インバータ１
４の出力ｒは１となっておりアンドゲート１５の出力Ｓ
は１と々る。従ってフリップフロップ１７のＣＫ信信号
上１となりＱが再び１となる。
以上のように本発明の待ち受は回路は従来の回路がｎビ
ットの信号を各ビット別の信号に分解し別々に保持する
のに対し、ｎ段のシフトレジスタを使うことにより現在
とｎビット前の信号を順次比較することにより０から１
へ変化する信号を検出して１個の保持回路で保持してい
るだめ、入力信号のビット数が増えてもシフトレジスタ
の段数を増やすのみで対処でき、ビット数が大きいほど
回路規模を小さくできる効果を有するものである。
ットの信号を各ビット別の信号に分解し別々に保持する
のに対し、ｎ段のシフトレジスタを使うことにより現在
とｎビット前の信号を順次比較することにより０から１
へ変化する信号を検出して１個の保持回路で保持してい
るだめ、入力信号のビット数が増えてもシフトレジスタ
の段数を増やすのみで対処でき、ビット数が大きいほど
回路規模を小さくできる効果を有するものである。
第１図は従来の待ち受は回路の一例を示す回路図、第２
図は従来の待ち受は回路のタイムチャート、第３図は本
発明の一実施例を示すブロック図、第４図は本発明に係
る回路の一例を示す回路図、第５図は第４図の本発明に
係る回路のタイムチャートである。 １〜８−Ｉ）型フリップフロップ ９−一一オアゲ−） １０−−−シフトレジス
タ１１−ｍ−立上り検出回路 １２−−−保持回路１３
−−−８段シフトレジスタ １４−−−インバータ １５−−−アンドゲート
ｉ ６ 、 Ｉ Ｌ−Ｄ型フリップフロップ特許６”Ａ
８＄１気株式会社 ：、代 理 人 弁理士 菅
野 −１良ふ゛苓２図 ０
図は従来の待ち受は回路のタイムチャート、第３図は本
発明の一実施例を示すブロック図、第４図は本発明に係
る回路の一例を示す回路図、第５図は第４図の本発明に
係る回路のタイムチャートである。 １〜８−Ｉ）型フリップフロップ ９−一一オアゲ−） １０−−−シフトレジス
タ１１−ｍ−立上り検出回路 １２−−−保持回路１３
−−−８段シフトレジスタ １４−−−インバータ １５−−−アンドゲート
ｉ ６ 、 Ｉ Ｌ−Ｄ型フリップフロップ特許６”Ａ
８＄１気株式会社 ：、代 理 人 弁理士 菅
野 −１良ふ゛苓２図 ０
Claims (1)
- （ＩＪ ｎ個の情報源の信号を多重化したシリアル信
号を入力とし、久ロックパルスによりシフトするｎ段の
シフトレジスタと、該シフトレジスタの入力信号と最終
段出力信号とを入力として最終段出力信号が０で入力信
号が１の場合にのみ１を出力する立上り検出回路と、該
立上り検出回路の出力信号およびクリアー信号を入力と
し、該立上り検出回路の出力信号により出力を１とし、
クリアー信号により出力を０とする保持回路とにより構
成したことを特徴とする待ち受は回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57135027A JPH0664665B2 (ja) | 1982-08-02 | 1982-08-02 | 警報の待ち受け回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57135027A JPH0664665B2 (ja) | 1982-08-02 | 1982-08-02 | 警報の待ち受け回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5925416A true JPS5925416A (ja) | 1984-02-09 |
| JPH0664665B2 JPH0664665B2 (ja) | 1994-08-22 |
Family
ID=15142221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57135027A Expired - Lifetime JPH0664665B2 (ja) | 1982-08-02 | 1982-08-02 | 警報の待ち受け回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0664665B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0424899A (ja) * | 1990-05-18 | 1992-01-28 | Nec Corp | アラーム監視回路 |
| US6984185B2 (en) | 2002-02-25 | 2006-01-10 | Akifumi Nakane | Device for gut stringing |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5224045A (en) * | 1975-08-18 | 1977-02-23 | Asahi Hoso Kk | Digital pattern processor |
| JPS537136A (en) * | 1976-07-09 | 1978-01-23 | Hitachi Ltd | Display unit |
| JPS57120984A (en) * | 1981-01-20 | 1982-07-28 | Matsushita Electric Ind Co Ltd | Interpolation apparatus for display |
| JPS58124895U (ja) * | 1982-02-18 | 1983-08-25 | 富士通株式会社 | アラ−ム信号保持回路 |
-
1982
- 1982-08-02 JP JP57135027A patent/JPH0664665B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5224045A (en) * | 1975-08-18 | 1977-02-23 | Asahi Hoso Kk | Digital pattern processor |
| JPS537136A (en) * | 1976-07-09 | 1978-01-23 | Hitachi Ltd | Display unit |
| JPS57120984A (en) * | 1981-01-20 | 1982-07-28 | Matsushita Electric Ind Co Ltd | Interpolation apparatus for display |
| JPS58124895U (ja) * | 1982-02-18 | 1983-08-25 | 富士通株式会社 | アラ−ム信号保持回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0424899A (ja) * | 1990-05-18 | 1992-01-28 | Nec Corp | アラーム監視回路 |
| US6984185B2 (en) | 2002-02-25 | 2006-01-10 | Akifumi Nakane | Device for gut stringing |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0664665B2 (ja) | 1994-08-22 |
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