JPH084263B2 - フレ−ム信号同期検出回路 - Google Patents
フレ−ム信号同期検出回路Info
- Publication number
- JPH084263B2 JPH084263B2 JP61245523A JP24552386A JPH084263B2 JP H084263 B2 JPH084263 B2 JP H084263B2 JP 61245523 A JP61245523 A JP 61245523A JP 24552386 A JP24552386 A JP 24552386A JP H084263 B2 JPH084263 B2 JP H084263B2
- Authority
- JP
- Japan
- Prior art keywords
- state
- synchronization
- output
- signal
- rom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、伝送されてくる直列デジタルデータフレー
ム同期信号を検出するフレーム信号同期検出回路に関す
るものである。
ム同期信号を検出するフレーム信号同期検出回路に関す
るものである。
第６図に示すような直列デジタルデータを受信する場
合、フレーム同期信号SYNCを検出する必要がある。第７
図は、ROMを使用する従来のフレーム信号同期検出回路
の構成図で、直列デジタルデータがシフトレジスタ１に
入力すると、クロックCLKφ０によりシフトされてＮビ
ット（第７図の例では16ビット）の並列データに変換さ
れ、ROM2のアドレス端子A0〜A15に与えられる。ROM2の
出力D0〜D3のうちD2,D3はラッチ回路を構成するＤフリ
ップフロップ3,4を介してROM2のアドレス端子A16,A17に
夫々帰還される。このＤフリップフロップ3,4はROM2の
チップセレクト端子CEへの入力信号とクロックCLKφ２
との論理積信号によって駆動され、該論理積信号をリセ
ット信号とし、かつクロックCLKφ０をカウントする401
6進のバイナリーカウンタ５の出力をクロックCLKφ０で
駆動されるＤフリップフロップ６にて遅延させ、このＤ
フリップフロップ６の出力信号とROM2の出力D1との論理
和信号を前記ROM2のチップセレクト信号としている。そ
して、ROM2の出力D0と、Ｄフリップフロップ６の出力
と、クロックCLKφ２の論理積を同期検出信号としてい
る。
合、フレーム同期信号SYNCを検出する必要がある。第７
図は、ROMを使用する従来のフレーム信号同期検出回路
の構成図で、直列デジタルデータがシフトレジスタ１に
入力すると、クロックCLKφ０によりシフトされてＮビ
ット（第７図の例では16ビット）の並列データに変換さ
れ、ROM2のアドレス端子A0〜A15に与えられる。ROM2の
出力D0〜D3のうちD2,D3はラッチ回路を構成するＤフリ
ップフロップ3,4を介してROM2のアドレス端子A16,A17に
夫々帰還される。このＤフリップフロップ3,4はROM2の
チップセレクト端子CEへの入力信号とクロックCLKφ２
との論理積信号によって駆動され、該論理積信号をリセ
ット信号とし、かつクロックCLKφ０をカウントする401
6進のバイナリーカウンタ５の出力をクロックCLKφ０で
駆動されるＤフリップフロップ６にて遅延させ、このＤ
フリップフロップ６の出力信号とROM2の出力D1との論理
和信号を前記ROM2のチップセレクト信号としている。そ
して、ROM2の出力D0と、Ｄフリップフロップ６の出力
と、クロックCLKφ２の論理積を同期検出信号としてい
る。
上述の様に、ROM2の出力D2,D3をROM2のアドレス入力A
16,A17に帰還するのは、次の理由による。ROM2は、シフ
トレジスタ１から与えられる信号と、予め決められてい
るフレーム同期信号とのパターンを比較し、何ビット異
なっているかのハミング距離に応じた出力信号D0〜D3を
出力する。つまり、ROM2は、上記ハミン距離に応じて同
期未検出状態S0、同期パターン検出状態S1、同期引き込
み状態S2、同期見逃し状態S3の４つの状態をとり、この
４つの状態に応じた出力信号D0〜D3を出力し、そのうち
状態出力D2,D3をアドレス入力A16,A17に帰還する。
16,A17に帰還するのは、次の理由による。ROM2は、シフ
トレジスタ１から与えられる信号と、予め決められてい
るフレーム同期信号とのパターンを比較し、何ビット異
なっているかのハミング距離に応じた出力信号D0〜D3を
出力する。つまり、ROM2は、上記ハミン距離に応じて同
期未検出状態S0、同期パターン検出状態S1、同期引き込
み状態S2、同期見逃し状態S3の４つの状態をとり、この
４つの状態に応じた出力信号D0〜D3を出力し、そのうち
状態出力D2,D3をアドレス入力A16,A17に帰還する。
第10図は上述した４つの状態の遷移図で、次の様なア
ルゴリズムに従っている。尚、ハミング距離が３のとき
遷移が起こる例について説明するが、この数はフレーム
信号同期検出回路の用途により定められるものである。
ルゴリズムに従っている。尚、ハミング距離が３のとき
遷移が起こる例について説明するが、この数はフレーム
信号同期検出回路の用途により定められるものである。
I.同期未検出状態S0から同期パターン検出状態S1への移
行は、受信したデータのパルス列中の任意の連続する16
bitと予め定められた同期信号パターンとが全部一致し
た場合に行なわれる。
行は、受信したデータのパルス列中の任意の連続する16
bitと予め定められた同期信号パターンとが全部一致し
た場合に行なわれる。
II.同期パターン検出状態において、次回の同期信号が
検出される位置（ビット数）をセットしておき、受信デ
ータ列の期待される同期信号位置で同期信号パターンと
の比較行い； ｉ ハミング距離が３以下の際は同期引き込み状態S2に
移行する。
検出される位置（ビット数）をセットしておき、受信デ
ータ列の期待される同期信号位置で同期信号パターンと
の比較行い； ｉ ハミング距離が３以下の際は同期引き込み状態S2に
移行する。
ii ハミング距離が３より大のときは同期未検出状態So
に戻り上記Ｉの動作を実行する。
に戻り上記Ｉの動作を実行する。
III.同期引き込み状態において、次回の期待される同期
信号位置で同期信号パターンのと比較を行い； ｉ ハミング距離が３以下の際は同期引き込み状態S2を
保持する。
信号位置で同期信号パターンのと比較を行い； ｉ ハミング距離が３以下の際は同期引き込み状態S2を
保持する。
ii ハミング距離が３より大のときは同期見逃し状態S3
に移行する。
に移行する。
IV.同期見逃し状態S3において、次回の期待される同期
信号位置で同期信号パターンのと比較を行い； ｉ ハミング距離が３以下の場合は同期引き込み状態S2
に戻る。
信号位置で同期信号パターンのと比較を行い； ｉ ハミング距離が３以下の場合は同期引き込み状態S2
に戻る。
ii ハミング距離が３より大のときは、同期未検出状態
S0に移行する。
S0に移行する。
上述した状態遷移に基づいてROM2に格納したデータを
第８図に示す。この図において、「×」印は不確定値を
表わす。また、第９図は第７図のフレーム信号同期検出
回路のタイミングチャートである。
第８図に示す。この図において、「×」印は不確定値を
表わす。また、第９図は第７図のフレーム信号同期検出
回路のタイミングチャートである。
尚、従来のフレーム信号同期検出回路に関するものと
して、特開昭59−167146号がある。
して、特開昭59−167146号がある。
上述した従来のフレーム信号同期検出回路は、４つの
状態に応じた出力を得るために、ROMの出力のうち２つ
の出力をROMの入力に帰還する構成をとっている。この
ことは、必要なROM容量が増加し、しかもROMの使用効率
が悪いことを意味する。つまり、たとえば16ビットのフ
レーム信号同期検出回路を従来のROMを用いる方式にて
構成すると、ROM出力の一部の２ビットをROMのアドレス
に帰還させるため、計18ビットのアドレスが必要とな
り、256KワードのROMが必要となる。
状態に応じた出力を得るために、ROMの出力のうち２つ
の出力をROMの入力に帰還する構成をとっている。この
ことは、必要なROM容量が増加し、しかもROMの使用効率
が悪いことを意味する。つまり、たとえば16ビットのフ
レーム信号同期検出回路を従来のROMを用いる方式にて
構成すると、ROM出力の一部の２ビットをROMのアドレス
に帰還させるため、計18ビットのアドレスが必要とな
り、256KワードのROMが必要となる。
本発明の目的は、ROM容量が小さくて済み且つROMの使
用効率が高いフレーム信号同期検出回路を提供すること
にある。
用効率が高いフレーム信号同期検出回路を提供すること
にある。
上記目的は、フレーム信号同期検出回路を、伝送路か
ら受信した直列デジタルデータ列を並列デジタルデータ
に変換するシフトレジスタと、該シフトレジスタの出力
の一部がアドレスとして入力されハミング距離に応じた
信号が出力される第1ROMと、該第1ROMの出力及び前記シ
フトレジスタの出力の残り並びに自己の出力を入力アド
レスとしハミング距離に応じた信号を出力する第2ROM
と、遷移状態を記憶する記憶回路と、該記憶回路の内容
を該記憶回路の内容及び前記第2ROMの出力信号で書き換
える状態遷移回路と、フレーム同期信号位置を予測して
前記第１及び第2ROMの出力をイネーブルするフレームカ
ウンタとで構成することにより、達成される。
ら受信した直列デジタルデータ列を並列デジタルデータ
に変換するシフトレジスタと、該シフトレジスタの出力
の一部がアドレスとして入力されハミング距離に応じた
信号が出力される第1ROMと、該第1ROMの出力及び前記シ
フトレジスタの出力の残り並びに自己の出力を入力アド
レスとしハミング距離に応じた信号を出力する第2ROM
と、遷移状態を記憶する記憶回路と、該記憶回路の内容
を該記憶回路の内容及び前記第2ROMの出力信号で書き換
える状態遷移回路と、フレーム同期信号位置を予測して
前記第１及び第2ROMの出力をイネーブルするフレームカ
ウンタとで構成することにより、達成される。
アドレスデータ数をＮ個として、１段目のROMに（Ｎ
−Ｍ）個（Ｎ＞Ｍ＞０）を入力し、この（Ｎ−Ｍ）個に
ついて予め決められている同期信号パターンとのハミン
グ距離に応じて出力信号群OAを出力させる。２段目のRO
Mに残りＭ個のデータを入力し、そのＭ個についてのハ
ミング距離に応じて出力信号群OB1〜３を出力させる。
ここで２段目のROMの未使用の入力端子に、１段目のROM
の出力OAと、２目の出力OBを入力し、これらをデコード
して、全入力データＮ個に対する出力信号群Ｄを出力す
る。この出力信号群ＤをROMの外部に設けた状態遷移回
路を通して状態の遷移に対応する信号に変換する。
−Ｍ）個（Ｎ＞Ｍ＞０）を入力し、この（Ｎ−Ｍ）個に
ついて予め決められている同期信号パターンとのハミン
グ距離に応じて出力信号群OAを出力させる。２段目のRO
Mに残りＭ個のデータを入力し、そのＭ個についてのハ
ミング距離に応じて出力信号群OB1〜３を出力させる。
ここで２段目のROMの未使用の入力端子に、１段目のROM
の出力OAと、２目の出力OBを入力し、これらをデコード
して、全入力データＮ個に対する出力信号群Ｄを出力す
る。この出力信号群ＤをROMの外部に設けた状態遷移回
路を通して状態の遷移に対応する信号に変換する。
以下、本発明の一実施例を第１図乃至第５図を参照し
て説明する。
て説明する。
第１図は本発明の一実施例に係るフレーム信号同期検
出回路の構成図である。第１図において、シフトレジス
タ11は、15ビット直列デジタルデータをクロックCLKφ
０によりシフトし、15ビット並列デジタルデータに変換
する。このシフトレジスタ11の出力は、ROM12,ROM13に
与えられるようになっている。ROM12には上記シフトレ
ジスタ11の出力信号のうちA0〜A12までが与えられ、ROM
12は、これとあらかじめ決められている同期信号パター
ンとを比較して、ハミング距離に応じた出力信号OA1〜O
A4を出力する。ROM12内のデータは、第２図に示すよう
になっている。ROM13には、シフトレジスタ11の出力のA
13〜A14が入力され、ROM12と同様にハミング距離に応じ
た出力信号OB1〜OB3が出力される。さらに、ROM13の未
使用入力端子にOA1〜OA4とOB1〜OB3が入力され、これら
の信号がデコードされて、全入力A0〜A14に対する出力
信号D0〜D2が出力される。ただし、OB1〜OB3をそのまま
ROM13の入力に帰還すると、自己ループとなり、誤りを
生じる可能性があるので、ラッチ回路14を介して帰還す
る。A13〜A14とOB1〜OB3のデータを第３図に、OA1〜OA
4,OB1〜OB3とD0〜D2のデータを第４図に示す。
出回路の構成図である。第１図において、シフトレジス
タ11は、15ビット直列デジタルデータをクロックCLKφ
０によりシフトし、15ビット並列デジタルデータに変換
する。このシフトレジスタ11の出力は、ROM12,ROM13に
与えられるようになっている。ROM12には上記シフトレ
ジスタ11の出力信号のうちA0〜A12までが与えられ、ROM
12は、これとあらかじめ決められている同期信号パター
ンとを比較して、ハミング距離に応じた出力信号OA1〜O
A4を出力する。ROM12内のデータは、第２図に示すよう
になっている。ROM13には、シフトレジスタ11の出力のA
13〜A14が入力され、ROM12と同様にハミング距離に応じ
た出力信号OB1〜OB3が出力される。さらに、ROM13の未
使用入力端子にOA1〜OA4とOB1〜OB3が入力され、これら
の信号がデコードされて、全入力A0〜A14に対する出力
信号D0〜D2が出力される。ただし、OB1〜OB3をそのまま
ROM13の入力に帰還すると、自己ループとなり、誤りを
生じる可能性があるので、ラッチ回路14を介して帰還す
る。A13〜A14とOB1〜OB3のデータを第３図に、OA1〜OA
4,OB1〜OB3とD0〜D2のデータを第４図に示す。
ROM1のD0〜D2の出力は、本実施例では論理回路群で構
成した状態遷移回路515に入力される。そして、状態遷
移回路15の出力は、本実施例ではＤフリップフロップ1
7,18,19,20で構成した記憶回路16に入力される。記憶回
路16の出力は状態遷移回路15に帰還されると共に、一部
の出力、即ちＤフリップフロップ18と20の出力は夫々Ｄ
フリップフロップ21,22に入力される。尚、記憶回路16
の各Ｄフリップフロップ17,18,19,20の出力は夫々前記
第10図で説明した状態S1,S2,S3,S0に対応する。
成した状態遷移回路515に入力される。そして、状態遷
移回路15の出力は、本実施例ではＤフリップフロップ1
7,18,19,20で構成した記憶回路16に入力される。記憶回
路16の出力は状態遷移回路15に帰還されると共に、一部
の出力、即ちＤフリップフロップ18と20の出力は夫々Ｄ
フリップフロップ21,22に入力される。尚、記憶回路16
の各Ｄフリップフロップ17,18,19,20の出力は夫々前記
第10図で説明した状態S1,S2,S3,S0に対応する。
ROM12及びROM13のチップセレクト端子CEに入力するチ
ップセレクト信号とクロックCLKφ２との論理積がアン
ド回路23によりとられ、アンド回路23出力は、記憶回路
16の各Ｄフリップフロップ17〜20にクロック入力として
与えられると共に、バイナリーカウンタで成るフレーム
カウンタ24に供給される。このフレームカウンタ24は次
フレーム同期信号予想位置を表わす信号を出力するもの
で、そのクロック入力としてはクロックCLKφ０が与え
られる。フレームカウンタ24の出力はＤフリップフロッ
プ25に入力され、Ｄフリップフロップ25と前記Ｄフリッ
プフロップ22の出力の論理和がオア回路26でとられ、前
記チップセレクト信号が生成される。Ｄフリップフロッ
プ21の入力と出力との論理和がオア回路27でとられ、Ｄ
フリップフロップ25の出力とオア回路27の出力とクロッ
クCLKφ２との論理積がアンド回路28でとられ、同期検
出信号が生成される。尚、Ｄフリップフロップ21,22,25
のクロック入力としてクロックCLKφ０が与えられてい
る。
ップセレクト信号とクロックCLKφ２との論理積がアン
ド回路23によりとられ、アンド回路23出力は、記憶回路
16の各Ｄフリップフロップ17〜20にクロック入力として
与えられると共に、バイナリーカウンタで成るフレーム
カウンタ24に供給される。このフレームカウンタ24は次
フレーム同期信号予想位置を表わす信号を出力するもの
で、そのクロック入力としてはクロックCLKφ０が与え
られる。フレームカウンタ24の出力はＤフリップフロッ
プ25に入力され、Ｄフリップフロップ25と前記Ｄフリッ
プフロップ22の出力の論理和がオア回路26でとられ、前
記チップセレクト信号が生成される。Ｄフリップフロッ
プ21の入力と出力との論理和がオア回路27でとられ、Ｄ
フリップフロップ25の出力とオア回路27の出力とクロッ
クCLKφ２との論理積がアンド回路28でとられ、同期検
出信号が生成される。尚、Ｄフリップフロップ21,22,25
のクロック入力としてクロックCLKφ０が与えられてい
る。
斯かる構成で成るフレーム信号同期検出回路の動作
を、第５図のタイミングチャートを参照して説明する。
を、第５図のタイミングチャートを参照して説明する。
今、同期未検出状態S0にあるとする。このとき、記憶
回路16のＤフリップフロップ17〜20のうちＤフリップフ
ロップ20の出力のみ「１」で他は「０」となっている。
また、ROM12,ROM13はイネーブルされてROM12,ROM13に入
力されたデータに応じてハミング距離に対応した値を出
力している。
回路16のＤフリップフロップ17〜20のうちＤフリップフ
ロップ20の出力のみ「１」で他は「０」となっている。
また、ROM12,ROM13はイネーブルされてROM12,ROM13に入
力されたデータに応じてハミング距離に対応した値を出
力している。
この同期未検出状態S0において、ハミング距離HM＝０
が検出された場合、ROM13の出力「D0,D1,D2」は「110」
となり、これが状態遷移回路15に与えられると、同期未
検出状態S0時の記憶回路16の出力が状態遷移回路15に帰
還されている為、Ｄフリップフロップ17の出力が「１」
（他のＤフリップフロップ18〜20の出力は「０」）とな
り、同期パターン検出状態S1に移行する。このときフレ
ームカウンタ24のリセットが解除され、ROM12,ROM13が
ディスエーブルされ、フレームカウンタ24が動作を始め
る。このフレームカウンタ24が、次に予想されるフレー
ム同期信号位置を与えたときに、ROM12,ROM13が再びイ
ネーブルされ、フレームカウンタ24はリセットされる。
が検出された場合、ROM13の出力「D0,D1,D2」は「110」
となり、これが状態遷移回路15に与えられると、同期未
検出状態S0時の記憶回路16の出力が状態遷移回路15に帰
還されている為、Ｄフリップフロップ17の出力が「１」
（他のＤフリップフロップ18〜20の出力は「０」）とな
り、同期パターン検出状態S1に移行する。このときフレ
ームカウンタ24のリセットが解除され、ROM12,ROM13が
ディスエーブルされ、フレームカウンタ24が動作を始め
る。このフレームカウンタ24が、次に予想されるフレー
ム同期信号位置を与えたときに、ROM12,ROM13が再びイ
ネーブルされ、フレームカウンタ24はリセットされる。
次に、ハミング距離HMが０〜３になると、ROM13の出
力「D0,D1,D2」は「010」あるいは「110」となり、Ｄフ
リップフロップ18の出力が「１」となる。この時、Ｄフ
リップフロップ25の出力（第５図のCARRY OUT）とオア
回路27の出力（第５図のS2＋S2D）とクロックCLKφ２の
出力が共に「１」となるため、同期検出信号がアンド回
路28から出力され、同期引き込み状態S2に移行する。
尚、同期パターン検出状態S1のときにハミング距離＞３
の信号がROM12,ROM13に入力すると、同期はずれとして
同期未検出状態S0に戻る。
力「D0,D1,D2」は「010」あるいは「110」となり、Ｄフ
リップフロップ18の出力が「１」となる。この時、Ｄフ
リップフロップ25の出力（第５図のCARRY OUT）とオア
回路27の出力（第５図のS2＋S2D）とクロックCLKφ２の
出力が共に「１」となるため、同期検出信号がアンド回
路28から出力され、同期引き込み状態S2に移行する。
尚、同期パターン検出状態S1のときにハミング距離＞３
の信号がROM12,ROM13に入力すると、同期はずれとして
同期未検出状態S0に戻る。
同期引き込み状態S2にあるときは、フレームカウンタ
24によって与えられるフレーム同期信号予想位置におけ
るハミング距離HMが３以下である限り、ROM13の出力D1
が「１」であるため、前述と同様にして、同期引き込み
状態に留まる。
24によって与えられるフレーム同期信号予想位置におけ
るハミング距離HMが３以下である限り、ROM13の出力D1
が「１」であるため、前述と同様にして、同期引き込み
状態に留まる。
ハミング距離HMが３より大きくなると、ROM13の出力
「D0,D1,D2」は「001」となり、同期はずれとして同期
パターン見逃し状態S3に移行する。同期パターン見逃し
状態S3にあるときに、ハミング距離がHM≦３になると再
び同期比き込み状態S2に戻るが、ハミング距離がHM＞３
になると同期未検出状態S0に移行する。以上のシーケン
スを伝送路の状況に応じて繰り返す。
「D0,D1,D2」は「001」となり、同期はずれとして同期
パターン見逃し状態S3に移行する。同期パターン見逃し
状態S3にあるときに、ハミング距離がHM≦３になると再
び同期比き込み状態S2に戻るが、ハミング距離がHM＞３
になると同期未検出状態S0に移行する。以上のシーケン
スを伝送路の状況に応じて繰り返す。
本発明によれば、フレーム同期信号のビット数のみの
ROMアドレスラインがあれば、フレーム信号同期検出回
路が構成可能であり、また、容量の小さいROMを使用で
きると共に、ROMの使用効率が向上する。
ROMアドレスラインがあれば、フレーム信号同期検出回
路が構成可能であり、また、容量の小さいROMを使用で
きると共に、ROMの使用効率が向上する。
第１図は本発明の一実施例によるフレーム信号同期検出
回路、第2,3,4図は第１図に示す２つのROMのメモリマッ
プ、第５図は第１図の回路のタイミングチャート、第６
図は直列デジタルデータのデータフレーム構成図、第７
図は従来のフレーム信号同期検出回路の構成図、第８図
は第７図に示すROMのメモリマップ、第９図は第７図の
回路のタイミングチャート、第10図は状態遷移図であ
る。 11……シフトレジスタ、12,13……ROM、14……ラッチ回
路、15……状態遷移回路、16……記憶回路、17,18,19,2
0,21,22,25……Ｄフリップフロップ、24……フレームカ
ウンタ。
回路、第2,3,4図は第１図に示す２つのROMのメモリマッ
プ、第５図は第１図の回路のタイミングチャート、第６
図は直列デジタルデータのデータフレーム構成図、第７
図は従来のフレーム信号同期検出回路の構成図、第８図
は第７図に示すROMのメモリマップ、第９図は第７図の
回路のタイミングチャート、第10図は状態遷移図であ
る。 11……シフトレジスタ、12,13……ROM、14……ラッチ回
路、15……状態遷移回路、16……記憶回路、17,18,19,2
0,21,22,25……Ｄフリップフロップ、24……フレームカ
ウンタ。
Claims (1)
- 【請求項１】伝送路から受信される、フレームフォーマ
ット形式の直列デジタルデータ列を並列デジタルデータ
として変換出力する所定ビット数シフト容量のシフトレ
ジスタと、該シフトレジスタからの変換出力のうち、一
部がアドレスとして入力され、かつハミング距離に応じ
た信号を出力する第1ROMと、該第1ROM出力および上記シ
フトレジスタからの、上記一部以外の変換出力、並びに
自己の出力を入力アドレスとしてハミング距離に応じた
信号を出力する第2ROMと、同期未検出状態、同期パター
ン検出状態、同期引き込み状態、同期見逃し状態の何れ
か１つを遷移状態として記憶する記憶回路と、上記第1,
第2ROMからの出力がイネーブル状態におかれる場合に、
上記記憶回路での遷移状態を、該記憶回路自体からの遷
移状態および上記第2ROMからの出力信号で所定に更新す
る状態遷移回路と、上記記憶回路での遷移状態が同期未
検出状態にある場合には、ビットクロック周期毎にカウ
ント状態が初期化される一方、同期パターン検出状態、
同期引き込み状態、同期見逃し状態の何れかの状態にあ
る場合は、フレーム構成ビット数分に亘ってビットクロ
ックを連続的にカウントすることでフレーム周期信号を
発生するフレームカウンタと、上記記憶回路での遷移状
態が同期未検出状態にある間、または上記フレームカウ
ンタからフレーム周期信号が発生される度に、上記第1,
第2ROMからの出力をイネーブル状態におく論理和回路
と、上記記憶回路での遷移状態が同期引き込み状態にあ
る場合に、フレームカウンタからフレーム周期信号が発
生される度に、フレーム同期検出信号を出力する論理積
回路と、を少なくとも具備してなるフレーム信号同期検
出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61245523A JPH084263B2 (ja) | 1986-10-17 | 1986-10-17 | フレ−ム信号同期検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61245523A JPH084263B2 (ja) | 1986-10-17 | 1986-10-17 | フレ−ム信号同期検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63100837A JPS63100837A (ja) | 1988-05-02 |
| JPH084263B2 true JPH084263B2 (ja) | 1996-01-17 |
Family
ID=17134950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61245523A Expired - Lifetime JPH084263B2 (ja) | 1986-10-17 | 1986-10-17 | フレ−ム信号同期検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084263B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2905500B2 (ja) * | 1988-07-27 | 1999-06-14 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5017512A (en) * | 1989-07-27 | 1991-05-21 | Mitsubishi Denki Kabushiki Kaisha | Wafer having a dicing area having a step region covered with a conductive layer and method of manufacturing the same |
| JPH07183345A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 半導体装置 |
| JPH0993239A (ja) * | 1995-09-22 | 1997-04-04 | Nec Corp | バーストフレーム同期回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59167146A (ja) * | 1982-11-04 | 1984-09-20 | Toshiba Corp | フレ−ム同期信号検出方式 |
-
1986
- 1986-10-17 JP JP61245523A patent/JPH084263B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63100837A (ja) | 1988-05-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |