JPH07172990A - 半導体基板及び半導体装置 - Google Patents
半導体基板及び半導体装置Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 96
- 239000013078 crystal Substances 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims description 135
- 238000005468 ion implantation Methods 0.000 claims description 83
- 238000000034 method Methods 0.000 claims description 16
- 230000005465 channeling Effects 0.000 abstract description 77
- 150000002500 ions Chemical class 0.000 abstract description 31
- 238000002513 implantation Methods 0.000 description 33
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 27
- 229910052710 silicon Inorganic materials 0.000 description 27
- 239000010703 silicon Substances 0.000 description 23
- 238000010438 heat treatment Methods 0.000 description 13
- 238000009826 distribution Methods 0.000 description 11
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 10
- 229910052796 boron Inorganic materials 0.000 description 10
- 239000012535 impurity Substances 0.000 description 10
- 230000035945 sensitivity Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 238000003384 imaging method Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- -1 phosphorous ions Chemical class 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/26—Bombardment with radiation
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Abstract
(57)【要約】
【目的】 本発明はシリコン製の半導体基板表面に垂直
にイオン注入をしても、面チャネリングが生じることの
ない半導体基板及びその半導体基板を用いた半導体装置
を提供することを目的とする。 【構成】 (100)面近傍では(100)タイプの結
晶面による面チャネリングがイオン注入の均一性を損な
うことから、(100)面に直交する二つの面のそれぞ
れと3.5度以上の角度をなす結晶面方位に垂直な面を
基板の一主面とする。すなわち、装置へのセッティング
精度及び注入角のばらつきを考慮して領域104内の方
位を表面に有する基板を用いる。また、(100)面か
ら10度以内に方位を限定することにより、プロセス条
件を変更することなく、基板に垂直にイオン注入するこ
とができる。
にイオン注入をしても、面チャネリングが生じることの
ない半導体基板及びその半導体基板を用いた半導体装置
を提供することを目的とする。 【構成】 (100)面近傍では(100)タイプの結
晶面による面チャネリングがイオン注入の均一性を損な
うことから、(100)面に直交する二つの面のそれぞ
れと3.5度以上の角度をなす結晶面方位に垂直な面を
基板の一主面とする。すなわち、装置へのセッティング
精度及び注入角のばらつきを考慮して領域104内の方
位を表面に有する基板を用いる。また、(100)面か
ら10度以内に方位を限定することにより、プロセス条
件を変更することなく、基板に垂直にイオン注入するこ
とができる。
Description
【0001】
【産業上の利用分野】本発明は半導体基板及び半導体装
置に係り、特にシリコン製の半導体基板と、その半導体
基板を用いて形成された半導体装置に関する。
置に係り、特にシリコン製の半導体基板と、その半導体
基板を用いて形成された半導体装置に関する。
【0002】イオン注入技術は現在の半導体装置を作製
する上で不可欠な技術である。とりわけ、シリコン製の
半導体装置の製造においては、不純物濃度とそのプロフ
ァイルや均一性の制御が極めて重要である。イオン注入
の制御性を妨げる要因の一つにチャネリングがある。チ
ャネリングは<100>方向など低次の結晶軸に沿った
軸チャネリングと、(100)面や(111)面など低
次の結晶面による面チャネリングとに便宜上分けること
ができる。
する上で不可欠な技術である。とりわけ、シリコン製の
半導体装置の製造においては、不純物濃度とそのプロフ
ァイルや均一性の制御が極めて重要である。イオン注入
の制御性を妨げる要因の一つにチャネリングがある。チ
ャネリングは<100>方向など低次の結晶軸に沿った
軸チャネリングと、(100)面や(111)面など低
次の結晶面による面チャネリングとに便宜上分けること
ができる。
【0003】(100)基板に対して垂直にイオン注入
を行う場合を例にとると、(100)面に直交する
を行う場合を例にとると、(100)面に直交する
【0004】
【外2】 面及び(011)面の面チャネリングが支配的であり、
それ以外にも(010)面や(001)面による面チャ
ネリングの影響もあり、それらが組み合わされて<10
0>方向の軸チャネリングとなっている。イオン注入技
術が適用されて素子が形成されるシリンコン製の半導体
基板では、このようなチャネリングを避けることが必要
とされる。
それ以外にも(010)面や(001)面による面チャ
ネリングの影響もあり、それらが組み合わされて<10
0>方向の軸チャネリングとなっている。イオン注入技
術が適用されて素子が形成されるシリンコン製の半導体
基板では、このようなチャネリングを避けることが必要
とされる。
【0005】
【従来の技術】チャネリングを避けるために用いられて
いる従来の技術の一つに、半導体基板に対するイオン注
入を基板に垂直な方向からでなく、傾けた方向から行う
方法がある。例えば、結晶面方位(100)面を主面と
する半導体基板を用いてイオン注入を行う場合には、チ
ャネリングを避けるためには、イオン注入方向を基板垂
直方向から7度程度傾ければ良いことは良く知られてお
り、注入領域の制御が厳しくない工程ではそのような方
法が用いられている。
いる従来の技術の一つに、半導体基板に対するイオン注
入を基板に垂直な方向からでなく、傾けた方向から行う
方法がある。例えば、結晶面方位(100)面を主面と
する半導体基板を用いてイオン注入を行う場合には、チ
ャネリングを避けるためには、イオン注入方向を基板垂
直方向から7度程度傾ければ良いことは良く知られてお
り、注入領域の制御が厳しくない工程ではそのような方
法が用いられている。
【0006】しかし、素子の微細化に伴ってイオン注入
領域の制御も厳密に行わなければならない工程が増加し
ている。そのような場合には、パターニングされたフォ
トレジストをマスクにして半導体基板にほぼ垂直方向か
らイオン注入を行う必要がある。そこで、従来より半導
体基板の主面を結晶面方位(100)面に対し3度乃至
7度だけ傾斜させた半導体基板が知られている(特開平
4−343479号公報)。
領域の制御も厳密に行わなければならない工程が増加し
ている。そのような場合には、パターニングされたフォ
トレジストをマスクにして半導体基板にほぼ垂直方向か
らイオン注入を行う必要がある。そこで、従来より半導
体基板の主面を結晶面方位(100)面に対し3度乃至
7度だけ傾斜させた半導体基板が知られている(特開平
4−343479号公報)。
【0007】これにより、この半導体基板を用いて素子
を形成するには、基板垂直方向からイオン注入すること
ができる。これ以外にも、(100)面近傍の表面方位
をもつ半導体基板として、面方位を<100>方向に4
度傾けた基板が市販されており、この場合にも基板垂直
方向からイオン注入することができる。
を形成するには、基板垂直方向からイオン注入すること
ができる。これ以外にも、(100)面近傍の表面方位
をもつ半導体基板として、面方位を<100>方向に4
度傾けた基板が市販されており、この場合にも基板垂直
方向からイオン注入することができる。
【0008】図10は(100)面近傍での結晶方位の
シリコン原子配列を示したものである。半導体基板での
方向は図10(A)に示すように、オリエンテーション
フラット(OF)方向を<011>方向としてある。図
10(B)は(100)面でのシリコン原子配列であ
り、同図(C)は<001>方向に7度傾けた面でのシ
リコン原子配列、同図(D)は
シリコン原子配列を示したものである。半導体基板での
方向は図10(A)に示すように、オリエンテーション
フラット(OF)方向を<011>方向としてある。図
10(B)は(100)面でのシリコン原子配列であ
り、同図(C)は<001>方向に7度傾けた面でのシ
リコン原子配列、同図(D)は
【0009】
【外3】 方向に7度傾けた面でのシリコン原子配列を示し、更に
同図(E)は外3に示した方向と30度をなす方向に7
度傾けた面でのシリコン原子配列を示す。
同図(E)は外3に示した方向と30度をなす方向に7
度傾けた面でのシリコン原子配列を示す。
【0010】傾ける方向が外3に示した方向の場合に
は、7度傾けても(011)面が見通せることが、また
傾ける方向が<001>の場合には、7度傾けても(0
10)面が見通せることが図10からわかる。従って、
(100)面から表面方位を傾けて面チャネリングを抑
制するには、傾ける方向と角度が限定されなければ面チ
ャネリングの影響が生ずる可能性がある。
は、7度傾けても(011)面が見通せることが、また
傾ける方向が<001>の場合には、7度傾けても(0
10)面が見通せることが図10からわかる。従って、
(100)面から表面方位を傾けて面チャネリングを抑
制するには、傾ける方向と角度が限定されなければ面チ
ャネリングの影響が生ずる可能性がある。
【0011】このようなことを考えると、前記した特開
平4−343479号公報に開示された従来方法が有効
であるためには、いくつかの条件がある。例えば、ウェ
ルを形成する場合のように、イオン注入の後で高温、か
つ、長時間の熱処理が行われる場合が挙げられる。(1
00)面からある程度傾いた面にイオン注入を行うこと
によって<100>方向の軸チャネリングが抑制され、
残っている注入不均一性も高温長時間の熱処理によって
緩和され、実用上問題のない程度の均一性が得られる。
平4−343479号公報に開示された従来方法が有効
であるためには、いくつかの条件がある。例えば、ウェ
ルを形成する場合のように、イオン注入の後で高温、か
つ、長時間の熱処理が行われる場合が挙げられる。(1
00)面からある程度傾いた面にイオン注入を行うこと
によって<100>方向の軸チャネリングが抑制され、
残っている注入不均一性も高温長時間の熱処理によって
緩和され、実用上問題のない程度の均一性が得られる。
【0012】また、チャネリングは基板表面に酸化膜の
ような非晶質膜が形成されていても抑制される。金属な
どの汚染を避けるために、イオン注入時には表面に10
0〜300Å程度の酸化膜が形成されていることが多
い。基板表面に酸化膜が形成された状態で100〜20
0keV程度の比較的低いエネルギーでイオン注入が行
われる従来のプロセスでは、前記公報記載の従来技術が
有効性を発揮することと思われる。
ような非晶質膜が形成されていても抑制される。金属な
どの汚染を避けるために、イオン注入時には表面に10
0〜300Å程度の酸化膜が形成されていることが多
い。基板表面に酸化膜が形成された状態で100〜20
0keV程度の比較的低いエネルギーでイオン注入が行
われる従来のプロセスでは、前記公報記載の従来技術が
有効性を発揮することと思われる。
【0013】また、<011>方向に4度傾けた半導体
基板を用い、半導体基板に垂直方向からイオン注入を行
う場合にも、前記公報記載の従来技術と同様の効果があ
り、イオン注入時の基板表面にシリコン酸化膜などの非
晶質層があることやイオン注入後に高温、かつ、長時間
の熱処理があることによって比較的均一な不純物導入層
の形成が可能になる。
基板を用い、半導体基板に垂直方向からイオン注入を行
う場合にも、前記公報記載の従来技術と同様の効果があ
り、イオン注入時の基板表面にシリコン酸化膜などの非
晶質層があることやイオン注入後に高温、かつ、長時間
の熱処理があることによって比較的均一な不純物導入層
の形成が可能になる。
【0014】
【発明が解決しようとする課題】ところで、近年になっ
て、シリコン基板内の不純物プロファイルをより制御
し、高性能の素子を形成する目的で、高エネルギーイオ
ン注入技術が使われるようになってきた。高エネルギー
イオン注入を行う場合、部分的にイオンが注入されるよ
うにするためのマスク材(例えばフォトレジスト)の厚
さは3〜4μmに及ぶことがあり、基板垂直方向から7
度傾けてイオン注入を行うと、マスク端から0.5μm
程度の範囲にはイオン注入されない領域が生ずる。注入
領域のマージンを大きくとれない場合には、この未注入
領域をなくすべく、基板に垂直な方向からイオン注入を
行う必要がある。
て、シリコン基板内の不純物プロファイルをより制御
し、高性能の素子を形成する目的で、高エネルギーイオ
ン注入技術が使われるようになってきた。高エネルギー
イオン注入を行う場合、部分的にイオンが注入されるよ
うにするためのマスク材(例えばフォトレジスト)の厚
さは3〜4μmに及ぶことがあり、基板垂直方向から7
度傾けてイオン注入を行うと、マスク端から0.5μm
程度の範囲にはイオン注入されない領域が生ずる。注入
領域のマージンを大きくとれない場合には、この未注入
領域をなくすべく、基板に垂直な方向からイオン注入を
行う必要がある。
【0015】しかしながら、そのような場合に前記公報
記載の従来技術を適用しようとすると、以下の問題点が
顕在化する。すなわち、高エネルギーイオン注入技術を
利用する場合、基板内部深くに不純物プロファイルのピ
ークをもたせ、熱処理温度を従来より下げ、イオン注入
時の不純物プロファイルを壊さずに素子を作製する傾向
がある。その結果、イオン注入時の不均一性が素子特性
の不均一性に直結する傾向が強くなる。注入エネルギー
は300keV〜3MeV程度が使われるが、注入エネ
ルギーの増加に見合うほど厚い酸化膜を基板表面に形成
し、その非晶質層によってチャネリングを抑制するとい
う方法は現実的ではない。
記載の従来技術を適用しようとすると、以下の問題点が
顕在化する。すなわち、高エネルギーイオン注入技術を
利用する場合、基板内部深くに不純物プロファイルのピ
ークをもたせ、熱処理温度を従来より下げ、イオン注入
時の不純物プロファイルを壊さずに素子を作製する傾向
がある。その結果、イオン注入時の不均一性が素子特性
の不均一性に直結する傾向が強くなる。注入エネルギー
は300keV〜3MeV程度が使われるが、注入エネ
ルギーの増加に見合うほど厚い酸化膜を基板表面に形成
し、その非晶質層によってチャネリングを抑制するとい
う方法は現実的ではない。
【0016】従って、高エネルギーイオン注入技術を使
う場合には、イオン注入装置、ウェハ径、注入イオン
種、注入エネルギー、熱処理条件などの注入条件によっ
て不均一性の程度が異なり、注入条件に応じてチャネリ
ングを抑制する必要性がある。
う場合には、イオン注入装置、ウェハ径、注入イオン
種、注入エネルギー、熱処理条件などの注入条件によっ
て不均一性の程度が異なり、注入条件に応じてチャネリ
ングを抑制する必要性がある。
【0017】注入イオン種と注入エネルギーの影響につ
いて説明すると、チャネリングの起こる角度範囲は注入
イオン種の質量が大きいほど大きく、また注入エネルギ
ーが小さいほど大きい。現実的な条件の範囲で比較的チ
ャネリングの影響を受け易い300keV〜400ke
Vの注入エネルギーでリンを注入する場合を例にとる
と、前記公報に示されている基板条件のうち、かなりの
範囲でチャネリングの影響を受ける。イオン注入装置に
もよるが、ビーム拡がりなどが比較的抑えられた装置で
あっても、8インチ基板上へのイオンの入射角度は±
1.0度程度を考えておく必要がある。
いて説明すると、チャネリングの起こる角度範囲は注入
イオン種の質量が大きいほど大きく、また注入エネルギ
ーが小さいほど大きい。現実的な条件の範囲で比較的チ
ャネリングの影響を受け易い300keV〜400ke
Vの注入エネルギーでリンを注入する場合を例にとる
と、前記公報に示されている基板条件のうち、かなりの
範囲でチャネリングの影響を受ける。イオン注入装置に
もよるが、ビーム拡がりなどが比較的抑えられた装置で
あっても、8インチ基板上へのイオンの入射角度は±
1.0度程度を考えておく必要がある。
【0018】例えば、400keVの注入エネルギーで
リンを注入する場合、前記外2に示した面や(011)
面によるチャネリングを抑制するためには、その面と少
なくとも0.9度以上の角度をなす方向からイオンが注
入されないとチャネリングの影響を受け、基板面内での
注入深さは不均一になる。
リンを注入する場合、前記外2に示した面や(011)
面によるチャネリングを抑制するためには、その面と少
なくとも0.9度以上の角度をなす方向からイオンが注
入されないとチャネリングの影響を受け、基板面内での
注入深さは不均一になる。
【0019】従って、イオン注入方向と外2に示した面
や(011)面とのなす角度としては、3.5度(=
1.6+1.0+0.9)程度以上が必要になる。将来
的には、イオン注入装置の改良によってこの角度が小さ
くなる可能性はあるが、12〜14インチといった大口
径基板の検討も開始されていることなどを考えると、
3.5度程度という角度は将来的にも大きくは変わらな
い。
や(011)面とのなす角度としては、3.5度(=
1.6+1.0+0.9)程度以上が必要になる。将来
的には、イオン注入装置の改良によってこの角度が小さ
くなる可能性はあるが、12〜14インチといった大口
径基板の検討も開始されていることなどを考えると、
3.5度程度という角度は将来的にも大きくは変わらな
い。
【0020】図10(A)に示した結晶方位に則して説
明すると、前記の外3に示した方向±30程度の範囲に
3〜7度傾けた半導体基板を用いた場合には、チャネリ
ングの抑制はできず、基板内での注入深さの不均一性が
顕著になる。不純物濃度がピークを示す深さを例にとる
と、チャネリングの起きていない場所に比べ、少なくと
も20%程度深いところに濃度ピークのある部分が8イ
ンチ基板内に生じた。(100)面から<001>方向
に4度傾けた半導体基板に対して同様の注入条件でイオ
ン注入を行った場合、濃度ピークの深さはチャネリング
のない部分に比べやはり20%程度深くなつている領域
が生じた。
明すると、前記の外3に示した方向±30程度の範囲に
3〜7度傾けた半導体基板を用いた場合には、チャネリ
ングの抑制はできず、基板内での注入深さの不均一性が
顕著になる。不純物濃度がピークを示す深さを例にとる
と、チャネリングの起きていない場所に比べ、少なくと
も20%程度深いところに濃度ピークのある部分が8イ
ンチ基板内に生じた。(100)面から<001>方向
に4度傾けた半導体基板に対して同様の注入条件でイオ
ン注入を行った場合、濃度ピークの深さはチャネリング
のない部分に比べやはり20%程度深くなつている領域
が生じた。
【0021】一方、<001>方向に4度傾けた半導体
基板を用いた場合は、注入方向が完全に制御できていれ
ば、イオン注入時に1度〜2度だけ適正な方向に傾ける
ことによって、マスクの影になって注入されない領域が
なく、チャネリングも無いイオン注入が可能になるよう
に見える。しかしながら、市販されている半導体基板の
オフ方向は完全には制御されているわけではなく、例え
ば<001>方向にオフした基板と<010>方向にオ
フした基板とが混在しているのが実情である。
基板を用いた場合は、注入方向が完全に制御できていれ
ば、イオン注入時に1度〜2度だけ適正な方向に傾ける
ことによって、マスクの影になって注入されない領域が
なく、チャネリングも無いイオン注入が可能になるよう
に見える。しかしながら、市販されている半導体基板の
オフ方向は完全には制御されているわけではなく、例え
ば<001>方向にオフした基板と<010>方向にオ
フした基板とが混在しているのが実情である。
【0022】図11は前記公報記載の従来の半導体基板
の一例の表面方位範囲を説明するための平面図を示す。
この図は(100)面近傍の結晶方位分布を示したもの
で、中心点は(100)面に垂直な<100>方向に対
応し、半径方向には傾ける角度をとってある。実線で示
す円1101は<100>方向と角度3度をなす方位を
示し、点線で示す円1102は<100>方向と角度7
度をなす方位を示す。
の一例の表面方位範囲を説明するための平面図を示す。
この図は(100)面近傍の結晶方位分布を示したもの
で、中心点は(100)面に垂直な<100>方向に対
応し、半径方向には傾ける角度をとってある。実線で示
す円1101は<100>方向と角度3度をなす方位を
示し、点線で示す円1102は<100>方向と角度7
度をなす方位を示す。
【0023】シリコン製の半導体基板の表面方位が図1
1の領域102にあるときには、リンを300keVで
基板に対して垂直にイオン注入すると、完全にチャネリ
ングが生ずる。領域102に隣接する領域103は、い
くらかチャネリングが生じる方位範囲を示す。この領域
103は(010)面及び(001)面とのなす角度が
3.5度以内の結晶方位の領域である。すなわち、シリ
コン製の半導体基板の表面方位が領域103の範囲内に
あるとき、領域102の場合ほどではないが、チャネリ
ングが起こらない場合に比べれば注入イオンは基板深く
まで達する部分があり、基板面内の注入深さは不均一に
なる。
1の領域102にあるときには、リンを300keVで
基板に対して垂直にイオン注入すると、完全にチャネリ
ングが生ずる。領域102に隣接する領域103は、い
くらかチャネリングが生じる方位範囲を示す。この領域
103は(010)面及び(001)面とのなす角度が
3.5度以内の結晶方位の領域である。すなわち、シリ
コン製の半導体基板の表面方位が領域103の範囲内に
あるとき、領域102の場合ほどではないが、チャネリ
ングが起こらない場合に比べれば注入イオンは基板深く
まで達する部分があり、基板面内の注入深さは不均一に
なる。
【0024】この従来技術では、領域1103の範囲に
ある結晶方位を表面にもつ半導体基板だけが、垂直にイ
オン注入してもチャネリングが避けられるだけであり、
実用的な観点に立つと、高エネルギーイオン注入を利用
する場合にチャネリングの問題が生ずる領域が多い。
ある結晶方位を表面にもつ半導体基板だけが、垂直にイ
オン注入してもチャネリングが避けられるだけであり、
実用的な観点に立つと、高エネルギーイオン注入を利用
する場合にチャネリングの問題が生ずる領域が多い。
【0025】以上より、従来知られている半導体基板に
関しては、高エネルギーイオン注入時にマスク端の未注
入領域を無くすことを目的として、半導体基板に垂直あ
るいは垂直に近い方向からイオン注入を行うと、チャネ
リングの影響を避けることができず、イオン注入に不均
一性が生じる。従来、そのように不純物が不均一に注入
された半導体基板を用いて半導体装置を作製していいた
ため、特性が不均一になり、歩留りの低下を招いてい
る。
関しては、高エネルギーイオン注入時にマスク端の未注
入領域を無くすことを目的として、半導体基板に垂直あ
るいは垂直に近い方向からイオン注入を行うと、チャネ
リングの影響を避けることができず、イオン注入に不均
一性が生じる。従来、そのように不純物が不均一に注入
された半導体基板を用いて半導体装置を作製していいた
ため、特性が不均一になり、歩留りの低下を招いてい
る。
【0026】本発明は以上の点に鑑みなされたもので、
表面に垂直にイオン注入をしても面チャネリングが生じ
ることのない半導体基板及びその半導体基板を用いた半
導体装置を提供することを目的とする。
表面に垂直にイオン注入をしても面チャネリングが生じ
ることのない半導体基板及びその半導体基板を用いた半
導体装置を提供することを目的とする。
【0027】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体基板は、結晶面方位(100)面に
垂直な<100>方向とのなす角度が10度以下の範囲
にあり、かつ、(100)面に直交する
め、本発明の半導体基板は、結晶面方位(100)面に
垂直な<100>方向とのなす角度が10度以下の範囲
にあり、かつ、(100)面に直交する
【0028】
【外4】 面及び(011)面の二つの面のそれぞれとのなす角度
が3.5度以上の範囲にある結晶面方位に垂直な面を一
主面に持つようにしたものである。
が3.5度以上の範囲にある結晶面方位に垂直な面を一
主面に持つようにしたものである。
【0029】また、本発明の半導体装置は、上記の本発
明の半導体基板上に、基板表面に対して垂直にイオン注
入するイオン注入技術を適用して素子を形成したもので
ある。
明の半導体基板上に、基板表面に対して垂直にイオン注
入するイオン注入技術を適用して素子を形成したもので
ある。
【0030】
【作用】結晶面方位(100)面近傍の表面方位を有す
る半導体基板に高エネルギーイオン注入を行う場合に
は、(100)面と直交する上記の二つの面による面チ
ャネリングを抑制することにより、イオン注入の均一性
を確保することができる。結晶面方位(010)面など
の面チャネリングも懸念されるが、チャネリングの影響
は殆ど検出されず、実用上は問題にならない。
る半導体基板に高エネルギーイオン注入を行う場合に
は、(100)面と直交する上記の二つの面による面チ
ャネリングを抑制することにより、イオン注入の均一性
を確保することができる。結晶面方位(010)面など
の面チャネリングも懸念されるが、チャネリングの影響
は殆ど検出されず、実用上は問題にならない。
【0031】リンやボロンをシリコン結晶に300ke
V以上の高エネルギーでイオン注入する場合、(10
0)面とイオン注入方向とのなす角度が3.5度程度以
上あれば、(110)タイプの格子面による面チャネリ
ングはほぼ起こらなくすることができる。ここで、(1
10)面とイオン注入方向とのなす角度は、厳密にいえ
ばイオン注入方向のベクトルの(110)面への射影と
イオン注入方向とのなす角度である。
V以上の高エネルギーでイオン注入する場合、(10
0)面とイオン注入方向とのなす角度が3.5度程度以
上あれば、(110)タイプの格子面による面チャネリ
ングはほぼ起こらなくすることができる。ここで、(1
10)面とイオン注入方向とのなす角度は、厳密にいえ
ばイオン注入方向のベクトルの(110)面への射影と
イオン注入方向とのなす角度である。
【0032】(100)面近傍の表面方位を有する半導
体基板では、(100)面と直交する前記した二つの面
による面チャネリングを抑制することができる結晶方位
を一主面とする基板を用いることにより均一なイオン注
入層を得ることができる。前記した(100)面と直交
する二つの面のそれぞれと3.5度以上の角度をなすと
いう条件は、例えば<001>方向へ傾ける場合でいえ
ば約5度以上(3.5×√2)という条件にあたる。
体基板では、(100)面と直交する前記した二つの面
による面チャネリングを抑制することができる結晶方位
を一主面とする基板を用いることにより均一なイオン注
入層を得ることができる。前記した(100)面と直交
する二つの面のそれぞれと3.5度以上の角度をなすと
いう条件は、例えば<001>方向へ傾ける場合でいえ
ば約5度以上(3.5×√2)という条件にあたる。
【0033】なお、現在のシリコン結晶の表面方位はほ
ぼ±0.5度の範囲で制御されているのが実状であり、
イオン注入に先立って表面方位の確認を行うわけにはい
かないので、±0.5度を見込んでおくべきである。現
実の結晶方位としては、前記外1、外2及び外4に示し
た面及び(011)面の二つの面と3.5度以上でよい
が、その条件を満たす結晶を得ようとすると、これら二
つの面と4.0度以上の範囲で結晶方位の指定をすべき
ことになる。この条件は、例えば<001>方向へ傾け
る場合でいえば約5.7度以上の条件にあたる。
ぼ±0.5度の範囲で制御されているのが実状であり、
イオン注入に先立って表面方位の確認を行うわけにはい
かないので、±0.5度を見込んでおくべきである。現
実の結晶方位としては、前記外1、外2及び外4に示し
た面及び(011)面の二つの面と3.5度以上でよい
が、その条件を満たす結晶を得ようとすると、これら二
つの面と4.0度以上の範囲で結晶方位の指定をすべき
ことになる。この条件は、例えば<001>方向へ傾け
る場合でいえば約5.7度以上の条件にあたる。
【0034】本発明では結晶表面の方位を(100)面
に垂直な<100>方向とのなす角度が10度以下とし
ているが、これは次の理由による。現在のシリコン半導
体素子の作製は(100)面近傍の面方位を有する基板
を中心に行われており、結晶表面の方位がそれから大幅
にはずれると、プロセス条件が違ってきてデメリットの
方が大きくなるからである。
に垂直な<100>方向とのなす角度が10度以下とし
ているが、これは次の理由による。現在のシリコン半導
体素子の作製は(100)面近傍の面方位を有する基板
を中心に行われており、結晶表面の方位がそれから大幅
にはずれると、プロセス条件が違ってきてデメリットの
方が大きくなるからである。
【0035】例えば、移動度の異方性、熱酸化膜の厚
さ、形状加工時(特にウェットエッチング)の形状変
形、それに今後使われる頻度が高まると予想される選択
的な成膜(例えば選択的なエピタキシャル成長)等の際
に基板方位が大きく違うと影響が大きくなり、高エネル
ギーイオン注入が均一的に行われるメリットがあっても
デメリットの方が大きい。その意味で、他の低指数面の
影響を受けない角度範囲が約10度以下である。
さ、形状加工時(特にウェットエッチング)の形状変
形、それに今後使われる頻度が高まると予想される選択
的な成膜(例えば選択的なエピタキシャル成長)等の際
に基板方位が大きく違うと影響が大きくなり、高エネル
ギーイオン注入が均一的に行われるメリットがあっても
デメリットの方が大きい。その意味で、他の低指数面の
影響を受けない角度範囲が約10度以下である。
【0036】シリコン基板の表面方位を請求項1に記載
した範囲に限定することで、従来のプロセス条件を変え
る必要がなく、基板表面に垂直に高エネルギーイオン注
入を行っても注入均一性を保つことができる。その結
果、本発明の半導体基板上に高エネルギーイオン注入を
用いて作成した素子の特性を均一に保つことができる。
した範囲に限定することで、従来のプロセス条件を変え
る必要がなく、基板表面に垂直に高エネルギーイオン注
入を行っても注入均一性を保つことができる。その結
果、本発明の半導体基板上に高エネルギーイオン注入を
用いて作成した素子の特性を均一に保つことができる。
【0037】
【実施例】次に、本発明の実施例について説明する。図
1は本発明になる半導体基板の一実施例の表面方位範囲
を説明するための平面図を示す。この図は(100)面
近傍の結晶方位分布を示したもので、中心点は(10
0)面に垂直な<100>方向に対応し、半径方向には
傾ける角度をとってある。点線で示す円101は(10
0)面から<100>方向に角度10度をなす方位を示
す。(100)面を主面とする半導体基板の方位との対
応は、図1の右下に示してある。
1は本発明になる半導体基板の一実施例の表面方位範囲
を説明するための平面図を示す。この図は(100)面
近傍の結晶方位分布を示したもので、中心点は(10
0)面に垂直な<100>方向に対応し、半径方向には
傾ける角度をとってある。点線で示す円101は(10
0)面から<100>方向に角度10度をなす方位を示
す。(100)面を主面とする半導体基板の方位との対
応は、図1の右下に示してある。
【0038】シリコン製の半導体基板の表面方位が図1
の領域102にあるときには、リンを300keVで基
板に対して垂直にイオン注入すると、完全にチャネリン
グが生ずる。注入イオン種及び注入エネルギーに依存す
るが、イオン種がボロンの場合や、より高エネルギーで
の注入の場合には、領域102は狭まる傾向にある。従
って、領域102にある方位の基板でさえなければ、他
のイオン注入条件でも完全なチャネリングは生じない。
の領域102にあるときには、リンを300keVで基
板に対して垂直にイオン注入すると、完全にチャネリン
グが生ずる。注入イオン種及び注入エネルギーに依存す
るが、イオン種がボロンの場合や、より高エネルギーで
の注入の場合には、領域102は狭まる傾向にある。従
って、領域102にある方位の基板でさえなければ、他
のイオン注入条件でも完全なチャネリングは生じない。
【0039】領域102に隣接する領域103は、いく
らかチャネリングが生じる方位範囲を示す。この領域1
03は(010)面及び(001)面とのなす角度が
3.5度以内の結晶方位の領域である。すなわち、シリ
コン製の半導体基板の表面方位が領域103の範囲内に
あるとき、領域102の場合ほどではないが、チャネリ
ングが起こらない場合に比べれば注入イオンは基板深く
まで達する部分があり、基板面内の注入深さは不均一に
なる。例えば、前記の外3に示した方向±10度程度の
方向に表面の方位を傾けた半導体基板の場合、オフ角度
(傾いている角度)がいくら大きくてもチャネリングが
生ずる。
らかチャネリングが生じる方位範囲を示す。この領域1
03は(010)面及び(001)面とのなす角度が
3.5度以内の結晶方位の領域である。すなわち、シリ
コン製の半導体基板の表面方位が領域103の範囲内に
あるとき、領域102の場合ほどではないが、チャネリ
ングが起こらない場合に比べれば注入イオンは基板深く
まで達する部分があり、基板面内の注入深さは不均一に
なる。例えば、前記の外3に示した方向±10度程度の
方向に表面の方位を傾けた半導体基板の場合、オフ角度
(傾いている角度)がいくら大きくてもチャネリングが
生ずる。
【0040】図1の範囲においては、領域102と領域
103以外の表面方位を有するシリコン製の半導体基板
に対し、垂直に高エネルギーイオン注入が行われるとき
は、チャネリングは生じない。しかし、イオン注入装置
への基板のセッティング精度(±1.0度)とイオンの
入射角のウェハ面内依存性(8インチ基板上で±1.6
度)があっても、なおかつチャネリングが生じないよう
に表面方位を限定することが実用的には必要である。そ
こまで考慮すると、図1に示す領域104に表面方位を
限定することによって、基板に垂直に高エネルギーイオ
ン注入を行ってもチャネリングが生ぜず、注入層の均一
性が口径8インチの半導体基板に対して保たれる。
103以外の表面方位を有するシリコン製の半導体基板
に対し、垂直に高エネルギーイオン注入が行われるとき
は、チャネリングは生じない。しかし、イオン注入装置
への基板のセッティング精度(±1.0度)とイオンの
入射角のウェハ面内依存性(8インチ基板上で±1.6
度)があっても、なおかつチャネリングが生じないよう
に表面方位を限定することが実用的には必要である。そ
こまで考慮すると、図1に示す領域104に表面方位を
限定することによって、基板に垂直に高エネルギーイオ
ン注入を行ってもチャネリングが生ぜず、注入層の均一
性が口径8インチの半導体基板に対して保たれる。
【0041】また、領域103と領域104の中間にあ
る領域105が2.6度(=1.6+1.0)に対応し
ている。本実施例で限定される表面方位に対応したオフ
角度を、図1に示した6方向に対して示すと、以下のよ
うになる。
る領域105が2.6度(=1.6+1.0)に対応し
ている。本実施例で限定される表面方位に対応したオフ
角度を、図1に示した6方向に対して示すと、以下のよ
うになる。
【0042】 <010>方向のオフ角度は、 5.0〜10.0度 <0110>方向のオフ角度は、5.6〜10.0度 <015>方向のオフ角度は、 6.3〜10.0度 <014>方向のオフ角度は、 6.9〜10.0度 <013>方向のオフ角度は、 7.9〜10.0度 <025>方向のオフ角度は、 9.0〜10.0度 このオフ角度範囲は図1に矢印を付して示した6方向に
おける図1の領域104の範囲を示している。なお、
(100)面の表面近傍の対称性を考慮すると、<01
0>方向は<001>方向、
おける図1の領域104の範囲を示している。なお、
(100)面の表面近傍の対称性を考慮すると、<01
0>方向は<001>方向、
【0043】
【外5】 とそれぞれ等価である。
【0044】従って、それらを併せ、図1の領域104
の範囲内の方位を表面方位として有するシリコン性の半
導体基板を用いることにより、基板に垂直に高エネルギ
ーイオン注入を行ってもチャネリングは生じない。この
領域104は結晶面方位(100)面に垂直な<100
>方向とのなす角度が10度以下の範囲にあり、かつ、
前記(100)面に直交する外1、外2及び外4に示し
た面及び(011)面の二つの面のそれぞれとのなす角
度が3.5度以上の範囲にある結晶面方位範囲を示して
いる。
の範囲内の方位を表面方位として有するシリコン性の半
導体基板を用いることにより、基板に垂直に高エネルギ
ーイオン注入を行ってもチャネリングは生じない。この
領域104は結晶面方位(100)面に垂直な<100
>方向とのなす角度が10度以下の範囲にあり、かつ、
前記(100)面に直交する外1、外2及び外4に示し
た面及び(011)面の二つの面のそれぞれとのなす角
度が3.5度以上の範囲にある結晶面方位範囲を示して
いる。
【0045】以上の条件は、性能(ビーム拡がりなど)
がかなり良いイオン注入装置を前提した値であり、ビー
ムがこれよりも拡がっているイオン注入装置を使用する
場合には、本実施例のうちでより高角度側に傾けた基板
を用いる必要がある。ビーム拡がりとして±2.4度あ
るイオン注入装置を使う場合には、(110)タイプの
面とのなす角度は4.3度以上必要になり、例えば<0
10>方向のオフ角度としては6度程度が必要になる。
なお、図11に示した従来の基板方位の範囲と比較する
とよくわかるように、チャネリングの問題が生じない領
域が大幅に増加している。
がかなり良いイオン注入装置を前提した値であり、ビー
ムがこれよりも拡がっているイオン注入装置を使用する
場合には、本実施例のうちでより高角度側に傾けた基板
を用いる必要がある。ビーム拡がりとして±2.4度あ
るイオン注入装置を使う場合には、(110)タイプの
面とのなす角度は4.3度以上必要になり、例えば<0
10>方向のオフ角度としては6度程度が必要になる。
なお、図11に示した従来の基板方位の範囲と比較する
とよくわかるように、チャネリングの問題が生じない領
域が大幅に増加している。
【0046】図2(A)は(100)面を<001>方
向に〜5.4度傾いた本発明の第1実施例の基板に対し
て、リンイオンを300keVで4×1013cm-2だけ
注入した後、950℃で30分の熱処理によって注入イ
オンの活性化を行った8インチ基板での層抵抗分布を示
す。同図(B)は<001>方向に〜3.9度傾いた従
来の基板に対して同じイオン注入と熱処理を行った結果
を示す。基板のオフ角度は<001>方向にオフされて
いるとみなし、X線を用いて層抵抗測定後に測定した値
である。各線は層抵抗が1%変化する毎に引かれてい
る。
向に〜5.4度傾いた本発明の第1実施例の基板に対し
て、リンイオンを300keVで4×1013cm-2だけ
注入した後、950℃で30分の熱処理によって注入イ
オンの活性化を行った8インチ基板での層抵抗分布を示
す。同図(B)は<001>方向に〜3.9度傾いた従
来の基板に対して同じイオン注入と熱処理を行った結果
を示す。基板のオフ角度は<001>方向にオフされて
いるとみなし、X線を用いて層抵抗測定後に測定した値
である。各線は層抵抗が1%変化する毎に引かれてい
る。
【0047】図2(A)に示すオフ角度〜5.4度の基
板の層抵抗分布の場合、層抵抗のばらつき(標準偏差)
は0.6%であるのに対し、図2(B)に示すオフ角度
〜3.9度の場合、層抵抗のばらつき(標準偏差)は
1.0%である。用いたイオン注入装置の注入不均一性
に関する保証値は〜0.5%であるため、図2(A)の
場合にはチャネリングの影響がほとんどないといえる。
これに対し、図2(B)の場合には、チャネリングの影
響を明らかに受けている。
板の層抵抗分布の場合、層抵抗のばらつき(標準偏差)
は0.6%であるのに対し、図2(B)に示すオフ角度
〜3.9度の場合、層抵抗のばらつき(標準偏差)は
1.0%である。用いたイオン注入装置の注入不均一性
に関する保証値は〜0.5%であるため、図2(A)の
場合にはチャネリングの影響がほとんどないといえる。
これに対し、図2(B)の場合には、チャネリングの影
響を明らかに受けている。
【0048】図3は図2(B)に示した基板でチャネリ
ングの影響がない部分の深さ方向キャリアプロファイル
301と、チャネリングの影響の大きい部分での深さ方
向キャリアプロファイル302を対比して示す。イオン
注入量が前記したように4×1013cm-2と低く、95
0℃の熱処理で活性化を行っているので、キャリアプロ
ファイルはほぼ不純物プロファイルと考えられる。層抵
抗としては、412Ω/□と396Ω/□程度の違いで
あるが、深さ方向のプロファイルではかなり異なること
が図3からわかる。
ングの影響がない部分の深さ方向キャリアプロファイル
301と、チャネリングの影響の大きい部分での深さ方
向キャリアプロファイル302を対比して示す。イオン
注入量が前記したように4×1013cm-2と低く、95
0℃の熱処理で活性化を行っているので、キャリアプロ
ファイルはほぼ不純物プロファイルと考えられる。層抵
抗としては、412Ω/□と396Ω/□程度の違いで
あるが、深さ方向のプロファイルではかなり異なること
が図3からわかる。
【0049】層抵抗の違いは、キャリア濃度が1017c
m-3台では移動度がキャリア濃度に比例しない(キャリ
ア濃度が2倍になっても層抵抗は半分まで下がらない)
ことに起因して生ずるため、層抵抗値はキャリアプロフ
ァイルの相違に比較的鈍感な値である。従って、層抵抗
の相違から受ける印象以上に素子特性に与える影響が大
きい。
m-3台では移動度がキャリア濃度に比例しない(キャリ
ア濃度が2倍になっても層抵抗は半分まで下がらない)
ことに起因して生ずるため、層抵抗値はキャリアプロフ
ァイルの相違に比較的鈍感な値である。従って、層抵抗
の相違から受ける印象以上に素子特性に与える影響が大
きい。
【0050】図4(A)は(100)面を<015>方
向に7度オフした本発明の第2実施例の基板に対して、
リンイオンを400keVで4×1013cm-2だけ注入
した後、950℃で30分の熱処理によって注入イオン
の活性化を行った8インチ基板での層抵抗分布を示す。
同図(B)は(100)面からほぼ<011>方向に7
度オフした従来の基板に対して同じイオン注入と熱処理
を行った結果を示す。
向に7度オフした本発明の第2実施例の基板に対して、
リンイオンを400keVで4×1013cm-2だけ注入
した後、950℃で30分の熱処理によって注入イオン
の活性化を行った8インチ基板での層抵抗分布を示す。
同図(B)は(100)面からほぼ<011>方向に7
度オフした従来の基板に対して同じイオン注入と熱処理
を行った結果を示す。
【0051】同図(A)、(B)に示すように、表面方
位が(100)面から同じ7度傾いた基板であるにも拘
らず、層抵抗の基板内分布は著しく異なり、図4(A)
での基板では層抵抗の均一性が0.5%であるのに対
し、図4(B)の基板の場合は層抵抗の均一性が3.9
%である。図4(B)において、一方向に層抵抗が大き
く変化しているが、これは使用したイオン注入装置の特
性である。この図4(B)に示す層抵抗の分布から、図
4(B)の基板の場合には完全にチャネリングが生じて
いることは明らかである。
位が(100)面から同じ7度傾いた基板であるにも拘
らず、層抵抗の基板内分布は著しく異なり、図4(A)
での基板では層抵抗の均一性が0.5%であるのに対
し、図4(B)の基板の場合は層抵抗の均一性が3.9
%である。図4(B)において、一方向に層抵抗が大き
く変化しているが、これは使用したイオン注入装置の特
性である。この図4(B)に示す層抵抗の分布から、図
4(B)の基板の場合には完全にチャネリングが生じて
いることは明らかである。
【0052】図4(B)に示した基板において、最もチ
ャネリングが生じている中央部の深さ方向のキャリアプ
ロファイルを図5に501で示す。このキャリアプロフ
ァイル501はチャネリングが無い場合のピーク深さ〜
0.5μmに比べ、0.25μm以上深いところにピー
クを持ち、プロファイルも尾を引いている。
ャネリングが生じている中央部の深さ方向のキャリアプ
ロファイルを図5に501で示す。このキャリアプロフ
ァイル501はチャネリングが無い場合のピーク深さ〜
0.5μmに比べ、0.25μm以上深いところにピー
クを持ち、プロファイルも尾を引いている。
【0053】以上の結果から、例えば(100)面から
7度オフした基板であっても、オフ方向が適切でない場
合には、高エネルギーイオン注入によって著しいチャネ
リングが生じることが明らかであり、本実施例の有効性
が明らかである。
7度オフした基板であっても、オフ方向が適切でない場
合には、高エネルギーイオン注入によって著しいチャネ
リングが生じることが明らかであり、本実施例の有効性
が明らかである。
【0054】図6は本発明の半導体装置の第1実施例の
断面構造を示す。本実施例は前記した本発明の半導体基
板上に、高エネルギーイオン注入によって固体撮像素子
の画素部を形成してなる半導体装置である。本実施例の
固体撮像素子の画素部は、n型基板601上にp型ウェ
ル層602を高エネルギーイオン注入によって形成し更
にその中にn型のセンサ部603を高エネルギーイオン
注入によって形成する。
断面構造を示す。本実施例は前記した本発明の半導体基
板上に、高エネルギーイオン注入によって固体撮像素子
の画素部を形成してなる半導体装置である。本実施例の
固体撮像素子の画素部は、n型基板601上にp型ウェ
ル層602を高エネルギーイオン注入によって形成し更
にその中にn型のセンサ部603を高エネルギーイオン
注入によって形成する。
【0055】また、このn型センサ部603に隣接し
て、p型ウェル層602上にp型層604、n型層60
5、及びゲート酸化膜上のゲート電極606よりなる電
荷転送部が形成されている。また、n型センサ部603
上にp+ 層607が形成されている。更に、608は二
酸化シリコン膜、609は遮光膜である。この画素部で
は、n型センサ部603の中に入ってくる光によって発
生する電荷を、隣接する電荷転送部で順次転送する。こ
の画素部の感度はn型のセンサ部603が厚いほど大き
くなる。
て、p型ウェル層602上にp型層604、n型層60
5、及びゲート酸化膜上のゲート電極606よりなる電
荷転送部が形成されている。また、n型センサ部603
上にp+ 層607が形成されている。更に、608は二
酸化シリコン膜、609は遮光膜である。この画素部で
は、n型センサ部603の中に入ってくる光によって発
生する電荷を、隣接する電荷転送部で順次転送する。こ
の画素部の感度はn型のセンサ部603が厚いほど大き
くなる。
【0056】このような構造の固体撮像素子の画素部を
形成するのに高エネルギーイオン注入が利用される理由
は、p型ウェル層602とn型センサ部603との接合
をしっかり形成したいこと、感度を上げるためにn型の
センサ部603を厚くしたいこと、隣接する電荷転送部
との間隔を狭くして集積度を上げたいことなどである。
形成するのに高エネルギーイオン注入が利用される理由
は、p型ウェル層602とn型センサ部603との接合
をしっかり形成したいこと、感度を上げるためにn型の
センサ部603を厚くしたいこと、隣接する電荷転送部
との間隔を狭くして集積度を上げたいことなどである。
【0057】高エネルギーイオン注入によりp型ウェル
層602を形成するために、イオン注入後に比較的高温
で長時間の熱処理が行われるため、チャネリングの影響
が減少するが、そうであっても顕著なチャネリングが生
ずるかどうかで不純物濃度が違ってくる。これに対し、
n型のセンサ部603のイオン注入後の熱処理は比較的
短時間であるため、チャネリングの影響を非常に受け
る。
層602を形成するために、イオン注入後に比較的高温
で長時間の熱処理が行われるため、チャネリングの影響
が減少するが、そうであっても顕著なチャネリングが生
ずるかどうかで不純物濃度が違ってくる。これに対し、
n型のセンサ部603のイオン注入後の熱処理は比較的
短時間であるため、チャネリングの影響を非常に受け
る。
【0058】これらのp型ウェル層602の不純物濃度
と、n型センサ部603形成時のイオン注入深さによっ
て、n型センサ部603の厚さが決まる。例えば、n型
センサ部603の形成時にチャネリングが生じている部
分があると、チャネリングの程度に応じてn型層が厚く
なり、その結果感度が高くなる。上記のチャネリングに
起因する感度のばらつきは、チップ毎だけでなく、極端
な場合にはチップ内でも発生する。人間の視覚は非常に
敏感であるため、チップ内での感度のばらつきが表示画
像に反映すると、画像のバックグラウンドに模様が見え
るような場合もある。
と、n型センサ部603形成時のイオン注入深さによっ
て、n型センサ部603の厚さが決まる。例えば、n型
センサ部603の形成時にチャネリングが生じている部
分があると、チャネリングの程度に応じてn型層が厚く
なり、その結果感度が高くなる。上記のチャネリングに
起因する感度のばらつきは、チップ毎だけでなく、極端
な場合にはチップ内でも発生する。人間の視覚は非常に
敏感であるため、チップ内での感度のばらつきが表示画
像に反映すると、画像のバックグラウンドに模様が見え
るような場合もある。
【0059】図7は本発明の半導体装置の第1実施例を
従来装置と対比して示す断面図である。図7(A)及び
(B)はそれぞれ本発明の半導体基板に垂直にイオン注
入することで形成される第1実施例の固体撮像素子の画
素部のばらつきを示し、同図(C)及び(D)はそれぞ
れ従来の半導体基板に垂直にイオン注入することで形成
される固体撮像素子の画素部のばらつきを模式的に示
す。
従来装置と対比して示す断面図である。図7(A)及び
(B)はそれぞれ本発明の半導体基板に垂直にイオン注
入することで形成される第1実施例の固体撮像素子の画
素部のばらつきを示し、同図(C)及び(D)はそれぞ
れ従来の半導体基板に垂直にイオン注入することで形成
される固体撮像素子の画素部のばらつきを模式的に示
す。
【0060】図7(A)及び(B)は例えば(100)
面から<001>方向に〜5.5度傾いたn型の半導体
基板601aを用いて形成された固体撮像素子の画素部
を示し、この場合の基板601aに垂直方向からの高エ
ネルギーイオン注入で形成されたn型センサ部は603
a及び603bで示すように厚さのばらつきは少なく、
その結果感度のばらつきは〜2%である。
面から<001>方向に〜5.5度傾いたn型の半導体
基板601aを用いて形成された固体撮像素子の画素部
を示し、この場合の基板601aに垂直方向からの高エ
ネルギーイオン注入で形成されたn型センサ部は603
a及び603bで示すように厚さのばらつきは少なく、
その結果感度のばらつきは〜2%である。
【0061】これに対し、例えば(100)面を主面と
する従来の半導体基板601bを用い上記と同様にして
て形成された固体撮像素子の画素部においては、図7
(C)及び(D)に示す如く、そのn型センサ部603
c及び603dの厚さのばらつきが大きく、その結果感
度のばらつきは〜10%と大である。また、従来の半導
体基板として(100)面から<001>方向に〜4.
0度傾いた基板を用いた場合の感度ばらつきは〜4%
と、やはり大であった。
する従来の半導体基板601bを用い上記と同様にして
て形成された固体撮像素子の画素部においては、図7
(C)及び(D)に示す如く、そのn型センサ部603
c及び603dの厚さのばらつきが大きく、その結果感
度のばらつきは〜10%と大である。また、従来の半導
体基板として(100)面から<001>方向に〜4.
0度傾いた基板を用いた場合の感度ばらつきは〜4%
と、やはり大であった。
【0062】図8は本発明の半導体装置の第2実施例の
断面構造を示す。本実施例は前記した本発明の半導体基
板上に、高エネルギーイオン注入によってMOS(Me
tal Oxide Semiconductor)ト
ランジスタのウェルを形成したものである。MOSトラ
ンジスタのウェル形成は、単独で形成される場合もある
が、n型MOSにおけるチャネルストッパ層(素子分離
部の酸化膜/シリコン界面へのボロン注入)や、短チャ
ネル効果抑制のためのパンチスルーストッパ層の形成と
同時に行うことで工程を減らす工夫が活発化している。
断面構造を示す。本実施例は前記した本発明の半導体基
板上に、高エネルギーイオン注入によってMOS(Me
tal Oxide Semiconductor)ト
ランジスタのウェルを形成したものである。MOSトラ
ンジスタのウェル形成は、単独で形成される場合もある
が、n型MOSにおけるチャネルストッパ層(素子分離
部の酸化膜/シリコン界面へのボロン注入)や、短チャ
ネル効果抑制のためのパンチスルーストッパ層の形成と
同時に行うことで工程を減らす工夫が活発化している。
【0063】図8は後者の構造を示したもので、シリコ
ン製の半導体基板(シリコン基板)801上に二酸化シ
リコン膜802(ゲート酸化膜でもある)とゲート電極
803とを形成した後、ソースとなる領域やドレインと
なる領域の下には深く、ゲート電極803の下や端部で
は浅くボロンを注入した構造を示している。
ン製の半導体基板(シリコン基板)801上に二酸化シ
リコン膜802(ゲート酸化膜でもある)とゲート電極
803とを形成した後、ソースとなる領域やドレインと
なる領域の下には深く、ゲート電極803の下や端部で
は浅くボロンを注入した構造を示している。
【0064】このような構造において、ボロン注入層8
04が比較的浅く注入される領域では、ゲート電極80
3などの上層があるためにシリコン基板801への注入
深さは均一になる。一方、シリコン基板801に比較的
深く注入される領域では、チャネリングが生ずる可能性
がある。
04が比較的浅く注入される領域では、ゲート電極80
3などの上層があるためにシリコン基板801への注入
深さは均一になる。一方、シリコン基板801に比較的
深く注入される領域では、チャネリングが生ずる可能性
がある。
【0065】p方ウェルとn型ウェルとの分離幅も微細
化の傾向にあることや、またゲート電極803が存在し
ている状況下で角度をつけたイオン注入は行えないこと
などが理由となって、こうしたイオン注入も基板に垂直
に行われるようになる。図8のような構造の形成に高エ
ネルギーイオン注入を行う理由のひとつは、ソース/ド
レイン層と高濃度のウェル層が接すると生ずる寄生容量
を低減したいことにある。従って、ソースとなる領域や
ドレインとなる領域の下部への注入のピークは、ソース
/ドレイン層の深さよりかなり深くなるのが普通であ
る。
化の傾向にあることや、またゲート電極803が存在し
ている状況下で角度をつけたイオン注入は行えないこと
などが理由となって、こうしたイオン注入も基板に垂直
に行われるようになる。図8のような構造の形成に高エ
ネルギーイオン注入を行う理由のひとつは、ソース/ド
レイン層と高濃度のウェル層が接すると生ずる寄生容量
を低減したいことにある。従って、ソースとなる領域や
ドレインとなる領域の下部への注入のピークは、ソース
/ドレイン層の深さよりかなり深くなるのが普通であ
る。
【0066】そのような領域の形成を目的とした高エネ
ルギーイオン注入を行った際に、部分的にチャネリング
が生ずると、ソース/ドレイン層の下部には予想より低
濃度のウェル層が形成されることになる。その結果、寄
生容量は小さくなるが、空乏層が厚くなり、リーク電流
が増加する。図8のような構造の形成に本発明の半導体
基板を利用することにより、従来の半導体基板を用いて
同様のプロセスでMOSトランジスタを作成した場合に
比べて、寄生容量の均一性が向上し、リーク電流の部分
的な増加を抑えることができる。
ルギーイオン注入を行った際に、部分的にチャネリング
が生ずると、ソース/ドレイン層の下部には予想より低
濃度のウェル層が形成されることになる。その結果、寄
生容量は小さくなるが、空乏層が厚くなり、リーク電流
が増加する。図8のような構造の形成に本発明の半導体
基板を利用することにより、従来の半導体基板を用いて
同様のプロセスでMOSトランジスタを作成した場合に
比べて、寄生容量の均一性が向上し、リーク電流の部分
的な増加を抑えることができる。
【0067】図9は本発明の半導体装置の第2実施例を
従来装置と対比して示す断面図である。図9はn型MO
Sトランジスタの構造に与える影響を模式的に示した断
面図で、同図(A)及び(B)はそれぞれ本発明の半導
体基板に垂直に高エネルギーイオン注入をすることで形
成される本発明の半導体装置の第2実施例であるn型M
OSトランジスタの構造のばらつきを模式的に示し、ま
た同図(C)及び(D)は従来の半導体基板上に垂直に
高エネルギーイオン注入をすることで形成されるn型M
OSトランジスタの構造のばらつきを模式的に示す。
従来装置と対比して示す断面図である。図9はn型MO
Sトランジスタの構造に与える影響を模式的に示した断
面図で、同図(A)及び(B)はそれぞれ本発明の半導
体基板に垂直に高エネルギーイオン注入をすることで形
成される本発明の半導体装置の第2実施例であるn型M
OSトランジスタの構造のばらつきを模式的に示し、ま
た同図(C)及び(D)は従来の半導体基板上に垂直に
高エネルギーイオン注入をすることで形成されるn型M
OSトランジスタの構造のばらつきを模式的に示す。
【0068】図9(A)及び(B)に示すように、本発
明の半導体基板801a上にはボロン注入層804a、
804bが高エネルギーイオン注入により形成される
が、その後にソース層901a、901bとドレイン層
902a、902bが形成される。なお、903はn層
である。ここで、本実施例では、ボロン注入層804a
及び804bの深さはほぼ同一で、均一性が保たれてい
る。
明の半導体基板801a上にはボロン注入層804a、
804bが高エネルギーイオン注入により形成される
が、その後にソース層901a、901bとドレイン層
902a、902bが形成される。なお、903はn層
である。ここで、本実施例では、ボロン注入層804a
及び804bの深さはほぼ同一で、均一性が保たれてい
る。
【0069】これに対し、従来の半導体基板801b上
に高エネルギーイオン注入により図9(C)及び(D)
に示すようにボロン注入層804c、804dを形成し
た後ソース層901c、901dとドレイン層902
c、902dを形成した場合は、ボロン注入層804c
と804dの深さが不均一となる。また、図9(D)に
示すように、ソース層901d及びドレイン層902d
の下に低濃度のp- 層904が形成される場合があり、
リーク電流増加の原因となる。これに対し、本実施例で
は同じプロセスでもそのような低濃度層は形成されるこ
とはない。図9(D)のような構造は、低エネルギーイ
オン注入を追加することで避けることは可能ではある
が、均一性が改善されるわけではなく、また工程数が増
加してしまう。
に高エネルギーイオン注入により図9(C)及び(D)
に示すようにボロン注入層804c、804dを形成し
た後ソース層901c、901dとドレイン層902
c、902dを形成した場合は、ボロン注入層804c
と804dの深さが不均一となる。また、図9(D)に
示すように、ソース層901d及びドレイン層902d
の下に低濃度のp- 層904が形成される場合があり、
リーク電流増加の原因となる。これに対し、本実施例で
は同じプロセスでもそのような低濃度層は形成されるこ
とはない。図9(D)のような構造は、低エネルギーイ
オン注入を追加することで避けることは可能ではある
が、均一性が改善されるわけではなく、また工程数が増
加してしまう。
【0070】なお、本発明の有効性について、高エネル
ギーイオン注入を用いる場合を中心に説明したが、低い
エネルギーでのイオン注入を行う場合であっても、チャ
ネリングの抑制に有効であることは明らかである。チャ
ネリングの起こり易さだけに限れば、低エネルギーの方
がチャネリングの臨界角、すなわち、チャネリングが生
ずる角度範囲は大きい。プロセス的に緩和される要素は
あるにしても、チャネリングが起こりにくい基板の方が
望ましいことは明らかである。
ギーイオン注入を用いる場合を中心に説明したが、低い
エネルギーでのイオン注入を行う場合であっても、チャ
ネリングの抑制に有効であることは明らかである。チャ
ネリングの起こり易さだけに限れば、低エネルギーの方
がチャネリングの臨界角、すなわち、チャネリングが生
ずる角度範囲は大きい。プロセス的に緩和される要素は
あるにしても、チャネリングが起こりにくい基板の方が
望ましいことは明らかである。
【0071】
【発明の効果】以上説明したように、本発明になる半導
体基板によれば、高エネルギーイオン注入装置の精度と
シリコンの結晶構造とを考慮し、シリコン製の半導体基
板の一主面を特定の範囲に限定するようにしたため、基
板に垂直にイオン注入をしてもチャネリングが生じない
ような半導体基板を得ることができる。
体基板によれば、高エネルギーイオン注入装置の精度と
シリコンの結晶構造とを考慮し、シリコン製の半導体基
板の一主面を特定の範囲に限定するようにしたため、基
板に垂直にイオン注入をしてもチャネリングが生じない
ような半導体基板を得ることができる。
【0072】また、本発明の半導体装置によれば、熱処
理工程を減らし、イオン注入によって形成される注入プ
ロファイルを利用して高性能を得ることから、従来の低
エネルギーイオン注入の場合以上にイオン注入の均一性
が要求される高エネルギーイオン注入を行う際に、本発
明の半導体基板を用いるようにしたため、基板に垂直に
高エネルギーイオン注入を行って作製された高品質で微
細な素子を得ることができる。
理工程を減らし、イオン注入によって形成される注入プ
ロファイルを利用して高性能を得ることから、従来の低
エネルギーイオン注入の場合以上にイオン注入の均一性
が要求される高エネルギーイオン注入を行う際に、本発
明の半導体基板を用いるようにしたため、基板に垂直に
高エネルギーイオン注入を行って作製された高品質で微
細な素子を得ることができる。
【図1】本発明の半導体基板の一実施例の表面方位範囲
を説明するための平面図である。
を説明するための平面図である。
【図2】本発明の第1実施例に高エネルギーイオン注入
を行った場合の層抵抗の分布と従来の層抵抗の分布とを
対比して示す図である。
を行った場合の層抵抗の分布と従来の層抵抗の分布とを
対比して示す図である。
【図3】図2(B)の半導体基板での深さ方向キャリア
プロファイルを示すグラフである。
プロファイルを示すグラフである。
【図4】本発明の第2実施例に高エネルギーイオン注入
を行った場合の層抵抗の分布と従来の層抵抗の分布とを
対比して示す図である。
を行った場合の層抵抗の分布と従来の層抵抗の分布とを
対比して示す図である。
【図5】図4(B)の半導体基板での最もチャネリング
が生じている部分の深さ方向キャリアプロファイルを示
すグラフである。
が生じている部分の深さ方向キャリアプロファイルを示
すグラフである。
【図6】本発明半導体装置の第1実施例の構造断面図で
ある。
ある。
【図7】本発明半導体装置の第1実施例と従来装置とを
対比して示す図である。
対比して示す図である。
【図8】本発明半導体装置の第2実施例の構造断面図で
ある。
ある。
【図9】本発明半導体装置の第2実施例と従来装置とを
対比して示す図である。
対比して示す図である。
【図10】(100)面近傍での結晶方位のシリコン原
子配列を示した構造図である。
子配列を示した構造図である。
【図11】従来有効だとされる半導体基板の表面方位範
囲を説明するための平面図である。
囲を説明するための平面図である。
101 <100>方向と10度の角度をなす方位 102 完全にチャネリングが生ずる領域 103 いくらかチャネリングが生じる領域 104 チャネリングが生じない領域 301 チャネリングの影響が無い部分でのキャリアプ
ロファイル 302 チャネリングの影響が有る部分でのキャリアプ
ロファイル 501 チャネリングが生じている部分の深さ方向キャ
リアプロファイル 601 n型基板 601a 本発明の半導体基板 601b 従来の半導体基板 602 p型ウェル層 603、603a、603b、603c、603d n
型センサ部 801 シリコン製の半導体基板 801a 本発明の半導体基板 801b 従来の半導体基板 804、804a、804b、804c、804d ボ
ロン注入層 904 低濃度のp- 層
ロファイル 302 チャネリングの影響が有る部分でのキャリアプ
ロファイル 501 チャネリングが生じている部分の深さ方向キャ
リアプロファイル 601 n型基板 601a 本発明の半導体基板 601b 従来の半導体基板 602 p型ウェル層 603、603a、603b、603c、603d n
型センサ部 801 シリコン製の半導体基板 801a 本発明の半導体基板 801b 従来の半導体基板 804、804a、804b、804c、804d ボ
ロン注入層 904 低濃度のp- 層
Claims (2)
- 【請求項1】 結晶面方位(100)面に垂直な<10
0>方向とのなす角度が10度以下の範囲にあり、か
つ、前記(100)面に直交する 【外1】 面及び(011)面の二つの面のそれぞれとのなす角度
が3.5度以上の範囲にある結晶面方位に垂直な面を一
主面に持つことを特徴とする半導体基板。 - 【請求項2】 請求項1記載の半導体基板上に、基板表
面に対して垂直にイオン注入するイオン注入技術を適用
して素子が形成されてなることを特徴とする半導体装
置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34494193A JP3145851B2 (ja) | 1993-12-20 | 1993-12-20 | 半導体基板及び半導体装置 |
KR1019940035389A KR0143374B1 (ko) | 1993-12-20 | 1994-12-20 | 반도체 기판 및 이를 이용한 반도체 장치 |
US08/767,039 US5838058A (en) | 1993-12-20 | 1996-12-11 | Semiconductor substrate and semiconductor device employing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34494193A JP3145851B2 (ja) | 1993-12-20 | 1993-12-20 | 半導体基板及び半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07172990A true JPH07172990A (ja) | 1995-07-11 |
JP3145851B2 JP3145851B2 (ja) | 2001-03-12 |
Family
ID=18373194
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34494193A Expired - Fee Related JP3145851B2 (ja) | 1993-12-20 | 1993-12-20 | 半導体基板及び半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5838058A (ja) |
JP (1) | JP3145851B2 (ja) |
KR (1) | KR0143374B1 (ja) |
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US6825543B2 (en) * | 2000-12-28 | 2004-11-30 | Canon Kabushiki Kaisha | Semiconductor device, method for manufacturing the same, and liquid jet apparatus |
GB0116310D0 (en) * | 2001-07-04 | 2001-08-29 | New Transducers Ltd | Contact sensitive device |
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1993
- 1993-12-20 JP JP34494193A patent/JP3145851B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-20 KR KR1019940035389A patent/KR0143374B1/ko not_active IP Right Cessation
-
1996
- 1996-12-11 US US08/767,039 patent/US5838058A/en not_active Expired - Lifetime
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Also Published As
Publication number | Publication date |
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JP3145851B2 (ja) | 2001-03-12 |
KR0143374B1 (ko) | 1998-08-17 |
KR950021018A (ko) | 1995-07-26 |
US5838058A (en) | 1998-11-17 |
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Legal Events
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