JPH07170201A - インターリーブ回路 - Google Patents
インターリーブ回路Info
- Publication number
- JPH07170201A JPH07170201A JP31380793A JP31380793A JPH07170201A JP H07170201 A JPH07170201 A JP H07170201A JP 31380793 A JP31380793 A JP 31380793A JP 31380793 A JP31380793 A JP 31380793A JP H07170201 A JPH07170201 A JP H07170201A
- Authority
- JP
- Japan
- Prior art keywords
- data
- parallel
- shift registers
- shift register
- stages
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Error Detection And Correction (AREA)
Abstract
(57)【要約】
【目的】イターリーブ回路において、複数個のシフトレ
ジスタで構成することによりデータの書き込み/読み出
し用メモリを必要としない。 【構成】入力端子1に入力された入力データをN段(N
は2以上の自然数)のシフトレジスタ3によりシリアル
/パラレル変換し、N段のパラレル変換されたそれぞれ
のデータにN−1個のシフトレジスタ5−1〜5−(N
−1)で段数M〜M(N−1)分の遅延を与え、さらに
N段のシフトレジスタ6によりパラレル/シリアル変換
している。
ジスタで構成することによりデータの書き込み/読み出
し用メモリを必要としない。 【構成】入力端子1に入力された入力データをN段(N
は2以上の自然数)のシフトレジスタ3によりシリアル
/パラレル変換し、N段のパラレル変換されたそれぞれ
のデータにN−1個のシフトレジスタ5−1〜5−(N
−1)で段数M〜M(N−1)分の遅延を与え、さらに
N段のシフトレジスタ6によりパラレル/シリアル変換
している。
Description
【0001】
【産業上の利用分野】本発明はインターリーブ回路に関
し、特にデジタル変調回路において必要とされるインタ
ーリーブ回路に関する。
し、特にデジタル変調回路において必要とされるインタ
ーリーブ回路に関する。
【0002】
【従来の技術】従来のインターリーブ回路は、例えば特
開昭59−154836号に示されるようにメモリによ
り構成されている。
開昭59−154836号に示されるようにメモリによ
り構成されている。
【0003】図4は、従来のインターリーブ回路の一例
である。スイッチ9はデータの書き込み切り替えスイッ
チ、スイッチ10はデータの読み出し切り替えスイッチ
で、メモリ11、メモリ12のデータの書き込み/読み
だしの切り替えを行う。制御回路13はメモリ11、メ
モリ12のアドレスの設定、書き込み/読み出しの切り
替え制御を行う。
である。スイッチ9はデータの書き込み切り替えスイッ
チ、スイッチ10はデータの読み出し切り替えスイッチ
で、メモリ11、メモリ12のデータの書き込み/読み
だしの切り替えを行う。制御回路13はメモリ11、メ
モリ12のアドレスの設定、書き込み/読み出しの切り
替え制御を行う。
【0004】本図により以下に動作を説明する。スイッ
チ9がメモリ11に、スイッチ10がメモリ12に切り
替わると入力データの1フレーム分がメモリ11に書き
込まれ、1フレーム分のデータがメモリ12から読み出
され出力データとなる。この時、制御回路13はメモリ
11に対し書き込みアドレス、メモリ12に対し読み出
しアドレスを与えている。1フレーム分のデータの書き
込み/読み出しが終わると、スイッチ9がメモリ12
に、スイッチ10がメモリ11に切り替わり入力データ
の1フレーム分がメモリ12に書き込まれ、1フレーム
分のデータがメモリ11から読み出され出力データとな
る。この時、制御回路13はメモリ11に対し読み出し
アドレス、メモリ12に対し書き込みアドレスを与えて
いる。1フレーム分のデータの読み出し/書き込みが終
わると再びスイッチ9がメモリ11に、スイッチ10が
メモリ12に切り替わり、メモリ11が書き込み、メモ
リ12が読み出しとなる。以後書き込み/読み出しが交
互に切り替わり、入力データが1フレーム毎インターリ
ーブされ出力データとして得られることになる。
チ9がメモリ11に、スイッチ10がメモリ12に切り
替わると入力データの1フレーム分がメモリ11に書き
込まれ、1フレーム分のデータがメモリ12から読み出
され出力データとなる。この時、制御回路13はメモリ
11に対し書き込みアドレス、メモリ12に対し読み出
しアドレスを与えている。1フレーム分のデータの書き
込み/読み出しが終わると、スイッチ9がメモリ12
に、スイッチ10がメモリ11に切り替わり入力データ
の1フレーム分がメモリ12に書き込まれ、1フレーム
分のデータがメモリ11から読み出され出力データとな
る。この時、制御回路13はメモリ11に対し読み出し
アドレス、メモリ12に対し書き込みアドレスを与えて
いる。1フレーム分のデータの読み出し/書き込みが終
わると再びスイッチ9がメモリ11に、スイッチ10が
メモリ12に切り替わり、メモリ11が書き込み、メモ
リ12が読み出しとなる。以後書き込み/読み出しが交
互に切り替わり、入力データが1フレーム毎インターリ
ーブされ出力データとして得られることになる。
【0005】図5はメモリ内部のデータの書き込み方
向、読み出し方向の1例である。図では、アドレス8ビ
ット、1フレーム256バイト、インターリーブの深さ
4であり、書き込み時のアドレスと読み出し時のアドレ
スを切り替えることによりデータのインターリーブを行
っている。
向、読み出し方向の1例である。図では、アドレス8ビ
ット、1フレーム256バイト、インターリーブの深さ
4であり、書き込み時のアドレスと読み出し時のアドレ
スを切り替えることによりデータのインターリーブを行
っている。
【0006】
【発明が解決しようとする課題】従来のインターリーブ
回路では、メモリを数個使うため複数のメモリの読み込
み書き込みを制御しなければならず、その際データの読
み込み/書き込みスイッチ切替とのタイミングをとるの
が難しい欠点があった。特に、高速データ信号のインタ
ーリーブ回路においては、短時間の切替タイミング処理
が必要となるため、タイミング補正が必要となる欠点が
あった。
回路では、メモリを数個使うため複数のメモリの読み込
み書き込みを制御しなければならず、その際データの読
み込み/書き込みスイッチ切替とのタイミングをとるの
が難しい欠点があった。特に、高速データ信号のインタ
ーリーブ回路においては、短時間の切替タイミング処理
が必要となるため、タイミング補正が必要となる欠点が
あった。
【0007】
【課題を解決するための手段】本発明のインターリーブ
回路は、入力データをN(Nは2以上の自然数)段パラ
レルデータに変換するシフトレジスタと、前記N段パラ
レルデータにそれぞれ遅延を与えるN−1個のM〜M*
(N−1)(Mは2以上の自然数)段シフトレジスタ
と、前記遅延されたデータをシリアル変換するN段のシ
フトレジスタと、前記N−1個の遅延用シフトレジスタ
にクロックを与える1/N分周器と、を有する。
回路は、入力データをN(Nは2以上の自然数)段パラ
レルデータに変換するシフトレジスタと、前記N段パラ
レルデータにそれぞれ遅延を与えるN−1個のM〜M*
(N−1)(Mは2以上の自然数)段シフトレジスタ
と、前記遅延されたデータをシリアル変換するN段のシ
フトレジスタと、前記N−1個の遅延用シフトレジスタ
にクロックを与える1/N分周器と、を有する。
【0008】
【実施例】本発明について図面を参照して説明する。
【0009】図1は本発明のインターリーブ回路のブロ
ック図である。
ック図である。
【0010】入力データが入力端子1から入力され、こ
の入力データはシリアル/パラレル変換シフトレジスタ
3によりN段パラレル変換される。このシフトレジスタ
3は、クロック入力端子2から入力される高速クロック
信号fc(Hz)により読み込まれ、N分周回路4によ
り1/Nとなったクロック信号fc/N(Hz)をクロ
ック信号とするN段の並列信号を出力する。さらにこの
N段パラレル変換されたデータは、それぞれのデータに
遅延を与えるN−1個のシフトレジスタ5−1〜5−
(N−1)へ入力される。このシフトレジスタ5−1〜
5−(N−1)の段数はそれぞれM〜M*(N−1)段
である。またこれらシフトレジスタは前記fc/N(H
z)をクロック信号として動作している。シフトレジス
タ5−1〜5−(N−1)により遅延されたN段パラレ
ルデータはパラレル/シリアル変換シフトレジスタ6に
入力される。シフトレジスタ6の出力データは入力端子
1の入力データをインターリーブしたデータとして出力
端子7から出力される。この際、N段パラレルデータの
クロック周波数はfc/N(Hz)であったがシフトレ
ジスタ6をクロック信号fcにて再度動作させることに
よりデータ入力と同一速度のデータ出力が得られる。
の入力データはシリアル/パラレル変換シフトレジスタ
3によりN段パラレル変換される。このシフトレジスタ
3は、クロック入力端子2から入力される高速クロック
信号fc(Hz)により読み込まれ、N分周回路4によ
り1/Nとなったクロック信号fc/N(Hz)をクロ
ック信号とするN段の並列信号を出力する。さらにこの
N段パラレル変換されたデータは、それぞれのデータに
遅延を与えるN−1個のシフトレジスタ5−1〜5−
(N−1)へ入力される。このシフトレジスタ5−1〜
5−(N−1)の段数はそれぞれM〜M*(N−1)段
である。またこれらシフトレジスタは前記fc/N(H
z)をクロック信号として動作している。シフトレジス
タ5−1〜5−(N−1)により遅延されたN段パラレ
ルデータはパラレル/シリアル変換シフトレジスタ6に
入力される。シフトレジスタ6の出力データは入力端子
1の入力データをインターリーブしたデータとして出力
端子7から出力される。この際、N段パラレルデータの
クロック周波数はfc/N(Hz)であったがシフトレ
ジスタ6をクロック信号fcにて再度動作させることに
よりデータ入力と同一速度のデータ出力が得られる。
【0011】今、端子1に入力される入力データ系列が
……a(−1),a(0),a(1),a(2)……と
するとN=4とするときのシフトレジスタ3の出力デー
タは図2に示すとおりとなる。
……a(−1),a(0),a(1),a(2)……と
するとN=4とするときのシフトレジスタ3の出力デー
タは図2に示すとおりとなる。
【0012】本図において、左側のデータ列a(−
8),a(−7),a(−6),a(−5)から順次シ
フトレジスタ3の出力データとして出力されている。
8),a(−7),a(−6),a(−5)から順次シ
フトレジスタ3の出力データとして出力されている。
【0013】この出力データがM=2とするシフトレジ
スタ5−1,5−2,5−3により2段,4段,6段の
シフトレジスタを通ることにより遅延され、その時の出
力データを図3に示す。本図において、各データの間隔
は、7(2×4−1)となっておりまた、データ列a
(−29),a(−22),a(−15),a(−8)
から順次出力されることになる。
スタ5−1,5−2,5−3により2段,4段,6段の
シフトレジスタを通ることにより遅延され、その時の出
力データを図3に示す。本図において、各データの間隔
は、7(2×4−1)となっておりまた、データ列a
(−29),a(−22),a(−15),a(−8)
から順次出力されることになる。
【0014】以上はN=4,M=2の場合について説明
したが、一般についても同様に適用でき、以下の通りと
なる。
したが、一般についても同様に適用でき、以下の通りと
なる。
【0015】図1の回路構成によると、インターリーブ
の深さDは D=N (1) インターリーブの間隔Lは L=(N−1)+(M−1)*N =N*M−1 (2) となる。また、入力端子1の入力データを {a(n)} (n=0,1,2……) (3) とすると出力端子7から得られる出力データは a(k),a(k+N*M−1),a(k+2*(N*M−1)) …… a(k+(N−1)*(N*M−1)) (k=0,1,2……) (4) となる。
の深さDは D=N (1) インターリーブの間隔Lは L=(N−1)+(M−1)*N =N*M−1 (2) となる。また、入力端子1の入力データを {a(n)} (n=0,1,2……) (3) とすると出力端子7から得られる出力データは a(k),a(k+N*M−1),a(k+2*(N*M−1)) …… a(k+(N−1)*(N*M−1)) (k=0,1,2……) (4) となる。
【0016】以上説明したごとく本発明は、N段のシリ
アル/パラレル変換シフトレジスタ3、遅延シフトレジ
スタ5−1〜5−(N−1)、N段のパラレル/シリア
ル変換シフトレジスタ6、の3種類のシフトレジスタで
インターリーブ回路を構成している。
アル/パラレル変換シフトレジスタ3、遅延シフトレジ
スタ5−1〜5−(N−1)、N段のパラレル/シリア
ル変換シフトレジスタ6、の3種類のシフトレジスタで
インターリーブ回路を構成している。
【0017】また、デインターリーブ回路は、本発明の
インターリーブ回路と逆操作をすることにより容易に実
現可能である。
インターリーブ回路と逆操作をすることにより容易に実
現可能である。
【0018】
【発明の効果】以上説明したように、本発明は、シリア
ル/パラレル変換シフトレジスタ、遅延シフトレジス
タ、パラレル/シリアル変換シフトレジスタ、の3種類
のシフトレジスタでインターリーブ回路を構成する点に
ある。
ル/パラレル変換シフトレジスタ、遅延シフトレジス
タ、パラレル/シリアル変換シフトレジスタ、の3種類
のシフトレジスタでインターリーブ回路を構成する点に
ある。
【0019】これにより、メモリを必要とせずにインタ
ーリーブ回路を構成できるという効果を有する。
ーリーブ回路を構成できるという効果を有する。
【図1】本発明によるインターリーブ回路のブロック図
である。
である。
【図2】本発明のインターリーブ回路のシフトレジスタ
3の出力データである。
3の出力データである。
【図3】本発明のインターリーブ回路のシフトレジスタ
6の入力データである。
6の入力データである。
【図4】従来のインターリーブ回路の1例である。
【図5】図4に示した従来の回路図でのインターリーブ
回路の例である。
回路の例である。
1 データ入力端子 2 クロック入力端子 3 シリアル/パラレル変換シフトレジスタ 4 クロック分周器 5 遅延シフトレジスタ 6 パラレル/シリアル変換シフトレジスタ 7 データ出力端子 8 クロック出力端子 9 データ入力端子 10 データ出力端子 11 メモリ 12 メモリ 13 制御回路
Claims (1)
- 【請求項1】 入力データをN(Nは2以上の自然数)
段パラレルデータに変換するシフトレジスタと、前記N
段パラレルデータにそれぞれ遅延を与えるN−1個のM
〜M*(N−1)(Mは2以上の自然数)段シフトレジ
スタと、前記遅延されたデータをシリアル変換するN段
のシフトレジスタと、前記N−1個の遅延用シフトレジ
スタにクロックを与える1/N分周器と、を有すること
を特徴とするインターリーブ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31380793A JPH07170201A (ja) | 1993-12-14 | 1993-12-14 | インターリーブ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31380793A JPH07170201A (ja) | 1993-12-14 | 1993-12-14 | インターリーブ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07170201A true JPH07170201A (ja) | 1995-07-04 |
Family
ID=18045757
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31380793A Pending JPH07170201A (ja) | 1993-12-14 | 1993-12-14 | インターリーブ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07170201A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6476738B1 (en) | 1998-12-21 | 2002-11-05 | Nec Corporation | Block interleave circuit |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5526715A (en) * | 1978-08-16 | 1980-02-26 | Kokusai Denshin Denwa Co Ltd <Kdd> | Data string rearrangement unit |
JPS5753807A (en) * | 1980-09-16 | 1982-03-31 | Toshiba Corp | Processsor of digital signal |
JPS5753805A (ja) * | 1980-09-16 | 1982-03-31 | Toshiba Corp | Dejitarushingoshorisochi |
-
1993
- 1993-12-14 JP JP31380793A patent/JPH07170201A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5526715A (en) * | 1978-08-16 | 1980-02-26 | Kokusai Denshin Denwa Co Ltd <Kdd> | Data string rearrangement unit |
JPS5753807A (en) * | 1980-09-16 | 1982-03-31 | Toshiba Corp | Processsor of digital signal |
JPS5753805A (ja) * | 1980-09-16 | 1982-03-31 | Toshiba Corp | Dejitarushingoshorisochi |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6476738B1 (en) | 1998-12-21 | 2002-11-05 | Nec Corporation | Block interleave circuit |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970114 |