JP2853555B2 - 記憶制御装置 - Google Patents
記憶制御装置Info
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- JP2853555B2 JP2853555B2 JP6039704A JP3970494A JP2853555B2 JP 2853555 B2 JP2853555 B2 JP 2853555B2 JP 6039704 A JP6039704 A JP 6039704A JP 3970494 A JP3970494 A JP 3970494A JP 2853555 B2 JP2853555 B2 JP 2853555B2
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- Techniques For Improving Reliability Of Storages (AREA)
- Detection And Correction Of Errors (AREA)
Description
【0001】
【産業上の利用分野】本発明は、バーストリード転送機
能及びエラー訂正機能を有する記憶制御装置に関する。
能及びエラー訂正機能を有する記憶制御装置に関する。
【0002】
【従来の技術】従来の記憶制御装置では、メモリからの
データ読出し時にエラーを検出すると、エラー訂正符号
(以下ECCという)によりデータを訂正した後、次の
メモリアクセスを行っていた。たとえば、特開平2−2
87650号公報に示されるメモリ制御方式では、メモ
リ読出しサイクルにおいてメモリの読出しデータが確定
するクロックでCPUに対して応答信号を返し、次のク
ロックで読出しデータから生成されるECCと読出した
ECCとを比較して、一致していなければ再試行サイク
ルを起動して、訂正データを返して正常終了させること
により、エラーの発生しないサイクルを短縮している。
データ読出し時にエラーを検出すると、エラー訂正符号
(以下ECCという)によりデータを訂正した後、次の
メモリアクセスを行っていた。たとえば、特開平2−2
87650号公報に示されるメモリ制御方式では、メモ
リ読出しサイクルにおいてメモリの読出しデータが確定
するクロックでCPUに対して応答信号を返し、次のク
ロックで読出しデータから生成されるECCと読出した
ECCとを比較して、一致していなければ再試行サイク
ルを起動して、訂正データを返して正常終了させること
により、エラーの発生しないサイクルを短縮している。
【0003】
【発明が解決しようとする課題】上述の従来技術では、
バーストリードモードにおいてエラーが発生した場合で
も、訂正データによりメモリを訂正してから後続のアド
レスに関するデータを転送するため、バーストリードモ
ードにおいてエラーが発生した際の読出しに多くの時間
を要していた。ここで、バーストリードモードとは、ダ
イナミック型メモリ(以下DRAMという)へのアクセ
スの際、行アドレスを与えた後、列アドレスを順次連続
的に与えていくことにより、重複する行アドレスの転送
を削減して高速化を図るアクセス方法の一つをいう。
バーストリードモードにおいてエラーが発生した場合で
も、訂正データによりメモリを訂正してから後続のアド
レスに関するデータを転送するため、バーストリードモ
ードにおいてエラーが発生した際の読出しに多くの時間
を要していた。ここで、バーストリードモードとは、ダ
イナミック型メモリ(以下DRAMという)へのアクセ
スの際、行アドレスを与えた後、列アドレスを順次連続
的に与えていくことにより、重複する行アドレスの転送
を削減して高速化を図るアクセス方法の一つをいう。
【0004】本発明の目的は、バーストリードモードに
おけるエラー発生時の処理時間を短縮することにある。
おけるエラー発生時の処理時間を短縮することにある。
【0005】また、本発明の他の目的は、単純なハード
ウェア構成によりエラー発生時の処理時間を短縮するこ
とにある。
ウェア構成によりエラー発生時の処理時間を短縮するこ
とにある。
【0006】また、本発明の他の目的は、記憶装置がD
RAMにより構成されていても制御できるようにするこ
とにある。
RAMにより構成されていても制御できるようにするこ
とにある。
【0007】
【課題を解決するための手段】上記課題を解決するため
に本発明の記憶制御装置は、処理装置と記憶装置の間に
位置してデータのやりとりを制御する記憶制御装置であ
って;前記処理装置からの書込みデータについてエラー
訂正符号を生成して書込みデータと共に前記記憶装置に
書込み、前記記憶装置から読み出したデータとエラー訂
正符号とからエラーの発生を検出してエラーが発生して
いればデータを訂正するエラー訂正符号生成判定手段
と;このエラー訂正符号生成判定手段で検出されたエラ
ーが発生した前記記憶装置のアドレスおよび前記エラー
訂正符号生成判定手段で訂正されたデータを格納する訂
正情報格納手段と;前記エラー訂正符号生成判定手段か
らエラーが発生した旨の通知を受け取り、前記訂正情報
格納手段へのエラー発生アドレスおよび訂正データの格
納および読出しを制御し、前記記憶装置へのアクセスを
制御するタイミング生成手段とを含む。
に本発明の記憶制御装置は、処理装置と記憶装置の間に
位置してデータのやりとりを制御する記憶制御装置であ
って;前記処理装置からの書込みデータについてエラー
訂正符号を生成して書込みデータと共に前記記憶装置に
書込み、前記記憶装置から読み出したデータとエラー訂
正符号とからエラーの発生を検出してエラーが発生して
いればデータを訂正するエラー訂正符号生成判定手段
と;このエラー訂正符号生成判定手段で検出されたエラ
ーが発生した前記記憶装置のアドレスおよび前記エラー
訂正符号生成判定手段で訂正されたデータを格納する訂
正情報格納手段と;前記エラー訂正符号生成判定手段か
らエラーが発生した旨の通知を受け取り、前記訂正情報
格納手段へのエラー発生アドレスおよび訂正データの格
納および読出しを制御し、前記記憶装置へのアクセスを
制御するタイミング生成手段とを含む。
【0008】また、前記訂正情報格納手段は、前記エラ
ー訂正符号生成判定手段で検出されたエラーが発生した
前記記憶装置のアドレスを格納するアドレス格納部と;
前記エラー訂正符号生成判定手段で訂正されたデータを
格納するデータ格納部とを含んでもよい。また、これら
アドレス格納部とデータ格納部は、バッファ,レジスタ
またはフリップフロップにより構成してもよい。
ー訂正符号生成判定手段で検出されたエラーが発生した
前記記憶装置のアドレスを格納するアドレス格納部と;
前記エラー訂正符号生成判定手段で訂正されたデータを
格納するデータ格納部とを含んでもよい。また、これら
アドレス格納部とデータ格納部は、バッファ,レジスタ
またはフリップフロップにより構成してもよい。
【0009】また、前記アドレス格納部と前記データ格
納部とは複数の同数のアドレスおよびデータをそれぞれ
格納するように構成してもよく;前記タイミング生成手
段は、前記アドレス格納部と前記データ格納部の前記複
数の格納位置の一つを示す計数部を含んでもよい。ま
た、この計数部は、カウンタにより構成してもよい。
納部とは複数の同数のアドレスおよびデータをそれぞれ
格納するように構成してもよく;前記タイミング生成手
段は、前記アドレス格納部と前記データ格納部の前記複
数の格納位置の一つを示す計数部を含んでもよい。ま
た、この計数部は、カウンタにより構成してもよい。
【0010】また、前記データ格納部は複数の前記訂正
データを格納し;前記アドレス格納部は前記データ格納
部の格納する前記訂正データに共通する前記記憶装置の
アドレスの一部を格納するように構成してもよい。
データを格納し;前記アドレス格納部は前記データ格納
部の格納する前記訂正データに共通する前記記憶装置の
アドレスの一部を格納するように構成してもよい。
【0011】また、前記タイミング生成手段は、ダイナ
ミック型メモリの行アドレスと列アドレスを前記記憶装
置に取り込ませるタイミングを生成するように構成して
もよい。
ミック型メモリの行アドレスと列アドレスを前記記憶装
置に取り込ませるタイミングを生成するように構成して
もよい。
【0012】
【実施例】次に本願発明の記憶制御装置の第一の実施例
について図面を参照して詳細に説明する。
について図面を参照して詳細に説明する。
【0013】図1を参照すると、本願発明の第一の実施
例である記憶制御装置は、DRAMへのアクセスのタイ
ミングを制御してさらにエラー検出時にデータバッファ
240のタイミングを制御するタイミング生成部210
と、エラーを発生したアドレスを保持するアドレスバッ
ファ230と、中央処理装置100およびDRAMメモ
リ300からのデータについてECCを生成してエラー
が発生していないか判定をするECC生成判定部220
と、訂正データを保持するデータバッファ240とを含
んで構成されている。
例である記憶制御装置は、DRAMへのアクセスのタイ
ミングを制御してさらにエラー検出時にデータバッファ
240のタイミングを制御するタイミング生成部210
と、エラーを発生したアドレスを保持するアドレスバッ
ファ230と、中央処理装置100およびDRAMメモ
リ300からのデータについてECCを生成してエラー
が発生していないか判定をするECC生成判定部220
と、訂正データを保持するデータバッファ240とを含
んで構成されている。
【0014】タイミング生成部210は、中央処理装置
100からのアドレスをホストアドレスバス160を介
して受け取り、このアドレスをデコードして管轄するD
RAMメモリ300へのアクセスであればアドレスバス
260および制御信号線261〜263によってDRA
Mメモリ300にアクセスする。この制御信号線261
〜263は具体的には、行アドレスを取り込ませるため
のタイミング信号を転送する行アドレスストローブ信号
線261と、列アドレスを取り込ませるためのタイミン
グ信号を転送する列アドレスストローブ信号線262
と、書込み動作を指示する書込みイネーブル信号線26
3である。タイミング生成部210は、バーストモード
終了時には、アドレスバッファ230に格納されたアド
レスに従い、データバッファ240に格納されたデータ
をDRAMメモリ300に書き込む。
100からのアドレスをホストアドレスバス160を介
して受け取り、このアドレスをデコードして管轄するD
RAMメモリ300へのアクセスであればアドレスバス
260および制御信号線261〜263によってDRA
Mメモリ300にアクセスする。この制御信号線261
〜263は具体的には、行アドレスを取り込ませるため
のタイミング信号を転送する行アドレスストローブ信号
線261と、列アドレスを取り込ませるためのタイミン
グ信号を転送する列アドレスストローブ信号線262
と、書込み動作を指示する書込みイネーブル信号線26
3である。タイミング生成部210は、バーストモード
終了時には、アドレスバッファ230に格納されたアド
レスに従い、データバッファ240に格納されたデータ
をDRAMメモリ300に書き込む。
【0015】また、このタイミング生成部210は、E
CC生成判定部220からエラーが発生した旨をエラー
検出信号線222により受け取ると、そのエラーが発生
したアドレスをアドレスバス260を介してアドレスバ
ッファ230に格納する。この際、バッファラッチイネ
ーブル信号線212により、アドレスバッファに対して
アドレスバス260上のアドレスを取り込むように指示
する。また、同様に、バッファラッチイネーブル信号線
212を使用して、ECC生成判定部220で訂正され
た訂正データ信号線221上のデータをデータバッファ
240に格納する。
CC生成判定部220からエラーが発生した旨をエラー
検出信号線222により受け取ると、そのエラーが発生
したアドレスをアドレスバス260を介してアドレスバ
ッファ230に格納する。この際、バッファラッチイネ
ーブル信号線212により、アドレスバッファに対して
アドレスバス260上のアドレスを取り込むように指示
する。また、同様に、バッファラッチイネーブル信号線
212を使用して、ECC生成判定部220で訂正され
た訂正データ信号線221上のデータをデータバッファ
240に格納する。
【0016】さらにタイミング生成部210は、ECC
生成判定部220でエラーが発生した旨の通知222を
受け取って、バッファラッチイネーブル信号線212を
使用して、アドレスバッファ230とデータバッファ2
40に格納された値を、アドレスバス260とデータバ
ス250にそれぞれ出力させる。タイミング生成部21
0は、書込みイネーブル信号線263によって、訂正デ
ータのDRAMメモリ300への出力を指示する。
生成判定部220でエラーが発生した旨の通知222を
受け取って、バッファラッチイネーブル信号線212を
使用して、アドレスバッファ230とデータバッファ2
40に格納された値を、アドレスバス260とデータバ
ス250にそれぞれ出力させる。タイミング生成部21
0は、書込みイネーブル信号線263によって、訂正デ
ータのDRAMメモリ300への出力を指示する。
【0017】ECC生成判定部220は、ホストデータ
バス150による中央処理装置100からの書込みデー
タについてECCを生成して、データと共にDRAM3
00に書き込む。また、このECC生成判定部220
は、DRAMメモリ300からデータバス250によっ
て読み出したデータとECCについてエラー発生の有無
を検出する。エラー発生を検出すると、エラー検出信号
線222によって、タイミング生成部210にエラー発
生を伝える。また、訂正可能であればECCに基づいて
訂正したデータをデータバッファ240に出力する。
バス150による中央処理装置100からの書込みデー
タについてECCを生成して、データと共にDRAM3
00に書き込む。また、このECC生成判定部220
は、DRAMメモリ300からデータバス250によっ
て読み出したデータとECCについてエラー発生の有無
を検出する。エラー発生を検出すると、エラー検出信号
線222によって、タイミング生成部210にエラー発
生を伝える。また、訂正可能であればECCに基づいて
訂正したデータをデータバッファ240に出力する。
【0018】図2を参照すると、アドレスバッファ23
0は、複数の列アドレスを格納できる構成を有してい
る。タイミング生成部210は、エラーが発生するたび
にアドレスバス260上のアドレスをアドレスバッファ
230に取り込むように制御する。また、データバッフ
ァ240も同様の構成を有し、アドレスバッファと同一
の制御信号線212と213により同時に動作する。
0は、複数の列アドレスを格納できる構成を有してい
る。タイミング生成部210は、エラーが発生するたび
にアドレスバス260上のアドレスをアドレスバッファ
230に取り込むように制御する。また、データバッフ
ァ240も同様の構成を有し、アドレスバッファと同一
の制御信号線212と213により同時に動作する。
【0019】これらアドレスバッファ230とデータバ
ッファ240の格納位置の管理は、タイミング生成部2
10が行う。タイミング生成部210は、これらバッフ
ァの格納位置を管理するカウンタを有して、格納するた
びにカウントアップしていく。これらバッファの内容
は、バーストリードモード終了時にDRAMメモリに反
映される。これにより、バッファ格納位置のカウンタは
クリアされる。アドレスまたはデータを格納または出力
するバッファ内の位置はバッファ格納位置制御線211
によりアドレスバッファ230およびデータバッファ2
40に与えられる。
ッファ240の格納位置の管理は、タイミング生成部2
10が行う。タイミング生成部210は、これらバッフ
ァの格納位置を管理するカウンタを有して、格納するた
びにカウントアップしていく。これらバッファの内容
は、バーストリードモード終了時にDRAMメモリに反
映される。これにより、バッファ格納位置のカウンタは
クリアされる。アドレスまたはデータを格納または出力
するバッファ内の位置はバッファ格納位置制御線211
によりアドレスバッファ230およびデータバッファ2
40に与えられる。
【0020】次に、本願発明の上記第一の実施例である
記憶制御装置の動作について、図面を参照して詳細に説
明する。
記憶制御装置の動作について、図面を参照して詳細に説
明する。
【0021】図3を参照すると、バーストリードモード
時のタイミングチャートの一例を表す図である。まず、
時刻T=T0では、タイミング生成部210は、アドレ
スバス260を介して行アドレスを出力する。DRAM
メモリ300は、時刻T=T1の立ち上がりにおいて、
タイミング生成部210からの行アドレスストローブ信
号261の立ち下がりのタイミングで、この行アドレス
を取り込む。また、時刻T=T2の立ち上がりにおい
て、タイミング生成部210からの列アドレスストロー
ブ信号261の立ち下がりのタイミングで、アドレスバ
ス260上の第1の列アドレスを取り込む。書込みイネ
ーブル信号263がアクティブになっていないため、D
RAMメモリ300からデータバス250上に、第1の
データが出力される。このとき、ECC生成判定部22
0では、読み出した第1のデータについてエラー発生の
有無をチェックして、エラーが発生していないため、ホ
ストバス150に対して当該データを出力する。
時のタイミングチャートの一例を表す図である。まず、
時刻T=T0では、タイミング生成部210は、アドレ
スバス260を介して行アドレスを出力する。DRAM
メモリ300は、時刻T=T1の立ち上がりにおいて、
タイミング生成部210からの行アドレスストローブ信
号261の立ち下がりのタイミングで、この行アドレス
を取り込む。また、時刻T=T2の立ち上がりにおい
て、タイミング生成部210からの列アドレスストロー
ブ信号261の立ち下がりのタイミングで、アドレスバ
ス260上の第1の列アドレスを取り込む。書込みイネ
ーブル信号263がアクティブになっていないため、D
RAMメモリ300からデータバス250上に、第1の
データが出力される。このとき、ECC生成判定部22
0では、読み出した第1のデータについてエラー発生の
有無をチェックして、エラーが発生していないため、ホ
ストバス150に対して当該データを出力する。
【0022】時刻T=T3では、アドレスバス260に
第2の列アドレスが出力される。
第2の列アドレスが出力される。
【0023】時刻T=T4の立ち上りにおいて、列アド
レスストローブ信号261が立ち下がり、このタイミン
グでDRAMメモリ300は第2の列アドレスを取り込
む。これにより、DRAMメモリ300からデータバス
250上に第2のデータが出力される。ECC生成判定
部220でこの第2のデータについてエラーを検出する
と、エラー検出信号線222にエラー検出の旨が出力さ
れる。ECC生成判定部220は、ECCによりデータ
を訂正して、この訂正データをホストデータバス150
および訂正データ信号線221に出力する。タイミング
生成部210は、エラー検出信号222を受けて、バッ
ファラッチイネーブル信号線212によりデータバッフ
ァ240にこの訂正データを格納するよう指示し、アド
レスバッファ230にアドレスバス260上のアドレス
をエラー検出アドレスとして格納するよう指示する(時
刻T=T6)。
レスストローブ信号261が立ち下がり、このタイミン
グでDRAMメモリ300は第2の列アドレスを取り込
む。これにより、DRAMメモリ300からデータバス
250上に第2のデータが出力される。ECC生成判定
部220でこの第2のデータについてエラーを検出する
と、エラー検出信号線222にエラー検出の旨が出力さ
れる。ECC生成判定部220は、ECCによりデータ
を訂正して、この訂正データをホストデータバス150
および訂正データ信号線221に出力する。タイミング
生成部210は、エラー検出信号222を受けて、バッ
ファラッチイネーブル信号線212によりデータバッフ
ァ240にこの訂正データを格納するよう指示し、アド
レスバッファ230にアドレスバス260上のアドレス
をエラー検出アドレスとして格納するよう指示する(時
刻T=T6)。
【0024】時刻T=T7では、アドレスバス260に
第3の列アドレスが出力される。
第3の列アドレスが出力される。
【0025】時刻T=T8の立ち上りにおいて、列アド
レスストローブ信号261が立ち下がり、このタイミン
グでDRAMメモリ300は第3の列アドレスを取り込
む。これにより、DRAMメモリ300からデータバス
250上に第3のデータが出力される。ECC生成判定
部220でこの第3のデータについてエラーを検出しな
いため、ホストバス150に対して当該データを出力す
る。
レスストローブ信号261が立ち下がり、このタイミン
グでDRAMメモリ300は第3の列アドレスを取り込
む。これにより、DRAMメモリ300からデータバス
250上に第3のデータが出力される。ECC生成判定
部220でこの第3のデータについてエラーを検出しな
いため、ホストバス150に対して当該データを出力す
る。
【0026】第4のデータについても、第3のデータと
同様に正常に読み出される。
同様に正常に読み出される。
【0027】時刻T=T11では、タイミング生成部2
10は、バーストモード終了を検出して、バッファ出力
イネーブル信号線213によりデータバッファ320が
格納しているデータをデータバス250上に出力するよ
うに指示し、バッファ出力イネーブル信号線213によ
りアドレスバッファ230が格納しているアドレスをア
ドレスバス260に出力するように指示する。タイミン
グ生成部210は、書込みイネーブル信号線263を書
き込みイネーブルにして、時刻T=T13の立ち上がり
に列アドレスストローブ信号線262を下げることによ
り、DRAMメモリ300に訂正データの書き込みを指
示する。
10は、バーストモード終了を検出して、バッファ出力
イネーブル信号線213によりデータバッファ320が
格納しているデータをデータバス250上に出力するよ
うに指示し、バッファ出力イネーブル信号線213によ
りアドレスバッファ230が格納しているアドレスをア
ドレスバス260に出力するように指示する。タイミン
グ生成部210は、書込みイネーブル信号線263を書
き込みイネーブルにして、時刻T=T13の立ち上がり
に列アドレスストローブ信号線262を下げることによ
り、DRAMメモリ300に訂正データの書き込みを指
示する。
【0028】このように、本発明の記憶制御装置の第一
の実施例によれば、バーストリードモードにおいてエラ
ーが発生した場合、そのエラーが発生したアドレスと訂
正されたデータとを保持しておくことにより、バースト
リードモード終了後その訂正データをメモリに反映させ
ることができ、バーストリードモードを長時間中断させ
ずにすむ。
の実施例によれば、バーストリードモードにおいてエラ
ーが発生した場合、そのエラーが発生したアドレスと訂
正されたデータとを保持しておくことにより、バースト
リードモード終了後その訂正データをメモリに反映させ
ることができ、バーストリードモードを長時間中断させ
ずにすむ。
【0029】次に本願発明の記憶制御装置の第二の実施
例について図面を参照して詳細に説明する。
例について図面を参照して詳細に説明する。
【0030】図4を参照すると、本願発明の第二の実施
例の全体構成は第1の実施例である図1の構成とほぼ同
様である。但し、第1の実施例の場合はアドレスバッフ
ァ230のエントリ数が複数あることを仮定していた
が、この第二の実施例ではこのアドレスバッファ230
は一つのアドレスのみを格納する。従って、バッファ格
納位置制御線211はアドレスバッファ230に入力さ
れない。
例の全体構成は第1の実施例である図1の構成とほぼ同
様である。但し、第1の実施例の場合はアドレスバッフ
ァ230のエントリ数が複数あることを仮定していた
が、この第二の実施例ではこのアドレスバッファ230
は一つのアドレスのみを格納する。従って、バッファ格
納位置制御線211はアドレスバッファ230に入力さ
れない。
【0031】図5を参照すると、第二の実施例のアドレ
スバッファ230は一つのアドレスのみを保持し、しか
も、アドレスの一部のみを保持している。このような構
成を採用しているのは、以下のような理由による。すな
わち、たとえばデータバッファ240の構成が図2のよ
うに4つのエントリを有していたと仮定すると、アドレ
スバッファ230は元のアドレスの下位2ビットを省略
して保持し、その下位ビットが”00”に相当するデー
タをデータバッファ240の第1のエントリに、下位ビ
ットが”01”に相当するデータをデータバッファ24
0の第2のエントリに、下位ビットが”10”に相当す
るデータをデータバッファ240の第3のエントリに、
下位ビットが”11”に相当するデータをデータバッフ
ァ240の第4のエントリに、それぞれ格納する。この
ように、データバッファ240に格納する位置を固定し
てしまうことにより、アドレスバッファ230が保持す
べきアドレスの数およびビット幅を省くことができる。
スバッファ230は一つのアドレスのみを保持し、しか
も、アドレスの一部のみを保持している。このような構
成を採用しているのは、以下のような理由による。すな
わち、たとえばデータバッファ240の構成が図2のよ
うに4つのエントリを有していたと仮定すると、アドレ
スバッファ230は元のアドレスの下位2ビットを省略
して保持し、その下位ビットが”00”に相当するデー
タをデータバッファ240の第1のエントリに、下位ビ
ットが”01”に相当するデータをデータバッファ24
0の第2のエントリに、下位ビットが”10”に相当す
るデータをデータバッファ240の第3のエントリに、
下位ビットが”11”に相当するデータをデータバッフ
ァ240の第4のエントリに、それぞれ格納する。この
ように、データバッファ240に格納する位置を固定し
てしまうことにより、アドレスバッファ230が保持す
べきアドレスの数およびビット幅を省くことができる。
【0032】タイミング生成部210は、バーストモー
ド中の処理データの数をカウントするカウンタを有して
おり、ECC生成判定部220からエラーが発生した旨
の通知を受けると、そのエラーがバーストモード中の何
番目のデータで発生したのかを判断して、データバッフ
ァ内の格納位置としてバッファ格納位置制御線211に
出力する。これにより、データバッファの対応するエン
トリにのみ訂正データが格納される。タイミング生成部
210は、いずれのエントリに訂正データを格納をした
かを記憶しておく。
ド中の処理データの数をカウントするカウンタを有して
おり、ECC生成判定部220からエラーが発生した旨
の通知を受けると、そのエラーがバーストモード中の何
番目のデータで発生したのかを判断して、データバッフ
ァ内の格納位置としてバッファ格納位置制御線211に
出力する。これにより、データバッファの対応するエン
トリにのみ訂正データが格納される。タイミング生成部
210は、いずれのエントリに訂正データを格納をした
かを記憶しておく。
【0033】エラー発生後のDRAMメモリ300への
訂正データ書込みは、次の要領で行う。まず、タイミン
グ生成部210は、訂正データを格納したエントリの位
置をアドレスバス260の下位部分およびバッファ格納
位置制御線211に出力すると共に、バッファ出力イネ
ーブル信号線213によりバッファからの出力を指示す
る。すると、アドレスバッファ230から対応するアド
レスの上位部分が読み出されて、アドレスバス260の
上位部分に出力される。それと同時にデータバッファ2
40において、バッファ格納位置制御線211の指示す
る位置からデータバス250にデータが読み出される。
第一の実施例の場合と同様に制御信号線261〜263
の制御信号を与えることにより、DRAMメモリ300
に訂正データが書き込まれる。
訂正データ書込みは、次の要領で行う。まず、タイミン
グ生成部210は、訂正データを格納したエントリの位
置をアドレスバス260の下位部分およびバッファ格納
位置制御線211に出力すると共に、バッファ出力イネ
ーブル信号線213によりバッファからの出力を指示す
る。すると、アドレスバッファ230から対応するアド
レスの上位部分が読み出されて、アドレスバス260の
上位部分に出力される。それと同時にデータバッファ2
40において、バッファ格納位置制御線211の指示す
る位置からデータバス250にデータが読み出される。
第一の実施例の場合と同様に制御信号線261〜263
の制御信号を与えることにより、DRAMメモリ300
に訂正データが書き込まれる。
【0034】このように、本発明の記憶制御装置の第二
の実施例によれば、アドレスバッファの容量を大幅に削
減することができる。
の実施例によれば、アドレスバッファの容量を大幅に削
減することができる。
【0035】
【発明の効果】以上の説明で明らかなように、本発明に
よると、バーストリードモードにおいてエラーが発生し
た場合、そのエラーが発生したアドレスと訂正されたデ
ータとを保持しておくことにより、バーストリードモー
ド終了後その訂正データをメモリに反映させることがで
き、バーストリードモードを長時間中断させずにすむと
いう効果がある。
よると、バーストリードモードにおいてエラーが発生し
た場合、そのエラーが発生したアドレスと訂正されたデ
ータとを保持しておくことにより、バーストリードモー
ド終了後その訂正データをメモリに反映させることがで
き、バーストリードモードを長時間中断させずにすむと
いう効果がある。
【0036】また、DRAM用の制御信号線を設けたこ
とにより、記憶装置がDRAMにより構成されていても
制御することができる。
とにより、記憶装置がDRAMにより構成されていても
制御することができる。
【図1】本発明の記憶制御装置の第一の実施例の構成を
示すブロック図である。
示すブロック図である。
【図2】本発明の第一の実施例におけるアドレスバッフ
ァ230の構成を表した図である。
ァ230の構成を表した図である。
【図3】本発明の一実施例におけるバーストリードモー
ドのタイミングチャートである。
ドのタイミングチャートである。
【図4】本発明の記憶制御装置の第二の実施例の構成を
示すブロック図である。
示すブロック図である。
【図5】本発明の第二の実施例におけるアドレスバッフ
ァ230の構成を表した図である。
ァ230の構成を表した図である。
100 中央処理装置 150 ホストデータバス 160 ホストアドレスバス 200 記憶制御装置 210 タイミング生成部 211 アドレスバッファ格納位置制御線 212 バッファラッチイネーブル信号線 213 バッファ出力イネーブル信号線 220 ECC生成判定部 221 訂正データ信号線 222 エラー検出信号線 230 アドレスバッファ 240 データバッファ 250 データバス 260 アドレスバス 261 行アドレスストローブ信号線 262 列アドレスストローブ信号線 263 書込みイネーブル信号線 300 DRAMメモリ
Claims (4)
- 【請求項1】 処理装置と記憶装置の間に位置してデー
タのやりとりを制御する記憶制御装置であって、 前記処理装置からの書込みデータについてエラー訂正符
号を生成して書込みデータと共に前記記憶装置に書込
み、前記記憶装置から読み出したデータとエラー訂正符
号とからエラーの発生を検出してエラーが発生していれ
ばデータを訂正するエラー訂正符号生成判定手段と、 このエラー訂正符号生成判定手段で検出されたエラーが
発生した前記記憶装置のアドレスおよび前記エラー訂正
符号生成判定手段で訂正されたデータを格納する訂正情
報格納手段と、 前記エラー訂正符号生成判定手段からエラーが発生した
旨の通知を受け取り、前記訂正情報格納手段へのエラー
発生アドレスおよび訂正データの格納および読出しを制
御し、前記記憶装置へのアクセスを制御するタイミング
生成手段とを含み、 前記訂正情報格納手段は、前記エラー訂正符号生成判定
手段で検出されたエラーが発生した前記記憶装置のアド
レスを格納するアドレス格納部と、前記エラー訂正符号
生成判定手段で訂正されたデータを格納するデータ格納
部とを含み、前記データ格納部は複数の前記訂正データ
を格納し、 前記アドレス格納部は前記データ格納部の格納する前記
訂正データに共通する前記記憶装置のアドレスの一部を
格納することを特徴とする記憶制御装置。 - 【請求項2】 前記タイミング生成手段は、ダイナミッ
ク型メモリの行アドレスと列アドレスを前記記憶装置に
取り込ませるタイミングを生成することを特徴とする請
求項1記載の記憶制御装置。 - 【請求項3】 前記アドレス格納部と前記データ格納部
とは複数の同数のアドレスおよびデータをそれぞれ格納
するように構成され、 前記タイミング生成手段は、前記アドレス格納部と前記
データ格納部の前記複数の格納位置の一つを示す計数部
を含むことを特徴とする請求項1記載の記憶制御装置。 - 【請求項4】 前記タイミング生成手段は、ダイナミッ
ク型メモリの行アドレスと列アドレスを前記記憶装置に
取り込ませるタイミングを生成することを特徴とする請
求項3記載の記憶制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6039704A JP2853555B2 (ja) | 1994-03-10 | 1994-03-10 | 記憶制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6039704A JP2853555B2 (ja) | 1994-03-10 | 1994-03-10 | 記憶制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07248976A JPH07248976A (ja) | 1995-09-26 |
JP2853555B2 true JP2853555B2 (ja) | 1999-02-03 |
Family
ID=12560405
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6039704A Expired - Lifetime JP2853555B2 (ja) | 1994-03-10 | 1994-03-10 | 記憶制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2853555B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998001806A1 (fr) * | 1996-07-03 | 1998-01-15 | Hitachi, Ltd. | Processeur d'informations |
US9069719B2 (en) * | 2012-02-11 | 2015-06-30 | Samsung Electronics Co., Ltd. | Method and system for providing a smart memory architecture |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2913873B2 (ja) * | 1991-03-20 | 1999-06-28 | 株式会社日立製作所 | データ処理システム |
-
1994
- 1994-03-10 JP JP6039704A patent/JP2853555B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH07248976A (ja) | 1995-09-26 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981020 |