JPH0715797B2

JPH0715797B2 - 不揮発性ｒａｍメモリを備えたマイクロコンピユ−タ

Info

Publication number: JPH0715797B2
Application number: JP59163754A
Authority: JP
Inventors: パオロ・ロツシーニ; ロベルト・フイナウリニ; マウリツイオ・ガイボツチ
Original assignee: エツセジ−エツセ−アテイイ−エツセ・コンポネンテイ・エレツトロニ−チ・ソチエタ・ペル・アノニマ
Priority date: 1983-08-04
Filing date: 1984-08-03
Publication date: 1995-02-22
Anticipated expiration: 2010-02-22
Also published as: IT1215224B; GB2144891A; FR2550361B1; DE3424765A1; FR2550361A1; DE3424765C2; GB2144891B; JPS6055596A; GB8417635D0; IT8322415A0; US4638465A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は不揮発性メモリを備えた構造のマイクロコンピ
ュータに関する。

〔従来の技術〕

マイクロコンピュータは通常セントラル・プロセッシン
グ・ユニット（CPU）、リードオンリー・メモリ（RO
M）、ランダム・アクセス・メモリ（RAM）やその他いく
つかの補助機能、例えば入出力装置等から構成されてい
る。

マイクロコンピュータが、処理そして／または制御の用
途に用いられる時は、種々の異なった理由や必要性のた
めに、記憶された情報が電源が切断された場合に保持さ
れる可能性を備えていることが要求される。

そのような目的のため、近年マイクロコンピュータ内に
記憶された情報を保持するための、EEPROM（エレクトリ
カリー・イレーサブル・プログラマブル・リードオンリ
ーメモリ）と呼ばれる不揮発性メモリエレメントがマイ
クロコンピュータに組み込まれてきている。

しかしながら、EEPROMのような不揮発性メモリを使用す
ると、重大な制限を強いられることになる。

ａ）新しいデータを記憶させたい時はいつでも、マイク
ロコンピュータは記憶するための特別な順序の動作を行
うことが必要である。そのような動作には所定の実行時
間（約10mS程度）が必要であるので、これがマイクロコ
ンピュータのスピードを制限している。それゆえ、マイ
クロコンピュータは余儀なくその指令プログラムの実行
を遅くさせられ、そしてまた限定された時間内では限ら
れた量の情報しか記憶することができない。

ｂ）不揮発性メモリセルの電気的状態の変換サイクルは
限られている。（例えば10000サイクル）プログラムの
通常の実行の時に、即ち給電停止に代表されるような必
要が起こる前に、前記メモリセルの情報の記憶がなされ
ると、これによりメモリは無用なエージングを受け取る
ことになる。

ｃ）一方、もしマイクロコンピュータにより処理される
情報が、マイクロコンピュータの通常の動作中における
スピードの減少を防ぐために、そして同時にメモリセル
のエージングを制限するために、セルの電気的状態を、
情報が消去されることを防止するために必要な時だけモ
ディファイすることによって、電源の切断の時だけ不揮
発性メモリに記憶されるとすると、その時は電源の切断
の検出が必要となり、また一方、同じ電源を蓄電エレメ
ントによって維持することも必要となる。

ストレージのために必要な時間のために、即ち、時間の
ためにより長く、より大きくすることは記憶される情報
の量に等しく、大きなコストとかなりの電源回路の複雑
さを伴う。その上、プログラムを組む上で特別な動作手
順が必要となる。

〔発明の目的〕

本発明の目的は前記従来技術の欠点を伴わず、電源ライ
ンの切断（または異なった出所からの電源の切断に相当
する信号）があった場合に、主給電ラインからの電力の
消費無しに回路配列を切替え、双安定回路の導通状態に
基づく情報を、不揮発性メモリエレメントに記憶させる
ことができる不揮発性メモリエレメントを備えたマイク
ロコンピュータを実現することである。

〔発明の構成〕

前記目的を達成するための本発明の不揮発性RAMメモリ
を備えたマイクロコンピュータは、不揮発性RAMメモリ
セルをマトリクス状に配設した不揮発性RAMメモリと、
この不揮発性RAMメモリに給電する電圧を制御する電圧
制御・逓倍ユニットとを一体的に形成したマイクロコン
ピュータであって、前記不揮発性RAMメモリセルは、供
給電圧が主給電ラインに印加されている間は、記憶され
た情報の種類に従って、交互に導通となったり非導通と
なったりする２つの相互に連絡する分岐回路を備えた双
安定回路と、主給電ラインに印加されている供給電圧
が、前記双安定回路に記憶されている情報を保持できな
くなるまで低下した場合に、その情報が失われる前にこ
の双安定回路の導通状態を記憶し、且つ、前記主給電ラ
インに印加されている供給電圧が元の電圧に戻った場合
に、この双安定回路の導通状態を元の状態に復帰させ
る、前記２つの分岐回路の内の一方に設けられる不揮発
性メモリエレメントとを有すると共に、この不揮発性メ
モリエレメントのプログラミングゲートを他方の分岐回
路に接続した不揮発性RAMメモリセルであって、前記双
安定回路の両方の分岐回路に、主給電ラインに印加され
ている電圧が低下した時に、供給電圧の前記双安定回路
の他方の分岐回路の状態に反応して、前記双安定回路の
導通状態を前記不揮発性メモリエレメントに記憶させる
ために、前記双安定回路の非導通状態にある分岐回路の
電位によって、この主給電ラインからの電力の消費を防
止するように、前記双安定回路の導通状態にある分岐回
路を自動的に非導通にさせる、制御スイッチエレメント
を設けたことを特徴とする構成である。

電源の切断に自動的に対応する不揮発性RAMメモリを付
加することは、マイクロコンピュータを通常の形態に、
そしてプログラムを通常の進行を保ち、またサイクルス
ローや不揮発性メモリセルの早期エージング現象を防ぐ
ということを理解するのは容易である。

同時に、それは必要は時に情報が素早く、自動的に記憶
されるということを実証する。実際的には電源が切断さ
れた（または他の同じような影響のある出来事が起こっ
た）場合には、情報が維持されることにより全て不変の
まま残るのである。

〔実施例〕

以下添付図面に詳細に図示された具体例によって、本発
明の特徴は一層明らかになる。

第１図によれば、モノリシック構造物50の中は、従来技
術と本発明とをそれぞれ区別するために記号的に２つの
部分50aと50bとに分けられており、本発明に係るマイク
ロコンピュータの重要部分がそこには示されている。

従来技術にあるように、マイクロコンピュータは、セン
トラル・プロセッシング・ユニット（CPU）51、リード
・オンリー・メモリ（ROM）52、ランダム・アクセス・
メモリ（RAM）53、そしてここでは詳しく説明されない
が、その他種々の回路および機能から構成されている。

一方、本発明によれば、制御用の付加回路と電圧逓倍器
を含む電圧制御・逓倍ユニット55とを備えた不揮発性RA
Mメモリ54が従来技術に付加されており、前記電圧逓倍
器から高い電圧Ｈが得られ、その電圧は電源が切断され
た場合にこれを暫定的に保持する蓄電エレメントを充電
するのに使用されるのである。外部信号Ｒに制御される
リセットロジック回路56は、電源が切断された瞬間、そ
してオンされた瞬間に信号Ｒに従ってその動作を行わせ
るために、電圧制御・逓倍ユニット55とCPU51とに組み
合わせられている。

不揮発性RAM54と、電圧制御・逓倍ユニット55そして、
リセットロジック回路56により構成される付加構成の詳
細は、第２図に示されており、ここには不揮発性RAM54
が一般記号を用いて描かれているが、これは不揮発性RA
Mセル57のマトリクスによって構成されていると考えら
れている。CPU51はバスと呼ばれるそれぞれのライン58
と59とを通じてアドレス信号を送り、データ信号を送り
（または受ける）。上述の具体的な例は第３図に関連し
て後に詳述される。

電圧制御・逓倍ユニット55は２つのスイッチ60と61を備
えており、それらは通常の動作状態では、不揮発性RAM5
4のセル57にそれぞれ第一副給電ラインＶの電圧Vcc＝5V
と、第二副給電ラインＷの電圧Vpp＝20Vとを給電し、そ
れは同セルが双安定回路のRAMメモリエレメントとして
通常の動作をするためである。しかしながら、リセット
ロジック回路56の制御のもとでは、前記２つのスイッチ
は前記電圧を修正することができ、前記セルにそれぞれ
Vcc＝20VとVpp＝0Vの電圧をもたらす。これは電源が切
断された瞬間に不揮発性RAM54の中にデータを記憶する
ためである。スイッチ60は必要なVccの値を形成するた
めに、リセットロジック回路56に制御される電圧逓倍器
62及び電圧レギュレータと協同して、電圧逓倍器64（こ
の電圧逓倍器からは信号Ｈもえられる）によって給電さ
れ、そしてリセットロジック回路56に制御されるリミッ
タ63のレートを増大させる。スイッチ61は今度はリセッ
トロジック回路56に制御される電圧逓倍器66によって給
電される電圧制限器65と協同する。後者は電圧Vppに制
御され、CPU51に信号Ｓを送ることが可能である。

前述したように、不揮発性RAM54は不揮発性セル57のマ
トリクスから構成されている。これらのセルは好ましく
は第３図に示されるようなものである。即ち、本願出願
人が1983年７月27日に出願したイタリア特許願No.22256
A/83に記載されているようなものである。上述の出願の
詳細な説明を参照してここでは簡単な説明がなされる。

第３図にはメタル−オキサイド−セミコンダクタ（MO
S）技術により実現される不揮発性ランダム・アクセス
・メモリ（RAM）が示されている。

上述の回路では、セルは実質的にはＡとＢとの２つの部
分から構成されており、Ａ部分は不揮発性メモリエレメ
ントを備えた双安定回路を示し、Ｂ部分は通常の双安定
動作状態（即ち、スタティックRAMとしての状態）から
双安定回路の状態に関連した情報の記憶状態への変更を
行い、そして、記憶された情報の復帰を行う部分であ
る。

双安定回路、即ちＡ部分は通常２つの連絡された分岐回
路から構成されており、これらは第一副給電ラインＶ
（第２図のスイッチ60に制御される）とアースとの間に
展開されている。分岐回路の一方は直列に接続されたト
ランジスタ3,8,9を含んでおり、トランジスタ８は“デ
プレッション”型であり、双安定回路の負荷トランジス
タのうちの一つを構成している。一方、トランジスタ９
は同回路の駆動トランジスタを構成している。ところ
が、トランジスタ３は後述されるプログラミングステッ
プにおける制御トランジスタとして動作する。

双安定回路の他方の分岐回路はトランジスタ4,5,7,11を
含んでおり、トランジスタ4,7,11はそれぞれもう一方の
分岐回路のトランジスタ3,9,8に連絡されている。双安
定回路の相互連絡は、トランジスタ９のゲートと、他方
の分岐回路のトランジスタ７とトランジスタ11との間に
ある回路結合点16との間の交差接続と、トランジスタ11
のゲートと、他方の分岐回路のトランジスタ８とトラン
ジスタ９との間にある回路結合点15との間の交差接続に
よって実現される。

しかしながら、トランジスタ７の容量はトランジスタ８
の容量の約半分であり、それゆえ上述のトランジスタ７
は他の分岐回路の電流に対して自分の分岐回路の電流を
２倍の値にセットする傾向にあるということは注意しな
ければならない。その上、トランジスタ11はトランジス
タ９より容量が大きく、従って、同じゲート電圧とドレ
イン電流ではトランジスタ11のドレイン電圧がトランジ
スタ９のドレイン電圧よりも高くなることになる。

この左右の非対称性は双安定回路の作用を乱すことはな
いが、後述するようにそれは双安定回路がオンされる時
に双安定回路の状態に影響を与える。

エンハンスメント型のトランジスタ５は、そのドレイン
結合点20とソース結合点19とが、電気的にプログラム可
能な不揮発性メモリエレメント６に並列に接続されてお
り、このメモリエレメント６はそのフローティングゲー
ト18とプログラミングゲート21とがトランジスタ３と他
の分岐回路のトランジスタ８との間の中間結合点17に接
続された例として描かれている。

さらに詳しく述べると、不揮発性メモリエレメント６は
実施例としてUS特許No.4,203,158号公報に示されるトラ
ンジスタから構成されると考えることができる。即ち、
この不揮発性メモリエレメント６はトランジスタ５のド
レインとフローティングゲート18との間の挿入されたシ
リコンオキサイドの非常に薄い層（100Å）の存在に基
づくものであり、これは導電性になる能力と適度な強さ
の電界によって降伏させられると（ファウラー・ノード
ハイム効果）、フローティングゲート18を充電する能力
とを備えている。

フローティングゲート18の充電においては、一方では後
述する現象により不揮発性エレメント６が殆どトランジ
スタ５を短絡することができるか否かに依存している。

ところが、トランジスタ５が短絡されないとトランジス
タ５はその電圧降下により双安定回路の動作に影響を与
えないが、このトランジスタ５は結合点16における高電
圧（ロジックレベル“1"）を低下させることだけは行
う。

交換制御はワードライン24に制御されるゲートを備えた
トランジスタ10と12を通じてビットライン22と23（第２
図のバス59に接続されている）とから双安定回路にそれ
ぞれ与えられる。

不揮発性RAMセルのＢ部分、即ち、プログラミングまた
はプリチャージ部分はトランジスタ３と４のゲートと、
第２図のスイッチ61に制御される第二副給電ライン（プ
ログラミングまたはプリチャージライン）Ｗとの間に挿
入された並列に接続された２組のトランジスタ1,2と13,
14を備えている。トランジスタ１と13のゲートは双安定
回路の駆動トランジスタ９と11のゲートにそれぞれ接続
されている。トランジスタ２と14はエンハンスメント型
であり、それぞれのドレイン電極に接続されたゲートを
持っている。

上述したトランジスタ1,13は状態検出トランジスタであ
り、この状態検出トランジスタ１のゲート電圧は、双安
定回路の他方の分岐回路の回路結合点16の電位に依存し
ている。

そして、前記状態検出トランジスタ１は回路結合点16の
ロジックレベルに応じて、制御トランジスタ３のゲート
電圧を変化させる。

また、トランジスタ13も、トランジスタ１と同様な機能
を有している。

一方、上述したトランジスタ3,4は制御トランジスタで
あり、これらの制御トランジスタ3,4はプログラミング
ステップにおいて、双安定回路の導通、又は非導通状態
を、不揮発性メモリエレメント６における、充電状態又
は放電状態に置換する。

なお、この制御トランジスタ3,4の導通、又は非導通状
態によって、不揮発性メモリエレメント６を充電する
か、或いは放電するかが決定される。

第３図の不揮発性RAMセルの結合点の動作、そしてその
結果、第２図の不揮発性RAMメモリ54と、それから構成
される第１図のマイクロコンピュータ概略は以下の通り
である。

マイクロコンピュータの通常の動作状態において、リセ
ットロジック回路56はスイッチ61により全てのセル57の
第二副給電ラインＷに電圧Vpp＝20Vを印加しており、20
VのラインＷの電圧は、約2Vのトランジスタ２と14（エ
ンハンスメント型）による電圧降下を伴ってトランジス
タ３と４のゲートに与えられている。

その結果、18Vの電圧はトランジスタ３と４とを極めて
導電性のある状態にし、この場合、第一副給電ラインＶ
（セル57への5Vの供給を容易にする電圧逓倍器62の助け
を借りて第２図のスイッチ60により5Vに保持される）に
不揮発性メモリエレメント６のプログラミングゲート21
とドレイン20とを接続する実質的な短絡回路として動作
する。この状態では回路は普通の双安定回路として動作
し、前述したようにトランジスタ５の存在によっては影
響を受けない。

信号Ｒの動作、電源の切断および同様の制御が行われた
後の場合は、これに反して以下のような動作方式とな
り、双安定回路の状態に関した情報が保持される、即
ち、不揮発性メモリエレメント６のプログラミングと呼
ばれる動作が行われる。

信号Ｒとして伝達される主給電ラインの電圧降下は、第
２図のリセットロジック回路56、スイッチ60と61を通じ
てラインＷに電圧Vppから0Vへの降下に相当する電圧の
低下を生じさせ、その後直ちに電源ラインＶの電圧Vcc
を0Vから20Vに立ち上がらせる。

更に詳しく述べれば、スイッチ61は0Vに切り換わり、一
方電圧逓倍器66はその機能を失う。リセットロジック回
路56は転換が生じた時にこれを検知し、それから電圧逓
倍器64、及びリミッタ63の影響が受け入れられるように
スイッチ60を制御する。これにより、電圧逓倍器64で作
られ、リミッタ63で調整された20Vの電圧がセル57に加
えられる。このような動作段階において、セル57の不揮
発性エレメント６が損傷を受けないように、リミッタ63
は電圧Vccの5Vから20Vへの増加が徐々に行われるように
調整する。

双安定回路の置かれた電気的状態（即ち、分岐回路のト
ランジスタ7,11を非導通でその結果、結合点16は高電位
であり、分岐回路のトランジスタ8,9は導通しており、
その結果結合点15は低電位である状態、逆もまた同様）
によれば、トランジスタ1,13の内の１つはしかしながら
そのゲートが高電位で、もう１つはゲートゲートが低電
位である。即ち、１つは導通しており、もう１つは非導
通である。トランジスタ3,4の内の１つはそのゲートが
２個のトランジスタ1,13の内の１つの導通状態にあるも
のを通じてアース（ラインＷの０電位）されており、そ
れ故非導通である。

一方、他の１つは実質的には（同じトランジスタのゲー
ト容量と、関係する回路の結合点に組み合わされた拡散
容量によって）そのゲートの電荷を保持するので導通す
る。

トランジスタ２と14はこの動作に影響を与えない、とい
うのはそれらは0Vに等しいゲート−ソース間電圧を備
え、反ダイオードとして動作するからである。そして、
後述する不揮発性メモリエレメント６のプログラミング
動作によって、両方の分岐回路のトランジスタ3,8,9と
トランジスタ4,7,11は非導通となり、そしてその結果、
現時点では約20VのラインＶからの電力の消費は全く生
じない。

この状態で不揮発性メモリエレメント６のプログラミン
グ動作は以下のように起こる。

供給電圧が切断された時点では、双安定回路は分岐回路
のトランジスタ4,7,11が非導通状態にあり、分岐回路の
トランジスタ3,8,9が導通状態にあって、結合点17に接
続する不揮発性エレメントのプログラミングゲートはグ
ラウンド電位にあり、これに反して同じ不揮発性トラン
ジスタのドレイン電極20は、トランジスタ４に前記トラ
ンジスタ４のゲート電位を高電位に保つことによって保
証された導通によりラインＶの電位まで上昇する。

この結果、もし不揮発性エレメント６のフローティング
ゲート18が予め放電されていると、ドレイン20からフロ
ーティングゲート18への電流の流れが生じ、それがフロ
ーティングゲート18が充電され、これに反してフローテ
ィングゲート18が既に充電されているとすると、全ての
ものは前と同様の状態のままである。それは通過電流が
起こらないからである。

これは導通性に変化があり、その結果薄い酸化層を通っ
て電荷が流れる時は常に起こる不揮発性エレメントのエ
ージング現象を制限する非常に重要なことである。

これに反して、もし、電源が切断された瞬間に、双安定
回路の分岐回路のトランジスタ4,7,11が導通状態にあ
り、分岐回路のトランジスタ3,8,9が非導通である状態
にあり、不揮発性エレメント６のプログラミングゲート
21はトランジスタ３を通じてラインＶの電位まで上昇す
る（この場合導通状態）という状態にある。

一方、同じ不揮発性エレメントのドレイン20は、トラン
ジスタ７と11を通じてアース電位まで電圧降下する。

その結果、もし既に充電されていなければ、動じフロー
ティングゲート18とドレイン20間を流れる電流によっ
て、フローティングゲート18は充電される。

結論として、双安定回路の状態に応じて、不揮発性エレ
メント６は、既に述べたように電力の消費なしにそして
強制的な充電と導通性の変化なしに、それ自身のフロー
ティングゲート18を充電したり放電したりする。（これ
ら電力の消費および強制的な充電と導通性の変化は、先
の充電状態を仮に取り消すことが必要な場合に起こるも
のである。）この時点において、不揮発性エレメント６、これに関連
するセル57そして最終的には不揮発性RAM54とマイクロ
コンピュータ50とは以前にとられた状態に関連して情報
が記憶される。

不揮発性エレメント６によって確実にされる充電状態
は、双安定回路がプログラミング機能を持つ状態であ
り、ターンオンの時点における同じ状態の回復に依存す
る。もし、フローティングゲート18が充電されると、実
際には不揮発性エレメント６はトランジスタ５を短絡
し、大きな容量の（そして当然大きな抵抗でもある）ト
ランジスタ11を結合して負荷トランジスタ７の電流を確
実に高くし、それが結合点16の電位を結合点15よりも上
昇させる。その結果、双安定回路は分岐回路のトランジ
スタ7,11が非導通である最初の状態に復帰する。

これとは逆に、もし、プログラミングステップにおい
て、フローティングゲート18が充電されていると、トラ
ンジスタ５は不揮発性メモリエレメント６によって短絡
されず、わずかな遅延をもってターンオンする。（ドレ
イン20からソース19への電圧の流れが必要である。）結合点15の電圧を結合点16の電圧より速く上昇させ、こ
のようにして双安定回路は分岐回路のトランジスタ7,11
が導通、分岐回路のトランジスタ8,9が非導通である初
期状態に戻るのである。

〔発明の効果〕

本発明の不揮発性RAMメモリを備えたマイクロコンピュ
ータは、不揮発性RAMメモリセルをマトリクス状に配設
した不揮発性RAMメモリと、この不揮発性RAMメモリに給
電する電圧を制御する電圧制御・逓倍ユニットとを一体
的に形成したマイクロコンピュータであって、前記不揮
発性RAMメモリセルは、供給電圧が主給電ラインに印加
されている間は、記憶された情報の種類に従って、交互
に導通となったり非導通となったりする２つの相互に連
絡する分岐回路を備えた双安定回路と、主給電ラインに
印加されている供給電圧が、前記双安定回路に記憶され
ている情報を保持できなくなるまで低下した場合に、そ
の情報が失われる前にこの双安定回路の導通状態を記憶
し、且つ、前記主給電ラインに印加されている供給電圧
が元の電圧に戻った場合に、この双安定回路の導通状態
を元の状態に復帰させる、前記２つの分岐回路の内の一
方に設けられる不揮発性メモリエレメントとを有すると
共に、この不揮発性メモリエレメントのプログラミング
ゲートを他方の分岐回路に接続した不揮発性RAMメモリ
セルであって、前記双安定回路の両方の分岐回路に、主
給電ラインに印加されている電圧が低下した時に、供給
電圧の前記双安定回路の他方の分岐回路の状態に反応し
て、前記双安定回路の導通状態を前記不揮発性メモリエ
レメントに記憶させるために、前記双安定回路の非導通
状態にある分岐回路の電位によって、この主給電ライン
からの電力の消費を防止するように、前記双安定回路の
導通状態にある分岐回路を自動的に非導通にさせる、制
御スイッチエレメントを設けたことを特徴とするので、
以下の効果を奏することができる。

通常の動作状態において、本発明のマイクロコンピュー
タに使用されている不揮発性RAMセルの双安定回路は、
不揮発性メモリエレメントが除外されたスタティックRA
Mとして動作する。

一方、この双安定回路に給電する主給電ラインが切断さ
れた場合や、適当な制御装置からの制御信号が入力され
た場合等に、この主給電ラインから前記双安定回路に給
電される電圧が、前記双安定回路に記憶されている情報
を保持できなくなるまで低下すると、独特の回路配列と
なって、不揮発性メモリエレメントのプログラミング動
作、即ち、双安定回路の導通、或いは非導通状態を一時
的にメモリエレメントに記憶する動作を行うことができ
る。

しかも、この動作は電力を消費することなく行うことが
でき、更に、主給電ラインから双安定回路に印加される
電圧が元の電圧に戻った場合には、この不揮発性メモリ
エレメントに記憶されている情報に基づいて、双安定回
路の導通状態を元の状態に回復させることができる。

従って、このような不揮発性RAMセルをマトリクス状に
配設することによって構成されている不揮発性RAMを使
用した本発明のマイクロコンピュータによれば、情報処
理の通常動作中は、既に定められたプログラムに従って
最高のスピードで全く通常の動作を行うが、電源が切断
された場合（あるいは他の類似する事象が起こった場
合）のデータの記憶は、特別のプログラムの変更なし
に、自動的に且つ素早く実行可能であるということは容
易に理解できる。また、電源が電圧降下した後に記憶を
行うことも可能であり、そのような目的のために電圧Ｈ
によって適当にプリチャージされたコンデンサの電荷を
使用することによって、不揮発性RAMセル57の電力消費
はほぼゼロであると見なすことができる。また、セル57
の不揮発性メモリエレメント６の電荷の変化は、情報を
記憶する時と、セルの前の状態が要求と異なる場合だけ
起こり、エージング現象は最小に限定されるということ
も注意すべきである。

しかしながら、ターンオン時には全て前の状態に復帰す
るのである。

【図面の簡単な説明】

第１図は本発明に係るマイクロコンピュータの概略構成
図、第２図は前記マイクロコンピュータに含まれる不揮
発性RAMメモリの詳細および関連制御と電圧逓倍回路を
詳細に示すブロック図、第３図は前述の不揮発性RAMメ
モリにより構成された不揮発性メモリセルの実施例の詳
細を示す回路図である。１〜５……トランジスタ、６……不揮発性メモリエレメ
ント、７〜14……トランジスタ、15……回路結合点、16
……結合点、17……中間結合点、18……フローティング
ゲート、19……ソース接続点、20……ドレイン接続点、
21……プログラミングゲート、22,23……ビットライ
ン、24……ワードライン、51……CPU、52……ROM、53…
…RAM、54……不揮発性RAMメモリ、55……電圧制御・逓
倍ユニット、56……リセットロジック回路、57……不揮
発性RAMセル、60,61……スイッチ、Ｖ……第一副給電ラ
イン（電源ライン）、Ｗ……第二副給電ライン（プログ
ラミング又はプリチャージライン）。

フロントページの続き (72)発明者マウリツイオ・ガイボツチイタリア共和国，20030 バルラツシーナヴイア・ミラノ，２ (56)参考文献特開昭57−64390（ＪＰ，Ａ) 実開昭54−85943（ＪＰ，Ｕ)

Claims

【特許請求の範囲】

【請求項１】不揮発性RAMメモリセルをマトリクス状に
配設した不揮発性RAMメモリと、この不揮発性RAMメモリ
に給電する電圧を制御する電圧制御・逓倍ユニットとを
一体的に形成したマイクロコンピュータであって、前記
不揮発性RAMメモリセルは、供給電圧が主給電ラインに
印加されている間は、記憶された情報の種類に従って、
交互に導通となったり非導通となったりする２つの相互
に連絡する分岐回路を備えた双安定回路と、主給電ライ
ンに印加されている供給電圧が、前記双安定回路に記憶
されている情報を保持できなくなるまで低下した場合
に、その情報が失われる前にこの双安定回路の導通状態
を記憶し、且つ、前記主給電ラインに印加されている供
給電圧が元の電圧に戻った場合に、この双安定回路の導
通状態を元の状態に復帰させる、前記２つの分岐回路の
内の一方に設けられる不揮発性メモリエレメントとを有
すると共に、この不揮発性メモリエレメントのプログラ
ミングゲートを他方の分岐回路に接続した不揮発性RAM
メモリセルであって、前記双安定回路の両方の分岐回路
に、主給電ラインに印加されている電圧が低下した時
に、供給電圧と前記双安定回路の他方の分岐回路の状態
に反応して、前記双安定回路の導通状態を前記不揮発性
メモリエレメントに記憶させるために、前記双安定回路
の非導通状態にある分岐回路の電位によって、この主給
電ラインからの電力の消費を防止するように、前記双安
定回路の導通状態にある分岐回路を自動的に非導通にさ
せる、制御スイッチエレメントを設けたことを特徴とす
る不揮発性RAMメモリを備えたマイクロコンピュータ。
【請求項２】前記制御スイッチエレメントは、前記双安
定回路に記憶されている情報を保持できなくなるまで前
記主給電ラインに供給される電圧が低下したことに反応
して、一時的にグラウンド電位となる第二副給電ライン
にゲート電極が接続され、前記双安定回路のそれぞれの
分岐回路に設けられる制御トランジスタと、前記双安定
回路の非導通状態にある分岐回路の電位によって、前記
制御トランジスタのゲート電圧を制御して、前記双安定
回路の導通状態にある分岐回路を非導通にさせるよう
に、前記第二副給電ラインと前記制御トランジスタのゲ
ート電極との間に挿入され、他方の分岐回路の回路結合
点にゲート電極が接続された状態検出トランジスタとか
ら成ることを特徴とする特許請求の範囲第１項に記載の
不揮発性RAMメモリを備えたマイクロコンピュータ。
【請求項３】前記不揮発性メモリエレメントが、前記双
安定回路の一方の分岐回路に接続されたプログラミング
ゲートと、他方の分岐回路に設けられた短絡可能なトラ
ンジスタと電極を共有する、ドレイン電極及びソース電
極と、前記プログラミングゲートと、ドレイン電極及び
ソース電極との間に設けられるフローティングゲートと
を有することを特徴とする特許請求の範囲第２項に記載
の不揮発性RAMメモリを備えたマイクロコンピュータ。
【請求項４】前記電圧制御・逓倍ユニットは、前記不揮
発性RAMに給電する前記第一副給電ライン及び第二副給
電ラインの電圧を指示するリセットロジック回路によっ
て制御されるスイッチを含んでいることを特徴とする特
許請求の範囲第２項に記載の不揮発性RAMメモリを備え
たマイクロコンピュータ。
【請求項５】前記スイッチは、前記電圧制御・逓倍ユニ
ットに設けられる電圧逓倍器に接続される電圧制限器に
接続されていることを特徴とする特許請求の範囲第４項
に記載の不揮発性RAMメモリを備えたマイクロコンピュ
ータ。
【請求項６】前記第一副給電ラインに接続される電圧制
限器には、前記双安定回路に印加される主給電ラインか
らの電圧が、この双安定回路に記憶されている情報を保
持できなくなるまで低下した場合に、前記第一副給電ラ
インの電圧を一時的に上昇させるタイミングを調整する
電圧増加リミッタが組み合わされていることを特徴とす
る特許請求の範囲第５項に記載の不揮発性RAMメモリを
備えたマイクロコンピュータ。
【請求項７】前記電圧制御・逓倍ユニットは、前記双安
定回路に印加される主給電ラインからの電圧が、この双
安定回路に記憶されている情報を保持できなくなるまで
低下した場合に、所定の時間だけ前記主給電ラインの電
圧を保持する蓄電エレメントを充電するための電圧信号
を出力することが可能であることを特徴とする特許請求
の範囲第１項に記載の不揮発性RAMメモリを備えたマイ
クロコンピュータ。