JPH07154245A - 集積回路における伝播遅延を正確に表わすデジタル信号を与えるための方法および装置 - Google Patents

集積回路における伝播遅延を正確に表わすデジタル信号を与えるための方法および装置

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JPH07154245A
JPH07154245A JP6187652A JP18765294A JPH07154245A JP H07154245 A JPH07154245 A JP H07154245A JP 6187652 A JP6187652 A JP 6187652A JP 18765294 A JP18765294 A JP 18765294A JP H07154245 A JPH07154245 A JP H07154245A
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ビン・グオ
Jim Kubinec
ジム・クビネック
Eugen Gershon
ユーゲン・ゲルション
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Abstract

(57)【要約】 【目的】 集積回路のオンチップ時間遅延デバイスを連
続的に較正してリアルタイムで調整を行なうためのオン
チップデジタルセーブ方式を提供する。 【構成】 この技術は特に同じ遷移時間を有する選択可
能な数の同一の単位遅延回路からなる半導体遅延ライン
に有用である。この方式は常に単位遅延素子の遅延変化
をモニタし、遅延を基準クロック周期と比較し、基準ク
ロック周期に等しい時間だけ効果的に遅延をもたらすに
は単位遅延素子がいくつ必要かを判断することによっ
て、遅延ラインを較正する。デバイスの動作中に、リア
ルタイムのデジタルポインタ数が発生されかつ更新され
る。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明はデジタル回路時間遅延素子に
関し、より特定的にはそのような時間遅延のための較正
の方法および装置に関する。
【０００２】
【発明の背景】データ伝送や多くのアナログおよびデジ
タルのシステムでは、予め定められた幅のパルスの発
生、クロック同期、クロック逓倍、およびクロック／デ
ータ復元など様々な目的のために、正確かつ安定した遅
延素子がしばしば必要である。伝統的な位相ロックルー
プ（ＰＬＬ）または他の混合されたアナログ−デジタル
のアプローチでは、制御された発振器のクロック速度、
または遅延素子の時間遅延値は、基準発振器にロックさ
れ電圧を制御された発振器にアナログの電圧または電流
を制御信号として与えることによって得ることができ
る。この制御信号は、しばしば位相検出器、周波数範囲
制御装置、タイミング検出回路からの濾波されたまたは
平滑化された出力、またはいくつかの検出器からの組合
わせられた制御信号である。制御信号のアナログ特性に
より、制御された周波数または時間遅延値の連続的で段
差のない同調が可能になるが、周波数が高い、またはデ
ータ速度が高い動作に起因する高いループ利得によっ
て、動作はノイズに対し非常に敏感になる。特に、非常
に規模の大きい高速デジタル機能とともに集積化するこ
とが必要な場合に性能の最適化は難しくなる。なぜな
ら、デジタルスイッチング動作は、多量のスイッチング
ノイズを誘発する傾向があるからである。
【０００３】時間遅延素子の使用に基づいた全デジタル
位相ロックループは、これらの懸念を排除するものであ
る。複数個の小さい遅延素子を直列に用いて時間遅延を
構成することによって、個々の素子の遅延値により決定
される「分解能」を有する時間遅延値を得ることができ
る。遅延素子は標準的な集積回路のインバータ装置であ
り得る。しかしながら、インバータの遅延は固定されて
はおらず、プロセスの変動、温度変化、および電源ノイ
ズのために変動し得る。したがって、上述の精密な応用
のほとんどでのように一定かつ正確な遅延が必要な場合
には、標準的なインバータは十分ではない。
【０００４】ＣＭＯＳや他の処理技術により提供される
デバイス密度が増すにつれ、長く連なってカスケード接
続された遅延の少ないインバータがますます低いコスト
で得られるようになり、インバータを基本的な高分解能
単位遅延素子として使用することができるようになる。
加えて、現在アナログ技術またはアナログ−デジタルの
混在する方式で実現されている応用のより多くにとって
代わるものとして、全デジタルの解決策が魅力的なもの
となってきている。
【０００５】複数個の単位遅延セルが様々なタイムベー
スを形成するのに用いられる応用では、オンザフライ
で、かつデジタル形式で、すなわちリアルタイムで基本
的な遅延セルの時間遅延値を提供することができ、かつ
正確な遅延または遅延調整を要求するデジタル機能と容
易に集積化できるように標準的なロジックセルしか用い
ない、一般的な検出方式が必要とされる。
【０００６】
【発明の概要】この発明の目的は、遅延素子を較正して
パラメータまたは動作条件の変動を補償し、かつ遅延調
整を必要とする他の回路ブロックに情報を提供する装置
および方法を提供することである。
【０００７】この発明の主な目的は、集積回路内に作ら
れた単位遅延セルの遅延変動を検出し、かつ時間遅延値
を表わすデジタルの数字をリアルタイムで発生するデジ
タル方式を提供することである。このデータはその後、
タイミングのために正確な時間遅延を形成する目的でカ
スケード接続されるべき単位遅延セルの適切な数を制御
または選択するために、集積回路の様々な部分で用いる
ことができる。
【０００８】この発明により提供されるもう１つのもの
は、その機能が標準的なロジック検出ツールで設計かつ
検証できるデジタル設計に容易に集積化され得るように
標準的な論理セルのみを使用する、全デジタル方式であ
る。
【０００９】この発明の原理に従い、全デジタルリアル
タイム遅延検出およびデジタル表現方式が集積回路のオ
ンチップ遅延調整について説明される。検出方式は主
に、水晶基準クロックの位相シフトされた複写がそこか
ら得られるカスケード接続された単位遅延セルによって
形成される遅延ラインと、位相シフトされた複写とオリ
ジナルの基準クロックとの位相比較のための、単純な排
他的ＯＲ（ＸＯＲ）ゲートのアレイによって形成される
位相コンパレータアレイと、基準クロックが基準クロッ
ク周期に等しい時間経過の分だけ遅延される遅延ライン
の段の中央に置かれたいくつかの段からなる「ウィンド
ウ」領域を生成するデルタ位相ウィンドウ発生回路と、
デルタ位相ウィンドウ領域における２つの終端位置の
「アドレス」を検出するデルタ位相ウィンドウ検出ブロ
ックとを含む。「デルタ位相」ウィンドウ領域という語
は、そこからの水晶基準クロックの遅延されたまたは位
相シフトされた複写がオリジナルの基準クロックに対し
小さい位相差を有する遅延ラインにおける段をいう。ウ
ィンドウ中央の平均位置を表わす数字が得られる。検出
された２つの終端アドレスが加算され、その和は２で除
算されてウィンドウ中央のアドレスまたはゼロ位相アド
レスが発生される。このアドレスまたは値は、基準クロ
ックのサイクルすなわち周期時間に等しい時間経過の分
だけ遅延させるのに必要な段の数を表わしており、すべ
ての動作条件について正確なものとなる。ウィンドウ中
央アドレスまたは要求される段の数は、集積回路のプロ
セス処理時が異なれば異なったものとなり、回路が動作
している間にも、温度の変動、電源の変動および単位遅
延セルの遅延変動を引起こす他のノイズ源のために変動
するだろう。この方式の出力は、同じダイ上のいかなる
回路の他の部分のための遅延調整情報としても用いるこ
とができるデジタルの数字である。例として、同じ回路
ダイ上にあるすべての単位遅延セルが一致した構造を有
しており、したがって、遅延が一致していると仮定すれ
ば、周波数Ｆで動作している基準クロックの周期Ｔに等
しい時間経過の分だけ遅延させるのに必要な単位遅延セ
ルの数がＮであるということがわかった場合に、異なっ
た時間ｔだけ遅延させるのにｎ個の単位遅延セルを用い
ることができる。ｎ／２カスケードにされた単位遅延セ
ルから構成されるリング発振器の場合、振動周波数はＦ
×Ｎ／ｎとなり、このときＮ／ｎは１より大きい正の数
となるはずである。その他の応用は時間規定動作または
予め定められた一定の幅を備えたパルスの発生のための
正確な遅延素子を含み、この場合基準クロック周期と要
求される遅延時間との間にある比率が存在する。様々な
時間伸縮動作が、デコード回路または伸縮情報がストア
されているリードオンリメモリ（ＲＯＭ）によって行な
われ得る。
【００１０】
【詳しい説明】図１に示したブロック図では、局所クロ
ック１０（ＬＣＬＫ）は較正装置１への入力信号であ
る。この基準信号は動作のための基本的なタイミング基
準である。アドレス検出器１の出力は、遅延情報をリア
ルタイムで示すデジタルワードＺＰＡ（ｎ：０）であ
る。
【００１１】図２を参照して、遅延ライン（ＤＬ）１１
は、ｎ個の単位遅延セル１３をカスケード接続したアレ
イから構成されるということが見てとれ、単位遅延セル
の各々はアレイ内の物理的な位置に対応する「アドレ
ス」によって指定される。たとえば、ＤＬにおける第１
段の単位遅延セルは「１」のアドレスを有し、最終段ｎ
のセルはＥＡＤＤＲ（終端アドレス）のアドレスを有す
る。位相コンパレータアレイ２１（ＰＣＡ）が位相比較
を開始する段は、ＢＡＤＤＲ（開始アドレス）を有す
る。ＢＡＤＤＲとＥＡＤＤＲとの選択は、単位遅延セル
の遅延値と関係があり、この値はＴｕｄであり、基準ク
ロックはＴｒｅｆの周期を有する。公称のＥＡＤＤＲま
たは物理的に作り上げられたカスケード接続された単位
遅延セルの合計は、Ｎｎｏｍ＝Ｔｒｅｆ／Ｔｕｄであ
る。しかしながら、プロセスの変動により単位遅延はＴ
ｕｄ＝＋／−ｐ％の範囲内で変動させられるかもしれな
い。動作条件によって、この範囲はさらに拡張され得
る。また、この検出は遅延が３６０度近い場合に存在し
得る単位遅延の範囲、すなわちウィンドウと呼ばれるも
のの使用を想定している。したがって遅延ラインは、発
生し得る遅延が全て重なった場合に対処するのに十分な
数の単位遅延セルを有している筈である。位相コンパレ
ータアレイ（ＰＣＡ）２１はＥＡＤＤＲ−ＢＡＤＤＲに
等しい複数個のＸＯＲゲートからなり、各ゲートは基準
クロックＬＣＬＫ１０を一方の入力として受取り、かつ
ＤＬ１１のウィンドウにおける単位遅延段からの出力の
１つを他方の入力として受取る。換言すれば、ＸＯＲは
基準クロックＬＣＬＫとその位相シフトされた複製との
位相コンパレータである。他の論理ゲートＯＲ、ＮＯ
Ｒ、ＡＮＤ、ＮＡＮＤをインバータと結合して排他的Ｏ
Ｒ（ＸＯＲ）と同じ機能を提供できるということは明ら
かである。ＰＣＡ２１からの出力は各々デルタ位相ウィ
ンドウ発生器（ＤＰＷＧ）３１におけるカウンタのクロ
ック入力に与えられ、このカウンタの出力は、本質的に
パラレル入力シリアル出力シフタであるデルタ位相ウィ
ンドウ検出器（ＤＰＷＤ）４１の入力に向けられる。Ｄ
ＰＷＤ４１はＤＰＷＧ３１の出力をサンプリングし、図
３を参照してさらに説明するように「１１１…１１００
…００１１…１１１」のパターンが予想される。ＰＣＡ
出力が０である段は、「デルタ位相」アドレスであり、
これはこれらの段において検出されたオリジナルのＬＣ
ＬＫとその遅延された複製との位相差が０付近にあると
いうことを意味する。１→０遷移によって示される「ゼ
ロゾーン」の左側の境界のアドレスはデルタ位相ウィン
ドウ下部アドレス（ＤＰＷＬＡ）４３と称され、０→１
遷移によって示されるゼロゾーンの右側の境界はデルタ
位相ウィンドウ上部アドレス（ＤＰＷＨＡ）４４と称さ
れる。このウィンドウ領域の中央は、ＬＣＬＫとその遅
延された複製とに全く位相差のないように、基準クロッ
クが正確にフルサイクル分遅延されている段として示さ
れる。中央段のアドレスはいわゆるゼロ位相アドレス
（ＺＰＡ）４６である。ＤＰＷＬＡとＤＰＷＨＡとの検
出に基づくＺＰＡの検出は次のように成し遂げられる。
ウィンドウパターンがサンプリングされる、またはシフ
タＤＰＷＤに並列にロードされると、そのウィンドウデ
ータパターンは左にシフトされて遷移検出器（ＴＤ）６
１に入り、同期されたアドレスカウンタ（ＡＣ）５１が
シフトクロックをカウントし始める。
【００１２】図１を参照して、第１の１→０遷移がＴＤ
６１内で検出された場合、ＴＤＯ６３にパルスが出力さ
れ、それによりゼロ位相アドレス検出制御（ＺＰＡＤ
Ｃ）９１が信号ＬＤＬを発生してウィンドウの下部アド
レスとしてのアドレスカウンタＡＣの内容を、ウィンド
ウ下部アドレスレジスタ（ＷＬＡＲＥＧ）７１にラッチ
する。後に、別の遷移（０→１）がＴＤ６１によって検
出されると、再びパルスがＴＤＯ６３から出力され、そ
れによりゼロ位相アドレス検出制御（ＺＰＡＤＣ）９１
は信号ＬＤＨを発生し、ウィンドウの上部アドレスとし
てのアドレスカウンタＡＣの内容をウィンドウ上部アド
レスレジスタ（ＷＨＡＲＥＧ）７２にラッチする。２つ
のアドレスは、（ｎ＋２）ビット並列加算器であるＺＰ
ＡＧＥＮ８１において加算される。ＺＰＡＧＥＮの単純
なシフト動作が２による除算機能を行なう。（この除算
機能は実際には必要ではない。なぜなら和は定数によっ
て乗算された範囲を表わすからである。）その結果得ら
れるのは（ｎ＋１）ビット２進数ＺＰＡＧ（ｎ：０）で
あって、これはその瞬間における遅延ライン１１のウィ
ンドウ中央位置またはゼロ位相アドレスを表わす。この
ＺＰＡＧデータ８３はその後ＺＰＡＤＣ９１からの制御
信号ＬＤＴ９３によって一次レジスタ（ＴＡＲＥＧ）７
５にラッチされる。ゼロ位相ウィンドウを形成するプロ
セスの最中におけるノイズによる干渉を回避するために
発明者らはＴＡＲＥＧとＴＢＲＥＧとの内容を比較し
て、ＺＰＡＧ値の変化が着実な遅延シフトを表わすもの
なのか、それとも回路ノイズに起因する一時的な変動に
すぎないのかを調べることによって付加的なノイズ排除
を行なうことを提供する。しかし発明者らによるアプロ
ーチはそれに限定されるわけではない。
【００１３】図３を参照して、タイミング図はデルタ位
相ウィンドウ形成のプロセスを示すものである。出力波
形２０１の欄は、遅延ラインから出力された波形を示し
ており、その各々は１つ前のものから単位遅延の量だけ
遅延されている、または位相シフトされている。欄２１
０は基準クロックＬＣＬＫに関連して、対応する波形の
位相差を示す。３６０度の位相シフトでは、波形は正確
にＬＣＬＫと一致するということに注意されたい。欄２
１５では、ＬＣＬＫとは３６０度の位相差を有する波形
に関連の、各段における対応する遅延された波形につい
てのデルタ位相差が、度数によって示される。欄２２０
はデルタ位相を百分率で示す。ＢＡＤＤＲとＥＡＤＤＲ
との間の遅延ラインにおけるタップされた段の各々から
の出力波形は、ＰＣＡ２１におけるＸＯＲゲートによっ
てＬＣＬＫと位相比較される。その結果得られる、２５
０の近くの波形図において示されるこの論理関数の波形
は、ローにとどまる。平均の近くでは、波形は最小のパ
ルスエネルギを有する。どちらの方向にいっても、その
パルスは２５０のパルスよりも１段広くされる。高速デ
ータレート動作については、この段または単位遅延は非
常に小さいもの、すなわち数百ピコセカンド未満のもの
であるべきである。ＺＰＡ２５０付近の段からの出力パ
ルス幅は、ノイズ、温度、または電源電圧の変動のため
によく規定されず、最小パルス幅またはゼロ位相差の位
置の区別を困難なものとするであろう。
【００１４】最小エネルギパルス２５０が生じる一意的
な位置を認識する代わりに、発明者らは「デルタ位相ウ
ィンドウ」の概念を用いる。これはウィンドウ領域また
は波形のグループであって、発明者らはその中央を定
め、そしてその中央がゼロ位相位置であると仮定する。
図２では、ＰＣＡ２１のＸＯＲからの出力はデルタ位相
ウィンドウ発生器ＤＰＷＧ３１のカウンタのためのトリ
ガ信号として使用される。通常、カウンタは信頼性をも
ってトリガされるべき最小のクロックパルス幅を必要と
する。非常に幅の狭いパルスによって安全にトリガされ
るには高速カウンタが必要である。しかしながらこの方
式では、ＤＰＷＧ３１で用いられるカウンタは予め規定
された最小クロックパルスを有するトリガされた信号に
対し高い感度を備えている必要はなく、またクロックパ
ルス幅がすべての動作条件にわたって一定であるまたは
安定している必要もない。これは、ゼロの両側におけ
る、ゼロ位相アドレス付近の段からＸＯＲによって発生
されたパルス幅が、同じ段の大きさで増分され、かつ対
称であることに起因する。一例を挙げると、図３の２５
９におけるパルス幅がカウンタの要求する最小パルス幅
にちょうど一致する場合、２３９のパルスもそうなる。
すると、２５９より上の段および２３９より下の段から
のパルスの幅がすべてカウンタのトリガを可能にするの
に必要な最小パルス幅を満たし、一方で２３９と２５９
との間の段からのパルス幅は最小パルス要求を満たさな
いのでカウンタをトリガすることができない。ｋビット
カウンタのステータスは、０の最初のリセット後、カウ
ンタが２**ｋ回トリガされており、かつ出力がすべて
「１」であれば、「１」として、または「満たされてい
る」ものとして規定される。満たされていなければ、ｋ
ビットカウンタのステータスは「０」として規定され
る。波形２３９から２５９に対応するパルスによってク
ロックされるカウンタは、カウンタステータスの「ゼロ
ゾーン」または前述のいわゆる「デルタ位相ウィンド
ウ」領域に生じたパルスの幅が不適切なので、トリガさ
れない。デルタ位相ウィンドウの「幅」またはこの「ゼ
ロゾーン」における段の数は、カウンタのトリガに対す
る感度、およびトリガ信号のパルス幅に関係がある。ト
リガ信号の幅は単位遅延セルにおける遅延ともＸＯＲの
スピードとも関係があり、プロセスの変動や動作条件の
変化の影響を受けやすい。しかしながら、この「ゼロゾ
ーン」の微分または中央は、これらすべての条件に左右
されない。カウンタはあまり感度がよすぎてはいけな
い、すなわちトリガレベルのパルス幅はいくつかの単位
遅延の時間以上でなければならない。理想的には、ＰＣ
Ａ２１のＸＯＲからの波形は、図３に示したようにすべ
てよく規定されており、ＤＰＷＧ３１のカウンタは１ビ
ットに低減されるか、または単純にＴフリップフロップ
に低減され得る。
【００１５】実施にあたっては、環境の変化および電気
的なノイズが予想され、これらは単位遅延における変動
と信号ラインにおけるタイミングまたは振幅のジッタを
引起こす。図３の波形２４０、特に「ゼロゾーン」内に
ある、またはその近くのものは、図で示したほど理想的
なものではないかもしれない。これらの段は（１）発生
されたウィンドウパターンがウィンドウの下部アドレス
の側にあるゼロゾーンでない領域内において「０」など
の「ノイズ」を含む、（２）ゼロゾーンに所属していな
いカウンタはいくつかのカウントを数え損なう、（３）
誤ったＺＰＡＧデータが発生される、ということによっ
て不確定な状態を有しているかもしれない。
【００１６】ノイズ条件１）は、カウンタのために用い
るｋビット（ｋ＞１）の数を、ランダムなトリガでカウ
ントがいくつか増大するがカウンタが一杯になることは
ないように、増やすことによって濾波により除去するこ
とができる。ノイズ条件２）は、数え損なわれたいくつ
かのカウントがウィンドウ領域の外のカウンタのフルス
テータスに影響を与えることがないように、カウンタス
テータスを読出す前にｋ＝クロックサイクルより長く待
つべく適正な「待ち」状態番号ｍ（ｍ＞ｋ）を選択する
ことによって回避することができる。誤ったウィンドウ
下部アドレス（ＤＰＷＬＡ）が発生された場合、ＤＰＷ
Ｄ４１内のデータが左シフトされて１→０遷移を検出す
るならば、「１」内で孤立した「０」は０→１遷移を生
じ、これは１→０遷移の直後に検出される。このスイッ
チングはゼロ位相アドレス検出制御ブロック（ＺＰＡＤ
Ｃ）９１におけるノイズステータスインジケータとして
用いることができ、それにより誤りの検出が新しいＺＰ
ＡＧデータ８３が発行されることを妨げる。最後に、
３）たとえ誤ったＺＰＡＧデータが発生されたとして
も、ＴＡＲＥＧ７５内の新しいＺＰＡＧ値を、ＴＢＲＥ
Ｇ７６内の古い値と比較し、２つのＺＰＡＧ値が予め設
定された数のサイクルにわたって矛盾しない場合のみＺ
ＰＡＲＥＧ７８内の出力ＺＰＡを更新する、更新制御
（ＵＰＤＣ）機能１０１のために、積分器／フィルタを
含むことができる。
【００１７】図４は、ゼロ位相アドレス（ＺＰＡ）検出
装置およびプロセス全体のためのタイミング図を提供す
るものである。基準クロックＬＣＬＫ１０はシステムク
ロックである。リセット手順を経た後、ＤＰＷＧ３１内
のカウンタはすべて０にリセットされる。するとＤＰＷ
Ｇの出力がすべて０になり、「００００…０００…００
０」の出力パターンが生じる。各ＬＣＬＫのために、各
ウィンドウアドレスにつき異なった幅を備えたパルスが
ＸＯＲから発生され、カウンタをクロックするのに用い
られる。任意に選択されたｍ番目のＬＣＬＫサイクルの
終りでは、「ウィンドウ」パターンすなわちＤＰＷＧ３
１におけるカウンタステータスデータが、ロードウィン
ドウコマンドＬＤＷＤ３３によってデルタ位相ウィンド
ウ検出ブロック（ＤＰＷＤ）４１へ並列にロードされ
る。ＬＤＷＤ３３はＤＰＷＧ３１によって、アドレスカ
ウンタＡＣ５１を検出領域の開始アドレス値（ＢＡＤＤ
Ｒ）にリセットするためにも与えられる。「検出ウィン
ドウ」コマンドＤＥＴＷＤ４３の立上がり端縁が、ウィ
ンドウパターンの遷移検出「ＴＤ」６１までの左シフト
を開始させる。アドレスカウンタＡＣはＬＣＬＫを同期
してカウントする。ＤＰＷＤ ＳＥＲＯＵＴ信号が１→
０となったとき、遷移検出器６１において遷移６２０が
検出され、パルス６３０がＴＤＯ６３において与えら
れ、これはＺＰＡ検出制御（ＺＰＡＤＣ）９１に信号を
与えて、「ウィンドウ」のゼロゾーンにおける左側の端
のためのアドレスであるアドレスカウンタ（ＡＣ）５１
の内容（この例では１００）をウィンドウ下部アドレス
レジスタＷＬＡＲＥＧ７１にラッチするためのロードコ
マンドパルスＬＤＬ７１０を送らせる。ウィンドウデー
タパターンは０→１遷移６２１が検出されるまでＬＣＬ
Ｋごとに左シフトされ続ける。この遷移６２１に対して
ＴＤＯのパルス６３１が発生される。このとき、ＺＰＡ
ＤＣはＬＤＨにコマンドパルス７２０を送り、ウィンド
ウの右側の端におけるアドレス値（１２０）をウィンド
ウ上部アドレスレジスタ（ＷＨＡＲＥＧ）７２にラッチ
させる。１サイクル後に、ＺＰＡＧＥＮ８１における全
加算器が、ＷＬＡＲＥＧおよびＷＨＡＲＥＧ内のアドレ
スを加算し、その和を２で除算して１１０の出力ＺＰＡ
値を提供し、この値は有効であって、かつＬＤＴにおけ
るコマンドパルス９３０によってＴＡＲＥＧ７５にラッ
チされる。同時に、ＴＡＲＥＧ（ＴＡ（ｎ：０））内に
あったＺＰＡデータがＴＢＲＥＧ７６に移動される。こ
の例では、ＴＢ（ｎ：０）がロードコマンドの前は１１
１だったので、値には変化がない。続いて更新制御ＵＰ
ＤＣ１０１によって有効性のチェックが行なわれ、それ
により新しいＺＰＡ値が確実にノイズのために誤ったも
のとはならないようにするためのデジタルローパスフィ
ルタ機能が提供された後、ＵＰＤＺＰＡ（このタイミン
グ図では示されていない）に更新コマンドパルス１０３
が発行され、１１０のＺＰＡ値はＺＰＡ出力で利用可能
となる。ウィンドウのサンプリングまたは新しいＺＰＡ
Ｇ番号の発生は、クロックサイクルＳ個ごとにしか起こ
らないということに注意されたい。ＳはＤＰＷＧにおけ
るカウンタがカウントを行なっている間の待ちサイクル
の和（この例では８）およびウィンドウパターンがＤＰ
ＷＤにおいてシフトしている（またはＺＰＷＨＡ−ＢＡ
ＤＤＲ、すなわちこの例では１２０−４９＝７１に等し
い）場合のサイクルの和である。「高周波数」ノイズま
たは高速で一時的な変動はこの検出メカニズムによって
無視されるか、または必然的に平均される。
【００１８】図５は、ゼロ位相アドレス検出制御（ＺＰ
ＡＤＣ）ブロックの実現例を示す。最初のリセットの
後、ＴＤＯからの第１のパルスがフリップフロップ９５
１をセットし、ＮＡＮＤゲート９６１がローになってＮ
ＯＲゲート９６２を能動化する。それに続くＬＣＬＫロ
ーが通過し、ＬＤＬにパルスを生成してＷＬＡＲＥＧを
ロードする。ＬＣＬＫの立上がり端縁は、フリップフロ
ップ９５２をセットし、ＮＡＮＤゲート９７１の一方の
入力をハイにする一方で、他方の入力は後に続くＴＤＯ
（ウィンドウ上部アドレスが検出された場合）のパルス
がフリップフロップ９５１をリセットするまで、ローに
とどまる。その場合ＮＡＮＤゲート９７１は「０」を出
力し、これは続いてＮＯＲゲート９７２を能動化し、後
に続くＬＣＬＫローが到達するとパルスを生成する。こ
れが、ＷＨＡＲＥＧにロードを行なうコマンド信号ＬＤ
Ｈである。次の２つのＬＣＬＫサイクルはＺＰＡデータ
が既にＺＰＡＧＥＮ８１にあり、デルタ位相ウィンドウ
検出プロセスが終了したということを確実にするために
用いられる。フリップフロップ９５４の出力におけるＲ
ＥＡＤＹ信号がハイになり、ＤＰＷＧのカウンタを次に
実行されるウィンドウ検出のためにリセットするととも
にＤＰＷＤに信号を送ってシフトを終了させる（図
１）。１サイクル後に、ロード一次レジスタ信号（ＬＤ
Ｔ）がフリップフロップ９５５の出力に発生され、それ
には９５６からの更新クロックＵＰＤＣＫが続く。９４
１におけるＳＴＡＲＴＵＰブロックからのクリアまたは
リセット信号は、すべてのフリップフロップをリセット
し、別のＺＰＡ検出サイクルに備える。
【００１９】図６は更新制御ブロック１０１の概略図で
ある。ライン８１４の活性ローＣＬＲ信号はＤフリップ
フロップ（ＤＦＦ）８２１および８２２をリセットす
る。この信号はまた、ＮＡＮＤゲート８４１および８４
２によって形成されるＲＳラッチをもリセットし、出力
ＵＰＤＺＰＲが「０」になる。リセットの後、ライン８
１４は「１」に戻るので、ＮＯＲゲート８１３およびＮ
ＡＮＤゲート８４２が双方とも能動化される。ＸＯＲ８
１１および８１２は、それぞれＴＡＲＥＧ７５およびＴ
ＢＲＥＧ７４からのＴＡ（ｎ：０）およびＴＢ（ｎ：
０）におけるＬＳＢ（最下位ビット）およびＬＳＢの隣
りのビットを比較する。ＴＡ（ｎ：０）およびＴＢ
（ｎ：０）は２つの連続的な検出されたＺＰＡを表わ
す。それらが同じでない場合、出力ＤＩＦＦ１および／
またはＤＩＦＦ２は「１」になり、ＮＣを「０」にす
る。これはＮＯＲゲート８３１の出力ＵＰＮが「０」に
なることを妨げ、ＵＰＤＺＰＲは状態を変えないので、
更新の動作は全く起こらない。ＴＡ（ｎ：０）およびＴ
Ｂ（ｎ：０）が同じである場合、ＤＩＦＦ１とＤＩＦＦ
２とは双方とも「０」になるので、ＮＣは「１」になっ
てＤＦＦ８２１および８２２ならびにＮＡＮＤゲート８
３１を解放する。ＵＰＤＣＫ８１５は、ＮＡＮＤゲート
８３１へのすべての入力が「１」であるときに「０１」
状態が達成されるまでＤＦＦをクロックし、ＵＰＮは
「０」になり、それにより８４１／８４２のＲＳラッチ
がセットされ、ＵＰＤＺＰＲの立上がり遷移が発生され
る。これが起こるのは、ＴＡ（ｎ：０）とＴＢ（ｎ：
０）とが、いくつかのサイクル（この場合は３サイク
ル）にわたって同じのままである場合のみであって、そ
の場合にＵＰＤＺＰＲの立上がり端縁が生成され得ると
いうことに注意されたい。ＴＡ（ｎ：０）とＴＢ（ｎ：
０）とが異なったものとなった場合には必ず、ＮＯＲゲ
ート８１３の出力、すなわちノードＮＣが「０」にな
り、２つのＤＦＦをリセットする。この制御で、出力Ｚ
ＰＡＲＥＧが、検出されたＺＰＡにおける一時的な変化
で変わってしまうことはなくなる。結果として、この更
新制御はＺＰＡに対する一時的変動を濾波によって取除
く働きをする。
【００２０】以上のことから、この発明がデジタル遅延
ラインを較正するため、および変動するプロセスおよび
温度パラメータを補償するデジタル位相シフトの応用に
対し正確かつ精密な基準を提供するための、新規で有利
な装置および方法を提供するということは明らかであ
る。
【００２１】したがって、好ましい装置および方法の開
示は限定的なものとしては意図されておらず、発明の範
囲は特許請求の範囲によって決定されるべきである。
【図面の簡単な説明】
【図１】この発明に従う、集積回路において遅延検出を
行なうための実施例のブロック図である。
【図２】遅延ライン、位相コンパレータアレイ、および
デルタ位相ウィンドウの形成をある程度詳細に示すブロ
ック図である。
【図３】遅延ラインの異なった単位遅延段の出力からの
位相シフトされた基準クロックと、その結果生じた位相
コンパレータアレイのＸＯＲゲートの出力からの信号波
形とを示すタイミング図である。
【図４】ゼロ位相アドレス検出のプロセスを表わすタイ
ミング図である。
【図５】ゼロ位相アドレス検出制御ブロックの論理の実
現例を示す図である。
【図６】更新制御論理の特定的な実現例を示す図であ
る。
【符号の説明】
１０ 局所クロック １１ 遅延ライン ２１ 位相コンパレータアレイ ３１ デルタ位相ウィンドウ検出器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジム・クビネック アメリカ合衆国、89509 カリフォルニア 州、レノ、エル・セロ・ビュー・サーク ル、3750 (72)発明者 ユーゲン・ゲルション アメリカ合衆国、95030 カリフォルニア 州、ロス・ガトス、アロヨ・グランデ、 220

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 集積回路における伝播遅延を正確に表わ
    すデジタル信号を周期的に与えるための方法であって、 基準クロック信号を直列に接続された単位遅延のカスケ
    ードチェーンに送り出すステップと、 前記カスケードチェーンにおける複数個の前記直接に接
    続された単位遅延の出力にタップを与えるステップと、 前記複数個の出力タップにおける電圧信号の位相を前記
    基準クロックの位相と比較するステップと、 ゼロタップを周期に基づいて電子的に認識するステップ
    とを含み、前記ゼロタップは、位相が前記基準クロック
    からの正確な３６０度の位相シフトにより変位させられ
    たゼロ度に最も近い出力タップである、方法。
  2. 【請求項２】 前記比較するステップは、前記集積回路
    において伝播遅延の変化を誘発する周囲の温度変化およ
    び電源の変動を補償し、正確さを維持するのに十分なだ
    け高い速度で周期的に繰り返される、請求項１に記載の
    方法。
  3. 【請求項３】 前記ゼロタップを電子的に認識する前記
    ステップは、前記ゼロタップを中央とし、前記ゼロタッ
    プから対称的に変位させられたウィンドウ領域を確立
    し、 前記ウィンドウの２つの境界線上のタップ間の平均タッ
    プ番号を確立することによってゼロタップ位置を決定す
    ることによって定められる、請求項２に記載の方法。
  4. 【請求項４】 平均タップ番号を確立するステップは、
    前記ウィンドウの下部境界線におけるタップ数を前記ウ
    ィンドウの上部境界線におけるタップ数に加え、 前記の和を２で除算し、前記平均タップ番号を確立する
    ことによって得られる、請求項３に記載の方法。
  5. 【請求項５】 集積回路における伝播遅延を正確に表わ
    すデジタル信号を与えるための装置であって、 入力端子を含み、前記入力端子はクロック基準信号を受
    取るためのものであり、さらに直列に接続された単位遅
    延セルのチェーンを含み、前記第１の単位遅延セルは前
    記入力端子に接続され、各セルは入力と出力とを有し、
    さらに複数個のタップを含み、各タップは前記単位遅延
    セルに接続され、前記タップは前記遅延セル出力を表わ
    す信号を与え、さらに前記コンパレータ回路に接続さ
    れ、動作にあたり前記伝播するクロック信号の位相が前
    記クロック基準信号からの３６０度位相シフトにより変
    位させられたゼロ位相角に最も近い前記タップを決定す
    るための、ゼロタップ位置確認手段を含む、装置。
  6. 【請求項６】 前記ゼロタップ位置確認手段は、前記ゼ
    ロタップである前記タップの物理的位置を表わすデジタ
    ル信号を与える手段を含む、請求項５に記載の装置。
  7. 【請求項７】 前記ゼロタップ位置確認手段はさらに、 複数個のＸＯＲn 装置を含み、前記ＸＯＲn の各々は前
    記入力端子に接続されて前記クロック基準を受取り、か
    つ対応するタップに接続されており、前記ＸＯＲn の各
    々は出力信号を有し、さらに前記ＸＯＲn 出力の各々の
    前記出力信号の各々における出力値の２進表現を周期的
    かつ同時にサンプリングしかつ保持する手段と、 前記サンプリングされかつ保持された出力信号を分析し
    て、前記サンプリングされかつ保持された値がウィンド
    ウ下部アドレスとして１から０になるタップのアドレ
    ス、および前記サンプリングされかつ保持された値がウ
    ィンドウ上部アドレスとして０から１になる前記タップ
    のアドレスを決定する手段とを含む、請求項６に記載の
    装置。
  8. 【請求項８】 前記ウィンドウ下部アドレスと前記ウィ
    ンドウ上部アドレスとを平均することによって前記ゼロ
    タップアドレスを決定するための手段をさらに含む、請
    求項７に記載の装置。
  9. 【請求項９】 前記ウィンドウ下部アドレスおよび前記
    ウィンドウ上部アドレスを決定するための前記手段は、
    立下がり信号および立上がり信号に対する実質的に同一
    のしきい値応答を有するので、前記ウィンドウ下部アド
    レスを低くするしきい値の変化には、それに一致する前
    記ウィンドウ上部アドレスにおける上昇があり、それに
    よって前記平均アドレスはしきい値変化の関数として実
    質的に変化しない、請求項８に記載の装置。
  10. 【請求項１０】 前記ゼロタップ位置確認手段は、 前記ゼロタップアドレスを周期的に更新するための手段
    を含み、前記周期的更新手段は、濾波のための手段を含
    み、それによって新しいアドレス値は以前のアドレスに
    おける任意の数と矛盾しないものでなければならなくな
    る、請求項７に記載の装置。
  11. 【請求項１１】 前記ゼロタップ位置確認手段は、 直列にシフトするための手段と、 カウンタとを含み、前記カウンタはクロック信号に接続
    され、さらに前記サンプリングされかつ保持されたＸＯ
    Ｒn 出力を、直列にシフトするための前記手段に並列に
    ロードするための手段と、 遷移検出器とを含み、前記遷移検出器は前記シフトのた
    めの手段に接続され、それにより動作にあたっては、前
    記遷移検出器が０から１への遷移と１から０への遷移と
    の発生の表示を提供し、かつそれを出力し、さらに前記
    遷移検出器出力信号に応答して前記カウンタをサンプリ
    ングし、前記ウィンドウ下部アドレスおよび前記ウィン
    ドウ上部アドレスを提供する手段を含む、請求項７に記
    載の装置。
  12. 【請求項１２】 前記ＸＯＲ出力を周期的にサンプリン
    グしかつ保持する前記手段は、 複数個のカウンタ手段を含み、前記カウンタは２進アッ
    プカウンタとして接続された複数個のフリップフロップ
    回路を含み、前記カウンタの各々は入力および出力を有
    し、前記カウンタ入力は１つの前記ＸＯＲ出力に接続さ
    れる、請求項７に記載の装置。
  13. 【請求項１３】 前記カウンタにおけるフリップフロッ
    プの数は、濾波を提供していくつかのノイズトリガがカ
    ウンタを満たしてしまうことのないようにするのに十分
    なだけ多い、請求項１２に記載の装置。
  14. 【請求項１４】 前記ゼロタップ位置確認手段はさら
    に、 複数個の論理ゲート回路を含み、前記論理ゲート回路は
    各々前記入力端子に接続されて前記クロック基準を受取
    り、かつ対応するタップに接続され、前記論理ゲート回
    路の各々は出力信号を有し、さらに前記論理ゲート回路
    出力の各々における前記出力信号各々の出力値の２進表
    現を周期的かつ同時にサンプリングしかつ保持する手段
    と、 前記サンプリングされかつ保持された出力信号を分析し
    て、前記サンプリングされかつ保持された値がウィンド
    ウ下部アドレスとして１から０になるタップのアドレ
    ス、および前記サンプリングされかつ保持された値がウ
    ィンドウ上部アドレスとして０から１になる前記タップ
    のアドレスを決定する手段とを含む、請求項６に記載の
    装置。
  15. 【請求項１５】 前記ゼロタップアドレスを、前記ウィ
    ンドウ下部アドレスおよび前記ウィンドウ上部アドレス
    を平均することによって決定するための手段をさらに含
    む、請求項１４に記載の装置。
  16. 【請求項１６】 前記ウィンドウ下部アドレスおよび前
    記ウィンドウ上部アドレスを決定するための前記手段
    は、立下がり信号および立上がり信号に対し実質的に同
    一なしきい値応答を有しているので、前記ウィンドウ下
    部アドレスを低くするしきい値変化には一致する前記ウ
    ィンドウ上部アドレスの上昇があり、したがって前記平
    均アドレスはしきい値変化の関数として実質的に変化し
    ない、請求項１５に記載の装置。
JP6187652A 1993-08-11 1994-08-10 集積回路における伝播遅延を正確に表わすデジタル信号を与えるための方法および装置 Withdrawn JPH07154245A (ja)

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