JP4771285B2 - アンロック検出回路及びクロック発生システム - Google Patents
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Description
PLL(位相同期ループ)を用いたクロック発生システムに対して、ノイズ等外部からの外乱によってPLLがアンロック状態になるとクロック発生システムが不安定になり、クロック発生システムを使用するシステム全体の信頼性が低下するという問題があった。
従来、基準信号と比較信号との位相差が小さいときでも高精度にロック検出ができるPLLのロック検出回路を提供することを目的とするため、EOR回路により、基準信号と比較信号との排他的論理和がとられ位相差が検出され、この検出された信号をデータ、基準信号および比較信号をそれぞれクロックとし、第一および第二のDフリップフロップ回路へそれぞれ入力し、第一および第二のDフリップフロップ回路ではクロックの立ち下がりエッジでデータを保持しているため、基準信号と比較信号との立ち下がりの位相差のみが検出され、これらの出力信号をNOR回路へ入力し、これにより基準信号と比較信号との立ち下がり時の位相が合っているときにはロック状態、ずれているときにはアンロック状態となるロック信号が出力されるものがある(例えば、特許文献1参照)。
従来、製造ばらつきや環境変化に影響されず、かつ一定の基準で安定してアンロックを検出するため、対象とするPLL回路に含まれ、周期的にレベル変化する電圧制御発振器からの信号と、周期的にレベル変化する基準入力信号との位相を比較してこれら信号の位相の進み、遅れと対応しかつ位相差の大きさと対応した期間能動レベルとなるアップ信号及びダウン信号を出力する位相周波数検出器の前記アップ信号の能動レベルの期間が前記基準入力信号の一周期より長くなったとき第1のアンロック検出信号を出力する第1の検出回路と、前記ダウン信号の能動レベルの期間が前記電圧制御発振器からの信号の一周期より長くなったとき第2のアンロック検出信号を出力する第2の検出回路とを有するものがある(例えば、特許文献2参照)。
また、従来、PLLシンセサイザ回路におけるロック検出回路に関し、位相比較器の出力信号のパルス幅が基準信号より大きくなった場合に限り確実にアンロック信号を出力することを目的とし、基準分周器と比較分周器との出力信号を位相比較器に入力して該位相比較器から両出力信号の位相差に基づいてパルス幅が増減する位相差信号を出力させ、該位相差信号のパルス幅が基準分周器の出力信号のパルス幅を越えた場合にはアンロック信号を、越えない場合にはロック信号を出力させるPLLのロック検出回路であって、位相比較器の出力信号を第一のDフリップフロップ回路とAND回路の一方の入力端子に入力し、該第一のDフリップフロップ回路の出力信号を該AND回路の他方の入力端子に入力し、該AND回路の出力信号を第二のDフリップフロップ回路に入力し、該第二のDフリップフロップ回路の出力信号を第三のDフリップフロップ回路を介して出力させるとともに、前記第一及び第二のDフリップフロップ回路には基準分周器から同一の基準信号をクロック信号として入力し、第三のDフリップフロップ回路には前記位相比較器の出力信号をインバータを介してクロック信号として入力して構成するものがある(例えば、特許文献3参照)。
また、従来、外部回路を必要とせず、各装置間で同期がとれた各装置の多相制御クロックを発生させる回路を各装置内に設けるため、多相制御クロックで装置内部が動作する装置において、制御クロックの倍の周波数のデューティ・フリー・クロックと該倍周波数のデューティ・フリー・クロックの第1のクロックの立上がり縁と次の立ち上がり縁、あるいは、第1の立ち下がり縁と次の立ち上がり縁で、電圧レベルが異なった制御クロックと同じ周波数のデューティ・フリー・クロックとを入力とし、該多相制御クロックを発生させるものがある(例えば、特許文献4参照)。
また、従来、PLL回路に関し、入力されたパルス信号のデューティ比に変化があってもロック時における出力パルスに位相変化を生じないようにすることを目的とし、位相比較器としてR−Sフリップフロップを用いるPLL回路において、入力パルスの入力端子とこのR−Sフリップフロップの入力端子との間に入力パルスのデューティ比を一定に保つためのデューティ比調整回路を設け、また、このデューティ比調整回路は、このフリップフロップの出力パルス幅に対応した調整出力を生成する誤差検出回路からの調整出力によって入力パルスのデューティ比を一定に保つように構成することができるものがある(例えば、特許文献5参照)。
図1は本発明に係るクロック発生システムの概略構成を示す図である。本図に示すように、クロック発生システムは、デューティ調整回路111、112、アンロック検出回路113、PLL回路114からなる。
デューティ調整回路111、112はデューティ制御信号を入力し、デューティ調整回路111は、外部から入力した基準信号(REF)について、デューティ制御信号により所望のデューティ比を持ったデューティ調整後の基準信号R1として出力し、デューティ調整回路112は、PLL回路114からフィードバック信号(FBK)について、デューティ制御信号により所望のデューティ比をもったデューティ調整後のフィードバック信号F1として出力する。
このように、アンロック検出回路113はデューティ調整回路111からデューティ調整後の基準信号R1、デューティ調整回路112からデューティ調整後のフィードバック信号F1を入力し、PLL回路114のアンロック状態を検出しアンロック(UNLOCK)信号を出力する。
図2は図1におけるアンロック検出回路113の概略構成を示す図である。本図に示すように、アンロック検出回路113にはフリップフロップ回路121、122が設けられる。
フリップフロップ回路122は、クロック信号としてCK入力端子にデューティ調整回路112からデューティ調整後のフィードバック信号F1を入力し論理値として記憶し、D入力端子にVDD信号を入力しデューティ調整後のフィードバック信号F1の、例えば、立ち上がりエッジでVDD信号をQ出力端子に出力信号LEとして出力する。
AND回路123は、フリップフロップ回路121、122の出力信号LA、LEが同時にH(High)レベルになったとき、RST信号がアサートされ、出力信号LA、LEがL(Low)レベルにリセットされる。
フリップフロップ回路124は、クロック信号としてCK入力反転端子にデューティ調整回路111からデューティ調整後の基準信号R1を入力し、D入力端子にフリップフロップ回路121の出力信号LAを入力し論理値として記憶し、デューティ調整後の基準信号R1の立ち下がりエッジでフリップフロップ回路121の出力信号LAをQ出力端子に出力信号LASとして出力する。
図3は図2におけるアンロック検出回路113の動作例を説明するタイミングチャートである。本図に示すように、T1サイクルでは位相誤差はなく、次のT2サイクルで位相誤差PH_ERRが発生すると仮定する。
フリップフロップ回路121はデューティ調整後の基準信号R1の立ち上がりエッジでVDD信号をQ出力端子に出力信号LAとして出力する。
同様に、フィードバックFBKはデューティ調整回路112によりパルス幅がPW_Fに設定された信号としてフィードバックF1に調整される。
フリップフロップ回路121、122ではAND回路123により出力信号LA、LEが同時にHレベルになったときにAND回路123の出力であるRST信号がアサートされ、出力信号LA、LEがLレベルにリセットされる。
フリップフロップ回路124は、デューティ調整後の基準信号R1の立ち下がりでフリップフロップ回路121の出力信号LAをサンプリングし、出力信号LASを出力する。
OR回路126はフリップフロップ回路124の出力信号LASとフリップフロップ回路125の出力信号LESを入力し、OR信号を生成し、位相誤差PH_ERRがデューティ調整後の基準信号R1、デューティ調整後のフィードバック信号F1のパルス幅PW_R、PW_Fより大きい場合にアンロック信号として出力する。
したがって、本発明によれば、アンロック検出回路に対して、デューティ調整回路への外部制御信号により、任意の感度でアンロック検出が可能になり、クロック発生システムの高性能化、高信頼性化が可能になる。
113…アンロック検出回路
114…PLL回路
114A…位相周波数比較回路
114B…フィルタ
114C…制御発振器
121、122、124、125…フリップフロップ回路
123…AND回路
126…OR回路
Claims (4)
- PLLのアンロック状態を検出するアンロック検出回路において、
前記PLLへの基準信号、前記PLLからのフィードバック信号を一定のデューティ比のパルス幅にそれぞれ調整することが可能である1対のデューティ調整回路と、
前記1対のデューティ調整回路からデューティ調整後の基準信号、デューティ調整後のフィードバック信号をクロック信号として前記クロック信号の立ち上がりエッジで論理値を記憶する第1の1対のフリップフロップ回路と、
前記第1の1対のフリップフロップ回路の出力信号の論理積を取り、前記第1の1対のフリップフロップ回路の記憶した論理値をリセットするAND回路と、
前記クロック信号の立ち下がりエッジで前記第1の1対のフリップフロップ回路の出力信号をサンプリングし、論理値として記憶する第2の1対のフリップフロップ回路と、
前記第2の1対のフリップフロップ回路の出力信号の論理和を取り、前記PLLへの基準信号と前記PLLからのフィードバック信号の位相差が前記デューティ調整回路でデューティ比が調整された前記パルス幅よりも大きい場合にはアンロック信号として出力するOR回路とを備えることを特徴とするアンロック検出回路。 - 前記1対のデューティ調整回路からデューティ調整後の基準信号を基準信号として、デューティ調整後のフィードバック信号をフィードバック信号として前記PLLが入力することを特徴とする、請求項1に記載のアンロック検出回路。
- PLLを用いたクロック発生システムにおいて、
前記PLLへの基準信号、前記PLLからのフィードバック信号を一定のデューティ比のパルス幅にそれぞれ調整することが可能である1対のデューティ調整回路と、
前記1対のデューティ調整回路からデューティ調整後の基準信号、デューティ調整後のフィードバック信号をクロック信号として前記クロック信号の立ち上がりエッジで論理値を記憶する第1の1対のフリップフロップ回路と、
前記第1の1対のフリップフロップ回路の出力信号の論理積を取り、前記第1の1対のフリップフロップ回路の記憶した論理値をリセットするAND回路と、
前記クロック信号の立ち下がりエッジで前記1対のデューティ調整回路からデューティ調整後の基準信号を反転し、デューティ調整後のフィードバック信号を反転しクロック信号として前記第1の1対のフリップフロップ回路の出力信号をサンプリングし、論理値として記憶する第2の1対のフリップフロップ回路と、
前記第2の1対のフリップフロップ回路の出力信号の論理和を取り、前記PLLへの基準信号と前記PLLからのフィードバック信号の位相差が前記デューティ調整回路でデューティ比が調整された前記パルス幅よりも大きい場合にはアンロック信号として出力するOR回路とを備えることを特徴とするクロック発生システム。 - LSIで形成されるPLL回路の外部に前記1対のデューティ調整回路を個別部品として設けることを特徴とする、請求項1に記載のアンロック検出回路。
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