JPH07147411A

JPH07147411A - 表示素子基板用半導体装置

Info

Publication number: JPH07147411A
Application number: JP31734393A
Authority: JP
Inventors: Masumitsu Ino; 益充猪野; Hisao Hayashi; 久雄林
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1993-11-24
Filing date: 1993-11-24
Publication date: 1995-06-06

Abstract

(57)【要約】【目的】表示素子基板用半導体装置に集積形成される
薄膜トランジスタの光リーク電流を抑制する。【構成】表示素子基板用半導体装置はマトリクス状に
配列した画素電極１と、個々の画素電極１に信号電荷を
書き込む電流路となる薄膜トランジスタ２とが集積的に
形成されている。各薄膜トランジスタ２は、所定の形状
にパタニングされた半導体薄膜３と、絶縁膜を介して重
ねられたゲート電極Ｇとからなる。半導体薄膜３にはチ
ャネル領域ＣＨとその両側に不純物拡散領域が形成され
前記電流路を構成する。この電流路は局部的に幅寸法が
狭小化されている事を特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アクティブマトリクス
液晶表示パネル等の駆動基板に用いられる表示素子基板
用半導体装置に関する。より詳しくは、表示素子基板用
半導体装置に集積形成される薄膜トランジスタの光リー
ク電流抑制構造に関する。

【０００２】

【従来の技術】図１８を参照して従来の表示素子基板用
半導体装置の一般的な構成を簡潔に説明する。絶縁基板
１０１の上に、マトリクス状に配列した画素電極１０２
と、個々の画素電極１０２に信号電荷を書き込む電流路
となる薄膜トランジスタ１０３とが集積的に形成されて
いる。各薄膜トランジスタ１０３は所定の形状にパタニ
ングされた半導体薄膜１０４と、絶縁膜１０５を介して
重ねられたゲート電極Ｇとからなる。半導体薄膜１０４
はポリシリコン等から構成されており、ゲート電極Ｇの
直下に位置するチャネル領域ＣＨと、その両側に不純物
拡散領域が形成され前記電流路を構成する。各不純物拡
散領域はチャネル領域ＣＨに隣接するｎ−型の低濃度不
純物拡散領域（ＬＤＤ領域）と、これに隣接するｎ＋型
の高濃度不純物拡散領域（ドレイン領域Ｄ又はソース領
域Ｓ）とに区分されている。薄膜トランジスタ１０３は
第１層間絶縁膜１０６により被覆されている。第１層間
絶縁膜１０６の上に信号電極１０７が形成されており、
薄膜トランジスタ１０３のソース領域Ｓに電気接続して
いる。信号電極１０７は第２層間絶縁膜１０８により被
覆されている。第２層間絶縁膜１０８の上には前述した
画素電極１０２が形成されており、薄膜トランジスタ１
０３のドレイン領域Ｄと電気接続している。

【０００３】図１９は、図１８に示した表示素子基板用
半導体装置の模式的な平面構造を表わしている。図示す
る様にポリシリコンからなる半導体薄膜１０４は略長方
形状にパタニングされている。ゲート電極Ｇの直下にチ
ャネル領域ＣＨが設けられる。チャネル領域ＣＨの右側
にはｎ−型の低濃度不純物拡散領域（ＬＤＤ領域）を介
してｎ＋型の高濃度不純物拡散領域（ドレイン領域Ｄ）
が設けられている。ドレイン領域Ｄにはコンタクト１０
９を介して画素電極１０２が電気接続している。一方チ
ャネル領域ＣＨの左側には半導体薄膜１０４の長手方向
に沿って低濃度不純物拡散領域（ＬＤＤ領域）と高濃度
不純物拡散領域（ソース領域Ｓ）とが形成されている。
信号電極１０７はコンタクト１１０を介してソース領域
Ｓに電気接続している。

【０００４】図２０を参照して、図１８及び図１９に示
した表示素子基板用半導体装置の動作を簡潔に説明す
る。図示する様に薄膜トランジスタ１０３のゲート電極
Ｇはゲートライン１１１に接続している。ソース領域Ｓ
は前述した信号電極を介して信号ライン１１２に接続し
ている。ドレイン領域Ｄは画素電極１０２に接続してい
る。ゲートライン１１１に線順次で選択パルスを印加す
ると薄膜トランジスタ１０３は導通状態となり、前述し
た電流路が開く。この状態で信号ライン１１２から信号
電荷を供給すると電流路を通じて画素電極１０２に蓄積
される。信号電荷の量によって各画素電極１０２は、ロ
ーレベル（Ｌｏｗ）あるいはハイレベル（Ｈｉｇｈ）の
表示濃度を呈する。信号電荷を書き込んだ後選択パルス
が解除されると各薄膜トランジスタ１０３は非導通状態
となり電流路が閉じる。これにより各画素電極１０２に
書き込まれた信号電荷は次の選択期間まで保持される。

【０００５】

【発明が解決しようとする課題】かかる構成を有する表
示素子基板用半導体装置はアクティブマトリクス液晶表
示ディスプレイに組み立てられる。透過型の液晶表示デ
ィスプレイはプロジェクタ等に利用されている。プロジ
ェクタに組み込んだ場合光源から強力な入射光の照射を
受けるので、薄膜トランジスタの耐光性を高める必要が
ある。薄膜トランジスタの素子領域となる半導体薄膜は
例えばポリシリコンを固相成長させており、ＭＯＳ構造
を有している。この半導体薄膜は光の入射量に依存して
抵抗が減少する性質を持っている。この為薄膜トランジ
スタの素子領域として使用した場合、入射光量に応じて
リーク電流が増大する傾向を持つ。特にチャネル領域も
しくはドレイン端の低濃度不純物拡散領域（ＬＤＤ領
域）に光が照射されると、電子と正孔が生成されリーク
電流の増大につながる。リーク電流の増大は信号電荷の
保持能力低下につながり、クロストークやコントラスト
の悪化を招く。この点につき図２１を参照して簡潔に説
明する。図２１は保持状態を表わしている。上から１番
目及び２番目の画素電極にはローレベルの信号電荷が書
き込まれており、３番目の画素電極にはハイレベルの信
号電荷が書き込まれている。信号ライン１１２と各画素
電極１０２の間の電流路を構成する薄膜トランジスタ１
０３に光リーク電流が生じると、ハイレベルの状態にあ
る画素電極から信号電荷が抜け信号ライン１１２を介し
てローレベルにある画素電極に流入する。これにより本
来ローレベルに保持されるべき画素電極においても電位
が上昇しクロストークとなって現われる。さらにローレ
ベルにある画素電極の透過率が信号電荷の流れ込みによ
り変化し、ハイレベルにある画素電極の透過率との差が
縮小され所定のコントラストを維持する事ができなくな
る。

【０００６】なお、本発明に関連する先行技術として特
開昭６１−２５２６６７号公報が公開されており「薄膜
トランジスタ及びその製造方法」が開示されている。こ
の引例では、半導体薄膜の厚みをチャネル領域で薄くす
るとともに、ソース領域及びドレイン領域で厚くする様
に設定している。しかしながら、チャネル領域とソース
領域もしくはドレイン領域の間に介在するＬＤＤ領域に
強力な入射光が照射した場合、光リーク電流は増大す
る。又チャネル領域とソース領域又はドレイン領域にお
いて半導体薄膜の厚みを異なる様に制御する為には、薄
膜トランジスタ作製プロセスが複雑になってしまう。

【０００７】

【課題を解決するための手段】上述した従来の技術の課
題を解決する為以下の手段を講じた。即ち本発明にかか
る表示素子基板用半導体装置は一般的な構成として、マ
トリクス状に配列した画素電極と、個々の画素電極に信
号電荷を書き込む電流路となる薄膜トランジスタとが集
積形成されている。各薄膜トランジスタは所定の形状に
パタニングされた半導体薄膜と、絶縁膜を介して重ねら
れたゲート電極とからなる。該半導体薄膜にはチャネル
領域とその両側に不純物拡散領域とが形成され前記電流
路を構成する。本発明の特徴事項として、前記電流路は
局部的に幅寸法が狭小化されている。例えば、前記電流
路はチャネル領域に沿って幅寸法が狭小化されている。
あるいは、前記電流路は少なくとも画素電極側に位置す
る一方の不純物拡散領域に沿って幅寸法が狭小化されて
いる。なおＬＤＤ構造を採用する場合には、前記不純物
拡散領域は該チャネル領域に隣接する低濃度不純物拡散
領域とこれに隣接する高濃度不純物拡散領域とに区分さ
れている。この場合には前記電流路は該低濃度不純物拡
散領域に沿って幅寸法が狭小化されている。場合によっ
ては、前記電流路はさらに該高濃度不純物拡散領域に及
んで幅寸法が狭小化されている。

【０００８】

【作用】本発明によれば、電流路の幅寸法を局部的に狭
小化する事により光照射によるリーク電流増大を防いで
いる。特に光照射の頻度が高く且つ光に対して敏感な画
素電極側の低濃度不純物拡散領域（ＬＤＤ領域）を狭小
化する事によりリーク電流を効果的に制限できる。これ
により、画素部に大光量の入射光が通過した場合でも、
光リーク電流の増大を抑える事ができる。一般に薄膜ト
ランジスタの電流路は入射光から遮閉された構造となっ
ている。しかしながらプロジェクタに組み込んだ場合光
源からの散乱光や基板界面における多重反射が生じ薄膜
トランジスタのＬＤＤ領域に漏れ光が入射する惧れがあ
る。本発明によればＬＤＤ領域の幅を狭小化している
為、仮に漏れ光の照射を受けても光リーク電流の増大を
抑制する事が可能である。又、ＬＤＤ領域とともに又は
これに代えてチャネル領域の幅を狭小化しても良い。チ
ャネル領域の面積を少なくする事により、ここで生産さ
れるキャリアの量を減らす事ができる。これにより光リ
ーク電流の増大が防げる。

【０００９】

【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかる表示素子基板用
半導体装置の第１実施例を示す模式的な平面図である。
図示する様に、表示素子基板用半導体装置はマトリクス
状に配列した画素電極１と、薄膜トランジスタ２とが集
積的に形成されている。薄膜トランジスタ２は対応する
画素電極１に信号電荷を書き込む電流路となる。各薄膜
トランジスタ２は所定の形状にパタニングされた半導体
薄膜３を素子領域として用いる。半導体薄膜３は例えば
ポリシリコンからなる。半導体薄膜３は略長手形状にパ
タニングされている。半導体薄膜３の上には絶縁膜を介
してゲート電極Ｇが重ねられている。半導体薄膜３には
チャネル領域ＣＨと、その両側に不純物拡散領域が形成
されており前記電流路を構成する。本発明の特徴事項と
して前記電流路は局部的に幅寸法が狭小化されている。
本実施例では薄膜トランジスタ２はＬＤＤ構造を有して
おり、画素電極１側の不純物拡散領域は、チャネル領域
ＣＨに隣接するｎ−型の低濃度不純物拡散領域（ＬＤＤ
領域）と、これに隣接するｎ＋型の高濃度不純物拡散領
域（ドレイン領域Ｄ）とに区分されている。前述した画
素電極１はコンタクト４を介してドレイン領域Ｄに電気
接続している。同様に、他方の不純物拡散領域も低濃度
不純物拡散領域ＬＤＤと、これに隣接する高濃度不純物
拡散領域（ソース領域Ｓ）とに区分されている。信号電
極５はコンタクト６を介してソース領域Ｓと電気接続し
ている。

【００１０】信号電極５側のＬＤＤ領域は幅寸法Ｗ１を
有している。画素電極１側のＬＤＤ領域は幅寸法Ｗ２を
有している。本実施例ではＷ２をＷ１より狭く設定して
いる。換言すると薄膜トランジスタ２の電流路は画素電
極１側のＬＤＤ領域に沿って幅寸法が狭小化されてい
る。ＬＤＤ領域は特に光照射に対して敏感であるととも
に、画素電極１側では完全な遮光を行なう事が困難であ
る。この点に鑑み本実施例では画素電極１側のＬＤＤ領
域を選択的に狭小化している。なお、場合によっては信
号電極５側のＬＤＤ領域の幅Ｗ１も同時に狭小化しても
良い。

【００１１】図２は本発明にかかる表示素子基板用半導
体装置の第２実施例を示す模式的な平面図である。基本
的には図１に示した第１実施例と同一の構成を有してお
り、対応する部分には対応する参照番号を付して理解を
容易にしている。異なる点は、画素電極１側のＬＤＤ領
域のみならず、さらにドレイン領域Ｄに及んで電流路の
幅寸法が狭小化されている事である。これによりさらに
確実な光リーク電流の抑制が可能になる。

【００１２】図３は本発明にかかる表示素子基板用半導
体装置の第３実施例を示す模式的な平面図である。図１
に示した第１実施例と基本的な構成は同一であり、対応
する部分には対応する参照番号を付して理解を容易にし
ている。異なる点は、薄膜トランジスタ２の電流路がチ
ャネル領域ＣＨに沿って幅寸法Ｗ２が狭小化されている
事である。一般にチャネル領域ＣＨは光照射によりキャ
リアが発生する。この部分の幅寸法Ｗ２を縮小する事に
よりキャリアの発生量を減少させ光リーク電流を抑制す
る。図示の構成から理解される様にチャネル領域ＣＨは
遮光性のゲート電極Ｇにより表面側から被覆されてお
り、入射光は直接照射されない。しかしながら裏面から
の光入射に対して遮閉されておらずチャネル領域ＣＨに
対しても本発明を適用する事は効果的である。

【００１３】図４は、本発明にかかる表示素子基板用半
導体装置の第４実施例を示す模式的な平面図である。基
本的な構造は図１に示した第１実施例と同様であり、対
応する部分には対応する参照番号を付して理解を容易に
している。異なる点は、シングルゲート構造の薄膜トラ
ンジスタに代えダブルゲート構造の薄膜トランジスタを
採用している事である。ダブルゲート型構造では、略長
手形状を有する半導体薄膜３を横切る様に２本のゲート
電極Ｇが配設されている。従って、ゲート電極Ｇの直下
に２個のチャネル領域ＣＨが設けられる事になる。ダブ
ルゲート型薄膜トランジスタは等価的にシングルゲート
型薄膜トランジスタを直列接続したものであり、リーク
電流に対する抑制効果が高い。一対のチャネル領域ＣＨ
は接続領域Ｊによって互いに連結されている。この接続
領域Ｊはソース領域Ｓ及びドレイン領域Ｄと同様にｎ＋
型の高濃度不純物拡散領域である。一方のチャネル領域
ＣＨとドレイン領域Ｄの間にＬＤＤ領域が介在する。又
各チャネル領域ＣＨと接続領域Ｊの間にも夫々ＬＤＤ領
域が介在する。さらに他方のチャネル領域ＣＨとソース
領域Ｓとの間にもＬＤＤ領域が介在している。かかる構
成において、画素電極１側のＬＤＤ領域の幅寸法Ｗ２が
狭小化されている。これにより光リーク電流をさらに抑
制する事が可能である。

【００１４】図５は本発明にかかる表示素子基板用半導
体装置の第５実施例を示す模式的な平面図である。図４
に示した第４実施例と同様に薄膜トランジスタ２はダブ
ルゲート構造を有する。第４実施例と異なる点は、接続
領域Ｊ及びその両側に位置するＬＤＤ領域の幅寸法Ｗ２
が狭小化されている事である。これにより光リーク電流
を抑制する事ができる。

【００１５】図６は本発明にかかる表示素子基板用半導
体装置の第６実施例を示す模式的な平面図である。図４
に示した第４実施例と同様に薄膜トランジスタ２はダブ
ルゲート構造となっている。本実施例では接続領域Ｊの
幅寸法Ｗ２に加えて、画素電極１側のＬＤＤ領域の幅寸
法Ｗ２及び信号電極５側のＬＤＤ領域の幅寸法Ｗ２も狭
小化されている。かかる構成により電流路は対称的な形
状となる。一般に液晶表示パネルでは交流駆動が採用さ
れており、ソース領域Ｓとドレイン領域Ｄは交互に入れ
換わる。この為ソース領域Ｓとドレイン領域Ｄとの間で
電流路の対称性を確保しておく事が好ましい。

【００１６】図７は本発明にかかる表示素子基板用半導
体装置の第７実施例を示す模式的な平面図である。図４
に示した第４実施例と同様に薄膜トランジスタ２はダブ
ルゲート構造を有している。本実施例では一対のチャネ
ル領域ＣＨの幅寸法Ｗ２が選択的に狭小化されている。
従って図６に示した第６実施例と同様に対称性が確保さ
れている。

【００１７】図８は本発明にかかる表示素子基板用半導
体装置の第８実施例を示す模式的な平面図である。図４
に示した第４実施例と同様に薄膜トランジスタ２はダブ
ルゲート構造を有している。本実施例では画素電極１側
のチャネル領域ＣＨと、その両側に位置するＬＤＤ領域
とが同時に狭小化された構造となっている。換言すると
画素電極１側に位置する一方の薄膜トランジスタが全体
として狭小化された電流路を有している事になる。

【００１８】図９は図１に示した構造を有する薄膜トラ
ンジスタ２のドレイン電流ＩＤＳ／ゲート電圧ＶＧＳ特
性を示すグラフである。なお測定対象となった薄膜トラ
ンジスタは１０μｍのチャネル幅を有し、１０μｍのチ
ャネル長を有している。グラフにおいて実線で示すカー
ブＡは光照射の無い状態でのドレイン電流／ゲート電圧
特性を示している。点線で示すカーブＢは１００LUX の
光を照射した時のドレイン電流／ゲート電圧特性を表わ
している。グラフから理解される様に、光照射をした場
合でもリーク電流は殆ど増大していない。

【００１９】図１０のグラフは、比較の為図１９に示し
た薄膜トランジスタのドレイン電流／ゲート電圧特性を
示している。実線で示すカーブＡは光照射を行なわない
場合の特性を表わしている。点線で示したカーブＢは１
００LUX の光を照射した場合における特性を表わしてい
る。グラフから明らかな様に光照射を行なった場合光リ
ーク電流が２桁以上増大している。

【００２０】次に図１１ないし図１３を参照して、図１
に示した表示素子基板用半導体装置の製造方法を詳細に
説明する。先ず図１１の工程Ａで、石英等からなる絶縁
基板５１の表面に半導体薄膜５２をパタニング形成す
る。本例では半導体薄膜５２としてポリシリコンを用い
た。この段階でポリシリコンを所定の形状にパタニング
し図１に示した様な電流路形状とする。次に工程Ｂで半
導体薄膜５２の表面にゲート絶縁膜５３を形成する。本
例ではＳｉＯ₂／Ｓｉ₃Ｎ₄／ＳｉＯ₂の三層構造を有
している。ＳｉＯ₂は熱酸化法により成膜し、Ｓｉ₃Ｎ
₄はＬＰＣＶＤ法で成膜した。工程Ｃでゲート絶縁膜５
３の上にポリシリコンを成膜し所定の形状にパタニング
してゲート電極５４とした。ポリシリコンはＬＰＣＶＤ
法により成膜され、その後熱拡散処理等により低抵抗下
を図った。同時にゲート絶縁膜５３も所定の形状にカッ
ティングした。工程ＤでＡｓ＋イオンを低濃度で注入し
ＬＤＤ領域を形成する。さらにＡｓ＋イオンを高濃度で
選択的に注入しソース領域Ｓ及びドレイン領域Ｄを形成
する。工程ＥでＣＶＤ法によりＰＳＧを堆積し第１層間
絶縁膜５５を被覆する。

【００２１】次に図１２の工程Ｆに移り、第１層間絶縁
膜５５にウェットエッチングでコンタクトホールを開口
する。その後アルミニウムを堆積し所定の形状にパタニ
ングして信号電極５６に加工する。工程ＧでＣＶＤ法に
よりＰＳＧを堆積し、第２層間絶縁膜５７を設ける。

【００２２】次に図１３の工程Ｈに移り、第２層間絶縁
膜５７の表面にＰＣＶＤ法でＳｉＮを成膜しさらに所定
の形状にパタニングしてキャップ膜５８を得る。このキ
ャップ膜５８は下部の薄膜トランジスタと整合してパタ
ニングされており、水素化処理を行なう際水素遮断層と
して機能する。工程Ｉで第２層間絶縁膜５７及び第１層
間絶縁膜５５をウェットエッチングしドレイン領域Ｄに
連通するコンタクトホール５９を開口する。最後に工程
Ｊで第２層間絶縁膜５７の上にＩＴＯ等からなる透明導
電膜を成膜する。この透明導電膜を所定の形状にパタニ
ングして画素電極６０に加工する。その後アニールを行
ない第１層間絶縁膜又は第２層間絶縁膜に含有されてい
る水素を半導体薄膜５２に導入して水素化を行なう。以
上により表示素子基板用半導体装置が完成する。

【００２３】図１４は、図１１ないし図１３に示した方
法により製造された表示素子基板用半導体装置を用いて
組み立てられたアクティブマトリクス液晶表示パネルの
一例を示す模式的な部分断面図である。図示する様に表
示素子基板用半導体装置の上には所定の間隙を介して対
向基板７１が接合している。該間隙には液晶７２が保持
される。対向基板７１の内表面にはブラックマスク７３
が形成されており、絶縁基板５１上に形成された薄膜ト
ランジスタを遮閉する様にしている。対向基板７１の内
表面にはさらに対向電極７４が形成されている。図示す
る透過型のアクティブマトリクス液晶表示パネルをプロ
ジェクタに組み込んだ場合、光源光は対向基板７１側か
ら入射され絶縁基板５１側に出射される。入射光は画素
電極６０を通過するとともに、薄膜トランジスタはブラ
ックマスク７３により入射光から遮閉されている。しか
しながら、画素電極６０と近接する部位には入射光の散
乱もしくは絶縁基板５１側の多重反射により漏れ光が入
射する可能性がある。本例では、画素電極６０側のＬＤ
Ｄ領域の幅寸法を狭小化しており光リーク電流を抑制す
る構造となっている。従って、ある程度の光リーク電流
が当該ＬＤＤ領域に入射しても薄膜トランジスタのリー
ク電流は全体として抑制する事が可能である。

【００２４】最後に図１５ないし図１７を参照して本発
明に関する原理的な説明を行なう。図１５はポリシリコ
ンからなる薄膜トランジスタの電流路を模式的に表わし
たものである。電流の支配要因としてはポリシリコンの
結晶粒径サイズがある。ポリシリコン薄膜トランジスタ
のリーク電流は、結晶中の局在準位密度もしくは結晶粒
界で決定される。その為、個々の結晶粒が電流量を決め
る事になる。

【００２５】図１６は電流路の幅寸法が局部的に狭小化
された状態を表わしている。図示の例では電流路の中間
において結晶粒が１個脱落している為、この分リーク電
流が抑制できる。一般にポリシリコンをエッチングする
際、エッチングレートが結晶粒界で速くなる為最終的に
パタニングされた形状は個々の結晶単位で決定される。

【００２６】図１７は電流路の幅を部分的に極限まで狭
小化した状態を表わしている。中央の狭小化された部分
は１個の結晶粒により構成されている。前述した様にポ
リシリコンのリーク電流は結晶中の局在準位密度もしく
は結晶粒界で決定される為、図示の様に電流路中で結晶
粒の数を幅方向に沿って少なくする事により、極めて効
果的に光リークを抑制できる。

【００２７】

【発明の効果】以上説明した様に、本発明によれば、マ
トリクス状に配列した画素電極と、個々の画素電極に信
号電荷を書き込む電流路となる薄膜トランジスタとが集
積的に形成された表示素子基板用半導体装置において、
前記電流路は局部的に幅寸法が狭小化されている事を特
徴とする。これにより薄膜トランジスタの光リーク電流
を大幅に抑制でき、例えば液晶プロジェクタに使用した
場合クロストークによる画質劣化がなくなるという効果
がある。又同時にコントラスト低下を防ぐ事ができると
いう効果がある。加えて高温動作状態における薄膜トラ
ンジスタの電流リークも抑制でき液晶表示パネルの画質
劣化を防ぐ事ができるという効果がある。

【図面の簡単な説明】

【図１】本発明にかかる表示素子基板用半導体装置の第
１実施例を示す模式的な平面図である。

【図２】同じく第２実施例を示す模式的な平面図であ
る。

【図３】同じく第３実施例を示す模式的な平面図であ
る。

【図４】第４実施例を示す模式的な平面図である。

【図５】第５実施例を示す模式的な平面図である。

【図６】第６実施例を示す模式的な平面図である。

【図７】第７実施例を示す模式的な平面図である。

【図８】第８実施例を示す模式的な平面図である。

【図９】本発明にかかる表示素子基板用半導体装置に集
積形成される薄膜トランジスタのドレイン電流／ゲート
電圧特性を示すグラフである。

【図１０】従来の薄膜トランジスタのドレイン電流／ゲ
ート電圧特性を示すグラフである。

【図１１】本発明にかかる表示素子基板用半導体装置の
製造方法を示す工程図である。

【図１２】同じく製造方法を示す工程図である。

【図１３】同じく製造方法を示す工程図である。

【図１４】本発明にかかる表示素子基板用半導体装置を
用いて組み立てられたアクティブマトリクス液晶表示パ
ネルの一例を示す断面図である。

【図１５】本発明の原理説明に供する模式図である。

【図１６】同じく原理説明に供する模式図である。

【図１７】同じく原理説明に供する模式図である。

【図１８】従来の表示素子基板用半導体装置の一例を示
す断面図である。

【図１９】同じく従来の表示素子基板用半導体装置の一
例を示す平面図である。

【図２０】従来の表示素子基板用半導体装置の動作説明
に供する回路図である。

【図２１】従来の表示素子基板用半導体装置の課題説明
に供する回路図である。

【符号の説明】

１画素電極２薄膜トランジスタ３半導体薄膜４コンタクト５信号電極６コンタクトＤドレイン領域Ｓソース領域Ｇゲート電極ＬＤＤ低濃度不純物拡散領域ＣＨチャネル領域

Claims

【特許請求の範囲】

【請求項１】マトリクス状に配列した画素電極と、個
々の画素電極に信号電荷を書き込む電流路となる薄膜ト
ランジスタとが集積的に形成された表示素子基板用半導
体装置であって、各薄膜トランジスタは、所定の形状にパタニングされた
半導体薄膜と、絶縁膜を介して重ねられたゲート電極と
からなり、該半導体薄膜にはチャネル領域とその両側に不純物拡散
領域が形成され前記電流路を構成し、前記電流路は局部的に幅寸法が狭小化されている事を特
徴とする表示素子基板用半導体装置。
【請求項２】前記電流路は、チャネル領域に沿って幅
寸法が狭小化されている事を特徴とする表示素子基板用
半導体装置。
【請求項３】前記電流路は少なくとも画素電極側に位
置する一方の不純物拡散領域に沿って幅寸法が狭小化さ
れている事を特徴とする請求項１記載の表示素子基板用
半導体装置。
【請求項４】前記不純物拡散領域は、該チャネル領域
に隣接する低濃度不純物拡散領域と、これに隣接する高
濃度不純物拡散領域とに区分されており、前記電流路は該低濃度不純物拡散領域に沿って幅寸法が
狭小化されている事を特徴とする請求項３記載の表示素
子基板用半導体装置。
【請求項５】前記電流路はさらに該高濃度不純物拡散
領域に及んで幅寸法が狭小化されている事を特徴とする
請求項４記載の表示素子基板用半導体装置。