JP3689505B2 - 半導体装置の作製方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の作製方法に係わり、特に第１導電型のソース領域及びドレイン領域を有する第１のＭＯＳトランジスタと、第２導電型のソース領域及びドレイン領域を有する第２のＭＯＳトランジスタと、を有するＣＭＯＳ構成の半導体装置の作製方法に関するものである。
【０００２】
【従来の技術】
図８（ａ）に従来の半導体装置の平面図を示す。図８（ｂ）は図８（ａ）のｄ−ｄ′断面図である。図８（ｂ）の断面図中、鎖線はｄ−ｄ′の折れ曲っている部分を表す。ここでは、ｎタイプ基板上にｎタイプＭＯＳトランジスタを形成した例について説明する。８０１はアクティブ領域８０２を選択酸化により形成する前に形成されたｐウェルである。８０３はゲート電極（たとえばＰｏｌｙシリコン）であり、ゲート電極とアクティブ領域で外周が規定されるようにソース・ドレイン領域の濃いｎ層８０４、８０５が形成されており、コンタクト８０６により金属配線と接続されている（この図では金属配線は省略されている。）。また、ｐウェルの電位を固定するために、アクティブ領域がトランジスタと同じｐウェル内に設けられ、濃いｐ層８０７が形成されてコンタクトにより電位が与えられている。また、ゲート電極の配線の電界により、選択酸化膜下の半導体領域に寄生ＭＯＳトランジスタがオンし、ドレインと基板あるいはドレインと隣接するトランジスタの、ソースまたはドレインがリークすることを阻止するため、くわえて、ソース、ドレイン領域の濃いｎ層、ｐウェル、ｎ基板の間に構成される寄生バイポーラトランジスタの動作を阻止するために、チャネルストップ層８０８がアクティブ領域形成前に形成されている。
【０００３】
【発明が解決しようとする課題】
しかしながら、図８の構成では以下の問題が生じる。チャネルストップ層８０８は選択酸化より前に形成する必要があり、十分な深さと濃度を得るために、イオン注入に時間がかかるというプロセス上の課題がある。また、濃いｎ層８０４、８０５とチャネルストップ層８０８の間はソース、ドレインとウェル間の耐圧を維持するために間隔をあける必要がある。この間隔は実使用バイアス条件でもソース、ドレイン領域から広がる空乏層がチャネルストップ領域に達しない距離以上あけることが望ましい。このために、トランジスタのサイズが大きくなり、回路の高集積化を阻むことになる。また、ゲート電極８０３の下では、トランジスタがオンするバイアス条件の際には、ゲート電極の電界の影響により反転領域８０９が形成される。この際に選択酸化の際のバーズビーク下にもゲート電極の電界の影響があり、反転領域８０９、ｐウェル８０１、ｎタイプ基板との間の寄生バイポーラトランジスタ８１０が動作することによって、ラッチアップ等の回路の異常動作の原因となる。
【０００４】
【課題を解決するための手段】
本発明者は、以上の問題を解決するために鋭意努力した結果、以下の発明を得た。すなわち、本発明の半導体装置の作製方法は、第１導電型のソース領域及びドレイン領域を有する第１のＭＯＳトランジスタと、第２導電型のソース領域及びドレイン領域を有する第２のＭＯＳトランジスタと、を有し、
前記第１導電型のソース領域及びドレイン領域と接して前記第１のＭＯＳトランジスタのチャネル領域を提供し且つ前記第１導電型のソース領域及びドレイン領域を囲う絶縁層の外側に延在する第２導電型の第１の不純物拡散領域中において、該絶縁層の外側に配置されるように、該第１の不純物拡散領域より不純物濃度の濃い第２導電型の第２の不純物拡散領域が形成され、
前記第１導電型のソース領域及びドレイン領域と、前記第２の不純物拡散領域とは前記絶縁層を介して配置されており、
前記第２の不純物拡散領域上に前記絶縁層よりも薄い絶縁膜を介して前記第１のＭＯＳトランジスタのゲート電極の配線が配されたＣＭＯＳ構成の半導体装置の作製方法において、
前記第２の不純物拡散領域の形成領域上の前記配線の幅が、その幅方向における前記第２の不純物拡散領域の拡散長の２倍より小さくなるようにして、前記配線を形成した後に、イオン注入を行い前記第２の不純物拡散領域を形成するとともに、
前記第２の不純物拡散領域と前記第２のＭＯＳトランジスタの前記ソース領域及びドレイン領域を同一の工程により作製することを特徴とする。
【０００５】
【発明の実施の形態】
〔作用〕
本発明は、ソース、ドレイン、ゲート電極の少なくとも１つの配線が、ソース、ドレイン領域とは異なる導電型の前記チャネル領域より濃い不純物濃度をもつアクティブ領域の上を通るように配置することにより、サイズの縮小により高集積化が可能で、寄生バイポーラトランジスタの動作を阻止し、ソース、ドレイン電極と基板との間のリーク電流の発生や回路の異常動作を阻止したトランジスタを提供するものである。また、素子を分離する絶縁膜の薄いところに、チャネルストップ層を設けるので、イオン注入の深さを小さくすることができる。また、ｎＭＯＳトランジスタのチャネルストップ層に、ｐ型の高濃度層を使うが、このｐ型の高濃度層を作るのと同時に、ｐＭＯＳトランジスタのソース・ドレイン領域を作ることができる。また、不純物の導電型を逆にしても同様である。
【０００６】
素子を分離する絶縁層の厚いところの膜厚としては、２０００〜２００００Åが望ましく、さらには４０００〜１００００Åが望ましい。また、素子を分離する絶縁層の薄いところ、つまりチャネルストップ層の直上の絶縁層の膜厚はトランジスタのゲート酸化膜と同時に形成することが可能であり、５０〜２０００Åが望ましく、さらには、１００〜１０００Åが望ましい。
【０００７】
本発明によれば、チャネルストップ層を作るために、特別な工程を行うことがないので、プロセスが楽である。また、トランジスタの配線下にソース、ドレインとは異なる導電型の濃い不純物領域を設けることにより、サイズの縮小が可能で、回路の誤動作が起こりにくく、高い動作電圧まで使用可能な半導体装置を得ることができる。そのことにより、高い集積度をもち、製造工程が簡略化できることから安価な半導体装置を得ることができる。また、本発明による半導体装置を液晶表示装置に応用した場合には、高精細で安価な液晶表示装置を得ることができる。
〔発明の実施の形態〕
以下、図面を用いて本発明の実施形態について説明する。
（第一の参考例）
まず、本発明に係わる参考例について説明する。
【０００８】
図１（ａ）に本発明に係わる第一の参考例の平面図を、図１（ｂ）に図１（ａ）のａ−ａ′断面図を示す。図１（ｂ）の断面図中の鎖線は、ａ−ａ′の折れ曲っている部分を表す。ここでは、ｎタイプ基板上にｎタイプＭＯＳトランジスタを構成した場合について説明する。１０１はｐウェルであり、ｐウェル中にアクティブ領域１０２が存在する。ｐウェル１０１はｐ- あるいはｐ--となっている。１０３はゲート電極及びその配線であり、１０４、１０５はそれぞれ濃いｎ層で形成されたソース及びドレイン領域である。１０６はソース、ドレイン耐圧を向上するために注入する薄いｎ層のマスクパターンであり、ゲートセルフアラインで注入するため、ゲート電極下以外のアクティブ領域表面により薄いｎ層が形成される。ソース、ドレイン領域１０４、１０５はコンタクト１０７を介して、金属配線（たとえば、アルミ配線）１０８と接続されている。ゲート電極の配線は濃いｐ層１０９の上を通っている。この参考例では、濃いｐ層１０９にはコンタクト１０７によって配線１０８からウェル電位が与えられており、ウェル電位固定のための濃いｐ層の役割を兼ねており、トランジスタの小型化を図っているが、ウェル電位固定のためのコンタクトを別に設けるかあるいは設けなかったとしても本参考例の効果は有効である。図１（ｂ）の断面構造を得るためには、濃いｐ層のイオン注入をゲート電極形成前に行なえばよい。ＣＭＯＳ構成とする場合、ウェルコンタクトを取るための濃いｐ層とｐタイプＭＯＳトランジスタのソース、ドレイン領域を同一のプロセスで形成することによりプロセスを簡略化することができるが、本参考例においては、耐圧向上のための薄いｐ層をゲートセルフアラインで注入することにより、トランジスタの性能を悪化させることなく本参考例の効果を得ることが可能である。
【０００９】
図１（ｂ）を用いて、本参考例による効果について説明する。本参考例ではチャネルストップの形成のための特別な工程がないため、工程の簡略化が図れている。一方、本参考例では選択酸化膜下にチャネルストップ層がないため選択酸化膜の下１１０にゲート電極１０３の電界の影響で反転層が励起された場合、基板や隣接するトランジスタの電極とのあいだのリークパスが生じるが、濃いｐ層１０９により、このパスを完全に遮断することができる。また、濃いｐ層１０９と濃いｎ層１０５、薄いｎ層１０６の距離は耐圧を考えても、従来のチャネルストップ領域の場合と同程度まで近づけることが可能であり、ウェル電位固定のための濃いｐ領域を新たに設ける必要がないことから、トランジスタの小型化が図れるという利点もある。本参考例ではｎ基板上にｎタイプＭＯＳトランジスタを構成した場合について述べたが、ｐ基板上にｐタイプＭＯＳトランジスタを構成した場合や、ＣＭＯＳ回路に応用した場合にも本参考例の効果が得られることはいうまでもない。
【００１０】
また、ｐ基板上にｎタイプＭＯＳを構成するなど、ウェルを形成する必要がない場合についても、隣接するトランジスタとの間の電気的な隔離の方法として、本参考例は有効である。
（第一の実施形態）
図２（ａ）及び図２（ｂ）に本発明による第一の実施形態の説明図を示す。図２（ａ）は平面図、図２（ｂ）は図２（ａ）のｂ−ｂ′断面図である。この実施形態では、濃いｐ層をゲート電極形成後にイオン注入により構成する場合について述べる。図２（ａ）に示すように、ゲート電極の配線２０３が濃いｐ領域を乗り越える場所においてはゲート電極の配線２０３はトランジスタのゲート幅に比べて細くなっている。この部分における配線幅を濃いｐ層の横方向の拡散長の２倍より小さくすることで図２（ｂ）に示す構造を得ることができる。つまり、直接イオン注入することができない配線直下にも、拡散によりｐ層を設けることができる。このことから、本実施形態においては濃いｐ層をゲート電極形成後にイオン注入することができる。このことにより、ＣＭＯＳ工程でｐＭＯＳトランジスタに耐圧向上のための薄いｐ層がない場合においても、ゲートセルフアラインでｐＭＯＳトランジスタのソース、ドレイン領域を形成する工程と、ｎＭＯＳトランジスタのウェル電位を固定するための濃いｐ層２０９を形成する工程を同時にすることができる。ここでは、濃いｐ層をゲート電極配線下に拡散させる場合について説明したが、不純物のタイプをそれぞれ逆にすれば、濃いｎ層をゲート電極配線下にいれる工程とｎＭＯＳトランジスタのソース、ドレイン領域を同一工程で形成できることはいうまでもない。また、ゲート電極配線下にはいる濃い不純物層の電位を配線によってとらない場合でも本実施形態の効果は有効である。
（第二の実施形態）
図３（ａ）及び図３（ｂ）に本発明による第二の実施形態の説明図を示す。図３（ａ）は平面図、図３（ｂ）は図３（ａ）のｃ−ｃ′断面図である。図３（ｂ）の断面図に示すように半導体領域までの絶縁層の厚さは、ゲート電極材料を配線として使用している部分の下の厚さ３１０より金属配線下の部分の厚さ３１１の方が厚く、寄生ＭＯＳトランジスタのしきい値は金属配線下の方がオンしにくくなる。しかしながら、ドレインに高い電圧がかかる回路の場合この部分での寄生ＭＯＳトランジスタがオンすることによる回路の不良動作が起こることがある。本実施形態では、この問題に関しても本発明が効果的であることを示す。この実施形態では参考例の構成に加えて、ソース、ドレインの金属配線３０８の下にもゲートの配線と同様に濃いｐ層が配置されている。このことにより、金属配線による寄生ＭＯＳトランジスタの動作は遮断され、回路の動作不良を阻止することができる。図３（ａ）ではソース側の金属配線下の濃いｐ層と、ドレイン側の金属配線下の濃いｐ層およびゲート電極の配線下の濃いｐ層は同じアクティブ領域にあり、電位が与えられているが、それぞれ別のアクティブ領域に分離されていたり、電位が与えられていなくても本発明の効果が有効であることはいうまでもない。
（第三の実施形態）
第二の実施形態において、濃いｐ領域を配線下のみならず、トランジスタの四辺を囲うように配置することにより、本発明は更に効果的である。その平面図を図４（ａ）に示す。この図ではトランジスタの外周は完全に濃いｐ領域４０９に囲まれている。このような形状にすることにより、ドレインから広がる空乏層の幅を狭めることができ、隣接する素子との分離幅を小さくすることが可能となる。その理由を図４（ｂ）の断面図を用いて説明する。本発明によるトランジスタのドレイン４０４の外側には、隣接するトランジスタのソース４１２との間を遮蔽するように濃いｐ領域４０９が配置されている。このため、ドレイン４０４から広がる空乏層４１３は濃いｐ領域４０９で止まり、隣接するトランジスタに達することがなく、回路の誤動作を阻止することができる。この図では隣接するトランジスタのゲート下は基板と同じ濃度になっているが、隣接するトランジスタが４０１とは異なる導電型のウェルに形成されている場合や、同じ導電型の異なるウェルに形成されている場合、さらには同じウェル中に形成されている場合にも本発明による効果は有効である。
（第二の参考例）
本参考例では、図５に示すようにゲート電極５０３はコンタクト５１０を介して金属配線５１１に乗り換えたあと濃いｐ領域５０９を乗り越えている。このことにより、ゲート配線と濃いｐ領域の間の寄生容量を減少することができ、回路の高速駆動が可能となる。また、寄生ＭＯＳトランジスタのしきい値もゲート電極の場合に比べ金属配線の方がよりオンしにくく、さらに高い電圧まで正常動作が可能となる。また、本参考例の構造では、第一の実施形態と同様に、濃いｐ領域のイオン注入をゲート電極形成後に行うことができることから、第一の実施形態で得られた効果を得ることができる。くわえて、本参考例では第一の実施形態に比べてゲート電極の寄生抵抗が著しく低下することから高速動作が可能になるというメリットも得られる。
（第四の実施形態）
本発明による半導体装置を液晶表示装置に応用した場合について説明する。各画素にスイッチを持つ液晶表示装置の例を図６に従って説明する。６０１は表示部であり、各画素にはスイッチ６０２があり信号線６０３から画像信号がゲート線６０４の制御により液晶６０５に印加される。ゲート線６０４はシフトレジスタ６０６によって、１ビット目から順にｎビット目まで順次画素スイッチがオンする電位が与えられる。ところで、表示部の高精細化を行うためにｎを大きくする場合や、１ウエハの取れ数を増やすためにチップサイズの縮小をねらう場合、１ビットあたりの間隔は小さくなる。たとえば、表示部のサイズが１インチで画素数３０万の表示装置をつくる場合、１ビットの間隔はおよそ３０ミクロン程度になる。この間隔の中にシフトレジスタの回路１ビット分を納める必要があり、各トランジスタの分離は重要な課題となる。本発明による第一〜第三の実施形態によるトランジスタを液晶表示装置に応用した場合、トランジスタのサイズが小さくできることから、ビット数を増やすことができ高精細な液晶表示装置を得ることができる。また、チャネルストップ層の形成のための特別な工程を行うことが必要ないことから、スループットがよく、安価な液晶表示装置を得ることができる。
【００１１】
図７に本発明を液晶表示装置に応用した場合の断面図を説明する。７０１はたとえばｎタイプのシリコン基板であり、表示部の下はエッチングによりくりぬかれて表示部を光が透過するようにしてある。７０３はｐウェルであり、駆動部のトランジスタはドレイン７０４、ソース７０５、耐圧向上のための薄いｎ層７０６、ゲート７０７により形成されている。また、本発明による濃いｐ層７０８が配線７０９下に入っている。画素のスイッチはコンタクトをとりやすくするためのＰｏｌｙシリコン７１０及びチャネルとなるＰｏｌｙシリコン７１１、ゲート７１２により形成される。Ｐｏｌｙシリコン７１０はコンタクトが十分にとれる場合にはなくすことも可能である。画素のスイッチのドレインは配線７１３を介して画素電極７１４に接続されている。７１４はＩＴＯを用いて透明電極で形成することができる。７１５は金属層で、表示部内の開口部以外の遮光、周辺回路の遮光、また、画素電極の保持容量形成電極として利用することができる。７１６はポリイミド膜で、ラビング処理がなされている。また、対抗基板はガラス基板７１７、ブラックマトリックス７１８、および、カラーフィルタ７１９、平坦化膜７２０、ポリイミド７２１よりなる。７０１側の基板と対向基板の間に、液晶７２２をはさみ込み図７の構成が形成されている。
【００１２】
周辺部のトランジスタはｐウェル中に入っているが、基板と同じタイプのＭＯＳトランジスタの場合、ウェルを持たないことも可能である。駆動部のトランジスタは本発明による第一〜第三のいずれかの実施形態によるトランジスタで形成することができる。また、それらの組み合わせで回路を構成することも可能である。本実施形態では、これまでの実施形態で得られた効果に加えて以下の利点がある。一般に、液晶表示装置は光を上からあるいは下からあてて透過光を利用することにより表示を見る、あるいはプロジェクタであれば投射することができる。このとき、光をあてることにより光キャリアが発生し、周辺部のトランジスタのリーク電流を増大させることになる。この現象により、表示ができない、あるいは、所望の電圧が画素に書き込めないことにより、コントラスト、階調の劣化という問題が発生する。特にプロジェクタの場合は、強い光をあてる必要があり、この問題は更に深刻である。この液晶表示装置の構成でも、たとえば光を図７上からあてた場合、金属膜７１５により回路は遮光されているが、わずかな透過光や開口部からの回り込みにより、光キャリアの発生を完全になくすことは困難である。しかしながら、本発明ではトランジスタのまわりの濃い層７０８が光キャリアを吸収することにより、光キャリアの影響をなくすことができる。光キャリアの吸収層は単一のタイプのみならず、ｎタイプ、ｐタイプの両方を設けることによりさらに効果的になる。また、光キャリア吸収層の電位をとることにより、光キャリア吸収の効果は増大する。特に、ｐ層を回路の最低電位、ｎ層を回路の最高電位にすることによりこの効果はより効果的になる。本実施形態では周辺回路をバルクシリコン上に形成し、表示部をくり抜くことで透過型の液晶表示装置を実現する場合について述べたが、画素電極を反射金属電極にして、くり抜かずに反射型の液晶表示装置を構成することも可能である。液晶材料についてもＴＮ液晶等の偏光を利用したもののみならず、高分子分散型液晶を用いることも可能である。これらの場合にも本発明が有効であることは言うまでもない。
【００１３】
本発明の第四の実施形態によれば、小型で高精細、かつ明るい液晶表示装置を実現することにより、ビデオカメラのカラービューファインダーや、投射型液晶表示装置、電子ＯＨＰ、ヘッドマウントディスプレイを安価に実現することが可能である。
（第五の実施形態）
本発明によるトランジスタを、メモリ、センサなどに応用した場合について述べる。繰り返し領域の構成を例えば図４で示した様な周囲に濃い不純物層を持つ形状にすると、繰り返し領域全体に渡って、濃い不純物層の骨がはしり、より低抵抗でウエル又は基板の電位を固定することができ、ウエル又は基板の電位変動を抑えることができる。
【００１４】
このことにより以下のメリットがある。
１） ふられ、ノイズ等の影響を小さくすることができる。
２）光センサなどチップに光があたる使い方をする場合、発生した光キャリアが悪影響を与える場合があるが、本発明の場合、濃い不純物層が光キャリアを吸収するため、影響を抑えることができる。
３） ＭＯＳトランジスタのＯＮ時は、使用するバイアスが大きいとホットキャリアが発生し、トランジスタの劣化を引き起こしたり、ウエル電位が変動することによる動作不良をもたらす。本実施形態では、ウエルの電位が変動しにくく、又周囲に濃い層があるため、ホットキャリアを吸収しやすく、トランジスタの耐圧が向上し、高い信頼性を得ることができる。
【００１５】
これらにより、動作の精度が高く、信頼性の高いメモリ、センサチップ等を実現することができる。
【００１６】
【発明の効果】
本発明によれば、チャネルストップ層を作るために、特別な工程を行うことがないので、プロセスが楽である。また、トランジスタの配線下にソース、ドレインとは異なる導電型の濃い不純物領域を設けることにより、サイズの縮小が可能で、回路の誤動作が起こりにくく、高い動作電圧まで使用可能な半導体装置を得ることができる。そのことにより、高い集積度をもち、製造工程が簡略化できることから安価な半導体装置を得ることができる。また、本発明による半導体装置を液晶表示装置に応用した場合には、高精細で安価な液晶表示装置を得ることができる。
【図面の簡単な説明】
【図１】 本発明に関連する半導体装置による第一の参考例の平面図及び断面図である。
【図２】 本発明により作製された半導体装置による第一の実施形態の平面図及び断面図である。
【図３】 本発明により作製された半導体装置による第二の実施形態の平面図及び断面図である。
【図４】 本発明により作製された半導体装置による第三の実施形態の平面図及び断面図である。
【図５】 本発明に関連する半導体装置による第二の参考例の説明図である。
【図６】 本発明により作製された半導体装置による第四の実施形態の説明図である。
【図７】 本発明により作製された半導体装置による第四の実施形態の断面図である。
【図８】 従来例の半導体装置による平面図及び断面図である。
【符号の説明】
１０１，２０１，３０１，４０１，５０１，８０１ ｐウェル
１０２，２０２，３０２，４０２，５０２，８０２ アクティブ領域
１０３，２０３，３０３，４０３，５０３，８０３ ゲート電極
１０４，２０４，３０４，４０４，５０４，８０４ ソース領域
１０５，２０５，３０５，４０５，５０５，８０５ ドレイン領域
１０６，２０６，３０６，４０６，５０６ 薄いｎ領域
１０７，２０７，３０７，４０７，５０７，８０６ コンタクト
１０８，２０８，３０８，４０８，５０８ 金属配線
１０９，２０９，３０９，４０９，５０９，８０７ 濃いｐ領域
１１０ 選択酸化膜下
３１０ ゲート電極配線下絶縁層
３１１ 金属配線下絶縁層
４１０ 隣接するトランジスタのゲート電極
４１１ 隣接するトランジスタのドレイン領域
４１２ 隣接するトランジスタのソース領域
４１３ トランジスタのドレイン領域から広がる空乏層
８０８ チャネルストップ層
８０９ 反転領域
８１０ 寄生バイポーラトランジスタの電流パス
７０１ シリコン基板
７０２ 選択酸化膜
７０３ ｐウェル
７０４ ドレイン
７０５ ソース
７０６ 薄いｎ層
７０７ ゲート
７０８ 濃いｐ層
７０９ 配線
７１０ Ｐｏｌｙシリコン
７１１ チャネルＰｏｌｙシリコン
７１２ 画素スイッチのゲート
７１３ 配線
７１４ 画素電極
７１５ 金属膜
７１６，７２１ ポリイミド
７１７ ガラス基板
７１８ ブラックマトリクス
７１９ カラーフィルタ
７２０ 平坦化膜
７２２ 液晶
【発明の属する技術分野】
本発明は半導体装置の作製方法に係わり、特に第１導電型のソース領域及びドレイン領域を有する第１のＭＯＳトランジスタと、第２導電型のソース領域及びドレイン領域を有する第２のＭＯＳトランジスタと、を有するＣＭＯＳ構成の半導体装置の作製方法に関するものである。
【０００２】
【従来の技術】
図８（ａ）に従来の半導体装置の平面図を示す。図８（ｂ）は図８（ａ）のｄ−ｄ′断面図である。図８（ｂ）の断面図中、鎖線はｄ−ｄ′の折れ曲っている部分を表す。ここでは、ｎタイプ基板上にｎタイプＭＯＳトランジスタを形成した例について説明する。８０１はアクティブ領域８０２を選択酸化により形成する前に形成されたｐウェルである。８０３はゲート電極（たとえばＰｏｌｙシリコン）であり、ゲート電極とアクティブ領域で外周が規定されるようにソース・ドレイン領域の濃いｎ層８０４、８０５が形成されており、コンタクト８０６により金属配線と接続されている（この図では金属配線は省略されている。）。また、ｐウェルの電位を固定するために、アクティブ領域がトランジスタと同じｐウェル内に設けられ、濃いｐ層８０７が形成されてコンタクトにより電位が与えられている。また、ゲート電極の配線の電界により、選択酸化膜下の半導体領域に寄生ＭＯＳトランジスタがオンし、ドレインと基板あるいはドレインと隣接するトランジスタの、ソースまたはドレインがリークすることを阻止するため、くわえて、ソース、ドレイン領域の濃いｎ層、ｐウェル、ｎ基板の間に構成される寄生バイポーラトランジスタの動作を阻止するために、チャネルストップ層８０８がアクティブ領域形成前に形成されている。
【０００３】
【発明が解決しようとする課題】
しかしながら、図８の構成では以下の問題が生じる。チャネルストップ層８０８は選択酸化より前に形成する必要があり、十分な深さと濃度を得るために、イオン注入に時間がかかるというプロセス上の課題がある。また、濃いｎ層８０４、８０５とチャネルストップ層８０８の間はソース、ドレインとウェル間の耐圧を維持するために間隔をあける必要がある。この間隔は実使用バイアス条件でもソース、ドレイン領域から広がる空乏層がチャネルストップ領域に達しない距離以上あけることが望ましい。このために、トランジスタのサイズが大きくなり、回路の高集積化を阻むことになる。また、ゲート電極８０３の下では、トランジスタがオンするバイアス条件の際には、ゲート電極の電界の影響により反転領域８０９が形成される。この際に選択酸化の際のバーズビーク下にもゲート電極の電界の影響があり、反転領域８０９、ｐウェル８０１、ｎタイプ基板との間の寄生バイポーラトランジスタ８１０が動作することによって、ラッチアップ等の回路の異常動作の原因となる。
【０００４】
【課題を解決するための手段】
本発明者は、以上の問題を解決するために鋭意努力した結果、以下の発明を得た。すなわち、本発明の半導体装置の作製方法は、第１導電型のソース領域及びドレイン領域を有する第１のＭＯＳトランジスタと、第２導電型のソース領域及びドレイン領域を有する第２のＭＯＳトランジスタと、を有し、
前記第１導電型のソース領域及びドレイン領域と接して前記第１のＭＯＳトランジスタのチャネル領域を提供し且つ前記第１導電型のソース領域及びドレイン領域を囲う絶縁層の外側に延在する第２導電型の第１の不純物拡散領域中において、該絶縁層の外側に配置されるように、該第１の不純物拡散領域より不純物濃度の濃い第２導電型の第２の不純物拡散領域が形成され、
前記第１導電型のソース領域及びドレイン領域と、前記第２の不純物拡散領域とは前記絶縁層を介して配置されており、
前記第２の不純物拡散領域上に前記絶縁層よりも薄い絶縁膜を介して前記第１のＭＯＳトランジスタのゲート電極の配線が配されたＣＭＯＳ構成の半導体装置の作製方法において、
前記第２の不純物拡散領域の形成領域上の前記配線の幅が、その幅方向における前記第２の不純物拡散領域の拡散長の２倍より小さくなるようにして、前記配線を形成した後に、イオン注入を行い前記第２の不純物拡散領域を形成するとともに、
前記第２の不純物拡散領域と前記第２のＭＯＳトランジスタの前記ソース領域及びドレイン領域を同一の工程により作製することを特徴とする。
【０００５】
【発明の実施の形態】
〔作用〕
本発明は、ソース、ドレイン、ゲート電極の少なくとも１つの配線が、ソース、ドレイン領域とは異なる導電型の前記チャネル領域より濃い不純物濃度をもつアクティブ領域の上を通るように配置することにより、サイズの縮小により高集積化が可能で、寄生バイポーラトランジスタの動作を阻止し、ソース、ドレイン電極と基板との間のリーク電流の発生や回路の異常動作を阻止したトランジスタを提供するものである。また、素子を分離する絶縁膜の薄いところに、チャネルストップ層を設けるので、イオン注入の深さを小さくすることができる。また、ｎＭＯＳトランジスタのチャネルストップ層に、ｐ型の高濃度層を使うが、このｐ型の高濃度層を作るのと同時に、ｐＭＯＳトランジスタのソース・ドレイン領域を作ることができる。また、不純物の導電型を逆にしても同様である。
【０００６】
素子を分離する絶縁層の厚いところの膜厚としては、２０００〜２００００Åが望ましく、さらには４０００〜１００００Åが望ましい。また、素子を分離する絶縁層の薄いところ、つまりチャネルストップ層の直上の絶縁層の膜厚はトランジスタのゲート酸化膜と同時に形成することが可能であり、５０〜２０００Åが望ましく、さらには、１００〜１０００Åが望ましい。
【０００７】
本発明によれば、チャネルストップ層を作るために、特別な工程を行うことがないので、プロセスが楽である。また、トランジスタの配線下にソース、ドレインとは異なる導電型の濃い不純物領域を設けることにより、サイズの縮小が可能で、回路の誤動作が起こりにくく、高い動作電圧まで使用可能な半導体装置を得ることができる。そのことにより、高い集積度をもち、製造工程が簡略化できることから安価な半導体装置を得ることができる。また、本発明による半導体装置を液晶表示装置に応用した場合には、高精細で安価な液晶表示装置を得ることができる。
〔発明の実施の形態〕
以下、図面を用いて本発明の実施形態について説明する。
（第一の参考例）
まず、本発明に係わる参考例について説明する。
【０００８】
図１（ａ）に本発明に係わる第一の参考例の平面図を、図１（ｂ）に図１（ａ）のａ−ａ′断面図を示す。図１（ｂ）の断面図中の鎖線は、ａ−ａ′の折れ曲っている部分を表す。ここでは、ｎタイプ基板上にｎタイプＭＯＳトランジスタを構成した場合について説明する。１０１はｐウェルであり、ｐウェル中にアクティブ領域１０２が存在する。ｐウェル１０１はｐ- あるいはｐ--となっている。１０３はゲート電極及びその配線であり、１０４、１０５はそれぞれ濃いｎ層で形成されたソース及びドレイン領域である。１０６はソース、ドレイン耐圧を向上するために注入する薄いｎ層のマスクパターンであり、ゲートセルフアラインで注入するため、ゲート電極下以外のアクティブ領域表面により薄いｎ層が形成される。ソース、ドレイン領域１０４、１０５はコンタクト１０７を介して、金属配線（たとえば、アルミ配線）１０８と接続されている。ゲート電極の配線は濃いｐ層１０９の上を通っている。この参考例では、濃いｐ層１０９にはコンタクト１０７によって配線１０８からウェル電位が与えられており、ウェル電位固定のための濃いｐ層の役割を兼ねており、トランジスタの小型化を図っているが、ウェル電位固定のためのコンタクトを別に設けるかあるいは設けなかったとしても本参考例の効果は有効である。図１（ｂ）の断面構造を得るためには、濃いｐ層のイオン注入をゲート電極形成前に行なえばよい。ＣＭＯＳ構成とする場合、ウェルコンタクトを取るための濃いｐ層とｐタイプＭＯＳトランジスタのソース、ドレイン領域を同一のプロセスで形成することによりプロセスを簡略化することができるが、本参考例においては、耐圧向上のための薄いｐ層をゲートセルフアラインで注入することにより、トランジスタの性能を悪化させることなく本参考例の効果を得ることが可能である。
【０００９】
図１（ｂ）を用いて、本参考例による効果について説明する。本参考例ではチャネルストップの形成のための特別な工程がないため、工程の簡略化が図れている。一方、本参考例では選択酸化膜下にチャネルストップ層がないため選択酸化膜の下１１０にゲート電極１０３の電界の影響で反転層が励起された場合、基板や隣接するトランジスタの電極とのあいだのリークパスが生じるが、濃いｐ層１０９により、このパスを完全に遮断することができる。また、濃いｐ層１０９と濃いｎ層１０５、薄いｎ層１０６の距離は耐圧を考えても、従来のチャネルストップ領域の場合と同程度まで近づけることが可能であり、ウェル電位固定のための濃いｐ領域を新たに設ける必要がないことから、トランジスタの小型化が図れるという利点もある。本参考例ではｎ基板上にｎタイプＭＯＳトランジスタを構成した場合について述べたが、ｐ基板上にｐタイプＭＯＳトランジスタを構成した場合や、ＣＭＯＳ回路に応用した場合にも本参考例の効果が得られることはいうまでもない。
【００１０】
また、ｐ基板上にｎタイプＭＯＳを構成するなど、ウェルを形成する必要がない場合についても、隣接するトランジスタとの間の電気的な隔離の方法として、本参考例は有効である。
（第一の実施形態）
図２（ａ）及び図２（ｂ）に本発明による第一の実施形態の説明図を示す。図２（ａ）は平面図、図２（ｂ）は図２（ａ）のｂ−ｂ′断面図である。この実施形態では、濃いｐ層をゲート電極形成後にイオン注入により構成する場合について述べる。図２（ａ）に示すように、ゲート電極の配線２０３が濃いｐ領域を乗り越える場所においてはゲート電極の配線２０３はトランジスタのゲート幅に比べて細くなっている。この部分における配線幅を濃いｐ層の横方向の拡散長の２倍より小さくすることで図２（ｂ）に示す構造を得ることができる。つまり、直接イオン注入することができない配線直下にも、拡散によりｐ層を設けることができる。このことから、本実施形態においては濃いｐ層をゲート電極形成後にイオン注入することができる。このことにより、ＣＭＯＳ工程でｐＭＯＳトランジスタに耐圧向上のための薄いｐ層がない場合においても、ゲートセルフアラインでｐＭＯＳトランジスタのソース、ドレイン領域を形成する工程と、ｎＭＯＳトランジスタのウェル電位を固定するための濃いｐ層２０９を形成する工程を同時にすることができる。ここでは、濃いｐ層をゲート電極配線下に拡散させる場合について説明したが、不純物のタイプをそれぞれ逆にすれば、濃いｎ層をゲート電極配線下にいれる工程とｎＭＯＳトランジスタのソース、ドレイン領域を同一工程で形成できることはいうまでもない。また、ゲート電極配線下にはいる濃い不純物層の電位を配線によってとらない場合でも本実施形態の効果は有効である。
（第二の実施形態）
図３（ａ）及び図３（ｂ）に本発明による第二の実施形態の説明図を示す。図３（ａ）は平面図、図３（ｂ）は図３（ａ）のｃ−ｃ′断面図である。図３（ｂ）の断面図に示すように半導体領域までの絶縁層の厚さは、ゲート電極材料を配線として使用している部分の下の厚さ３１０より金属配線下の部分の厚さ３１１の方が厚く、寄生ＭＯＳトランジスタのしきい値は金属配線下の方がオンしにくくなる。しかしながら、ドレインに高い電圧がかかる回路の場合この部分での寄生ＭＯＳトランジスタがオンすることによる回路の不良動作が起こることがある。本実施形態では、この問題に関しても本発明が効果的であることを示す。この実施形態では参考例の構成に加えて、ソース、ドレインの金属配線３０８の下にもゲートの配線と同様に濃いｐ層が配置されている。このことにより、金属配線による寄生ＭＯＳトランジスタの動作は遮断され、回路の動作不良を阻止することができる。図３（ａ）ではソース側の金属配線下の濃いｐ層と、ドレイン側の金属配線下の濃いｐ層およびゲート電極の配線下の濃いｐ層は同じアクティブ領域にあり、電位が与えられているが、それぞれ別のアクティブ領域に分離されていたり、電位が与えられていなくても本発明の効果が有効であることはいうまでもない。
（第三の実施形態）
第二の実施形態において、濃いｐ領域を配線下のみならず、トランジスタの四辺を囲うように配置することにより、本発明は更に効果的である。その平面図を図４（ａ）に示す。この図ではトランジスタの外周は完全に濃いｐ領域４０９に囲まれている。このような形状にすることにより、ドレインから広がる空乏層の幅を狭めることができ、隣接する素子との分離幅を小さくすることが可能となる。その理由を図４（ｂ）の断面図を用いて説明する。本発明によるトランジスタのドレイン４０４の外側には、隣接するトランジスタのソース４１２との間を遮蔽するように濃いｐ領域４０９が配置されている。このため、ドレイン４０４から広がる空乏層４１３は濃いｐ領域４０９で止まり、隣接するトランジスタに達することがなく、回路の誤動作を阻止することができる。この図では隣接するトランジスタのゲート下は基板と同じ濃度になっているが、隣接するトランジスタが４０１とは異なる導電型のウェルに形成されている場合や、同じ導電型の異なるウェルに形成されている場合、さらには同じウェル中に形成されている場合にも本発明による効果は有効である。
（第二の参考例）
本参考例では、図５に示すようにゲート電極５０３はコンタクト５１０を介して金属配線５１１に乗り換えたあと濃いｐ領域５０９を乗り越えている。このことにより、ゲート配線と濃いｐ領域の間の寄生容量を減少することができ、回路の高速駆動が可能となる。また、寄生ＭＯＳトランジスタのしきい値もゲート電極の場合に比べ金属配線の方がよりオンしにくく、さらに高い電圧まで正常動作が可能となる。また、本参考例の構造では、第一の実施形態と同様に、濃いｐ領域のイオン注入をゲート電極形成後に行うことができることから、第一の実施形態で得られた効果を得ることができる。くわえて、本参考例では第一の実施形態に比べてゲート電極の寄生抵抗が著しく低下することから高速動作が可能になるというメリットも得られる。
（第四の実施形態）
本発明による半導体装置を液晶表示装置に応用した場合について説明する。各画素にスイッチを持つ液晶表示装置の例を図６に従って説明する。６０１は表示部であり、各画素にはスイッチ６０２があり信号線６０３から画像信号がゲート線６０４の制御により液晶６０５に印加される。ゲート線６０４はシフトレジスタ６０６によって、１ビット目から順にｎビット目まで順次画素スイッチがオンする電位が与えられる。ところで、表示部の高精細化を行うためにｎを大きくする場合や、１ウエハの取れ数を増やすためにチップサイズの縮小をねらう場合、１ビットあたりの間隔は小さくなる。たとえば、表示部のサイズが１インチで画素数３０万の表示装置をつくる場合、１ビットの間隔はおよそ３０ミクロン程度になる。この間隔の中にシフトレジスタの回路１ビット分を納める必要があり、各トランジスタの分離は重要な課題となる。本発明による第一〜第三の実施形態によるトランジスタを液晶表示装置に応用した場合、トランジスタのサイズが小さくできることから、ビット数を増やすことができ高精細な液晶表示装置を得ることができる。また、チャネルストップ層の形成のための特別な工程を行うことが必要ないことから、スループットがよく、安価な液晶表示装置を得ることができる。
【００１１】
図７に本発明を液晶表示装置に応用した場合の断面図を説明する。７０１はたとえばｎタイプのシリコン基板であり、表示部の下はエッチングによりくりぬかれて表示部を光が透過するようにしてある。７０３はｐウェルであり、駆動部のトランジスタはドレイン７０４、ソース７０５、耐圧向上のための薄いｎ層７０６、ゲート７０７により形成されている。また、本発明による濃いｐ層７０８が配線７０９下に入っている。画素のスイッチはコンタクトをとりやすくするためのＰｏｌｙシリコン７１０及びチャネルとなるＰｏｌｙシリコン７１１、ゲート７１２により形成される。Ｐｏｌｙシリコン７１０はコンタクトが十分にとれる場合にはなくすことも可能である。画素のスイッチのドレインは配線７１３を介して画素電極７１４に接続されている。７１４はＩＴＯを用いて透明電極で形成することができる。７１５は金属層で、表示部内の開口部以外の遮光、周辺回路の遮光、また、画素電極の保持容量形成電極として利用することができる。７１６はポリイミド膜で、ラビング処理がなされている。また、対抗基板はガラス基板７１７、ブラックマトリックス７１８、および、カラーフィルタ７１９、平坦化膜７２０、ポリイミド７２１よりなる。７０１側の基板と対向基板の間に、液晶７２２をはさみ込み図７の構成が形成されている。
【００１２】
周辺部のトランジスタはｐウェル中に入っているが、基板と同じタイプのＭＯＳトランジスタの場合、ウェルを持たないことも可能である。駆動部のトランジスタは本発明による第一〜第三のいずれかの実施形態によるトランジスタで形成することができる。また、それらの組み合わせで回路を構成することも可能である。本実施形態では、これまでの実施形態で得られた効果に加えて以下の利点がある。一般に、液晶表示装置は光を上からあるいは下からあてて透過光を利用することにより表示を見る、あるいはプロジェクタであれば投射することができる。このとき、光をあてることにより光キャリアが発生し、周辺部のトランジスタのリーク電流を増大させることになる。この現象により、表示ができない、あるいは、所望の電圧が画素に書き込めないことにより、コントラスト、階調の劣化という問題が発生する。特にプロジェクタの場合は、強い光をあてる必要があり、この問題は更に深刻である。この液晶表示装置の構成でも、たとえば光を図７上からあてた場合、金属膜７１５により回路は遮光されているが、わずかな透過光や開口部からの回り込みにより、光キャリアの発生を完全になくすことは困難である。しかしながら、本発明ではトランジスタのまわりの濃い層７０８が光キャリアを吸収することにより、光キャリアの影響をなくすことができる。光キャリアの吸収層は単一のタイプのみならず、ｎタイプ、ｐタイプの両方を設けることによりさらに効果的になる。また、光キャリア吸収層の電位をとることにより、光キャリア吸収の効果は増大する。特に、ｐ層を回路の最低電位、ｎ層を回路の最高電位にすることによりこの効果はより効果的になる。本実施形態では周辺回路をバルクシリコン上に形成し、表示部をくり抜くことで透過型の液晶表示装置を実現する場合について述べたが、画素電極を反射金属電極にして、くり抜かずに反射型の液晶表示装置を構成することも可能である。液晶材料についてもＴＮ液晶等の偏光を利用したもののみならず、高分子分散型液晶を用いることも可能である。これらの場合にも本発明が有効であることは言うまでもない。
【００１３】
本発明の第四の実施形態によれば、小型で高精細、かつ明るい液晶表示装置を実現することにより、ビデオカメラのカラービューファインダーや、投射型液晶表示装置、電子ＯＨＰ、ヘッドマウントディスプレイを安価に実現することが可能である。
（第五の実施形態）
本発明によるトランジスタを、メモリ、センサなどに応用した場合について述べる。繰り返し領域の構成を例えば図４で示した様な周囲に濃い不純物層を持つ形状にすると、繰り返し領域全体に渡って、濃い不純物層の骨がはしり、より低抵抗でウエル又は基板の電位を固定することができ、ウエル又は基板の電位変動を抑えることができる。
【００１４】
このことにより以下のメリットがある。
１） ふられ、ノイズ等の影響を小さくすることができる。
２）光センサなどチップに光があたる使い方をする場合、発生した光キャリアが悪影響を与える場合があるが、本発明の場合、濃い不純物層が光キャリアを吸収するため、影響を抑えることができる。
３） ＭＯＳトランジスタのＯＮ時は、使用するバイアスが大きいとホットキャリアが発生し、トランジスタの劣化を引き起こしたり、ウエル電位が変動することによる動作不良をもたらす。本実施形態では、ウエルの電位が変動しにくく、又周囲に濃い層があるため、ホットキャリアを吸収しやすく、トランジスタの耐圧が向上し、高い信頼性を得ることができる。
【００１５】
これらにより、動作の精度が高く、信頼性の高いメモリ、センサチップ等を実現することができる。
【００１６】
【発明の効果】
本発明によれば、チャネルストップ層を作るために、特別な工程を行うことがないので、プロセスが楽である。また、トランジスタの配線下にソース、ドレインとは異なる導電型の濃い不純物領域を設けることにより、サイズの縮小が可能で、回路の誤動作が起こりにくく、高い動作電圧まで使用可能な半導体装置を得ることができる。そのことにより、高い集積度をもち、製造工程が簡略化できることから安価な半導体装置を得ることができる。また、本発明による半導体装置を液晶表示装置に応用した場合には、高精細で安価な液晶表示装置を得ることができる。
【図面の簡単な説明】
【図１】 本発明に関連する半導体装置による第一の参考例の平面図及び断面図である。
【図２】 本発明により作製された半導体装置による第一の実施形態の平面図及び断面図である。
【図３】 本発明により作製された半導体装置による第二の実施形態の平面図及び断面図である。
【図４】 本発明により作製された半導体装置による第三の実施形態の平面図及び断面図である。
【図５】 本発明に関連する半導体装置による第二の参考例の説明図である。
【図６】 本発明により作製された半導体装置による第四の実施形態の説明図である。
【図７】 本発明により作製された半導体装置による第四の実施形態の断面図である。
【図８】 従来例の半導体装置による平面図及び断面図である。
【符号の説明】
１０１，２０１，３０１，４０１，５０１，８０１ ｐウェル
１０２，２０２，３０２，４０２，５０２，８０２ アクティブ領域
１０３，２０３，３０３，４０３，５０３，８０３ ゲート電極
１０４，２０４，３０４，４０４，５０４，８０４ ソース領域
１０５，２０５，３０５，４０５，５０５，８０５ ドレイン領域
１０６，２０６，３０６，４０６，５０６ 薄いｎ領域
１０７，２０７，３０７，４０７，５０７，８０６ コンタクト
１０８，２０８，３０８，４０８，５０８ 金属配線
１０９，２０９，３０９，４０９，５０９，８０７ 濃いｐ領域
１１０ 選択酸化膜下
３１０ ゲート電極配線下絶縁層
３１１ 金属配線下絶縁層
４１０ 隣接するトランジスタのゲート電極
４１１ 隣接するトランジスタのドレイン領域
４１２ 隣接するトランジスタのソース領域
４１３ トランジスタのドレイン領域から広がる空乏層
８０８ チャネルストップ層
８０９ 反転領域
８１０ 寄生バイポーラトランジスタの電流パス
７０１ シリコン基板
７０２ 選択酸化膜
７０３ ｐウェル
７０４ ドレイン
７０５ ソース
７０６ 薄いｎ層
７０７ ゲート
７０８ 濃いｐ層
７０９ 配線
７１０ Ｐｏｌｙシリコン
７１１ チャネルＰｏｌｙシリコン
７１２ 画素スイッチのゲート
７１３ 配線
７１４ 画素電極
７１５ 金属膜
７１６，７２１ ポリイミド
７１７ ガラス基板
７１８ ブラックマトリクス
７１９ カラーフィルタ
７２０ 平坦化膜
７２２ 液晶
Claims (1)
- 第１導電型のソース領域及びドレイン領域を有する第１のＭＯＳトランジスタと、第２導電型のソース領域及びドレイン領域を有する第２のＭＯＳトランジスタと、を有し、
前記第１導電型のソース領域及びドレイン領域と接して前記第１のＭＯＳトランジスタのチャネル領域を提供し且つ前記第１導電型のソース領域及びドレイン領域を囲う絶縁層の外側に延在する第２導電型の第１の不純物拡散領域中において、該絶縁層の外側に配置されるように、該第１の不純物拡散領域より不純物濃度の濃い第２導電型の第２の不純物拡散領域が形成され、
前記第１導電型のソース領域及びドレイン領域と、前記第２の不純物拡散領域とは前記絶縁層を介して配置されており、
前記第２の不純物拡散領域上に前記絶縁層よりも薄い絶縁膜を介して前記第１のＭＯＳトランジスタのゲート電極の配線が配されたＣＭＯＳ構成の半導体装置の作製方法において、
前記第２の不純物拡散領域の形成領域上の前記配線の幅が、その幅方向における前記第２の不純物拡散領域の拡散長の２倍より小さくなるようにして、前記配線を形成した後に、イオン注入を行い前記第２の不純物拡散領域を形成するとともに、
前記第２の不純物拡散領域と前記第２のＭＯＳトランジスタの前記ソース領域及びドレイン領域を同一の工程により作製することを特徴とする半導体装置の作製方法。
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