JP3566429B2 - 同期型半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は同期型半導体記憶装置に関し、特に、外部から与えられる制御信号の状態を識別して、指定される内部動作を判定するコマンドデコーダの構成に関する。
【０００２】
【従来の技術】
外部処理装置であるＣＰＵ（中央演算処理装置）の高速化に伴って、主記憶装置などのシステムメモリとして用いられるＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）も高速動作することが要求されてきている。この高速動作の要求を満たすメモリに、たとえばシステムクロックである外部クロック信号に同期して動作する同期型半導体記憶装置がある。この同期型半導体記憶装置（以下、ＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）と称す）は、外部クロック信号のたとえば立上がり時における外部信号の状態を判定し、その判定結果に従って実行すべき内部動作を決定し、その決定された内部動作を実行する。外部クロック信号（以下、単にクロック信号と称す）の立上がり時点における外部制御信号の状態が判定されるため、外部制御信号のスキューなどに対するマージンを考慮する必要がなく、内部動作開始タイミングを早くすることができ、高速アクセスが実現される。また、データの入出力もクロック信号に同期して行なわれるため、高速でデータの入出力を行なうことができる。
【０００３】
このようなＳＤＲＡＭにおいて、外部制御信号はパルス形式で与えられる。外部制御信号をクロック信号と同様のパルス形式の信号とすることにより、外部制御信号は、単にクロック信号に同期して発生すればよいため、外部制御装置による制御が容易となる。また、外部制御信号のスキューは、クロック信号のそれと同じとなり、外部制御信号のクロック信号に対するセットアップ時間およびホールド時間に対するマージンを考慮する必要がなく、高速で内部動作を開始することができる。さらに、ＳＤＲＡＭの内部に、互いに独立に動作するバンクが設けられている場合、パルス形式で外部制御信号を与えることにより、１つのバンクの活性期間中に別のバンクを活性化することができる。したがって、交互にバンクを活性化してアクセスすることができ、標準ＤＲＡＭにおいて必要とされるＲＡＳプリチャージ期間（ロウアドレスストローブ信号ＺＲＡＳを非活性状態としたときに次に活性状態とするまでに必要とされる期間）は外部に対して隠されるため、高速でデータの入出力を行なうことができる。
【０００４】
図１１は、ＳＤＲＡＭの外部制御信号の状態と指定される内部動作の関係を示す図である。
【０００５】
内部動作モードの指定は、複数の外部制御信号を用いて行なわれるため、この外部制御信号の状態の組を「コマンド」と称す。
【０００６】
用いられる外部制御信号は、ロウアドレスストローブ信号ｅｘｔＺＲＡＳ、外部コラムアドレスストローブ信号ｅｘｔＺＣＡＳ、および外部ライトイネーブル信号ｅｘｔＺＷＥである。
【０００７】
［ＮＯＰコマンド］
図１１において、時刻Ｔ０に外部から与えられるクロック信号ｅｘｔＣＬＫの立上がり時において、外部制御信号ｅｘｔＺＲＡＳ、ｅｘｔＺＣＡＳ、およびｅｘｔＺＷＥがすべてＨレベルに保持されているときには、内部動作は指定されない。先のサイクルの状態がＳＤＲＡＭ内部において維持される。
【０００８】
［リードコマンド］
図１１の時刻Ｔ１におけるクロック信号ｅｘｔＣＬＫの立上がり時において、制御信号ｅｘｔＺＲＡＳおよびｅｘｔＺＷＥをともにＨレベルとし、コラムアドレスストローブ信号ｅｘｔＺＣＡＳをＬレベルに設定する。この外部制御信号の状態の組合せは、リードコマンドと呼ばれ、ＳＤＲＡＭ内部におけるデータの出力（読出）動作が指定される。このリードコマンドが与えられたときには、ＳＤＲＡＭ内部における列選択動作を活性化する内部コラムアドレスストローブ信号ＣＡＳ０が活性状態とされる（ワンショットパルスの形態であり、トリガ信号として用いられる）。また、データ読出動作を活性化するためのリードトリガ（読出指示）信号ＺＲが所定期間活性状態とされる。
【０００９】
［ライトコマンド］
図１１の時刻Ｔ２におけるクロック信号ｅｘｔＣＬＫの立上がりにおいて、外部ロウアドレスストローブ信号ｅｘｔＺＲＡＳをＨレベルに設定し、かつ外部制御信号ｅｘｔＺＣＡＳおよびｅｘｔＺＷＥをともにＬレベルに設定する。この状態は、ライトコマンドと呼ばれ、ＳＤＲＡＭに対するデータの書込動作が指定される。ライトコマンドが与えられた場合においては、ＳＤＲＡＭ内部における列選択動作を活性化するためのトリガ信号とされる内部コラムアドレスストローブ信号ＣＡＳ０が活性状態とされる。また、内部データ書込動作を指定する内部ライトイネーブル信号ＷＥ０が活性状態とされる。この内部ライトイネーブル信号ＷＥ０に応答して、ＳＤＲＡＭに対するデータ書込動作をトリガする書込指示信号ＺＷが活性状態とされる。
【００１０】
［プリチャージコマンド］
図１１の時刻Ｔ３のクロック信号ｅｘｔＣＬＫの立上がり時において、外部制御信号ｅｘｔＺＲＡＳおよびｅｘｔＺＷＥをともにＬレベルに設定し、コラムアドレスストローブ信号ｅｘｔＺＣＡＳをＨレベルに設定する。この状態は、プリチャージコマンドと呼ばれ、ＳＤＲＡＭ内部をプリチャージ状態（スタンバイ状態）にする動作が行なわれる。プリチャージコマンドが与えられた場合には、内部ロウアドレスストローブ信号ＲＡＳ０および内部ライトイネーブル信号ＷＥ０が所定期間活性状態とされ、プリチャージ動作をトリガするためのプリチャージトリガ信号ＺＰＣが所定期間活性状態とされる。
【００１１】
［アクティブコマンド］
図１１の時刻Ｔ４のクロック信号ｅｘｔＣＬＫの立上がり時点において、ロウアドレスストローブ信号ｅｘｔＺＲＡＳをＬレベルに設定し、外部制御信号ｅｘｔＺＣＡＳおよびｅｘｔＺＷＥをともにＨレベルに設定する。この状態は、アクティブコマンドと呼ばれ、ＳＤＲＡＭの内部のメモリセル選択動作が活性化される。このアクティブコマンドが与えられたときには、内部ロウアドレスストローブ信号ＲＡＳ０が活性状態とされ、応じてメモリセル選択動作を活性化するためのアクティブトリガ（内部動作開始指示）信号ＺＡが所定期間活性状態とされる。
【００１２】
図１２は、外部制御信号入力部の構成を概略的に示す図である。図１２においては、外部制御信号ｅｘｔＺＲＡＳ、ｅｘｔＺＣＡＳおよびｅｘｔＺＷＥそれぞれに対応して、クロック信号ＣＬＫに同期してワンショットの内部制御信号ＲＡＳ０、ＣＡＳ０、およびＷＥ０を生成するＲＡＳ入力バッファ１ａ、ＣＡＳ入力バッファ１ｂ、およびＷＥ入力バッファ１ｃが設けられる。これらの入力バッファ１ａ〜１ｃは、クロック信号ＣＬＫの立上がり時において、対応の外部制御信号がＬレベルにあるとき、関連の内部制御信号を所定期間Ｈレベルの活性状態とする。
【００１３】
これらの入力バッファ１ａ〜１ｃそれぞれに対しインバータ３ａ〜３ｃが設けられており、内部制御信号ＲＡＳ０、ＣＡＳ０およびＷＥ０の反転信号ＺＲＡＳ０、ＺＣＡＳ０およびＺＷＥ０が生成される。入力バッファ１ａ〜１ｃからの内部制御信号ＲＡＳ０、ＣＡＳ０およびＷＥ０ならびにこれらの内部制御信号の反転信号がコマンドデコーダ４へ与えられる。
【００１４】
コマンドデコーダ４は、与えられた内部制御信号の状態の組合せに従って必要とされる内部動作を活性化するためのトリガ信号ＺＡ、ＺＲ、ＺＷ、およびＺＰＣを所定期間活性状態とする。
【００１５】
図１３（Ａ）は、図１２に示す入力バッファ１ａ〜１ｃの構成を概略的に示す図である。入力バッファ１ａ〜１ｃの各々は同一構成を有し、図１３（Ａ）においては、外部制御信号を符号ＥＸＴで示し、内部制御信号を符号ＩＮＴで示す。
【００１６】
図１３（Ａ）において、入力バッファ１（１ａ〜１ｃ）は、外部制御信号ＥＸＴを受けるインバータ５と、インバータ５の出力信号とクロック信号ＣＬＫを受けるＮＡＮＤ回路６と、ＮＡＮＤ回路６の出力信号の立下がりに応答してパルスを発生するパルス発生器７を含む。このパルス発生器７から所定期間Ｈレベルとされるパルス状の内部制御信号ＩＮＴが出力される。次に、この図１３（Ａ）に示す入力バッファの動作を図１３（Ｂ）に示す波形図を参照して説明する。
【００１７】
クロック信号ＣＬＫがＬレベルのときには、ＮＡＮＤ回路６の出力信号はＨレベルに固定される。また、外部制御信号ＥＸＴがＨレベルのときには、インバータ５の出力信号がＬレベルとされ、同様ＮＡＮＤ回路６の出力信号はＨレベルに保持される。この状態においては、パルス発生器７は何らパルスを発生せず、内部制御信号ＩＮＴは、Ｌレベルの非活性状態に維持される。
【００１８】
クロック信号ＣＬＫの立上がり時において、外部制御信号ＥＸＴがＬレベルであれば、このクロック信号ＣＬＫの立上がりに応答して、ＮＡＮＤ回路６の出力信号がＬレベルに立下がる。パルス発生器７は、このＮＡＮＤ回路６の出力信号の立下がりに応答して、この内部制御信号ＩＮＴを所定期間Ｈレベルに保持する。このパルス発生器７からの内部制御信号ＩＮＴの非活性化への移行タイミングは、パルス発生器７において予め定められていてもよく、またクロック信号ＣＬＫの立下がりに同期して行なわれるものでもよい。
【００１９】
図１４は、図１２に示すコマンドデコーダ４の構成を概略的に示す図である。図１４に示すように、コマンドデコーダ４は、内部トリガ信号それぞれに対応して設けられるＮＡＮＤ型デコーダ回路で構成される。すなわち、アクティブ動作トリガ信号ＺＡは、外部制御信号ＲＡＳ０、ＺＣＡＳ０およびＺＷＥ０を受けるＮＡＮＤ回路４ａから出力される。リード動作トリガ信号ＺＲは、内部制御信号ＺＲＡＳ０、ＣＡＳ０およびＺＷＥ０を受けるＮＡＮＤ回路４ｂから出力される。ライト動作トリガ信号ＺＷは、内部制御信号ＺＲＡＳ０、ＣＡＳ０、およびＷＥ０を受けるＮＡＮＤ回路４ｃから出力される。プリチャージ動作トリガ信号ＺＰＣは、内部制御信号ＲＡＳ０、ＺＣＡＳ０およびＷＥ０を受けるＮＡＮＤ回路４ｄから出力される。
【００２０】
このコマンドデコーダからのトリガ信号に従って、図示しない制御回路が動作し、指定された内部動作が実行される。
【００２１】
【発明が解決しようとする課題】
上述のような、入力バッファおよびコマンドデコーダの構成により、クロック信号ＣＬＫに同期して内部動作のトリガ信号を発生して内部動作を開始させることができる。しかしながら、図１４に示すように、各動作モードに対するトリガ信号は、互いに並列に設けられるＮＡＮＤ回路４ａ〜４ｄから出力される。したがって、これらのＮＡＮＤ回路４ａ〜４ｄは、他のトリガ信号の状況にかかわらず与えられた内部制御信号の状態に従って対応のトリガ信号を出力する。
【００２２】
ＳＤＲＡＭにおいては、アクティブコマンドが入力されると、内部のプリチャージ状態（スタンバイ状態）が解除されて、メモリセル選択動作が開始される。したがって、メモリセルのデータのリードまたはライトを行なうためには、（１）アクティブコマンド、（２）リードコマンドまたはライトコマンド、および（３）プリチャージコマンドの順でコマンドを入力する必要がある。
【００２３】
したがって、アクティブコマンドを入力することなくリードコマンド、ライトコマンド、またはプリチャージコマンドを入力しても、ＳＤＲＡＭにおいては、正常に指定された内部動作は行なわれない。すなわち、アクティブコマンドが入力されていない場合には、メモリセルの選択動作は行なわれておらず、リードコマンドが与えられても、選択メモリセルが存在しないため、正常なデータ読出は行なわれない。このとき、入出力回路はリードコマンドまたはライトコマンドにより発生されるトリガ信号によりイネーブル状態とされる。
【００２４】
通常、アクティブコマンドの入力を行なうことなく、ライトコマンド、リードコマンドまたはプリチャージコマンドを入力することは行なわれないが、誤ったシーケンス（アクティブコマンド入力前の別のコマンドの入力）が行なわれた場合、図１３（Ａ）および図１４に示すように、このアクティブコマンドが非活性状態であっても、入力されたコマンドに従って、対応の動作をトリガする信号が活性状態とされる。したがって、不必要に回路が動作し、消費電力が増加するとともに、またこの誤って活性状態とされたトリガ信号に従ってＳＤＲＡＭの内部回路が誤動作する可能性も存在する。
【００２５】
それゆえ、この発明の目的は、不必要な回路動作を防止し、これにより消費電力を低減することのできる同期型半導体記憶装置を提供することである。
【００２６】
この発明の他の目的は、誤ったシーケンスでコマンドが入力されても、この誤って入力されたコマンドによる回路動作を禁止することのできる同期型半導体記憶装置を提供することである。
【００２７】
【課題を解決するための手段】
請求項１に係る同期型半導体記憶装置は、外部から周期的に与えられるクロック信号に同期して複数の外部から与えられる外部制御信号の状態を判定し、これらの外部制御信号が第１の状態の組合せのとき、所定の内部動作を活性化するための第１のコマンドデコーダと、この第１のコマンドデコーダからの活性化信号に応答して作動状態とされ、クロック信号に同期して複数の外部制御信号の状態を判定し、これらの複数の外部制御信号が第１の状態の組合せと異なる第２の状態の組合せのとき、所定の内部動作とは異なる第２の内部動作を活性化する第２のコマンドデコーダとを備える。
【００２８】
請求項２に係る同期型半導体記憶装置は、第１のコマンドデコーダが、複数のメモリセルのうちのメモリセル選択動作を活性化し、かつ第２のコマンドデコーダが複数のメモリセルと該半導体記憶装置の外部との間のデータの入出力動作を活性化する。
【００２９】
請求項３に係る同期型半導体記憶装置は、第１のコマンドデコーダが、複数のメモリセルのうちからメモリセルを選択する動作を活性化し、第２のコマンドデコーダは、これらの複数のメモリセルのうちのメモリセルを選択する動作を終了させる動作を活性化する。
【００３０】
請求項４に係る同期型半導体記憶装置は、請求項２の装置が、さらに、第２のコマンドデコーダの活性化に応答して作動状態とされ、クロック信号に同期して外部制御信号の状態を判別し、これら複数の外部制御信号が第１および第２の状態の組とは異なる第３の状態の組合せのとき、複数のメモリセルに対するメモリセル選択動作を終了させる動作を活性化する第３のコマンドデコーダをさらに備える。
【００３１】
請求項５に係る同期型半導体記憶装置は、請求項１の装置が、各々が情報を記憶する複数のメモリセルをさらに備え、前記第１のコマンドデコーダは前記複数のメモリセルの選択されたメモリセルへのアクセス動作を活性化し、かつ前記第２のコマンドデコーダは、前記複数のメモリセルをスタンバイ状態に置く動作を活性化する。
【００３２】
請求項６に係る同期型半導体記憶装置は、請求項１の装置が、各々が情報を記憶する複数のメモリセルをさらに備え、前記第１のコマンドデコーダは、前記複数のメモリセルの記憶情報をリフレッシュする動作を活性化し、前記第２のコマンドデコーダは前記複数のメモリセルから外部アクセスのためにメモリセルを選択する動作を活性化する。
【００３３】
請求項７に係る同期型半導体記憶装置は、請求項１ないし６のいずれかの装置が、各々が複数のメモリセルを有しかつ互いに独立にメモリセル選択動作が行なわれる複数のバンクをさらに備え、第１および第２のコマンドデコーダはこれら複数のバンク各々に対応して設けられる。
【００３４】
請求項８に係る同期型半導体記憶装置は、請求項４の装置が、さらに、各々が複数のメモリセルを有しかつ互いに独立にメモリセルの選択動作が行なわれる複数のバンクを備え、第１ないし第３のコマンドデコーダはこれら複数のバンク各々に対応して設けられる。
【００３５】
請求項９に係る同期型半導体記憶装置は、この同期型半導体記憶装置の動作態様を規定するデータを格納するためのコマンドレジスタと、複数のメモリセルと、外部から周期的に与えられるクロック信号に同期して外部から与えられる制御信号の状態を判別し、これら複数の外部制御信号の状態が第１の状態の組合せのとき、複数のメモリセルに対する選択動作を活性化するための第１のコマンドデコーダと、クロック信号に同期して、外部制御信号の状態を判別し、これら複数の外部制御信号の状態が第２の状態の組合せのとき、コマンドレジスタに対する動作態様を規定するデータを格納する動作モードを活性化する第２のコマンドデコーダを備える。この第２のコマンドデコーダは、与えられた外部制御信号が第２の状態の組合せのとき、第１のコマンドデコーダの判別動作を禁止してこれにより複数のメモリセルに対する選択動作を非活性状態とする手段を含む。
【００３６】
入力コマンドに従って行なわれるべき内部動作が有効なときのみ、すなわち、内部動作が正常に行なわれるように正常のシーケンスでコマンドが入力されるときのみコマンドデコード回路を作動状態としているため、誤ったシーケンスでコマンドが入力されたときの内部回路の動作を防止することができ、消費電流が低減され、また誤動作も防止される。
【００３７】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従うＳＤＲＡＭの全体の構成を概略的に示す図である。図１において、ＳＤＲＡＭは、行列状に配置される複数のメモリセル（ダイナミック型メモリセル；１キャパシタ／１トランジスタで構成されるメモリセル）を有するメモリセルアレイ５０と、外部から与えられるアドレス信号ビットＡ０〜Ａｎをクロック信号ＣＬＫに同期して取込み、内部アドレス信号を生成するアドレスバッファ５２と、アドレスバッファ５２から与えられる内部行アドレス信号Ｘをデコードし、メモリセルアレイ５０における行を選択する行選択回路５４と、アドレスバッファ５２から与えられる内部列アドレス信号Ｙをデコードし、メモリセルアレイ５０の列を選択する列選択回路５６と、メモリセルアレイ５０の選択された行に接続されるメモリセルのデータの検知および増幅を行なうセンスアンプおよび列選択回路５６からの列選択信号に応答して選択された列を入出力回路６０へ接続するＩＯゲートを含む。図１においては、センスアンプおよびＩＯゲートを１つのブロック５８で示す。入出力回路６０は、活性化時、クロック信号ＣＬＫに同期してデータＤＱの入出力を行なう。
【００３８】
ＳＤＲＡＭは、内部動作を制御するために、外部から与えられる外部制御信号ｅｘｔＺＲＡＳ、ｅｘｔＺＣＡＳおよびｅｘｔＺＷＥをクロック信号ＣＬＫに同期して取込み内部制御信号ＲＡＳ０、ＣＡＳ０、およびＷＥ０を生成する入力バッファ回路１と、この入力バッファ回路１から与えられる内部制御信号ＲＡＳ０、ＣＡＳ０、およびＷＥ０に従って、内部動作をトリガするトリガ信号を発生するコマンドデコーダ４０と、このコマンドデコーダ４０からの行選択動作活性化トリガ信号に応答して活性化され、行選択回路５４およびセンスアンプの活性化を制御する行系制御回路６２と、コマンドデコーダ４０からの列選択動作トリガ信号に応答して活性化され、列選択回路５６および内部データバス線のプリチャージならびに図示しないプリアンプの増幅動作などの列選択動作に関連する部分の活性化を制御する列系制御回路６４と、コマンドデコーダ４０からのデータ入出力動作トリガ信号に応答して活性化され入出力回路６０の動作を制御する入出力制御回路６６を含む。
【００３９】
行系制御回路６２は、コマンドデコーダ４０がアクティブコマンドを検出したとき、コマンドデコーダ４０から与えられる内部活性化トリガ信号に応答して、内部動作を活性状態とするアクティブ信号ＡＣＴを発生してコマンドデコーダ４０、列系制御回路６４および入出力制御回路６６へ与える。コマンドデコーダ４０は、後に詳細に説明するが、このアクティブ信号ＡＣＴの活性化時においてのみ、アクティブコマンド以外のコマンドをデコードする部分がイネーブル状態（作動状態）とされる。同様、列系制御回路６４および入出力制御回路６６は、この行系制御回路６２から与えられるアクティブ信号ＡＣＴの活性化時においてのみ作動状態とされる。
【００４０】
なお、図１に示すクロック信号ＣＬＫは、外部から与えられる外部クロック信号ｅｘｔＣＬＫであってもよく、また内部でバッファ処理された内部クロック信号であってもよい。
【００４１】
図１に示すように、アクティブ信号ＡＣＴが活性状態とされたときのみコマンドデコーダ４０においてアクティブコマンド以外のコマンドのデコード動作をイネーブルすることにより、誤ったシーケンスでコマンドが入力された場合において、このアクティブコマンドデコーダ部以外のデコーダ回路部分の動作を停止することができ、消費電力を低減することができまた不要な回路の動作により記憶装置の誤動作も防止できる。また、アクティブ信号ＡＣＴに従って列系制御回路６４および入出力制御回路６６をイネーブルすることにより、正常なシーケンス（アクティブコマンド入力後、リードまたはライトコマンドまたはプリチャージコマンドの入力）とは異なるシーケンスでコマンドが入力された場合に、内部回路が誤って動作するのを防止することができ、ＳＤＲＡＭの信頼性を確保することができる。
【００４２】
図２（Ａ）は、図１に示すコマンドデコーダ４０および行系制御回路６２の構成を概略的に示す図である。入力バッファ回路１は、図１２および図１３に示す構成を有し、クロック信号ＣＬＫの立上がりに同期して、外部制御信号ｅｘｔＺＲＡＳ、ｅｘｔＺＣＡＳ、およびｅｘｔＺＷＥを取込み相補内部制御信号ＲＡＳ０、ＺＲＡＳ０、ＣＡＳ０、ＺＣＡＳ０、ＷＥ０、およびＺＷＥ０を生成してコマンドデコーダ４０へ与える。
【００４３】
コマンドデコーダ４０は、この入力バッファ回路１から与えられる内部制御信号の状態に従って、アクティブコマンドが与えられたか否かを判別するアクティブコマンドデコーダ４１と、アクティブコマンドとは異なるコマンドが与えられたことを検出するための他のコマンドデコーダ４２を含む。アクティブコマンドデコーダ４１から、内部動作活性化トリガ信号ＺＡが出力される。行系制御回路６２は、このアクティブコマンドデコーダ４１から与えられる内部動作活性化トリガ信号ＺＡの活性化に応答して、内部動作活性化信号（アクティブ信号）ＡＣＴを活性状態とする内部活性化回路６３を含む。行系制御回路６２は、このアクティブ信号ＡＣＴの活性化に応答して行選択回路５４およびセンスアンプ（図１参照）を所定のシーケンスで順次活性状態とする。
【００４４】
この内部活性化回路６３から出力されるアクティブ信号ＡＣＴはコマンドデコーダ４２へ与えられる。他のコマンドデコーダ４２は、このアクティブ信号ＡＣＴの活性化時のみ作動状態（イネーブル状態）とされ、入力バッファ回路１から与えられる内部制御信号をデコードし、他のコマンドが与えられたか否かを識別する。
【００４５】
アクティブ信号ＡＣＴの活性化時にのみ他のコマンドデコーダ４２を作動状態とすることにより、誤ったシーケンスでコマンドが入力され、すなわちアクティブコマンド入力前に、このアクティブコマンド以外のコマンドが与えられても、他のコマンドデコーダ４２は非作動状態（ディスエーブル状態）とされているため、何らこの入力バッファ回路１から与えられる内部制御信号のデコード動作は行なわず、したがって、この誤ってシーケンスで与えられたコマンドに対応するトリガ信号の発生は防止され、不要な回路動作が禁止される。
【００４６】
図２（Ｂ）は、図２（Ａ）に示すコマンドデコーダ４０および内部活性化回路６３の具体的構成例を示す図である。図２（Ｂ）において、アクティブコマンドデコーダ回路４１は、内部制御信号ＲＡＳ０、ＺＣＡＳ０、およびＺＷＥ０を受ける３入力ＮＡＮＤ回路で構成される。他のコマンドデコーダ４２は、プリチャージコマンドデコーダ回路４２ａ、ライトコマンドデコーダ回路４２ｂ、およびリードコマンドデコーダ回路４２ｃを含む。
【００４７】
プリチャージコマンドデコーダ回路４２ａは、内部制御信号ＲＡＳ０、ＺＣＡＳ０、およびＷＥ０を受け、かつアクティブ信号ＡＣＴを受ける４入力ＮＡＮＤ回路で構成される。ライトコマンドデコーダ回路４２ｂは、内部制御信号ＺＲＡＳ０、ＣＡＳ０、およびＷＥ０を受けかつアクティブ信号ＡＣＴを受ける４入力ＮＡＮＤ回路で構成される。リードコマンドデコーダ回路４２ｃは、内部制御信号ＺＲＡＳ０、ＣＡＳ０、およびＺＷＥ０を受けかつアクティブ信号ＡＣＴを受ける４入力ＮＡＮＤ回路で構成される。
【００４８】
内部活性化回路６３は、アクティブコマンドデコーダ４１から与えられる内部動作活性化トリガ信号ＺＡをセット入力に受け、プリチャージコマンドデコーダ４２ａから出力されるプリチャージ動作トリガ信号ＺＰＣをリセット入力に受けるＮＡＮＤ型フリップフロップで構成される。このＮＡＮＤ型フリップフロップは、トリガ信号ＺＡを一方入力に受けるＮＡＮＤ回路６３ａと、トリガ信号ＺＰＣを一方入力に受けるＮＡＮＤ回路６３ｂを含む。ＮＡＮＤ回路６３ｂの出力はＮＡＮＤ回路６３ａの他方入力へ与えられ、ＮＡＮＤ回路６３ａの出力からアクティブ信号ＡＣＴが出力される。このアクティブ信号ＡＣＴは、またＮＡＮＤ回路６３ｂの他方入力へも与えられる。
【００４９】
次に、この図２（Ｂ）に示す回路の動作を図３に示すタイミングチャート図を参照して説明する。
【００５０】
時刻Ｔ０において、クロック信号ＣＬＫの立上がり時において、外部制御信号ｅｘｔＺＲＡＳ、ｅｘｔＺＣＡＳ、およびｅｘｔＺＷＥがすべてＨレベルの場合には、コマンドデコーダ回路４１、４２ａ〜４２ｃは、そのそれぞれの入力の少なくとも１つがＬレベルであるため、Ｈレベルの信号を出力し、内部回路は、先のサイクルの状態を維持する。図３においては、アクティブ信号ＡＣＴがＬレベルであり、ＳＤＲＡＭは、プリチャージ状態（スタンバイ状態）を維持する。
【００５１】
時刻Ｔ１のクロック信号ＣＬＫの立上がり時において外部制御信号ｅｘｔＺＣＡＳがＬレベル、外部制御信号ｅｘｔＺＲＡＳ、およびｅｘｔＺＷＥがともにＨレベルに設定され、リードコマンドが与えられる。内部制御信号ＣＡＳ０が所定期間Ｈレベルの活性状態とされる。しかしながら、アクティブ信号ＡＣＴはＬレベルを維持しており、コマンドデコーダ回路４２ａ〜４２ｃの出力信号は、すべてＨレベルであり、リード動作をトリガするための信号は非活性状態を維持する。
【００５２】
時刻Ｔ２のクロック信号ＣＬＫの立上がりにおいて、外部制御信号ｅｘｔＺＲＡＳがＨレベルに設定され、外部制御信号ｅｘｔＺＣＡＳおよびｅｘｔＺＷＥがともにＬレベルに設定され、ライトコマンドが与えられる。内部制御信号ＣＡＳ０およびＷＥ０が所定期間活性状態のＨレベルとされるが、この状態においても、アクティブ信号ＡＣＴはＬレベルの非活性状態にあり、ライト動作をトリガするためのトリガ信号ＺＷは非活性状態のＨレベルを維持する。
【００５３】
時刻Ｔ３のクロック信号ＣＬＫの立上がりにおいて、外部制御信号ｅｘｔＺＲＡＳおよびｅｘｔＺＷＥがともにＬレベルに設定され、外部制御信号ｅｘｔＺＣＡＳがＨレベルに設定され、プリチャージコマンドが与えられる。この場合においては、内部制御信号ＲＡＳ０およびＷＥ０が所定期間Ｈレベルとされるが、この状態においても、アクティブ信号ＡＣＴはＬレベルにあり、トリガ信号ＺＡ，ＺＲおよびＺＷは、すべて非活性状態を維持する。
【００５４】
時刻Ｔ４のクロック信号ＣＬＫの立上がりにおいて、外部制御信号ｅｘｔＺＲＡＳがＬレベルに設定され、外部制御信号ｅｘｔＺＣＡＳおよびｅｘｔＺＷＥがともにＨレベルに設定されて、アクティブコマンドが与えられる。このアクティブコマンドに応答して、内部制御信号ＲＡＳ０がＨレベルとされ、内部制御信号ＣＡＳ０およびＷＥ０はＬレベルに保持される。この状態においては、アクティブコマンドデコーダ４１からのトリガ信号ＺＡが所定期間Ｌレベルとされ、内部活性化回路６３がセットされ、アクティブ信号ＡＣＴがＨレベルとされる。このアクティブ信号ＡＣＴの活性化に従って、内部でメモリセルの選択動作が開始される。また、このアクティブ信号ＡＣＴのＨレベルへの活性化に応答して、コマンドデコーダ回路４２ａ〜４２ｃがすべてイネーブルされる。
【００５５】
時刻Ｔ５のクロック信号ＣＬＫの立上がりにおいて、外部制御信号ｅｘｔＺＲＡＳおよびｅｘｔＺＷＥがともにＨレベルに保持され、外部制御信号ｅｘｔＺＣＡＳがＬレベルに設定され、リードコマンドが与えられる。この状態において、内部制御信号ＣＡＳ０が所定期間Ｈレベルとされ、内部制御信号ＲＡＳ０およびＷＥ０はＬレベルに保持される。リードコマンドデコーダ回路４２ｃは、このリードコマンドに応答して、リード動作トリガ信号ＺＲを所定期間Ｌレベルの活性状態とする。この活性状態とされたリード動作トリガ信号に従って列系制御回路６４および入出力制御回路６６が活性化され、列選択動作およびデータ出力動作が所定のシーケンスで実行される。
【００５６】
時刻Ｔ６のクロック信号ＣＬＫの立上がり時において、外部制御信号ｅｘｔＺＲＡＳがＨレベルに、外部制御信号ｅｘｔＺＣＡＳおよびｅｘｔＺＷＥがともにＬレベルに設定され、ライトコマンドが与えられる。内部制御信号ＲＡＳ０がＬレベルであり、内部制御信号ＣＡＳ０およびＷＥ０がＨレベルであり、ライトコマンドデコーダ回路４２ｂから出力されるライト動作トリガ信号ＺＷＥが所定期間Ｌレベルの活性状態とされる。活性状態にされたトリガ信号ＺＷに従って、列系制御回路６４および入出力制御回路６６が順次活性化されて、データの書込動作を実行する。
【００５７】
時刻Ｔ７のクロック信号ＣＬＫの立上がりにおいて、外部制御信号ｅｘｔＺＲＡＳおよびｅｘｔＺＷＥがＬレベルに設定され、外部制御信号ｅｘｔＺＣＡＳがＨレベルに設定され、プリチャージコマンドが与えられる。内部制御信号ＲＡＳ０およびＷＥ０がＨレベルとされ、内部制御信号ＣＡＳ０がＬレベルであり、プリチャージコマンドデコーダ回路４２ａから出力されるプリチャージ動作トリガ信号ＺＰＣが、所定期間Ｌレベルの活性状態とされる。このプリチャージ動作トリガ信号ＺＰＣの活性化に応答して、内部活性化回路６３がリセットされ、アクティブ信号ＡＣＴがＬレベルの非活性状態とされる。このアクティブ信号ＡＣＴの非活性化に応答して、図１に示す行系制御回路６２、列系制御回路６４および入出力制御回路６６がリセットされ、ＳＤＲＡＭはプリチャージ状態（スタンバイ状態）に復帰する。またこのアクティブ信号ＡＣＴの非活性化に応答して、コマンドデコーダ回路４２ａ〜４２ｃがディスエーブル状態とされてデコード動作が禁止される。
【００５８】
上述のように、アクティブコマンドが与えられてからリードコマンド、ライトコマンドまたはプリチャージコマンドが与えられたときのみそれぞれリード動作、ライト動作またはプリチャージ動作が行なわれるようにトリガ信号を発生するように構成しているため、ＳＤＲＡＭのスタンバイ時（プリチャージ状態時）において、リードコマンド、ライトコマンドまたはプリチャージコマンドが与えられても、これらトリガ信号は活性状態とされず不要な回路動作を防止することができ、消費電流の低減および回路誤動作を防止することができる。
【００５９】
なお、上記実施の形態１においては、アクティブコマンドが与えられてＳＤＲＡＭのアクティブ状態となった後に、リードコマンド、ライトコマンドおよびプリチャージコマンドは受付けられている。しかしながら、これらの３つのコマンドのうち、１つまたは２つのコマンドが、ＳＤＲＡＭのアクティブ状態（アクティブコマンドが与えられた後）でなければ受付けられないように構成されてもよい。
【００６０】
また、内部活性化信号ＡＣＴは行条制御回路６２（内部活性化回路６３）からコマンドデコーダ４０へのみ与えられる様に構成されてもよい。
【００６１】
以上のように、この発明の実施の形態１に従えば、正常のシーケンスでコマンドが入力されたときにのみ内部回路動作を行なわせるトリガ信号を活性状態とするように構成しているため、実施不能なコマンド入力時において、不要な回路動作を防止することができ、消費電流の低減および回路誤動作を防止することができる。
【００６２】
［実施の形態２］
図４（Ａ）は、この発明の実施の形態２に従うＳＤＲＡＭの要部の構成を示す図である。図４（Ａ）においては、プリチャージコマンドをデコードする部分の構成のみを示す。図４（Ａ）において、プリチャージコマンドデコーダ回路４２ａａは、内部制御信号ＲＡＳ０、ＺＣＡＳ０およびＷＥ０と、列選択動作実行指示信号ＣＯＬを受ける４入力ＮＡＮＤ回路で構成される。列選択動作実行指示信号ＣＯＬは、列選択動作実行検出回路７０から出力される。この列選択動作実行検出回路７０は、リード動作トリガ信号ＺＲおよびライト動作トリガ信号ＺＷの一方の活性化時にセットされ、プリチャージ動作トリガ信号ＺＰＣの活性化時にリセットされるＮＡＮＤ回路７２ａおよび７２ｂを含むフリップフロップで構成される。
【００６３】
ＮＡＮＤ回路７２ａは、プリチャージ動作トリガ信号ＺＰＣを所定時間遅延する遅延回路７１からの遅延トリガ信号とＮＡＮＤ回路７２ｂの出力信号を受ける。このＮＡＮＤ回路７２ｂから列選択動作実行検出信号ＣＯＬが出力される。ＮＡＮＤ回路７２ｂは、ＮＡＮＤ回路７２ａの出力信号とリード動作トリガ信号ＺＲおよびライト動作トリガ信号ＺＷを受ける。次に、この図４（Ａ）に示すプリチャージコマンドデコーダ回路の動作を図４（Ｂ）に示すタイミングチャートを参照して説明する。
【００６４】
時刻Ｔ０におけるクロック信号ＣＬＫの立上がり時において、外部制御信号ｅｘｔＺＲＡＳおよびｅｘｔＺＷＥがともにＬレベルに設定され、外部制御信号ｅｘｔＺＣＡＳがＨレベルに設定され、プリチャージコマンドが与えられる。この状態においては、また先にリードコマンドまたはライトコマンドは与えられておらず、内部での列選択動作およびデータの入出力動作は行なわれていないため、列選択動作検出信号ＣＯＬは、Ｌレベルになり、プリチャージ動作トリガ信号ＺＰＣは、Ｈレベルに保持される。このプリチャージ動作トリガ信号ＺＰＣを受ける回路は動作しない。
時刻Ｔ１におけるクロック信号ＣＬＫの立上がり時において、外部制御信号ｅｘｔＺＲＡＳがＨレベルに設定され、外部制御信号ｅｘｔＺＣＡＳがＬレベルに設定される。外部制御信号ｅｘｔＺＷＥは、指定される動作モード（リード動作またはライト動作）に従って、ＨレベルまたはＬレベルに設定される。すなわち、時刻Ｔ１においてリードコマンドまたはライトコマンドが与えられる。このリードコマンドまたはライトコマンドに従って、ＮＡＮＤ回路７２ｂから出力される列選択動作実行検出信号ＣＯＬがＨレベルとされる。この状態においては、プリチャージコマンドと異なるリードコマンドまたはライトコマンドが与えられているため、プリチャージ動作トリガ信号ＺＰＣは、Ｈレベルを維持する。
【００６５】
時刻Ｔ２のクロック信号ＣＬＫの立上がり時において、外部制御信号ｅｘｔＺＲＡＳおよびｅｘｔＺＷＥがともにＬレベルに設定され、外部制御信号ｅｘｔＺＣＡＳがＨレベルに設定され、プリチャージコマンドが与えられる。この状態においては、プリチャージコマンドデコーダ回路４２ａａは、その入力が、すべてＨレベルとされ、プリチャージ動作トリガ信号ＺＰＣを所定期間Ｌレベルの活性状態とする。これにより（内部活性化信号ＡＣＴがリセットされ）内部でプリチャージ動作が実行される。このプリチャージ動作トリガ信号ＺＰＣが立下がってから遅延回路７１に要する遅延時間が経過した後、ＮＡＮＤ回路７２ａの出力信号がＨレベルとなり、応じてＮＡＮＤ回路７２ｂの入力のすべてがＨレベルとなり、列選択動作実行検出信号ＣＯＬがＬレベルとされる。この列選択動作実行検出信号ＣＯＬの立下がりに応答して、プリチャージ動作トリガ信号ＺＰＣはＨレベルに立上がる。この遅延回路７１の有する遅延時間により、プリチャージ動作トリガ信号ＺＰＣの活性状態とされる時間が確保される。
【００６６】
通常、ＳＤＲＡＭにおいては、内部でデータの書込または読出が行なわれた後に、ＳＤＲＡＭをプリチャージ状態（スタンバイ状態）に復帰させるためにプリチャージコマンドが与えられる。したがって、リードコマンドまたはライトコマンドが与えられた後にのみプリチャージコマンドが与えられたときにプリチャージ動作トリガ信号ＺＰＣが活性状態とされるように構成することにより、誤った動作シーケンスでプリチャージコマンドが入力された場合（リードコマンドまたはライトコマンドより先に入力される場合）、プリチャージコマンド動作トリガ信号を常時非活性状態とすることができ、応じて不必要な回路動作を防止することができる。
【００６７】
なお、他のコマンドデコーダ回路の部分は、先の実施の形態１の構成が用いられてもよい。また、従来と同様のアクティブコマンドデコーダ回路、リードコマンドデコーダ回路およびライトコマンドデコーダ回路が互いに独立にコマンドデコード動作を行なう構成が用いられてもよい。また、内部活性化信号ＡＣＴは列系制御回路および入出力制御回路へ与えられなくてもよい。
【００６８】
以上のように、この発明の実施の形態２に従えば、プリチャージコマンドは、リードコマンドまたはライトコマンドが入力されて、内部で列選択動作が行なわれた後に与えられたときにのみ有効とするように構成したため、誤ってプリチャージコマンドが入力された場合においても、不要な回路動作を防止することができ、回路誤動作の防止および消費電流の低減を図ることができる。
【００６９】
［実施の形態３］
図５（Ａ）は、この発明の実施の形態３に従うＳＤＲＡＭの要部の構成を示す図である。図５（Ａ）に示す構成において、ＳＤＲＡＭは、このバースト長、ＣＡＳレイテンシおよびバーストタイプを示すデータを格納するコマンドレジスタ８２を含む。バースト長は、１回のアクセス時に連続して入出力することのできるデータの数を示す。ＣＡＳレイテンシは、データ読出時において、リードコマンドが与えられてから有効データが出力されるまでに必要とされるクロック信号ＣＬＫのサイクル数を示す。バーストタイプは、連続してデータが入出力されるときの、連続して変化する列アドレスの変化態様を示す。通常、連続的にコラムアドレス信号が変化するシーケンシャルバーストタイプおよびコラムアドレス信号がたとえば８ビットのときに、３→２→１→０→７→６→５→４のように変化するインターリーブバーストタイプとがある。
【００７０】
このようなデータは、ＳＤＲＡＭの動作態様を決定するため、このＳＤＲＡＭを使用するときに初期設定される。この実施の形態３においては、コマンドレジスタ８２に必要とされるデータが格納する初期動作が行なわれた後にのみアクセスコマンドを受付ける。
【００７１】
図５（Ａ）において、モードセットコマンドデコーダ回路４３は、内部制御信号ＲＡＳ０、ＣＡＳ０およびＷＥ０を受ける３入力ＮＡＮＤ回路で構成される。セットモードコマンドデコーダ４３からのレジスタセット動作トリガ信号ＺＭＣはコマンド設定制御回路８０へ与えられる。このコマンドセット動作トリガ信号ＺＭＣの活性化に応答して、コマンド設定制御回路８０は、コマンドレジスタ８２を外部端子８４に結合し、このコマンドレジスタ８２に対するデータの書込を実行する。外部端子８４は、データ入出力端子のみであってもよく、またアドレス入力端子を含んでもよい。通常、モード設定時においては、この特定のアドレス信号端子に与えられたアドレス信号に従って設定されるデータの種類が識別される。このモードを識別する部分の構成は図面を簡略化するために示していない。コマンドレジスタ８２に対し必要とされるデータが格納される場合に、モードセット動作トリガ信号ＺＭＣが活性状態とされる。
【００７２】
アクセスコマンドデコーダ回路４１ａは、内部制御信号ＲＡＳ０、ＺＣＡＳ０およびＺＷＥと、コマンドレジスタデータセット完了信号ＳＣＲを受ける４入力ＮＡＮＤ回路で構成される。コマンドレジスタセット動作完了信号ＳＣＲは、モードセット動作トリガ信号ＺＭＣの活性化に応答してセットされるセット／リセットフリップフロップ８５の出力Ｑから与えられる。このセット／リセットフリップフロップ８５は、そのリセット入力Ｒに内部動作活性化トリガ信号ＺＡを所定時間遅延する遅延回路８７からの信号を受ける。次に、この図５（Ａ）に示す構成の動作を、図５（Ｂ）に示すタイミングチャート図を参照して説明する。
【００７３】
時刻Ｔ０において、アクセスコマンドが与えられると、内部制御信号ＲＡＳ０がＨレベルとされ、内部制御信号ＣＡＳ０およびＷＥ０はＬレベルに保持される。コマンドレジスタ８２に対し必要なデータは格納されていないため、コマンドレジスタデータセット完了信号ＳＣＲはＬレベルにあり、内部動作活性化トリガ信号ＺＡはＨレベルである。したがってこの状態においては、メモリセル選択のための内部動作は実行されない。
【００７４】
時刻Ｔ１においてモードセットコマンドが与えられると、内部制御信号ＲＡＳ０、ＣＡＳ０およびＷＥ０がＨレベルとされる（モードセットコマンドは、外部制御信号ｅｘｔＺＲＡＳ、ｅｘｔＺＣＡＳおよびｅｘｔＺＷＥをすべてＬレベルに保持する：通常のＷＣＢＲ条件に対応する）。これにより、モードセットコマンドデコーダ回路４３からのモード設定動作トリガ信号ＺＭＣが所定期間Ｌレベルとされ、セット／リセットフリップフロップ８５がセットされ、信号ＳＣＲがＨレベルとされる。このモードセットコマンドに従って、コマンド設定制御回路８０が活性化され、外部端子８４に与えられた必要とされるデータをコマンドレジスタ８２へ書込む。コマンドレジスタ８２に対する必要なデータの書込が完了しても、フリップフロップ８５はセット状態にあり、コマンドレジスタデータ書込完了信号ＳＣＲはＨレベルを維持する。
【００７５】
時刻Ｔ２において、アクティブコマンドが与えられると、内部制御信号ＲＡＳ０がＨレベルとされ、内部制御信号ＣＡＳ０およびＷＥ０はともにＬレベルに保持される。したがって、アクティブコマンドデコーダ回路４１ａの入力はすべてＨレベルとされ、内部動作活性化トリガ信号ＺＡがＬレベルの活性状態とされる。この活性状態とされたトリガ信号ＺＡに従って、内部動作が開始される（この経路は図５（Ａ）には示さず）。トリガ信号ＺＡがＬレベルに立下がってから、遅延回路８７の有する遅延時間が経過した後、遅延回路８７の出力信号がＬレベルに立下がり、セット／リセットフリップフロップ８５がリセットされ、信号ＳＣＲがＬレベルとされ、内部動作活性化トリガ信号ＺＡがＨレベルとされる。
【００７６】
上述のように、コマンドレジスタ８２に必要とされるデータが初期設定された後にのみアクティブコマンドを受付けるように構成することにより、ＳＤＲＡＭが誤動作するのを防止することができ、信頼性の高いＳＤＲＡＭを実現することができる。また、コマンドレジスタ８２に対する初期設定が行なわれる前にアクティブコマンドが与えられた場合、ＳＤＲＡＭが正確な動作を行なわないため、必要とされるデータが得られず、ＳＤＲＡＭを不安定な状態で動作させることになり、上述のような構成を用いることにより、このような不安定な状態での動作を防止することができ、応じて信頼性の改善のみならず、消費電流をも低減することができる。
【００７７】
［実施の形態４］
図６は、この発明の実施の形態４に従うＳＤＲＡＭの要部の構成を示す図である。図６においては、オートリフレッシュコマンドが与えられたときにアクティブコマンドを受付を禁止する。オートリフレッシュコマンドデコーダ回路４４は、内部制御信号ＺＲＡＳ０、ＺＣＡＳ０およびＷＥ０を受ける３入力ＮＡＮＤ回路で構成される。このオートリフレッシュコマンドデコーダ回路４４からのリフレッシュ動作トリガ信号ＲＥＦは、リフレッシュ制御回路９０へ与えられる。リフレッシュ制御回路９０は、このリフレッシュ動作トリガ信号ＲＥＦの活性化に応答して、所定期間活性状態とされるリフレッシュ動作活性化信号ＲＡＣＴを発生して行系制御回路へ与える。行系制御回路はこのリフレッシュ動作活性化信号ＲＡＣＴに応答して活性化され、通常動作時と同様のメモリセルの行の選択動作を実行する。この場合、メモリセル行は、図示しないリフレッシュアドレスカウンタから出力されるリフレッシュアドレスに従って選択される。このリフレッシュ動作活性化信号ＲＡＣＴの活性期間は、予め定められている。
【００７８】
アクティブコマンドデコーダ回路４１ｂは、このリフレッシュ動作活性化信号ＲＡＣＴと、内部制御信号ＲＡＳ０、ＺＣＡＳ０、およびＺＷＥ０を受ける４入力ＮＡＮＤ回路で構成される。内部でリフレッシュ動作が行なわれている間、リフレッシュ動作活性化信号ＺＲＡＣＴがＬレベルの活性状態にあり、アクティブコマンドデコーダ回路４１ｂから出力される内部動作活性化トリガ信号ＺＡはＨレベルに固定される。したがって、外部からアクティブコマンドが与えられても、このアクティブコマンドは受付けられず、アクティブコマンドデコーダ回路４１ａの出力変化は防止され、不必要な回路動作が防止される。
【００７９】
オートリフレッシュ動作が完了すると、リフレッシュ動作活性化信号ＺＲＡＣＴは、Ｈレベルに復帰する。これにより、外部からアクティブコマンドが与えられたときに、このアクティブコマンドに従って、内部動作活性化トリガ信号ＺＡが所定期間Ｌレベルとされる。
【００８０】
なお、実施の形態１ないし４において、それぞれが独立に用いられてもよく、またこれらは適当に互いに組合せて用いられてもよい。
【００８１】
以上のように、この発明の実施の形態４に従えば、内部でオートリフレッシュ動作が実行されているときにアクティブコマンドの受付を禁止しているため、アクティブコマンドデコーダ回路の不必要な回路動作を防止することができ、消費電力の低減および不必要な回路動作による誤動作を防止することができる。
【００８２】
［実施の形態５］
図７は、この発明の実施の形態５に従うＳＤＲＡＭの全体の構成を概略的に示す図である。図７において、ＳＤＲＡＭは、１つの互いに独立に活性化／プリチャージ動作が実行可能な複数（図７においては２つ）のバンク♯Ａおよびバンク♯Ｂを含む。これらのバンク♯Ａおよびバンク♯Ｂの構成は、先の図１に示すメモリセルアレイ５０、行選択回路５４、列選択回路５６、センスアンプ＋ＩＯブロック５８、入出力回路（データ入出力端子に直接接続される入出力バッファ部分は除く）６０を含む。通常、ＳＤＲＡＭにおいては、データは、一旦レジスタ（リードレジスタおよびライトレジスタ）に格納され、クロック信号ＣＬＫに同期して入出力バッファを介して外部へ入出力される。このレジスタ部の制御までが、バンク♯Ａおよび♯Ｂ互いに独立に実行される。
【００８３】
このバンク♯Ａ１００ａおよびバンク♯Ｂ１００ｂそれぞれを互いに独立に駆動するためにバンクＡ制御部１１０ａおよびバンクＢ制御部１１０ｂが互いに独立に設けられる。バンクＡ制御部１１０ａおよびバンクＢ制御部１１０ｂに対しては、それぞれサブコマンドデコーダ１２０ａおよびサブコマンドデコーダ１２０ｂが設けられる。これらのサブコマンドデコーダ１２０ａおよび１２０ｂは、アドレスバッファ５２から与えられるバンクアドレスＢＡに従って選択的に活性化され、コマンドデコーダ４からのトリガ信号を受けて、選択時に対応のバンク制御部へトリガ信号を伝達する。このコマンドデコーダ４および入力バッファ１は、先の実施の形態１ないし４のそれと同じである。アドレスバッファ５２は、クロック信号ＣＬＫに同期して外部から与えられるアドレス信号ビットＡ０〜Ａｎを取込み、バンクアドレスＢＡおよび内部アドレス信号Ａｄｄを生成する。アドレス信号Ａｄｄは、バンク♯Ａ１００ａ、バンク♯Ｂ１００ｂへそれぞれ与えられる。コマンドデコーダ４ならびにサブコマンドデコーダ１２０ａおよび１２０ｂに対し、先の実施の形態１ないし４において説明したものと同様の構成を設ける。すなわち、対応のバンクに対し有効なコマンドが入力された場合にのみトリガ信号を活性状態とする。
【００８４】
図８は、図７に示すコマンドデコーダおよびサブコマンドデコーダならびにバンク制御部の構成を示す図である。コマンドデコーダ４は、先の実施の形態１ないし４のコマンドデコーダの構成と同じであり、その内部構成は示さない。入力バッファ回路１から与えられる内部制御信号ＲＡＳ０、ＺＲＡＳ０、ＣＡＳ０、ＺＣＡＳ０、ＷＥ０およびＺＷＥ０に従って、内部動作活性化トリガ信号ＺＡ、プリチャージ動作活性化トリガ信号ＺＰＣ、リード動作トリガ信号ＺＲおよびライト動作トリガ信号ＺＷを所定期間活性状態とする。サブコマンドデコーダ１２０ａは、バンクアドレス信号ビットＢＡと内部動作活性化トリガ信号ＺＡを受ける２入力ＮＯＲ回路で構成されるアクティブコマンドデコーダ回路１２１と、バンクアドレス信号ビットＢＡとプリチャージ動作トリガ信号ＺＰＣを受ける２入力ＮＯＲ回路で構成されるプリチャージコマンドデコーダ回路１２２と、後に説明するバンクＡ制御部１１０ａに含まれる内部活性化回路１１０ａａからのアクティブ信号ＡＣＴ（Ａ）とバンクアドレス信号ビットＢＡとリード動作トリガ信号ＺＲを受ける３入力ＮＯＲ回路で構成されるリードコマンドデコーダ回路１２３と、アクティブ信号ＡＣＴ（Ａ）とバンクアドレス信号ビットＢＡとライト動作トリガ信号ＺＷを受ける３入力ＮＯＲ回路で構成されるライトコマンドデコーダ回路１２４を含む。
【００８５】
内部活性化回路１１０ａａは、アクティブコマンドデコーダ回路１２１から出力される内部動作活性化トリガ信号Ａ（Ａ）を受けるインバータ１１１と、プリチャージコマンドデコーダ回路１２２から出力されるプリチャージ動作トリガ信号ＰＣ（Ａ）を受けるインバータ１１２と、インバータ１１１の出力信号を一方入力に受けるＮＡＮＤ回路１１３と、インバータ１１２の出力信号を一方入力に受けるＮＡＮＤ回路１１４を含む。ＮＡＮＤ回路１１４からバンク♯Ａ１００ａを活性状態とする（メモリセル選択動作が開始される）アクティブ信号ＡＣＴ（Ａ）が出力される。このアクティブ信号ＡＣＴ（Ａ）は、またＮＡＮＤ回路１１３の他方入力へ与えられる。ＮＡＮＤ回路１１３の出力信号はＮＡＮＤ回路１１４の他方入力へフィードバックされる。
【００８６】
バンク♯Ｂ１００ｂに設けられるサブコマンドデコーダ１２０ｂは、与えられるバンクアドレス信号ビットがインバータ１２９を介して与えられることを除いて、サブコマンドデコーダ１２０ａと同じ構成を備える。すなわち、サブコマンドデコーダ１２０ｂは、インバータ１２９を介して与えられる反転バンクアドレス信号ビットＺＢＡがＬレベルのときに選択状態とされ、コマンドデコーダ４から与えられるトリガ信号ＺＡ、ＺＰＣ、ＺＲおよびＺＷに対応するバンク♯Ｂ１００ｂに対するトリガ信号、すなわち、バンク♯Ｂに対するプリチャージ動作トリガ信号ＰＣ（Ｂ）、内部動作活性化トリガ信号Ａ（Ｂ）、ライト動作トリガ信号Ｗ（Ｂ）およびリード動作トリガ信号Ｒ（Ｂ）を出力する。バンクＢ制御部１１０ｂにおいても、このプリチャージ動作トリガ信号ＰＣ（Ｂ）および内部動作活性化トリガ信号Ａ（Ｂ）に従ってバンク♯Ｂに対するアクティブ信号ＡＣＴ（Ｂ）を出力する内部活性化回路１１０ｂａが設けられる。この内部活性化回路１１０ｂａの構成は、内部活性化回路１１０ａａの構成と同じであり、インバータ１１１および１１２ならびにＮＡＮＤ回路１１３および１１４を含む。このバンク♯Ｂ１００ｂに対するアクティブ信号ＡＣＴ（Ｂ）はまたサブコマンドデコーダ１２０ｂへ与えられ、バンク♯Ｂに対するライト動作トリガ信号Ｗ（Ｂ）およびリード動作トリガ信号Ｒ（Ｂ）の発生を制御する。次に、この図８に示すコマンドデコーダおよびサブコマンドデコーダの動作を、図９に示すタイミングチャート図を参照して説明する。
【００８７】
時刻Ｔ０において、外部制御信号ｅｘｔＺＲＡＳ、ｅｘｔＺＣＡＳおよびｅｘｔＺＷＥはすべてＨレベルに保持される。この状態においては、何らコマンドは与えられていないため、ＳＤＲＡＭは前の状態を維持する。図９においては、時刻Ｔ０以前において、ＳＤＲＡＭはプリチャージ状態にあるように示される。この状態においては、アクティブ信号ＺＡＣＴ（Ａ）およびＺＡＣＴ（Ｂ）は、ともにＨレベルの非活性状態にある。
【００８８】
時刻Ｔ１において、アクティブコマンドが与えられる。このとき、外部バンクアドレスｅｘｔＢＡがＬレベルに設定され、バンク♯Ａが指定される。すなわち、時刻Ｔ１においては、バンク♯Ａに対するアクティブコマンドが与えられる。このバンク♯Ａに対するアクティブコマンドに従って、図８に示すサブコマンドデコーダ１２０ａのアクティブコマンドデコーダ回路１２１から出力される内部動作活性化トリガ信号Ａ（Ａ）が所定期間Ｈレベルの活性状態とされ、内部活性化回路１１０ａａのＮＡＮＤ回路１１３の出力信号がＨレベルとされ、応じてアクティブ信号ＺＡＣＴ（Ａ）がＬレベルの活性状態とされる。これにより、バンク♯Ａに対するメモリセル選択動作が開始される。
【００８９】
時刻Ｔ２において、バンク♯Ｂに対するリードコマンドが与えられる。この状態においては、バンクアドレスＢＡがＨレベルであり、バンク♯Ａに対するサブコマンドデコーダ１２０ａからのトリガ信号は、すべてＬレベルの非活性状態にある。一方、バンク♯Ｂに対して設けられたサブコマンドデコーダ１２０ｂにおいては、バンクアドレス信号ＺＢＡがＬレベルとされ、イネーブル状態とされる。しかしながら、内部活性化回路１１０ｂａからのアクティブ信号ＺＡＣＴ（Ｂ）はＨレベルであり、バンク♯Ｂに対するサブリードコマンドデコーダ回路はディスエーブル状態であり、したがってリード動作トリガ信号Ｒ（Ｂ）は非活性状態のＬレベルを維持する。これにより、バンク♯Ｂに対するリード動作は禁止される。
【００９０】
時刻Ｔ３において、バンク♯Ｂに対するライトコマンドが与えられる。この状態においても、バンク♯Ｂのアクティブ信号ＺＡＣＴ（Ｂ）はＨレベルの非活性状態であり、バンク♯Ｂのサブコマンドデコーダ１２０ｂはディスエーブル状態（非作動状態）であり、ライト動作トリガ信号Ｗ（Ｂ）は非活性状態のＬレベルを維持する。
【００９１】
時刻Ｔ４において、バンク♯Ｂに対するプリチャージコマンドが与えられる。この状態においても、コマンドデコーダ４からのプリチャージ動作トリガ信号ＺＰＣが所定期間活性状態のＬレベルとされても、バンク♯Ｂのサブコマンドデコーダ１２０ｂは、アクティブ信号ＺＡＣＴ（Ｂ）が非活性状態のため、非作動状態にあり、プリチャージ動作トリガ信号ＰＣ（Ｂ）は、非活性状態のＬレベルを維持する。
【００９２】
時刻Ｔ５において、バンク♯Ａに対するリードコマンドが与えられる。この状態においては、サブコマンドデコーダ１２０ａは、コマンドデコーダ４から与えられるトリガ信号ＺＲの立下がりに応答して、リード動作トリガ信号Ｒ（Ａ）をＨレベルの活性状態とし、バンク♯Ａにおいて、データ読出動作が実行される。
【００９３】
時刻Ｔ６において、バンク♯Ａに対するライトコマンドが与えられる。この状態においても、サブコマンドデコーダ１２０ａは、内部活性化信号ＺＡ（Ａ）がＬレベルの活性状態にあり、コマンドデコーダ４から与えられるライト動作トリガ信号ＺＷの活性化に応答して、バンク♯Ａに対するライト動作トリガ信号Ｗ（Ａ）をＨレベルの活性状態とする。
【００９４】
時刻Ｔ７において、バンク♯Ａに対するプリチャージコマンドが与えられ、同様にサブコマンドデコーダ１２０ａからのプリチャージ動作トリガ信号ＰＣ（Ａ）が活性状態のＨレベルとされる。このプリチャージ動作トリガ信号ＰＣ（Ａ）の活性化に応答して、内部活性化回路１１０ａａはリセットされ、アクティブ信号ＺＡＣＴ（Ａ）がＨレベルの非活性状態とされる。
【００９５】
上述のように、バンクそれぞれに対し、サブコマンドデコーダ回路を設け、対応のバンクに対するアクティブコマンドが与えられた後でなければ残りの他のコマンド（リードコマンド、ライトコマンドおよびプリチャージコマンド）が無視されるように構成したため、不要な回路動作を防止することができる。
【００９６】
なお、この実施の形態５においては、リードコマンド、ライトコマンドおよびプリチャージコマンドすべてが、対応のバンクがアクティブ状態（アクティブコマンドが与えられてアクティブ信号ＺＡＣＴが活性状態）のときにのみ受付けられるように構成している。しかしながら、これらのリードコマンド、ライトコマンドおよびプリチャージコマンドのうち１つまたは２つのコマンドのみが対応のバンクがアクティブ状態のときにのみ受付けられるように構成してもよい。
【００９７】
以上のように、この発明の実施の形態５に従えば、アクティブコマンドが与えられたバンクに対してのみ、リードコマンド、ライトコマンドおよびプリチャージコマンドを有効として受付けるように構成したため、不要な回路動作が防止され、消費電力の低減および回路誤動作の防止を実現することができる。
【００９８】
［実施の形態６］
図１０は、この発明の実施の形態６に従うＳＤＲＡＭの要部の構成を示す図である。図１０に示す構成においては、バンク♯Ａに対して設けられたサブコマンドデコーダ１２０ａにおいて、プリチャージコマンドデコーダ回路１２２ａは、リードコマンドおよびライトコマンドをデコードするリード／ライトコマンドデコーダ回路１２５ａからの信号Ｒ／Ｗ（Ａ）が活性状態となったときにイネーブル状態とされる。同様、バンク♯Ｂに対して設けられたサブコマンドデコーダ１２０ｂにおいても、プリチャージコマンドデコーダ回路１２２ｂは、バンク♯Ｂに対するリードコマンドおよびライトコマンドをデコードするリード／ライトコマンドデコーダ回路１２５ｂからのリード／ライト動作活性化信号Ｒ／Ｗ（Ｂ）の活性化時においてのみ有効（イネーブル）状態とされる。
【００９９】
リード／ライトコマンドデコーダ回路１２５ａから出力される活性化信号Ｒ／Ｗ（Ａ）およびリード／ライトコマンドデコーダ回路１２５ｂから出力されるリード／ライト動作活性化信号Ｒ／Ｗ（Ｂ）は、それぞれ先の実施の形態で示したトリガ信号によりセット／リセットされるフリップフロップを用いて出力される。この構成は、先の実施の形態２の構成を各バンクに対応して設けたものと等価である。
【０１００】
この構成の場合、対応のバンクにおいてリード動作またはライト動作が行なわれたときのみプリチャージコマンドが受付けられてプリチャージ動作が実行される。したがって、不要な回路動作を防止することができる。
【０１０１】
なお、この図１０に示す構成においても、破線で示すように、リード／ライトコマンドデコーダ回路１２５ａにアクティブ信号ＺＡＣＴ（Ａ）が与えられ、アクティブ信号ＺＡＣＴ（Ａ）の活性化時にのみこのリード／ライトコマンドデコーダ回路１２５ａが活性状態とされる構成が用いられてもよい。また、リード／ライトコマンドデコーダ回路１２５ｂに対しても、バンク♯Ｂに対するアクティブ信号ＺＡＣＴ（Ｂ）が与えられてもよい。また、このリード／ライトコマンドデコーダ回路１２５ａおよび１２５ｂは、アクティブ信号ＺＡＣＴ（Ａ）およびＺＡＣＴ（Ｂ）の状態にかかわらずデコード動作を行なうように構成されてもよい。
【０１０２】
なお、この実施の形態６において、データの連続読出または連続書込を途中で停止するバーストストップコマンドがプリチャージコマンドの代わりに用いられてもよい。すなわち、このバーストストップコマンドは、対応のバンクに対して、リードコマンドまたはライトコマンドが与えられたときのみ有効とされるように構成されてもよい。
【０１０３】
また、図１０において、コマンドデコーダ４から出力されるトリガ信号ＺＲ／ＺＷは、リード動作トリガ信号ＺＲおよびライト動作トリガ信号ＺＷ両者を示す。
【０１０４】
以上のように、この発明の実施の形態６に従えば、バンク各々に対しサブコマンドデコーダを設け、対応のバンクに対するリードコマンドまたはライトコマンドが与えられたときのみプリチャージコマンドを有効としてプリチャージ動作を行なうように構成したため、不要な回路動作を防止することができ、消費電力の低減および回路誤動作の防止を実現することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に従う同期型半導体記憶装置の全体の構成を概略的に示す図である。
【図２】（Ａ）は図１に示すコマンドデコーダおよび行系制御回路の構成を概略的に示す図であり、（Ｂ）は、（Ａ）に示すアクティブコマンドデコーダおよび他のコマンドデコーダならびに内部活性化回路の構成を具体的に示す図である。
【図３】この発明の実施の形態１に従うＳＤＲＡＭの動作を示すタイミングチャート図である。
【図４】（Ａ）は、この発明の実施の形態２に従うＳＤＲＡＭの要部の構成を示し、（Ｂ）は、この（Ａ）に示すプリチャージコマンドデコーダ回路の動作を示すタイミングチャート図である。
【図５】（Ａ）は、この発明の実施の形態３に従うＳＤＲＡＭの要部の構成を示し、（Ｂ）は、その動作を示すタイミングチャート図である。
【図６】この発明の実施の形態４に従うＳＤＲＡＭの要部の構成を概略的に示す図である。
【図７】この発明の実施の形態５に従うＳＤＲＡＭの全体の構成を概略的に示す図である。
【図８】この発明の実施の形態５に従うＳＤＲＡＭの要部の構成を概略的に示す図である。
【図９】この発明の実施の形態５に従うＳＤＲＡＭの動作を示すタイミングチャート図である。
【図１０】この発明の実施の形態６に従うＳＤＲＡＭの要部の構成を概略的に示す図である。
【図１１】従来のＳＤＲＡＭの動作を示すタイミングチャート図である。
【図１２】従来のＳＤＲＡＭの外部制御信号入力部の構成を概略的に示す図である。
【図１３】（Ａ）は図１２に示す入力バッファの構成を示し、（Ｂ）は、その動作を示す波形図である。
【図１４】従来のＳＤＲＡＭのコマンドデコーダの構成を概略的に示す図である。
【符号の説明】
１ 入力バッファ回路、４０ コマンドデコーダ、５０ メモリセルアレイ、５２ アドレスバッファ、５４ 行選択回路、５６ 列選択回路、５８ センスアンプ＋ＩＯ、６０ 入力回路、６２ 行系制御回路、６４ 列系制御回路、６６ 入出力制御回路、４１ アクティブコマンドデコーダ、４２ 他のコマンドデコーダ、４２ａ プリチャージコマンドデコーダ回路、４２ｂ ライトコマンドデコーダ回路、４２ｃ リードコマンドデコーダ回路、６３ 内部活性化回路、４２ａａ プリチャージコマンドデコーダ回路、７０ 制御回路、４３ モードセットコマンドデコーダ回路、８０ コマンド設定制御回路、８２ コマンドレジスタ、９０ リフレッシュ制御回路、１００ａ，１００ｂ バンク、１１０ａ バンクＡ制御部、１１０ｂ バンクＢ制御部、１２０ａ，１２０ｂ サブコマンドデコーダ、１２１ アクティブコマンドデコーダ回路、１２２ プリチャージコマンドデコーダ回路、１２３ リードコマンドデコーダ回路、１２４ ライトコマンドデコーダ回路、１１０ａａ，１１０ｂａ 内部活性化回路、１２２ａ，１２２ｂ プリチャージコマンドデコード回路、１２５ａ，１２５ｂ リード／ライトコマンドデコーダ回路。
【発明の属する技術分野】
この発明は同期型半導体記憶装置に関し、特に、外部から与えられる制御信号の状態を識別して、指定される内部動作を判定するコマンドデコーダの構成に関する。
【０００２】
【従来の技術】
外部処理装置であるＣＰＵ（中央演算処理装置）の高速化に伴って、主記憶装置などのシステムメモリとして用いられるＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）も高速動作することが要求されてきている。この高速動作の要求を満たすメモリに、たとえばシステムクロックである外部クロック信号に同期して動作する同期型半導体記憶装置がある。この同期型半導体記憶装置（以下、ＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）と称す）は、外部クロック信号のたとえば立上がり時における外部信号の状態を判定し、その判定結果に従って実行すべき内部動作を決定し、その決定された内部動作を実行する。外部クロック信号（以下、単にクロック信号と称す）の立上がり時点における外部制御信号の状態が判定されるため、外部制御信号のスキューなどに対するマージンを考慮する必要がなく、内部動作開始タイミングを早くすることができ、高速アクセスが実現される。また、データの入出力もクロック信号に同期して行なわれるため、高速でデータの入出力を行なうことができる。
【０００３】
このようなＳＤＲＡＭにおいて、外部制御信号はパルス形式で与えられる。外部制御信号をクロック信号と同様のパルス形式の信号とすることにより、外部制御信号は、単にクロック信号に同期して発生すればよいため、外部制御装置による制御が容易となる。また、外部制御信号のスキューは、クロック信号のそれと同じとなり、外部制御信号のクロック信号に対するセットアップ時間およびホールド時間に対するマージンを考慮する必要がなく、高速で内部動作を開始することができる。さらに、ＳＤＲＡＭの内部に、互いに独立に動作するバンクが設けられている場合、パルス形式で外部制御信号を与えることにより、１つのバンクの活性期間中に別のバンクを活性化することができる。したがって、交互にバンクを活性化してアクセスすることができ、標準ＤＲＡＭにおいて必要とされるＲＡＳプリチャージ期間（ロウアドレスストローブ信号ＺＲＡＳを非活性状態としたときに次に活性状態とするまでに必要とされる期間）は外部に対して隠されるため、高速でデータの入出力を行なうことができる。
【０００４】
図１１は、ＳＤＲＡＭの外部制御信号の状態と指定される内部動作の関係を示す図である。
【０００５】
内部動作モードの指定は、複数の外部制御信号を用いて行なわれるため、この外部制御信号の状態の組を「コマンド」と称す。
【０００６】
用いられる外部制御信号は、ロウアドレスストローブ信号ｅｘｔＺＲＡＳ、外部コラムアドレスストローブ信号ｅｘｔＺＣＡＳ、および外部ライトイネーブル信号ｅｘｔＺＷＥである。
【０００７】
［ＮＯＰコマンド］
図１１において、時刻Ｔ０に外部から与えられるクロック信号ｅｘｔＣＬＫの立上がり時において、外部制御信号ｅｘｔＺＲＡＳ、ｅｘｔＺＣＡＳ、およびｅｘｔＺＷＥがすべてＨレベルに保持されているときには、内部動作は指定されない。先のサイクルの状態がＳＤＲＡＭ内部において維持される。
【０００８】
［リードコマンド］
図１１の時刻Ｔ１におけるクロック信号ｅｘｔＣＬＫの立上がり時において、制御信号ｅｘｔＺＲＡＳおよびｅｘｔＺＷＥをともにＨレベルとし、コラムアドレスストローブ信号ｅｘｔＺＣＡＳをＬレベルに設定する。この外部制御信号の状態の組合せは、リードコマンドと呼ばれ、ＳＤＲＡＭ内部におけるデータの出力（読出）動作が指定される。このリードコマンドが与えられたときには、ＳＤＲＡＭ内部における列選択動作を活性化する内部コラムアドレスストローブ信号ＣＡＳ０が活性状態とされる（ワンショットパルスの形態であり、トリガ信号として用いられる）。また、データ読出動作を活性化するためのリードトリガ（読出指示）信号ＺＲが所定期間活性状態とされる。
【０００９】
［ライトコマンド］
図１１の時刻Ｔ２におけるクロック信号ｅｘｔＣＬＫの立上がりにおいて、外部ロウアドレスストローブ信号ｅｘｔＺＲＡＳをＨレベルに設定し、かつ外部制御信号ｅｘｔＺＣＡＳおよびｅｘｔＺＷＥをともにＬレベルに設定する。この状態は、ライトコマンドと呼ばれ、ＳＤＲＡＭに対するデータの書込動作が指定される。ライトコマンドが与えられた場合においては、ＳＤＲＡＭ内部における列選択動作を活性化するためのトリガ信号とされる内部コラムアドレスストローブ信号ＣＡＳ０が活性状態とされる。また、内部データ書込動作を指定する内部ライトイネーブル信号ＷＥ０が活性状態とされる。この内部ライトイネーブル信号ＷＥ０に応答して、ＳＤＲＡＭに対するデータ書込動作をトリガする書込指示信号ＺＷが活性状態とされる。
【００１０】
［プリチャージコマンド］
図１１の時刻Ｔ３のクロック信号ｅｘｔＣＬＫの立上がり時において、外部制御信号ｅｘｔＺＲＡＳおよびｅｘｔＺＷＥをともにＬレベルに設定し、コラムアドレスストローブ信号ｅｘｔＺＣＡＳをＨレベルに設定する。この状態は、プリチャージコマンドと呼ばれ、ＳＤＲＡＭ内部をプリチャージ状態（スタンバイ状態）にする動作が行なわれる。プリチャージコマンドが与えられた場合には、内部ロウアドレスストローブ信号ＲＡＳ０および内部ライトイネーブル信号ＷＥ０が所定期間活性状態とされ、プリチャージ動作をトリガするためのプリチャージトリガ信号ＺＰＣが所定期間活性状態とされる。
【００１１】
［アクティブコマンド］
図１１の時刻Ｔ４のクロック信号ｅｘｔＣＬＫの立上がり時点において、ロウアドレスストローブ信号ｅｘｔＺＲＡＳをＬレベルに設定し、外部制御信号ｅｘｔＺＣＡＳおよびｅｘｔＺＷＥをともにＨレベルに設定する。この状態は、アクティブコマンドと呼ばれ、ＳＤＲＡＭの内部のメモリセル選択動作が活性化される。このアクティブコマンドが与えられたときには、内部ロウアドレスストローブ信号ＲＡＳ０が活性状態とされ、応じてメモリセル選択動作を活性化するためのアクティブトリガ（内部動作開始指示）信号ＺＡが所定期間活性状態とされる。
【００１２】
図１２は、外部制御信号入力部の構成を概略的に示す図である。図１２においては、外部制御信号ｅｘｔＺＲＡＳ、ｅｘｔＺＣＡＳおよびｅｘｔＺＷＥそれぞれに対応して、クロック信号ＣＬＫに同期してワンショットの内部制御信号ＲＡＳ０、ＣＡＳ０、およびＷＥ０を生成するＲＡＳ入力バッファ１ａ、ＣＡＳ入力バッファ１ｂ、およびＷＥ入力バッファ１ｃが設けられる。これらの入力バッファ１ａ〜１ｃは、クロック信号ＣＬＫの立上がり時において、対応の外部制御信号がＬレベルにあるとき、関連の内部制御信号を所定期間Ｈレベルの活性状態とする。
【００１３】
これらの入力バッファ１ａ〜１ｃそれぞれに対しインバータ３ａ〜３ｃが設けられており、内部制御信号ＲＡＳ０、ＣＡＳ０およびＷＥ０の反転信号ＺＲＡＳ０、ＺＣＡＳ０およびＺＷＥ０が生成される。入力バッファ１ａ〜１ｃからの内部制御信号ＲＡＳ０、ＣＡＳ０およびＷＥ０ならびにこれらの内部制御信号の反転信号がコマンドデコーダ４へ与えられる。
【００１４】
コマンドデコーダ４は、与えられた内部制御信号の状態の組合せに従って必要とされる内部動作を活性化するためのトリガ信号ＺＡ、ＺＲ、ＺＷ、およびＺＰＣを所定期間活性状態とする。
【００１５】
図１３（Ａ）は、図１２に示す入力バッファ１ａ〜１ｃの構成を概略的に示す図である。入力バッファ１ａ〜１ｃの各々は同一構成を有し、図１３（Ａ）においては、外部制御信号を符号ＥＸＴで示し、内部制御信号を符号ＩＮＴで示す。
【００１６】
図１３（Ａ）において、入力バッファ１（１ａ〜１ｃ）は、外部制御信号ＥＸＴを受けるインバータ５と、インバータ５の出力信号とクロック信号ＣＬＫを受けるＮＡＮＤ回路６と、ＮＡＮＤ回路６の出力信号の立下がりに応答してパルスを発生するパルス発生器７を含む。このパルス発生器７から所定期間Ｈレベルとされるパルス状の内部制御信号ＩＮＴが出力される。次に、この図１３（Ａ）に示す入力バッファの動作を図１３（Ｂ）に示す波形図を参照して説明する。
【００１７】
クロック信号ＣＬＫがＬレベルのときには、ＮＡＮＤ回路６の出力信号はＨレベルに固定される。また、外部制御信号ＥＸＴがＨレベルのときには、インバータ５の出力信号がＬレベルとされ、同様ＮＡＮＤ回路６の出力信号はＨレベルに保持される。この状態においては、パルス発生器７は何らパルスを発生せず、内部制御信号ＩＮＴは、Ｌレベルの非活性状態に維持される。
【００１８】
クロック信号ＣＬＫの立上がり時において、外部制御信号ＥＸＴがＬレベルであれば、このクロック信号ＣＬＫの立上がりに応答して、ＮＡＮＤ回路６の出力信号がＬレベルに立下がる。パルス発生器７は、このＮＡＮＤ回路６の出力信号の立下がりに応答して、この内部制御信号ＩＮＴを所定期間Ｈレベルに保持する。このパルス発生器７からの内部制御信号ＩＮＴの非活性化への移行タイミングは、パルス発生器７において予め定められていてもよく、またクロック信号ＣＬＫの立下がりに同期して行なわれるものでもよい。
【００１９】
図１４は、図１２に示すコマンドデコーダ４の構成を概略的に示す図である。図１４に示すように、コマンドデコーダ４は、内部トリガ信号それぞれに対応して設けられるＮＡＮＤ型デコーダ回路で構成される。すなわち、アクティブ動作トリガ信号ＺＡは、外部制御信号ＲＡＳ０、ＺＣＡＳ０およびＺＷＥ０を受けるＮＡＮＤ回路４ａから出力される。リード動作トリガ信号ＺＲは、内部制御信号ＺＲＡＳ０、ＣＡＳ０およびＺＷＥ０を受けるＮＡＮＤ回路４ｂから出力される。ライト動作トリガ信号ＺＷは、内部制御信号ＺＲＡＳ０、ＣＡＳ０、およびＷＥ０を受けるＮＡＮＤ回路４ｃから出力される。プリチャージ動作トリガ信号ＺＰＣは、内部制御信号ＲＡＳ０、ＺＣＡＳ０およびＷＥ０を受けるＮＡＮＤ回路４ｄから出力される。
【００２０】
このコマンドデコーダからのトリガ信号に従って、図示しない制御回路が動作し、指定された内部動作が実行される。
【００２１】
【発明が解決しようとする課題】
上述のような、入力バッファおよびコマンドデコーダの構成により、クロック信号ＣＬＫに同期して内部動作のトリガ信号を発生して内部動作を開始させることができる。しかしながら、図１４に示すように、各動作モードに対するトリガ信号は、互いに並列に設けられるＮＡＮＤ回路４ａ〜４ｄから出力される。したがって、これらのＮＡＮＤ回路４ａ〜４ｄは、他のトリガ信号の状況にかかわらず与えられた内部制御信号の状態に従って対応のトリガ信号を出力する。
【００２２】
ＳＤＲＡＭにおいては、アクティブコマンドが入力されると、内部のプリチャージ状態（スタンバイ状態）が解除されて、メモリセル選択動作が開始される。したがって、メモリセルのデータのリードまたはライトを行なうためには、（１）アクティブコマンド、（２）リードコマンドまたはライトコマンド、および（３）プリチャージコマンドの順でコマンドを入力する必要がある。
【００２３】
したがって、アクティブコマンドを入力することなくリードコマンド、ライトコマンド、またはプリチャージコマンドを入力しても、ＳＤＲＡＭにおいては、正常に指定された内部動作は行なわれない。すなわち、アクティブコマンドが入力されていない場合には、メモリセルの選択動作は行なわれておらず、リードコマンドが与えられても、選択メモリセルが存在しないため、正常なデータ読出は行なわれない。このとき、入出力回路はリードコマンドまたはライトコマンドにより発生されるトリガ信号によりイネーブル状態とされる。
【００２４】
通常、アクティブコマンドの入力を行なうことなく、ライトコマンド、リードコマンドまたはプリチャージコマンドを入力することは行なわれないが、誤ったシーケンス（アクティブコマンド入力前の別のコマンドの入力）が行なわれた場合、図１３（Ａ）および図１４に示すように、このアクティブコマンドが非活性状態であっても、入力されたコマンドに従って、対応の動作をトリガする信号が活性状態とされる。したがって、不必要に回路が動作し、消費電力が増加するとともに、またこの誤って活性状態とされたトリガ信号に従ってＳＤＲＡＭの内部回路が誤動作する可能性も存在する。
【００２５】
それゆえ、この発明の目的は、不必要な回路動作を防止し、これにより消費電力を低減することのできる同期型半導体記憶装置を提供することである。
【００２６】
この発明の他の目的は、誤ったシーケンスでコマンドが入力されても、この誤って入力されたコマンドによる回路動作を禁止することのできる同期型半導体記憶装置を提供することである。
【００２７】
【課題を解決するための手段】
請求項１に係る同期型半導体記憶装置は、外部から周期的に与えられるクロック信号に同期して複数の外部から与えられる外部制御信号の状態を判定し、これらの外部制御信号が第１の状態の組合せのとき、所定の内部動作を活性化するための第１のコマンドデコーダと、この第１のコマンドデコーダからの活性化信号に応答して作動状態とされ、クロック信号に同期して複数の外部制御信号の状態を判定し、これらの複数の外部制御信号が第１の状態の組合せと異なる第２の状態の組合せのとき、所定の内部動作とは異なる第２の内部動作を活性化する第２のコマンドデコーダとを備える。
【００２８】
請求項２に係る同期型半導体記憶装置は、第１のコマンドデコーダが、複数のメモリセルのうちのメモリセル選択動作を活性化し、かつ第２のコマンドデコーダが複数のメモリセルと該半導体記憶装置の外部との間のデータの入出力動作を活性化する。
【００２９】
請求項３に係る同期型半導体記憶装置は、第１のコマンドデコーダが、複数のメモリセルのうちからメモリセルを選択する動作を活性化し、第２のコマンドデコーダは、これらの複数のメモリセルのうちのメモリセルを選択する動作を終了させる動作を活性化する。
【００３０】
請求項４に係る同期型半導体記憶装置は、請求項２の装置が、さらに、第２のコマンドデコーダの活性化に応答して作動状態とされ、クロック信号に同期して外部制御信号の状態を判別し、これら複数の外部制御信号が第１および第２の状態の組とは異なる第３の状態の組合せのとき、複数のメモリセルに対するメモリセル選択動作を終了させる動作を活性化する第３のコマンドデコーダをさらに備える。
【００３１】
請求項５に係る同期型半導体記憶装置は、請求項１の装置が、各々が情報を記憶する複数のメモリセルをさらに備え、前記第１のコマンドデコーダは前記複数のメモリセルの選択されたメモリセルへのアクセス動作を活性化し、かつ前記第２のコマンドデコーダは、前記複数のメモリセルをスタンバイ状態に置く動作を活性化する。
【００３２】
請求項６に係る同期型半導体記憶装置は、請求項１の装置が、各々が情報を記憶する複数のメモリセルをさらに備え、前記第１のコマンドデコーダは、前記複数のメモリセルの記憶情報をリフレッシュする動作を活性化し、前記第２のコマンドデコーダは前記複数のメモリセルから外部アクセスのためにメモリセルを選択する動作を活性化する。
【００３３】
請求項７に係る同期型半導体記憶装置は、請求項１ないし６のいずれかの装置が、各々が複数のメモリセルを有しかつ互いに独立にメモリセル選択動作が行なわれる複数のバンクをさらに備え、第１および第２のコマンドデコーダはこれら複数のバンク各々に対応して設けられる。
【００３４】
請求項８に係る同期型半導体記憶装置は、請求項４の装置が、さらに、各々が複数のメモリセルを有しかつ互いに独立にメモリセルの選択動作が行なわれる複数のバンクを備え、第１ないし第３のコマンドデコーダはこれら複数のバンク各々に対応して設けられる。
【００３５】
請求項９に係る同期型半導体記憶装置は、この同期型半導体記憶装置の動作態様を規定するデータを格納するためのコマンドレジスタと、複数のメモリセルと、外部から周期的に与えられるクロック信号に同期して外部から与えられる制御信号の状態を判別し、これら複数の外部制御信号の状態が第１の状態の組合せのとき、複数のメモリセルに対する選択動作を活性化するための第１のコマンドデコーダと、クロック信号に同期して、外部制御信号の状態を判別し、これら複数の外部制御信号の状態が第２の状態の組合せのとき、コマンドレジスタに対する動作態様を規定するデータを格納する動作モードを活性化する第２のコマンドデコーダを備える。この第２のコマンドデコーダは、与えられた外部制御信号が第２の状態の組合せのとき、第１のコマンドデコーダの判別動作を禁止してこれにより複数のメモリセルに対する選択動作を非活性状態とする手段を含む。
【００３６】
入力コマンドに従って行なわれるべき内部動作が有効なときのみ、すなわち、内部動作が正常に行なわれるように正常のシーケンスでコマンドが入力されるときのみコマンドデコード回路を作動状態としているため、誤ったシーケンスでコマンドが入力されたときの内部回路の動作を防止することができ、消費電流が低減され、また誤動作も防止される。
【００３７】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従うＳＤＲＡＭの全体の構成を概略的に示す図である。図１において、ＳＤＲＡＭは、行列状に配置される複数のメモリセル（ダイナミック型メモリセル；１キャパシタ／１トランジスタで構成されるメモリセル）を有するメモリセルアレイ５０と、外部から与えられるアドレス信号ビットＡ０〜Ａｎをクロック信号ＣＬＫに同期して取込み、内部アドレス信号を生成するアドレスバッファ５２と、アドレスバッファ５２から与えられる内部行アドレス信号Ｘをデコードし、メモリセルアレイ５０における行を選択する行選択回路５４と、アドレスバッファ５２から与えられる内部列アドレス信号Ｙをデコードし、メモリセルアレイ５０の列を選択する列選択回路５６と、メモリセルアレイ５０の選択された行に接続されるメモリセルのデータの検知および増幅を行なうセンスアンプおよび列選択回路５６からの列選択信号に応答して選択された列を入出力回路６０へ接続するＩＯゲートを含む。図１においては、センスアンプおよびＩＯゲートを１つのブロック５８で示す。入出力回路６０は、活性化時、クロック信号ＣＬＫに同期してデータＤＱの入出力を行なう。
【００３８】
ＳＤＲＡＭは、内部動作を制御するために、外部から与えられる外部制御信号ｅｘｔＺＲＡＳ、ｅｘｔＺＣＡＳおよびｅｘｔＺＷＥをクロック信号ＣＬＫに同期して取込み内部制御信号ＲＡＳ０、ＣＡＳ０、およびＷＥ０を生成する入力バッファ回路１と、この入力バッファ回路１から与えられる内部制御信号ＲＡＳ０、ＣＡＳ０、およびＷＥ０に従って、内部動作をトリガするトリガ信号を発生するコマンドデコーダ４０と、このコマンドデコーダ４０からの行選択動作活性化トリガ信号に応答して活性化され、行選択回路５４およびセンスアンプの活性化を制御する行系制御回路６２と、コマンドデコーダ４０からの列選択動作トリガ信号に応答して活性化され、列選択回路５６および内部データバス線のプリチャージならびに図示しないプリアンプの増幅動作などの列選択動作に関連する部分の活性化を制御する列系制御回路６４と、コマンドデコーダ４０からのデータ入出力動作トリガ信号に応答して活性化され入出力回路６０の動作を制御する入出力制御回路６６を含む。
【００３９】
行系制御回路６２は、コマンドデコーダ４０がアクティブコマンドを検出したとき、コマンドデコーダ４０から与えられる内部活性化トリガ信号に応答して、内部動作を活性状態とするアクティブ信号ＡＣＴを発生してコマンドデコーダ４０、列系制御回路６４および入出力制御回路６６へ与える。コマンドデコーダ４０は、後に詳細に説明するが、このアクティブ信号ＡＣＴの活性化時においてのみ、アクティブコマンド以外のコマンドをデコードする部分がイネーブル状態（作動状態）とされる。同様、列系制御回路６４および入出力制御回路６６は、この行系制御回路６２から与えられるアクティブ信号ＡＣＴの活性化時においてのみ作動状態とされる。
【００４０】
なお、図１に示すクロック信号ＣＬＫは、外部から与えられる外部クロック信号ｅｘｔＣＬＫであってもよく、また内部でバッファ処理された内部クロック信号であってもよい。
【００４１】
図１に示すように、アクティブ信号ＡＣＴが活性状態とされたときのみコマンドデコーダ４０においてアクティブコマンド以外のコマンドのデコード動作をイネーブルすることにより、誤ったシーケンスでコマンドが入力された場合において、このアクティブコマンドデコーダ部以外のデコーダ回路部分の動作を停止することができ、消費電力を低減することができまた不要な回路の動作により記憶装置の誤動作も防止できる。また、アクティブ信号ＡＣＴに従って列系制御回路６４および入出力制御回路６６をイネーブルすることにより、正常なシーケンス（アクティブコマンド入力後、リードまたはライトコマンドまたはプリチャージコマンドの入力）とは異なるシーケンスでコマンドが入力された場合に、内部回路が誤って動作するのを防止することができ、ＳＤＲＡＭの信頼性を確保することができる。
【００４２】
図２（Ａ）は、図１に示すコマンドデコーダ４０および行系制御回路６２の構成を概略的に示す図である。入力バッファ回路１は、図１２および図１３に示す構成を有し、クロック信号ＣＬＫの立上がりに同期して、外部制御信号ｅｘｔＺＲＡＳ、ｅｘｔＺＣＡＳ、およびｅｘｔＺＷＥを取込み相補内部制御信号ＲＡＳ０、ＺＲＡＳ０、ＣＡＳ０、ＺＣＡＳ０、ＷＥ０、およびＺＷＥ０を生成してコマンドデコーダ４０へ与える。
【００４３】
コマンドデコーダ４０は、この入力バッファ回路１から与えられる内部制御信号の状態に従って、アクティブコマンドが与えられたか否かを判別するアクティブコマンドデコーダ４１と、アクティブコマンドとは異なるコマンドが与えられたことを検出するための他のコマンドデコーダ４２を含む。アクティブコマンドデコーダ４１から、内部動作活性化トリガ信号ＺＡが出力される。行系制御回路６２は、このアクティブコマンドデコーダ４１から与えられる内部動作活性化トリガ信号ＺＡの活性化に応答して、内部動作活性化信号（アクティブ信号）ＡＣＴを活性状態とする内部活性化回路６３を含む。行系制御回路６２は、このアクティブ信号ＡＣＴの活性化に応答して行選択回路５４およびセンスアンプ（図１参照）を所定のシーケンスで順次活性状態とする。
【００４４】
この内部活性化回路６３から出力されるアクティブ信号ＡＣＴはコマンドデコーダ４２へ与えられる。他のコマンドデコーダ４２は、このアクティブ信号ＡＣＴの活性化時のみ作動状態（イネーブル状態）とされ、入力バッファ回路１から与えられる内部制御信号をデコードし、他のコマンドが与えられたか否かを識別する。
【００４５】
アクティブ信号ＡＣＴの活性化時にのみ他のコマンドデコーダ４２を作動状態とすることにより、誤ったシーケンスでコマンドが入力され、すなわちアクティブコマンド入力前に、このアクティブコマンド以外のコマンドが与えられても、他のコマンドデコーダ４２は非作動状態（ディスエーブル状態）とされているため、何らこの入力バッファ回路１から与えられる内部制御信号のデコード動作は行なわず、したがって、この誤ってシーケンスで与えられたコマンドに対応するトリガ信号の発生は防止され、不要な回路動作が禁止される。
【００４６】
図２（Ｂ）は、図２（Ａ）に示すコマンドデコーダ４０および内部活性化回路６３の具体的構成例を示す図である。図２（Ｂ）において、アクティブコマンドデコーダ回路４１は、内部制御信号ＲＡＳ０、ＺＣＡＳ０、およびＺＷＥ０を受ける３入力ＮＡＮＤ回路で構成される。他のコマンドデコーダ４２は、プリチャージコマンドデコーダ回路４２ａ、ライトコマンドデコーダ回路４２ｂ、およびリードコマンドデコーダ回路４２ｃを含む。
【００４７】
プリチャージコマンドデコーダ回路４２ａは、内部制御信号ＲＡＳ０、ＺＣＡＳ０、およびＷＥ０を受け、かつアクティブ信号ＡＣＴを受ける４入力ＮＡＮＤ回路で構成される。ライトコマンドデコーダ回路４２ｂは、内部制御信号ＺＲＡＳ０、ＣＡＳ０、およびＷＥ０を受けかつアクティブ信号ＡＣＴを受ける４入力ＮＡＮＤ回路で構成される。リードコマンドデコーダ回路４２ｃは、内部制御信号ＺＲＡＳ０、ＣＡＳ０、およびＺＷＥ０を受けかつアクティブ信号ＡＣＴを受ける４入力ＮＡＮＤ回路で構成される。
【００４８】
内部活性化回路６３は、アクティブコマンドデコーダ４１から与えられる内部動作活性化トリガ信号ＺＡをセット入力に受け、プリチャージコマンドデコーダ４２ａから出力されるプリチャージ動作トリガ信号ＺＰＣをリセット入力に受けるＮＡＮＤ型フリップフロップで構成される。このＮＡＮＤ型フリップフロップは、トリガ信号ＺＡを一方入力に受けるＮＡＮＤ回路６３ａと、トリガ信号ＺＰＣを一方入力に受けるＮＡＮＤ回路６３ｂを含む。ＮＡＮＤ回路６３ｂの出力はＮＡＮＤ回路６３ａの他方入力へ与えられ、ＮＡＮＤ回路６３ａの出力からアクティブ信号ＡＣＴが出力される。このアクティブ信号ＡＣＴは、またＮＡＮＤ回路６３ｂの他方入力へも与えられる。
【００４９】
次に、この図２（Ｂ）に示す回路の動作を図３に示すタイミングチャート図を参照して説明する。
【００５０】
時刻Ｔ０において、クロック信号ＣＬＫの立上がり時において、外部制御信号ｅｘｔＺＲＡＳ、ｅｘｔＺＣＡＳ、およびｅｘｔＺＷＥがすべてＨレベルの場合には、コマンドデコーダ回路４１、４２ａ〜４２ｃは、そのそれぞれの入力の少なくとも１つがＬレベルであるため、Ｈレベルの信号を出力し、内部回路は、先のサイクルの状態を維持する。図３においては、アクティブ信号ＡＣＴがＬレベルであり、ＳＤＲＡＭは、プリチャージ状態（スタンバイ状態）を維持する。
【００５１】
時刻Ｔ１のクロック信号ＣＬＫの立上がり時において外部制御信号ｅｘｔＺＣＡＳがＬレベル、外部制御信号ｅｘｔＺＲＡＳ、およびｅｘｔＺＷＥがともにＨレベルに設定され、リードコマンドが与えられる。内部制御信号ＣＡＳ０が所定期間Ｈレベルの活性状態とされる。しかしながら、アクティブ信号ＡＣＴはＬレベルを維持しており、コマンドデコーダ回路４２ａ〜４２ｃの出力信号は、すべてＨレベルであり、リード動作をトリガするための信号は非活性状態を維持する。
【００５２】
時刻Ｔ２のクロック信号ＣＬＫの立上がりにおいて、外部制御信号ｅｘｔＺＲＡＳがＨレベルに設定され、外部制御信号ｅｘｔＺＣＡＳおよびｅｘｔＺＷＥがともにＬレベルに設定され、ライトコマンドが与えられる。内部制御信号ＣＡＳ０およびＷＥ０が所定期間活性状態のＨレベルとされるが、この状態においても、アクティブ信号ＡＣＴはＬレベルの非活性状態にあり、ライト動作をトリガするためのトリガ信号ＺＷは非活性状態のＨレベルを維持する。
【００５３】
時刻Ｔ３のクロック信号ＣＬＫの立上がりにおいて、外部制御信号ｅｘｔＺＲＡＳおよびｅｘｔＺＷＥがともにＬレベルに設定され、外部制御信号ｅｘｔＺＣＡＳがＨレベルに設定され、プリチャージコマンドが与えられる。この場合においては、内部制御信号ＲＡＳ０およびＷＥ０が所定期間Ｈレベルとされるが、この状態においても、アクティブ信号ＡＣＴはＬレベルにあり、トリガ信号ＺＡ，ＺＲおよびＺＷは、すべて非活性状態を維持する。
【００５４】
時刻Ｔ４のクロック信号ＣＬＫの立上がりにおいて、外部制御信号ｅｘｔＺＲＡＳがＬレベルに設定され、外部制御信号ｅｘｔＺＣＡＳおよびｅｘｔＺＷＥがともにＨレベルに設定されて、アクティブコマンドが与えられる。このアクティブコマンドに応答して、内部制御信号ＲＡＳ０がＨレベルとされ、内部制御信号ＣＡＳ０およびＷＥ０はＬレベルに保持される。この状態においては、アクティブコマンドデコーダ４１からのトリガ信号ＺＡが所定期間Ｌレベルとされ、内部活性化回路６３がセットされ、アクティブ信号ＡＣＴがＨレベルとされる。このアクティブ信号ＡＣＴの活性化に従って、内部でメモリセルの選択動作が開始される。また、このアクティブ信号ＡＣＴのＨレベルへの活性化に応答して、コマンドデコーダ回路４２ａ〜４２ｃがすべてイネーブルされる。
【００５５】
時刻Ｔ５のクロック信号ＣＬＫの立上がりにおいて、外部制御信号ｅｘｔＺＲＡＳおよびｅｘｔＺＷＥがともにＨレベルに保持され、外部制御信号ｅｘｔＺＣＡＳがＬレベルに設定され、リードコマンドが与えられる。この状態において、内部制御信号ＣＡＳ０が所定期間Ｈレベルとされ、内部制御信号ＲＡＳ０およびＷＥ０はＬレベルに保持される。リードコマンドデコーダ回路４２ｃは、このリードコマンドに応答して、リード動作トリガ信号ＺＲを所定期間Ｌレベルの活性状態とする。この活性状態とされたリード動作トリガ信号に従って列系制御回路６４および入出力制御回路６６が活性化され、列選択動作およびデータ出力動作が所定のシーケンスで実行される。
【００５６】
時刻Ｔ６のクロック信号ＣＬＫの立上がり時において、外部制御信号ｅｘｔＺＲＡＳがＨレベルに、外部制御信号ｅｘｔＺＣＡＳおよびｅｘｔＺＷＥがともにＬレベルに設定され、ライトコマンドが与えられる。内部制御信号ＲＡＳ０がＬレベルであり、内部制御信号ＣＡＳ０およびＷＥ０がＨレベルであり、ライトコマンドデコーダ回路４２ｂから出力されるライト動作トリガ信号ＺＷＥが所定期間Ｌレベルの活性状態とされる。活性状態にされたトリガ信号ＺＷに従って、列系制御回路６４および入出力制御回路６６が順次活性化されて、データの書込動作を実行する。
【００５７】
時刻Ｔ７のクロック信号ＣＬＫの立上がりにおいて、外部制御信号ｅｘｔＺＲＡＳおよびｅｘｔＺＷＥがＬレベルに設定され、外部制御信号ｅｘｔＺＣＡＳがＨレベルに設定され、プリチャージコマンドが与えられる。内部制御信号ＲＡＳ０およびＷＥ０がＨレベルとされ、内部制御信号ＣＡＳ０がＬレベルであり、プリチャージコマンドデコーダ回路４２ａから出力されるプリチャージ動作トリガ信号ＺＰＣが、所定期間Ｌレベルの活性状態とされる。このプリチャージ動作トリガ信号ＺＰＣの活性化に応答して、内部活性化回路６３がリセットされ、アクティブ信号ＡＣＴがＬレベルの非活性状態とされる。このアクティブ信号ＡＣＴの非活性化に応答して、図１に示す行系制御回路６２、列系制御回路６４および入出力制御回路６６がリセットされ、ＳＤＲＡＭはプリチャージ状態（スタンバイ状態）に復帰する。またこのアクティブ信号ＡＣＴの非活性化に応答して、コマンドデコーダ回路４２ａ〜４２ｃがディスエーブル状態とされてデコード動作が禁止される。
【００５８】
上述のように、アクティブコマンドが与えられてからリードコマンド、ライトコマンドまたはプリチャージコマンドが与えられたときのみそれぞれリード動作、ライト動作またはプリチャージ動作が行なわれるようにトリガ信号を発生するように構成しているため、ＳＤＲＡＭのスタンバイ時（プリチャージ状態時）において、リードコマンド、ライトコマンドまたはプリチャージコマンドが与えられても、これらトリガ信号は活性状態とされず不要な回路動作を防止することができ、消費電流の低減および回路誤動作を防止することができる。
【００５９】
なお、上記実施の形態１においては、アクティブコマンドが与えられてＳＤＲＡＭのアクティブ状態となった後に、リードコマンド、ライトコマンドおよびプリチャージコマンドは受付けられている。しかしながら、これらの３つのコマンドのうち、１つまたは２つのコマンドが、ＳＤＲＡＭのアクティブ状態（アクティブコマンドが与えられた後）でなければ受付けられないように構成されてもよい。
【００６０】
また、内部活性化信号ＡＣＴは行条制御回路６２（内部活性化回路６３）からコマンドデコーダ４０へのみ与えられる様に構成されてもよい。
【００６１】
以上のように、この発明の実施の形態１に従えば、正常のシーケンスでコマンドが入力されたときにのみ内部回路動作を行なわせるトリガ信号を活性状態とするように構成しているため、実施不能なコマンド入力時において、不要な回路動作を防止することができ、消費電流の低減および回路誤動作を防止することができる。
【００６２】
［実施の形態２］
図４（Ａ）は、この発明の実施の形態２に従うＳＤＲＡＭの要部の構成を示す図である。図４（Ａ）においては、プリチャージコマンドをデコードする部分の構成のみを示す。図４（Ａ）において、プリチャージコマンドデコーダ回路４２ａａは、内部制御信号ＲＡＳ０、ＺＣＡＳ０およびＷＥ０と、列選択動作実行指示信号ＣＯＬを受ける４入力ＮＡＮＤ回路で構成される。列選択動作実行指示信号ＣＯＬは、列選択動作実行検出回路７０から出力される。この列選択動作実行検出回路７０は、リード動作トリガ信号ＺＲおよびライト動作トリガ信号ＺＷの一方の活性化時にセットされ、プリチャージ動作トリガ信号ＺＰＣの活性化時にリセットされるＮＡＮＤ回路７２ａおよび７２ｂを含むフリップフロップで構成される。
【００６３】
ＮＡＮＤ回路７２ａは、プリチャージ動作トリガ信号ＺＰＣを所定時間遅延する遅延回路７１からの遅延トリガ信号とＮＡＮＤ回路７２ｂの出力信号を受ける。このＮＡＮＤ回路７２ｂから列選択動作実行検出信号ＣＯＬが出力される。ＮＡＮＤ回路７２ｂは、ＮＡＮＤ回路７２ａの出力信号とリード動作トリガ信号ＺＲおよびライト動作トリガ信号ＺＷを受ける。次に、この図４（Ａ）に示すプリチャージコマンドデコーダ回路の動作を図４（Ｂ）に示すタイミングチャートを参照して説明する。
【００６４】
時刻Ｔ０におけるクロック信号ＣＬＫの立上がり時において、外部制御信号ｅｘｔＺＲＡＳおよびｅｘｔＺＷＥがともにＬレベルに設定され、外部制御信号ｅｘｔＺＣＡＳがＨレベルに設定され、プリチャージコマンドが与えられる。この状態においては、また先にリードコマンドまたはライトコマンドは与えられておらず、内部での列選択動作およびデータの入出力動作は行なわれていないため、列選択動作検出信号ＣＯＬは、Ｌレベルになり、プリチャージ動作トリガ信号ＺＰＣは、Ｈレベルに保持される。このプリチャージ動作トリガ信号ＺＰＣを受ける回路は動作しない。
時刻Ｔ１におけるクロック信号ＣＬＫの立上がり時において、外部制御信号ｅｘｔＺＲＡＳがＨレベルに設定され、外部制御信号ｅｘｔＺＣＡＳがＬレベルに設定される。外部制御信号ｅｘｔＺＷＥは、指定される動作モード（リード動作またはライト動作）に従って、ＨレベルまたはＬレベルに設定される。すなわち、時刻Ｔ１においてリードコマンドまたはライトコマンドが与えられる。このリードコマンドまたはライトコマンドに従って、ＮＡＮＤ回路７２ｂから出力される列選択動作実行検出信号ＣＯＬがＨレベルとされる。この状態においては、プリチャージコマンドと異なるリードコマンドまたはライトコマンドが与えられているため、プリチャージ動作トリガ信号ＺＰＣは、Ｈレベルを維持する。
【００６５】
時刻Ｔ２のクロック信号ＣＬＫの立上がり時において、外部制御信号ｅｘｔＺＲＡＳおよびｅｘｔＺＷＥがともにＬレベルに設定され、外部制御信号ｅｘｔＺＣＡＳがＨレベルに設定され、プリチャージコマンドが与えられる。この状態においては、プリチャージコマンドデコーダ回路４２ａａは、その入力が、すべてＨレベルとされ、プリチャージ動作トリガ信号ＺＰＣを所定期間Ｌレベルの活性状態とする。これにより（内部活性化信号ＡＣＴがリセットされ）内部でプリチャージ動作が実行される。このプリチャージ動作トリガ信号ＺＰＣが立下がってから遅延回路７１に要する遅延時間が経過した後、ＮＡＮＤ回路７２ａの出力信号がＨレベルとなり、応じてＮＡＮＤ回路７２ｂの入力のすべてがＨレベルとなり、列選択動作実行検出信号ＣＯＬがＬレベルとされる。この列選択動作実行検出信号ＣＯＬの立下がりに応答して、プリチャージ動作トリガ信号ＺＰＣはＨレベルに立上がる。この遅延回路７１の有する遅延時間により、プリチャージ動作トリガ信号ＺＰＣの活性状態とされる時間が確保される。
【００６６】
通常、ＳＤＲＡＭにおいては、内部でデータの書込または読出が行なわれた後に、ＳＤＲＡＭをプリチャージ状態（スタンバイ状態）に復帰させるためにプリチャージコマンドが与えられる。したがって、リードコマンドまたはライトコマンドが与えられた後にのみプリチャージコマンドが与えられたときにプリチャージ動作トリガ信号ＺＰＣが活性状態とされるように構成することにより、誤った動作シーケンスでプリチャージコマンドが入力された場合（リードコマンドまたはライトコマンドより先に入力される場合）、プリチャージコマンド動作トリガ信号を常時非活性状態とすることができ、応じて不必要な回路動作を防止することができる。
【００６７】
なお、他のコマンドデコーダ回路の部分は、先の実施の形態１の構成が用いられてもよい。また、従来と同様のアクティブコマンドデコーダ回路、リードコマンドデコーダ回路およびライトコマンドデコーダ回路が互いに独立にコマンドデコード動作を行なう構成が用いられてもよい。また、内部活性化信号ＡＣＴは列系制御回路および入出力制御回路へ与えられなくてもよい。
【００６８】
以上のように、この発明の実施の形態２に従えば、プリチャージコマンドは、リードコマンドまたはライトコマンドが入力されて、内部で列選択動作が行なわれた後に与えられたときにのみ有効とするように構成したため、誤ってプリチャージコマンドが入力された場合においても、不要な回路動作を防止することができ、回路誤動作の防止および消費電流の低減を図ることができる。
【００６９】
［実施の形態３］
図５（Ａ）は、この発明の実施の形態３に従うＳＤＲＡＭの要部の構成を示す図である。図５（Ａ）に示す構成において、ＳＤＲＡＭは、このバースト長、ＣＡＳレイテンシおよびバーストタイプを示すデータを格納するコマンドレジスタ８２を含む。バースト長は、１回のアクセス時に連続して入出力することのできるデータの数を示す。ＣＡＳレイテンシは、データ読出時において、リードコマンドが与えられてから有効データが出力されるまでに必要とされるクロック信号ＣＬＫのサイクル数を示す。バーストタイプは、連続してデータが入出力されるときの、連続して変化する列アドレスの変化態様を示す。通常、連続的にコラムアドレス信号が変化するシーケンシャルバーストタイプおよびコラムアドレス信号がたとえば８ビットのときに、３→２→１→０→７→６→５→４のように変化するインターリーブバーストタイプとがある。
【００７０】
このようなデータは、ＳＤＲＡＭの動作態様を決定するため、このＳＤＲＡＭを使用するときに初期設定される。この実施の形態３においては、コマンドレジスタ８２に必要とされるデータが格納する初期動作が行なわれた後にのみアクセスコマンドを受付ける。
【００７１】
図５（Ａ）において、モードセットコマンドデコーダ回路４３は、内部制御信号ＲＡＳ０、ＣＡＳ０およびＷＥ０を受ける３入力ＮＡＮＤ回路で構成される。セットモードコマンドデコーダ４３からのレジスタセット動作トリガ信号ＺＭＣはコマンド設定制御回路８０へ与えられる。このコマンドセット動作トリガ信号ＺＭＣの活性化に応答して、コマンド設定制御回路８０は、コマンドレジスタ８２を外部端子８４に結合し、このコマンドレジスタ８２に対するデータの書込を実行する。外部端子８４は、データ入出力端子のみであってもよく、またアドレス入力端子を含んでもよい。通常、モード設定時においては、この特定のアドレス信号端子に与えられたアドレス信号に従って設定されるデータの種類が識別される。このモードを識別する部分の構成は図面を簡略化するために示していない。コマンドレジスタ８２に対し必要とされるデータが格納される場合に、モードセット動作トリガ信号ＺＭＣが活性状態とされる。
【００７２】
アクセスコマンドデコーダ回路４１ａは、内部制御信号ＲＡＳ０、ＺＣＡＳ０およびＺＷＥと、コマンドレジスタデータセット完了信号ＳＣＲを受ける４入力ＮＡＮＤ回路で構成される。コマンドレジスタセット動作完了信号ＳＣＲは、モードセット動作トリガ信号ＺＭＣの活性化に応答してセットされるセット／リセットフリップフロップ８５の出力Ｑから与えられる。このセット／リセットフリップフロップ８５は、そのリセット入力Ｒに内部動作活性化トリガ信号ＺＡを所定時間遅延する遅延回路８７からの信号を受ける。次に、この図５（Ａ）に示す構成の動作を、図５（Ｂ）に示すタイミングチャート図を参照して説明する。
【００７３】
時刻Ｔ０において、アクセスコマンドが与えられると、内部制御信号ＲＡＳ０がＨレベルとされ、内部制御信号ＣＡＳ０およびＷＥ０はＬレベルに保持される。コマンドレジスタ８２に対し必要なデータは格納されていないため、コマンドレジスタデータセット完了信号ＳＣＲはＬレベルにあり、内部動作活性化トリガ信号ＺＡはＨレベルである。したがってこの状態においては、メモリセル選択のための内部動作は実行されない。
【００７４】
時刻Ｔ１においてモードセットコマンドが与えられると、内部制御信号ＲＡＳ０、ＣＡＳ０およびＷＥ０がＨレベルとされる（モードセットコマンドは、外部制御信号ｅｘｔＺＲＡＳ、ｅｘｔＺＣＡＳおよびｅｘｔＺＷＥをすべてＬレベルに保持する：通常のＷＣＢＲ条件に対応する）。これにより、モードセットコマンドデコーダ回路４３からのモード設定動作トリガ信号ＺＭＣが所定期間Ｌレベルとされ、セット／リセットフリップフロップ８５がセットされ、信号ＳＣＲがＨレベルとされる。このモードセットコマンドに従って、コマンド設定制御回路８０が活性化され、外部端子８４に与えられた必要とされるデータをコマンドレジスタ８２へ書込む。コマンドレジスタ８２に対する必要なデータの書込が完了しても、フリップフロップ８５はセット状態にあり、コマンドレジスタデータ書込完了信号ＳＣＲはＨレベルを維持する。
【００７５】
時刻Ｔ２において、アクティブコマンドが与えられると、内部制御信号ＲＡＳ０がＨレベルとされ、内部制御信号ＣＡＳ０およびＷＥ０はともにＬレベルに保持される。したがって、アクティブコマンドデコーダ回路４１ａの入力はすべてＨレベルとされ、内部動作活性化トリガ信号ＺＡがＬレベルの活性状態とされる。この活性状態とされたトリガ信号ＺＡに従って、内部動作が開始される（この経路は図５（Ａ）には示さず）。トリガ信号ＺＡがＬレベルに立下がってから、遅延回路８７の有する遅延時間が経過した後、遅延回路８７の出力信号がＬレベルに立下がり、セット／リセットフリップフロップ８５がリセットされ、信号ＳＣＲがＬレベルとされ、内部動作活性化トリガ信号ＺＡがＨレベルとされる。
【００７６】
上述のように、コマンドレジスタ８２に必要とされるデータが初期設定された後にのみアクティブコマンドを受付けるように構成することにより、ＳＤＲＡＭが誤動作するのを防止することができ、信頼性の高いＳＤＲＡＭを実現することができる。また、コマンドレジスタ８２に対する初期設定が行なわれる前にアクティブコマンドが与えられた場合、ＳＤＲＡＭが正確な動作を行なわないため、必要とされるデータが得られず、ＳＤＲＡＭを不安定な状態で動作させることになり、上述のような構成を用いることにより、このような不安定な状態での動作を防止することができ、応じて信頼性の改善のみならず、消費電流をも低減することができる。
【００７７】
［実施の形態４］
図６は、この発明の実施の形態４に従うＳＤＲＡＭの要部の構成を示す図である。図６においては、オートリフレッシュコマンドが与えられたときにアクティブコマンドを受付を禁止する。オートリフレッシュコマンドデコーダ回路４４は、内部制御信号ＺＲＡＳ０、ＺＣＡＳ０およびＷＥ０を受ける３入力ＮＡＮＤ回路で構成される。このオートリフレッシュコマンドデコーダ回路４４からのリフレッシュ動作トリガ信号ＲＥＦは、リフレッシュ制御回路９０へ与えられる。リフレッシュ制御回路９０は、このリフレッシュ動作トリガ信号ＲＥＦの活性化に応答して、所定期間活性状態とされるリフレッシュ動作活性化信号ＲＡＣＴを発生して行系制御回路へ与える。行系制御回路はこのリフレッシュ動作活性化信号ＲＡＣＴに応答して活性化され、通常動作時と同様のメモリセルの行の選択動作を実行する。この場合、メモリセル行は、図示しないリフレッシュアドレスカウンタから出力されるリフレッシュアドレスに従って選択される。このリフレッシュ動作活性化信号ＲＡＣＴの活性期間は、予め定められている。
【００７８】
アクティブコマンドデコーダ回路４１ｂは、このリフレッシュ動作活性化信号ＲＡＣＴと、内部制御信号ＲＡＳ０、ＺＣＡＳ０、およびＺＷＥ０を受ける４入力ＮＡＮＤ回路で構成される。内部でリフレッシュ動作が行なわれている間、リフレッシュ動作活性化信号ＺＲＡＣＴがＬレベルの活性状態にあり、アクティブコマンドデコーダ回路４１ｂから出力される内部動作活性化トリガ信号ＺＡはＨレベルに固定される。したがって、外部からアクティブコマンドが与えられても、このアクティブコマンドは受付けられず、アクティブコマンドデコーダ回路４１ａの出力変化は防止され、不必要な回路動作が防止される。
【００７９】
オートリフレッシュ動作が完了すると、リフレッシュ動作活性化信号ＺＲＡＣＴは、Ｈレベルに復帰する。これにより、外部からアクティブコマンドが与えられたときに、このアクティブコマンドに従って、内部動作活性化トリガ信号ＺＡが所定期間Ｌレベルとされる。
【００８０】
なお、実施の形態１ないし４において、それぞれが独立に用いられてもよく、またこれらは適当に互いに組合せて用いられてもよい。
【００８１】
以上のように、この発明の実施の形態４に従えば、内部でオートリフレッシュ動作が実行されているときにアクティブコマンドの受付を禁止しているため、アクティブコマンドデコーダ回路の不必要な回路動作を防止することができ、消費電力の低減および不必要な回路動作による誤動作を防止することができる。
【００８２】
［実施の形態５］
図７は、この発明の実施の形態５に従うＳＤＲＡＭの全体の構成を概略的に示す図である。図７において、ＳＤＲＡＭは、１つの互いに独立に活性化／プリチャージ動作が実行可能な複数（図７においては２つ）のバンク♯Ａおよびバンク♯Ｂを含む。これらのバンク♯Ａおよびバンク♯Ｂの構成は、先の図１に示すメモリセルアレイ５０、行選択回路５４、列選択回路５６、センスアンプ＋ＩＯブロック５８、入出力回路（データ入出力端子に直接接続される入出力バッファ部分は除く）６０を含む。通常、ＳＤＲＡＭにおいては、データは、一旦レジスタ（リードレジスタおよびライトレジスタ）に格納され、クロック信号ＣＬＫに同期して入出力バッファを介して外部へ入出力される。このレジスタ部の制御までが、バンク♯Ａおよび♯Ｂ互いに独立に実行される。
【００８３】
このバンク♯Ａ１００ａおよびバンク♯Ｂ１００ｂそれぞれを互いに独立に駆動するためにバンクＡ制御部１１０ａおよびバンクＢ制御部１１０ｂが互いに独立に設けられる。バンクＡ制御部１１０ａおよびバンクＢ制御部１１０ｂに対しては、それぞれサブコマンドデコーダ１２０ａおよびサブコマンドデコーダ１２０ｂが設けられる。これらのサブコマンドデコーダ１２０ａおよび１２０ｂは、アドレスバッファ５２から与えられるバンクアドレスＢＡに従って選択的に活性化され、コマンドデコーダ４からのトリガ信号を受けて、選択時に対応のバンク制御部へトリガ信号を伝達する。このコマンドデコーダ４および入力バッファ１は、先の実施の形態１ないし４のそれと同じである。アドレスバッファ５２は、クロック信号ＣＬＫに同期して外部から与えられるアドレス信号ビットＡ０〜Ａｎを取込み、バンクアドレスＢＡおよび内部アドレス信号Ａｄｄを生成する。アドレス信号Ａｄｄは、バンク♯Ａ１００ａ、バンク♯Ｂ１００ｂへそれぞれ与えられる。コマンドデコーダ４ならびにサブコマンドデコーダ１２０ａおよび１２０ｂに対し、先の実施の形態１ないし４において説明したものと同様の構成を設ける。すなわち、対応のバンクに対し有効なコマンドが入力された場合にのみトリガ信号を活性状態とする。
【００８４】
図８は、図７に示すコマンドデコーダおよびサブコマンドデコーダならびにバンク制御部の構成を示す図である。コマンドデコーダ４は、先の実施の形態１ないし４のコマンドデコーダの構成と同じであり、その内部構成は示さない。入力バッファ回路１から与えられる内部制御信号ＲＡＳ０、ＺＲＡＳ０、ＣＡＳ０、ＺＣＡＳ０、ＷＥ０およびＺＷＥ０に従って、内部動作活性化トリガ信号ＺＡ、プリチャージ動作活性化トリガ信号ＺＰＣ、リード動作トリガ信号ＺＲおよびライト動作トリガ信号ＺＷを所定期間活性状態とする。サブコマンドデコーダ１２０ａは、バンクアドレス信号ビットＢＡと内部動作活性化トリガ信号ＺＡを受ける２入力ＮＯＲ回路で構成されるアクティブコマンドデコーダ回路１２１と、バンクアドレス信号ビットＢＡとプリチャージ動作トリガ信号ＺＰＣを受ける２入力ＮＯＲ回路で構成されるプリチャージコマンドデコーダ回路１２２と、後に説明するバンクＡ制御部１１０ａに含まれる内部活性化回路１１０ａａからのアクティブ信号ＡＣＴ（Ａ）とバンクアドレス信号ビットＢＡとリード動作トリガ信号ＺＲを受ける３入力ＮＯＲ回路で構成されるリードコマンドデコーダ回路１２３と、アクティブ信号ＡＣＴ（Ａ）とバンクアドレス信号ビットＢＡとライト動作トリガ信号ＺＷを受ける３入力ＮＯＲ回路で構成されるライトコマンドデコーダ回路１２４を含む。
【００８５】
内部活性化回路１１０ａａは、アクティブコマンドデコーダ回路１２１から出力される内部動作活性化トリガ信号Ａ（Ａ）を受けるインバータ１１１と、プリチャージコマンドデコーダ回路１２２から出力されるプリチャージ動作トリガ信号ＰＣ（Ａ）を受けるインバータ１１２と、インバータ１１１の出力信号を一方入力に受けるＮＡＮＤ回路１１３と、インバータ１１２の出力信号を一方入力に受けるＮＡＮＤ回路１１４を含む。ＮＡＮＤ回路１１４からバンク♯Ａ１００ａを活性状態とする（メモリセル選択動作が開始される）アクティブ信号ＡＣＴ（Ａ）が出力される。このアクティブ信号ＡＣＴ（Ａ）は、またＮＡＮＤ回路１１３の他方入力へ与えられる。ＮＡＮＤ回路１１３の出力信号はＮＡＮＤ回路１１４の他方入力へフィードバックされる。
【００８６】
バンク♯Ｂ１００ｂに設けられるサブコマンドデコーダ１２０ｂは、与えられるバンクアドレス信号ビットがインバータ１２９を介して与えられることを除いて、サブコマンドデコーダ１２０ａと同じ構成を備える。すなわち、サブコマンドデコーダ１２０ｂは、インバータ１２９を介して与えられる反転バンクアドレス信号ビットＺＢＡがＬレベルのときに選択状態とされ、コマンドデコーダ４から与えられるトリガ信号ＺＡ、ＺＰＣ、ＺＲおよびＺＷに対応するバンク♯Ｂ１００ｂに対するトリガ信号、すなわち、バンク♯Ｂに対するプリチャージ動作トリガ信号ＰＣ（Ｂ）、内部動作活性化トリガ信号Ａ（Ｂ）、ライト動作トリガ信号Ｗ（Ｂ）およびリード動作トリガ信号Ｒ（Ｂ）を出力する。バンクＢ制御部１１０ｂにおいても、このプリチャージ動作トリガ信号ＰＣ（Ｂ）および内部動作活性化トリガ信号Ａ（Ｂ）に従ってバンク♯Ｂに対するアクティブ信号ＡＣＴ（Ｂ）を出力する内部活性化回路１１０ｂａが設けられる。この内部活性化回路１１０ｂａの構成は、内部活性化回路１１０ａａの構成と同じであり、インバータ１１１および１１２ならびにＮＡＮＤ回路１１３および１１４を含む。このバンク♯Ｂ１００ｂに対するアクティブ信号ＡＣＴ（Ｂ）はまたサブコマンドデコーダ１２０ｂへ与えられ、バンク♯Ｂに対するライト動作トリガ信号Ｗ（Ｂ）およびリード動作トリガ信号Ｒ（Ｂ）の発生を制御する。次に、この図８に示すコマンドデコーダおよびサブコマンドデコーダの動作を、図９に示すタイミングチャート図を参照して説明する。
【００８７】
時刻Ｔ０において、外部制御信号ｅｘｔＺＲＡＳ、ｅｘｔＺＣＡＳおよびｅｘｔＺＷＥはすべてＨレベルに保持される。この状態においては、何らコマンドは与えられていないため、ＳＤＲＡＭは前の状態を維持する。図９においては、時刻Ｔ０以前において、ＳＤＲＡＭはプリチャージ状態にあるように示される。この状態においては、アクティブ信号ＺＡＣＴ（Ａ）およびＺＡＣＴ（Ｂ）は、ともにＨレベルの非活性状態にある。
【００８８】
時刻Ｔ１において、アクティブコマンドが与えられる。このとき、外部バンクアドレスｅｘｔＢＡがＬレベルに設定され、バンク♯Ａが指定される。すなわち、時刻Ｔ１においては、バンク♯Ａに対するアクティブコマンドが与えられる。このバンク♯Ａに対するアクティブコマンドに従って、図８に示すサブコマンドデコーダ１２０ａのアクティブコマンドデコーダ回路１２１から出力される内部動作活性化トリガ信号Ａ（Ａ）が所定期間Ｈレベルの活性状態とされ、内部活性化回路１１０ａａのＮＡＮＤ回路１１３の出力信号がＨレベルとされ、応じてアクティブ信号ＺＡＣＴ（Ａ）がＬレベルの活性状態とされる。これにより、バンク♯Ａに対するメモリセル選択動作が開始される。
【００８９】
時刻Ｔ２において、バンク♯Ｂに対するリードコマンドが与えられる。この状態においては、バンクアドレスＢＡがＨレベルであり、バンク♯Ａに対するサブコマンドデコーダ１２０ａからのトリガ信号は、すべてＬレベルの非活性状態にある。一方、バンク♯Ｂに対して設けられたサブコマンドデコーダ１２０ｂにおいては、バンクアドレス信号ＺＢＡがＬレベルとされ、イネーブル状態とされる。しかしながら、内部活性化回路１１０ｂａからのアクティブ信号ＺＡＣＴ（Ｂ）はＨレベルであり、バンク♯Ｂに対するサブリードコマンドデコーダ回路はディスエーブル状態であり、したがってリード動作トリガ信号Ｒ（Ｂ）は非活性状態のＬレベルを維持する。これにより、バンク♯Ｂに対するリード動作は禁止される。
【００９０】
時刻Ｔ３において、バンク♯Ｂに対するライトコマンドが与えられる。この状態においても、バンク♯Ｂのアクティブ信号ＺＡＣＴ（Ｂ）はＨレベルの非活性状態であり、バンク♯Ｂのサブコマンドデコーダ１２０ｂはディスエーブル状態（非作動状態）であり、ライト動作トリガ信号Ｗ（Ｂ）は非活性状態のＬレベルを維持する。
【００９１】
時刻Ｔ４において、バンク♯Ｂに対するプリチャージコマンドが与えられる。この状態においても、コマンドデコーダ４からのプリチャージ動作トリガ信号ＺＰＣが所定期間活性状態のＬレベルとされても、バンク♯Ｂのサブコマンドデコーダ１２０ｂは、アクティブ信号ＺＡＣＴ（Ｂ）が非活性状態のため、非作動状態にあり、プリチャージ動作トリガ信号ＰＣ（Ｂ）は、非活性状態のＬレベルを維持する。
【００９２】
時刻Ｔ５において、バンク♯Ａに対するリードコマンドが与えられる。この状態においては、サブコマンドデコーダ１２０ａは、コマンドデコーダ４から与えられるトリガ信号ＺＲの立下がりに応答して、リード動作トリガ信号Ｒ（Ａ）をＨレベルの活性状態とし、バンク♯Ａにおいて、データ読出動作が実行される。
【００９３】
時刻Ｔ６において、バンク♯Ａに対するライトコマンドが与えられる。この状態においても、サブコマンドデコーダ１２０ａは、内部活性化信号ＺＡ（Ａ）がＬレベルの活性状態にあり、コマンドデコーダ４から与えられるライト動作トリガ信号ＺＷの活性化に応答して、バンク♯Ａに対するライト動作トリガ信号Ｗ（Ａ）をＨレベルの活性状態とする。
【００９４】
時刻Ｔ７において、バンク♯Ａに対するプリチャージコマンドが与えられ、同様にサブコマンドデコーダ１２０ａからのプリチャージ動作トリガ信号ＰＣ（Ａ）が活性状態のＨレベルとされる。このプリチャージ動作トリガ信号ＰＣ（Ａ）の活性化に応答して、内部活性化回路１１０ａａはリセットされ、アクティブ信号ＺＡＣＴ（Ａ）がＨレベルの非活性状態とされる。
【００９５】
上述のように、バンクそれぞれに対し、サブコマンドデコーダ回路を設け、対応のバンクに対するアクティブコマンドが与えられた後でなければ残りの他のコマンド（リードコマンド、ライトコマンドおよびプリチャージコマンド）が無視されるように構成したため、不要な回路動作を防止することができる。
【００９６】
なお、この実施の形態５においては、リードコマンド、ライトコマンドおよびプリチャージコマンドすべてが、対応のバンクがアクティブ状態（アクティブコマンドが与えられてアクティブ信号ＺＡＣＴが活性状態）のときにのみ受付けられるように構成している。しかしながら、これらのリードコマンド、ライトコマンドおよびプリチャージコマンドのうち１つまたは２つのコマンドのみが対応のバンクがアクティブ状態のときにのみ受付けられるように構成してもよい。
【００９７】
以上のように、この発明の実施の形態５に従えば、アクティブコマンドが与えられたバンクに対してのみ、リードコマンド、ライトコマンドおよびプリチャージコマンドを有効として受付けるように構成したため、不要な回路動作が防止され、消費電力の低減および回路誤動作の防止を実現することができる。
【００９８】
［実施の形態６］
図１０は、この発明の実施の形態６に従うＳＤＲＡＭの要部の構成を示す図である。図１０に示す構成においては、バンク♯Ａに対して設けられたサブコマンドデコーダ１２０ａにおいて、プリチャージコマンドデコーダ回路１２２ａは、リードコマンドおよびライトコマンドをデコードするリード／ライトコマンドデコーダ回路１２５ａからの信号Ｒ／Ｗ（Ａ）が活性状態となったときにイネーブル状態とされる。同様、バンク♯Ｂに対して設けられたサブコマンドデコーダ１２０ｂにおいても、プリチャージコマンドデコーダ回路１２２ｂは、バンク♯Ｂに対するリードコマンドおよびライトコマンドをデコードするリード／ライトコマンドデコーダ回路１２５ｂからのリード／ライト動作活性化信号Ｒ／Ｗ（Ｂ）の活性化時においてのみ有効（イネーブル）状態とされる。
【００９９】
リード／ライトコマンドデコーダ回路１２５ａから出力される活性化信号Ｒ／Ｗ（Ａ）およびリード／ライトコマンドデコーダ回路１２５ｂから出力されるリード／ライト動作活性化信号Ｒ／Ｗ（Ｂ）は、それぞれ先の実施の形態で示したトリガ信号によりセット／リセットされるフリップフロップを用いて出力される。この構成は、先の実施の形態２の構成を各バンクに対応して設けたものと等価である。
【０１００】
この構成の場合、対応のバンクにおいてリード動作またはライト動作が行なわれたときのみプリチャージコマンドが受付けられてプリチャージ動作が実行される。したがって、不要な回路動作を防止することができる。
【０１０１】
なお、この図１０に示す構成においても、破線で示すように、リード／ライトコマンドデコーダ回路１２５ａにアクティブ信号ＺＡＣＴ（Ａ）が与えられ、アクティブ信号ＺＡＣＴ（Ａ）の活性化時にのみこのリード／ライトコマンドデコーダ回路１２５ａが活性状態とされる構成が用いられてもよい。また、リード／ライトコマンドデコーダ回路１２５ｂに対しても、バンク♯Ｂに対するアクティブ信号ＺＡＣＴ（Ｂ）が与えられてもよい。また、このリード／ライトコマンドデコーダ回路１２５ａおよび１２５ｂは、アクティブ信号ＺＡＣＴ（Ａ）およびＺＡＣＴ（Ｂ）の状態にかかわらずデコード動作を行なうように構成されてもよい。
【０１０２】
なお、この実施の形態６において、データの連続読出または連続書込を途中で停止するバーストストップコマンドがプリチャージコマンドの代わりに用いられてもよい。すなわち、このバーストストップコマンドは、対応のバンクに対して、リードコマンドまたはライトコマンドが与えられたときのみ有効とされるように構成されてもよい。
【０１０３】
また、図１０において、コマンドデコーダ４から出力されるトリガ信号ＺＲ／ＺＷは、リード動作トリガ信号ＺＲおよびライト動作トリガ信号ＺＷ両者を示す。
【０１０４】
以上のように、この発明の実施の形態６に従えば、バンク各々に対しサブコマンドデコーダを設け、対応のバンクに対するリードコマンドまたはライトコマンドが与えられたときのみプリチャージコマンドを有効としてプリチャージ動作を行なうように構成したため、不要な回路動作を防止することができ、消費電力の低減および回路誤動作の防止を実現することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に従う同期型半導体記憶装置の全体の構成を概略的に示す図である。
【図２】（Ａ）は図１に示すコマンドデコーダおよび行系制御回路の構成を概略的に示す図であり、（Ｂ）は、（Ａ）に示すアクティブコマンドデコーダおよび他のコマンドデコーダならびに内部活性化回路の構成を具体的に示す図である。
【図３】この発明の実施の形態１に従うＳＤＲＡＭの動作を示すタイミングチャート図である。
【図４】（Ａ）は、この発明の実施の形態２に従うＳＤＲＡＭの要部の構成を示し、（Ｂ）は、この（Ａ）に示すプリチャージコマンドデコーダ回路の動作を示すタイミングチャート図である。
【図５】（Ａ）は、この発明の実施の形態３に従うＳＤＲＡＭの要部の構成を示し、（Ｂ）は、その動作を示すタイミングチャート図である。
【図６】この発明の実施の形態４に従うＳＤＲＡＭの要部の構成を概略的に示す図である。
【図７】この発明の実施の形態５に従うＳＤＲＡＭの全体の構成を概略的に示す図である。
【図８】この発明の実施の形態５に従うＳＤＲＡＭの要部の構成を概略的に示す図である。
【図９】この発明の実施の形態５に従うＳＤＲＡＭの動作を示すタイミングチャート図である。
【図１０】この発明の実施の形態６に従うＳＤＲＡＭの要部の構成を概略的に示す図である。
【図１１】従来のＳＤＲＡＭの動作を示すタイミングチャート図である。
【図１２】従来のＳＤＲＡＭの外部制御信号入力部の構成を概略的に示す図である。
【図１３】（Ａ）は図１２に示す入力バッファの構成を示し、（Ｂ）は、その動作を示す波形図である。
【図１４】従来のＳＤＲＡＭのコマンドデコーダの構成を概略的に示す図である。
【符号の説明】
１ 入力バッファ回路、４０ コマンドデコーダ、５０ メモリセルアレイ、５２ アドレスバッファ、５４ 行選択回路、５６ 列選択回路、５８ センスアンプ＋ＩＯ、６０ 入力回路、６２ 行系制御回路、６４ 列系制御回路、６６ 入出力制御回路、４１ アクティブコマンドデコーダ、４２ 他のコマンドデコーダ、４２ａ プリチャージコマンドデコーダ回路、４２ｂ ライトコマンドデコーダ回路、４２ｃ リードコマンドデコーダ回路、６３ 内部活性化回路、４２ａａ プリチャージコマンドデコーダ回路、７０ 制御回路、４３ モードセットコマンドデコーダ回路、８０ コマンド設定制御回路、８２ コマンドレジスタ、９０ リフレッシュ制御回路、１００ａ，１００ｂ バンク、１１０ａ バンクＡ制御部、１１０ｂ バンクＢ制御部、１２０ａ，１２０ｂ サブコマンドデコーダ、１２１ アクティブコマンドデコーダ回路、１２２ プリチャージコマンドデコーダ回路、１２３ リードコマンドデコーダ回路、１２４ ライトコマンドデコーダ回路、１１０ａａ，１１０ｂａ 内部活性化回路、１２２ａ，１２２ｂ プリチャージコマンドデコード回路、１２５ａ，１２５ｂ リード／ライトコマンドデコーダ回路。
Claims (9)
- 外部から周期的に繰り返し与えられるクロック信号に同期して動作する同期型半導体記憶装置であって、
前記クロック信号に同期して外部から与えられる複数の外部制御信号の状態を判定し、前記外部制御信号が第１の状態の組合せのとき予め定められた第１の内部動作を活性化するための第１のコマンドデコーダ、および
前記第１のコマンドデコーダからの活性化信号に応答して作動状態とされ、前記クロック信号に同期して前記複数の外部制御信号の状態を判定して、前記外部制御信号が前記第１の状態の組合せと異なる第２の状態の組合せのとき、前記第１の内部動作とは異なる第２の内部動作を活性化するための第２のコマンドデコーダを備える、同期型半導体記憶装置。 - 各々が情報を記憶する複数のメモリセルをさらに備え、
前記第１のコマンドデコーダは前記複数のメモリセルの選択動作を活性化し、かつ
前記第２のコマンドデコーダは前記複数のメモリセルと前記半導体記憶装置の外部との間のデータの入出力動作を活性化する、請求項１記載の同期型半導体記憶装置。 - 各々が情報を記憶する複数のメモリセルをさらに備え、
前記第１のコマンドデコーダは前記複数のメモリセルの選択動作を活性化し、かつ
前記第２のコマンドデコーダは前記複数のメモリセルの選択動作を終了させる動作を活性化する、請求項１記載の同期型半導体記憶装置。 - 前記第２のコマンドデコーダからの活性化信号に応答して作動状態とされ、前記クロック信号に同期して前記複数の外部制御信号の状態を判別し、前記複数の外部制御信号が前記第１および第２の状態の組とは異なる第３の状態の組のとき、前記第１の内部動作を終了させる動作を活性化するための第３のコマンドデコーダをさらに備える、請求項１記載の同期型半導体記憶装置。
- 各々が情報を記憶する複数のメモリセルをさらに備え、
前記第１のコマンドデコーダは前記複数のメモリセルの選択されたメモリセルへのアクセス動作を活性化し、かつ前記第２のコマンドデコーダは、前記複数のメモリセルをスタンバイ状態に置く動作を活性化する、請求項１記載の同期型半導体記憶装置。 - 各々が情報を記憶する複数のメモリセルをさらに備え、
前記第１のコマンドデコーダは、前記複数のメモリセルの記憶情報をリフレッシュする動作を活性化し、前記第２のコマンドデコーダは前記複数のメモリセルから外部アクセスのためにメモリセルを選択する動作を活性化する、請求項１記載の同期型半導体記憶装置。 - 各々が情報を記憶する複数のメモリセルを有しかつ互いに独立にメモリセル選択動作が行なわれる複数のバンクをさらに備え、
前記第１および第２のコマンドデコーダは前記複数のバンク各々に対応して設けられる、請求項１ないし６のいずれかに記載の同期型半導体記憶装置。 - 各々が情報を記憶する複数のメモリセルを有しかつ互いに独立にメモリセル選択動作が行なわれる複数のバンクをさらに備え、
前記第１、第２および第３のコマンドデコーダは、前記複数のバンク各々に対応して設けられる、請求項４記載の同期型半導体記憶装置。 - 外部から周期的に繰り返し与えられるクロック信号に同期して動作する同期型半導体記憶装置であって、
各々が情報を記憶する複数のメモリセル、
前記クロック信号に同期して複数の外部から与えられる外部制御信号の状態を判定し、前記複数の外部制御信号が第１の状態の組合せのとき、前記複数のメモリセルの選択動作を活性化する第１のコマンドデコーダ、および
前記同期型半導体記憶装置の動作態様を規定するデータを格納するコマンドレジスタ、
前記クロック信号に同期して前記複数の外部制御信号の状態を判定し、前記複数の外部制御信号が前記第１の状態の組合せと異なる第２の状態の組合せのとき、前記第１のコマンドデコーダの判別動作を禁止して前記複数のメモリセルの選択動作を非活性状態とし、かつ前記コマンドレジスタへの外部から与えられる動作態様を特定するデータを格納する動作モードを活性化する第２のコマンドデコーダを備える、同期型半導体記憶装置。
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