JP2001034241A

JP2001034241A - 液晶駆動装置およびこれを備えた液晶表示装置

Info

Publication number: JP2001034241A
Application number: JP20962299A
Authority: JP
Inventors: Tatsuya Nakai; 達也中井
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1999-07-23
Filing date: 1999-07-23
Publication date: 2001-02-09

Abstract

(57)【要約】【課題】回路構成素子（例えばスイッチ）や配線の数
を急激に増加させることなく、液晶駆動出力回路７を多
階調表示に対応にさせる。液晶駆動出力回路７および液
晶表示装置の製造コスト低減、装置の低価格化および小
型化を図る。【解決手段】２ⁿ本の階調表示用電圧Ｖ₁〜Ｖ
₂₅₆を、２^m本ずつ時分割により一本化することで２
^n-m本の階調表示用電圧ＶＳ₀〜ＶＳ₆₃を発生させるエ
ンコーダ回路９と、２^n-m本の階調表示用電圧ＶＳ₀〜
ＶＳ₆₃の中から１つを選択するＤ／Ａ変換回路１０と、
選択された階調表示用電圧から、時分割されている個々
の階調表示用電圧Ｖ₁〜Ｖ₂₅₆を復調する時分割デコー
ダ１１とを設ける。エンコーダ回路９により、階調表示
用電圧としての本数が２ⁿ本から２^n-m本に大幅に低減
されるので、Ｄ／Ａ変換回路１０を２^n-m階調対応で構
成することができ、液晶駆動出力回路７の構成を複雑化
することなく２ⁿ階調表示を実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、階調表示機能を有
する例えばアクティブマトリクス方式の液晶表示装置を
駆動する液晶駆動装置とこれを備えた液晶表示装置とに
関するものである。

【０００２】

【従来の技術】図１０は、アクティブマトリクス方式の
代表例であるＴＦＴ（薄膜トランジスタ）方式の液晶表
示装置のブロック構成を示している。この液晶表示装置
は、液晶パネル５１、ソースドライバ５２、ゲートドラ
イバ５３、コントローラ５４、液晶駆動電源５５および
対向電極５６を備えている。

【０００３】ソースドライバ５２およびゲートドライバ
５３は、それぞれＩＣ（IntegratedCircuit）で構成さ
れている。コントローラ５４は、ソースドライバ５２に
表示データＤおよび制御信号Ｓ１を入力すると共に、ゲ
ートドライバ５３に制御信号Ｓ２を入力する。これによ
り、コントローラ５４は、ゲートドライバ５３に垂直同
期信号を入力すると共に、ソースドライバ５２およびゲ
ートドライバ５３に水平同期信号を入力する。

【０００４】外部から入力された表示データは、コント
ローラ５４を介してデジタル信号（表示データＤ）とし
てソースドライバ５２へ入力される。ソースドライバ５
２は、入力された表示データＤを時分割で内部にラッチ
し、その後、コントローラ５４から入力される上記水平
同期信号に同期してＤ／Ａ変換（デジタル／アナログ変
換）を行う。そして、ソースドライバ５２は、Ｄ／Ａ変
換によって得られた、階調表示用のアナログ電圧（階調
表示電圧）を、図示しない液晶駆動電圧出力端子を介し
て液晶パネル５１に出力する。

【０００５】上記液晶パネル５１は、図１１に示すよう
に、画素電極６１、画素容量６２、画素への電圧印加を
オン・オフするスイッチング素子としてのＴＦＴ６３、
ソース信号ライン６４、ゲート信号ライン６５および対
向電極６６（図１０の対向電極５６に対応している）で
構成されている。図中、破線で囲まれた領域が１画素に
対応している。

【０００６】ソース信号ライン６４には、ソースドライ
バ５２から、表示画素の明るさに応じた階調表示電圧が
与えられる。ゲート信号ライン６５には、ゲートドライ
バ５３から、縦方向に並んだＴＦＴ６３が順次オンする
ように走査信号が与えられる。ソース信号ライン６４の
電圧は、オン状態のＴＦＴ６３を介して、該ＴＦＴ６３
のドレインに接続された画素電極６１に印加され、対向
電極６６との間の画素容量６２に蓄積される。これによ
り、液晶の光透過率が変化し、表示が行われる。

【０００７】図１２および図１３は、液晶材料に印加さ
れる電圧が異なる場合の液晶駆動波形の一例をそれぞれ
示しており、図１２は、図１３と比べて上記印加電圧が
高い場合を示している。これらの図中、７１・８１は、
ソースドライバ５２から出力される電圧の駆動波形を示
し、７２・８２は、ゲートドライバ５３から出力される
電圧の駆動波形を示している。また、７３・８３は、対
向電極６６の電位を示し、７４・８４は、画素電極６１
の電圧波形を示している。上記電圧波形は、画素電極６
１に電圧が印加された後、画素容量６２に電圧が蓄積さ
れている状態での波形を示している。

【０００８】液晶材料に印加される電圧は、画素電極６
１と対向電極６６との電位差であり、図中で斜線で示し
た部分に対応している。例えば、図１２では、駆動波形
７２がハイレベルのときＴＦＴ６３がオンし、駆動波形
７１と対向電極の電位７３との差が画素電極６１に印加
される。この後、駆動波形７２はローレベルとなり、Ｔ
ＦＴ６３はオフ状態となる。このとき、画素では、画素
容量６２があるため、上述の電圧が維持される。図１３
の場合も同様である。

【０００９】このように、液晶に印加される電圧をアナ
ログ電圧として変化させることで、液晶の光透過率をア
ナログ的に変え、多階調表示を実現している。表示可能
な階調数は、液晶に印加されるアナログ電圧の選択肢の
数により決定される。この電圧の数は、ソースドライバ
５２から出力される電圧の数に等しい。

【００１０】ここで、液晶の光透過率をアナログ的に変
えることで多階調表示を実現する手段としてのソースド
ライバの一例が、例えばテキサス・インスツルメンツ
（ＴＩ）社より発行の『ＬＣＤドライバデータブック』
にＴＭＳ57468 として開示されている。以下、このソー
スドライバについて図１４に基づいて説明する。

【００１１】上記ソースドライバでは、入力されたデジ
タル信号の表示データは、Ｒ（赤）・Ｇ（緑）・Ｂ
（青）の表示データＤＲ・ＤＧ・ＤＢとなっている。こ
の表示データＤＲ・ＤＧ・ＤＢは、一旦、入力ラッチ回
路９１にてラッチされた後、シフトレジスタ回路９２で
クロックＣＫに同期して転送されるスタートパルスＳＰ
に合わせて時分割でサンプリングメモリ回路９３に記憶
される。その後、サンプリングメモリ回路９３内のデー
タが、水平同期信号（図示せず）に基づいて作られるラ
ッチ信号ＬＳによりホールドメモリ回路９４に一括転送
される。なお、Ｓはカスケード出力である。

【００１２】ホールドメモリ回路９４のデータは、レベ
ルシフト回路９５を介して、Ｄ／Ａ変換回路９６へ送ら
れ、アナログ電圧に変換される。変換されたアナログ電
圧は、出力回路９７を介して液晶駆動電圧出力端子９８
から、階調表示電圧として液晶パネル（図示せず）へ出
力される。なお、基準電圧発生回路９９は、基準電圧Ｖ
Ｒに基づいて各レベルの基準電圧を発生するものであ
り、上記のアナログ変換は上記各レベルの基準電圧に基
づいて行われる。

【００１３】ここで、Ｄ／Ａ変換回路９６、出力回路９
７および基準電圧発生回路９９からなる液晶駆動出力回
路１００に対応し、デジタル信号で与えられた表示デー
タをアナログ電圧に変換して出力する液晶駆動出力回路
の従来例について図１５に基づいて説明する。

【００１４】図１５は、例えば６ビットのデジタル信号
（Ｂｉｔ５〜Ｂｉｔ０）に対応して６４通りのアナログ
電圧を出力する、６４階調表示に対応の液晶駆動出力回
路１１０を示している。この液晶駆動出力回路１１０
は、基準電圧発生回路１１１、選択回路１１２および出
力回路１１３で構成されている。基準電圧発生回路１１
１は、通常、複数の液晶駆動電圧出力端子に共通して設
けられている。一方、選択回路１１２および出力回路１
１３は、個々の液晶駆動電圧出力端子に対応して設けら
れている。

【００１５】なお、基準電圧発生回路１１１、選択回路
１１２および出力回路１１３は、それぞれ、図１４の基
準電圧発生回路９９、Ｄ／Ａ変換回路９６および出力回
路９７に対応している。

【００１６】基準電圧発生回路１１１は、デジタル信号
で与えられる表示データに従って、複数（この例では６
４通り）の基準電圧を発生するものである。選択回路１
１２は、この基準電圧のうちの１つを選択して出力する
ものであり、ＭＯＳ（MetalOxide Semiconductor ）ト
ランジスタによるスイッチで構成されている。なお、こ
のスイッチの詳しい構成は後述する。出力回路１１３
は、例えばボルテージフォロワ回路で構成され、選択回
路１１２により選択された電圧を、液晶駆動信号として
液晶駆動電圧出力端子（図１４の液晶駆動電圧出力端子
９８に対応している）を介して液晶パネルへ出力するも
のである。以下、液晶駆動出力回路１１０についてさら
に詳細に説明する。

【００１７】基準電圧発生回路１１１は、例えば６４個
の抵抗素子が直列に接続されて抵抗分割回路が構成され
たものであり、その両端の端子に、液晶駆動電圧の最大
値Ｖ₆₄の電圧と最小値Ｖ₀の電圧とが入力されるように
なっている。このため、各抵抗素子の間からは、６４通
りの電圧（Ｖ₀〜Ｖ₆₃）が、抵抗素子の抵抗値に応じた
比率で発生する。基準電圧発生回路１１１から発生する
６４通りの電圧は、選択回路１１２に入力される。

【００１８】選択回路１１２では、６ビットのデジタル
信号からなる表示データにより、入力された６４通りの
電圧のうちの１つが選択されて出力されるように、ＭＯ
Ｓトランジスタが上記スイッチとして配置されている。
すなわち、６ビットのデジタル信号からなる表示データ
のそれぞれ（Ｂｉｔ０〜Ｂｉｔ５）に応じて、上記スイ
ッチがオン／オフされ、これにより、入力された６４通
りの電圧のうちの１つが選択されて出力回路１１３に出
力される。以下にこの様子を説明する。

【００１９】６ビットのデジタル信号は、Ｂｉｔ０がＬ
ＳＢ（the Least Significant Bit）であり、Ｂｉｔ５
がＭＳＢ（the Most Significant Bit）である。上記ス
イッチは、２個で１組のスイッチ対を構成している。Ｂ
ｉｔ０には３２組のスイッチ対（６４個のスイッチ）が
対応しており、Ｂｉｔ１には１６組のスイッチ対（３２
個のスイッチ）が対応している。以下、Ｂｉｔごとに個
数が２分の１になり、Ｂｉｔ５には１組のスイッチ対
（２個のスイッチ）が対応することになる。したがっ
て、合計で、２⁵＋２⁴＋２³＋２²＋２¹＋１＝６３
組のスイッチ対（１２６個のスイッチ）が存在する。

【００２０】１つのスイッチ対を構成する上下２個のス
イッチにおいて、該当するＢｉｔが「０」のときには、
図中、上のスイッチがオフとなり、下のスイッチがオン
となる。逆に、該当するＢｉｔが「１」のときには、図
中、上のスイッチがオンとなり、下のスイッチがオフと
なる。図１５では、（Ｂｉｔ０、Ｂｉｔ１、…、Ｂｉｔ
５）が「１１１１１１」であり、全てのスイッチ対にお
いて上のスイッチがオン、下のスイッチがオフとなって
いる。したがって、選択回路１１２からは、Ｖ₆₃の電圧
が出力回路１１３に出力される。また、例えば、（Ｂｉ
ｔ０、Ｂｉｔ１、…、Ｂｉｔ５）が「１０００００」で
あれば、選択回路１１２からは、Ｖ₁の電圧が出力回路
１１３に出力される。

【００２１】出力回路１１３からは、選択回路１１２に
より選択されたアナログ電圧と同じ電圧が、より低い内
部抵抗による液晶駆動信号として、液晶駆動電圧出力端
子を介して液晶パネルへ出力される。

【００２２】

【発明が解決しようとする課題】ところで、６ビットの
デジタル信号で６４階調表示を可能にさせる上記の液晶
駆動出力回路１１０においては、上述のように基準電圧
発生回路１１１中に抵抗素子が６４個必要であることか
ら、抵抗素子とアナログスイッチとの間に引き回される
基準電源配線も６４本必要となる。したがって、選択回
路１１２を構成するスイッチが、１つの画素につき１２
６個必要となり、これに対応した数だけ、上記各スイッ
チをつなぐ配線も必要となる。

【００２３】また、図示はしないが、上記の液晶駆動出
力回路１１０を、例えば８ビットのデジタル信号で２５
６階調表示を可能にさせる構成とした場合、上記６４階
調対応の場合と同様の抵抗分割回路を考えるならば、基
準電圧発生回路１１１中には２５６個の抵抗素子および
２５６本の基準電源配線が必要となり、かつ、選択回路
１１２を構成するスイッチが、１つの画素につき５１０
個必要となる。すなわち、１＋２＋２²＋２³＋…＋２
⁷＝２５５組のスイッチ対が必要であるため、全部で５
１０個のスイッチが必要となる。そして、５１０個のス
イッチに対応する数だけ、上記各スイッチをつなぐ配線
も必要となる。

【００２４】したがって、上記した液晶駆動出力回路１
１０の構成では、多階調化が進むにつれて、その回路
（例えば選択回路）を構成している素子の数および配線
面積が急激に増加する。この結果、液晶駆動装置の製造
コストが増大し、液晶駆動装置と液晶パネルとからなる
液晶表示装置の価格が必然的に増大するという問題が生
ずる。また、上記素子数および配線面積が増加すると、
液晶駆動装置を集積回路化した場合にチップサイズが増
大し、上記液晶表示装置が大型化するという問題も生ず
る。

【００２５】特に、液晶駆動出力回路１１０の選択回路
１１２は、個々の液晶駆動電圧出力端子に対応して設け
られるため、１チップあたりの液晶駆動電圧出力端子の
数を増加させるとチップサイズの増大がさらに顕著とな
る。また、カラー表示の場合は、色は３通り（赤、緑、
青）あるので、上記スイッチの必要個数は３倍となり、
さらに液晶表示装置の価格増大を招く。

【００２６】近年、液晶表示装置の高精細化・多階調化
によって液晶駆動装置の回路規模も増大する方向にある
が、液晶表示装置の用途が拡大するにつれて、市場から
は、より低価格の液晶表示装置が望まれるようになって
きており、液晶駆動装置の規模を削減して製造コストの
低減を図ることが強く望まれている。

【００２７】本発明は、上記の問題点を解決するために
なされたもので、その目的は、回路構成素子（例えばス
イッチ）や配線の数を急激に増加させることなく多階調
表示に対応することができ、これによって製造コストの
増大、装置の高価格化および大型化を回避することがで
きる液晶駆動装置とこれを備えた液晶表示装置とを提供
することにある。

【００２８】

【課題を解決するための手段】本発明に係る液晶駆動装
置は、上記の課題を解決するために、ｍ、ｎを２以上の
整数、ｎ＞ｍとして、２ⁿ階調表示に必要な、各階調に
対応する２ⁿ本の第１階調表示用電圧を発生させ、その
中から選択した電圧を出力することにより液晶パネルを
駆動する液晶駆動装置であって、上記２ⁿ本の第１階調
表示用電圧を２^m本ずつ、互いに時間的にずらして一本
化することで、２^n-m本の第２階調表示用電圧を発生さ
せるエンコード手段と、上記２^n-m本の第２階調表示用
電圧の中から１つを選択する選択手段と、上記選択手段
にて選択された第２階調表示用電圧から、当該第２階調
表示用電圧に含まれる第１階調表示用電圧を復調するデ
コード手段とを備えていることを特徴としている。

【００２９】上記の構成によれば、エンコード手段が第
１階調表示用電圧を２^m本ずつ一本化することで、２ⁿ
本の第１階調表示用電圧が２^n-m本の第２階調表示用電
圧にエンコードされる。このエンコード処理により、階
調表示用電圧としての本数が２ⁿ本から２^n-m本に低減
される。例えばｎ＝８、ｍ＝２の場合では、階調表示用
電圧の本数が２５６本から６４本となり、本数が大幅に
低減されることになる。

【００３０】また、２^m本の第１階調表示用電圧は互い
に時間的にずれて、つまり、時分割で一本化されてお
り、２ⁿ通りの各階調に対応する第１階調表示用電圧
は、２^n-m本の第２階調表示用電圧のいずれかに必ず含
まれている。

【００３１】本数の低減された階調表示用電圧（第２階
調表示用電圧）の中から、選択手段が例えば表示データ
に応じて１つの電圧を選択すると、デコード手段は選択
された第２階調表示用電圧から個々の第１階調表示用電
圧を復調する。この復調は、２^m本の第１階調表示用電
圧が時分割で一本化されていることから、例えば、個々
の第１階調表示用電圧の導通を制御するスイッチをデコ
ード手段内部に設け、上記スイッチのオン／オフを時間
的に制御することで実現可能である。これにより、２ⁿ
通りの第１階調表示用電圧が復調され、２ⁿ階調表示を
実現することが可能となる。

【００３２】ところで、実現しようとする階調数が増加
すればするほど階調表示用電圧の本数も増加するので、
上記の選択手段においては、当該選択手段を構成する素
子（例えばスイッチ）や各素子間を引き回す配線の数も
それにつれて多くなるのが普通である。つまり、２ⁿ階
調を実現しようと思えば、階調表示用電圧２ⁿ本に対応
した数だけ、素子や配線を設ける必要がある。

【００３３】しかし、本発明では、エンコード手段によ
り、階調表示用電圧が２ⁿ本から２^n-m本に大幅に低減
されるので、上記選択手段を２ⁿ階調対応ではなく２
^n-m階調対応で構成することができる。つまり、上記選
択手段を構成する素子や配線の数を、階調表示用電圧２
^n-m本に対応した数とすることができ、上記選択手段の
構成が多階調化に伴って複雑化するのを回避することが
できる。

【００３４】したがって、本発明によれば、２ⁿ階調を
実現するにあたり、選択手段を２ⁿ階調対応よりも大幅
に少ない素子数および配線数で構成することができるの
で、選択手段ひいては液晶駆動装置の製造コストを低減
することができると共に、装置の価格を低減することが
でき、さらには、例えば上記液晶駆動装置と液晶パネル
とからなる液晶表示装置の価格をも低減することができ
る。

【００３５】また、本発明では、エンコード手段および
デコード手段を設ける必要があるが、これらの手段を設
けても、上記選択手段を構成する素子や配線の数の大幅
な低減により、上記各手段を集積化したときのチップ面
積が減少することが分かっている。したがって、従来に
比べ、多階調化に伴うチップサイズの増大を回避するこ
とができ、液晶駆動装置および液晶表示装置が大型化す
るのを回避することができる。

【００３６】本発明に係る液晶駆動装置は、上記の課題
を解決するために、上記選択手段は、上記液晶パネルを
駆動するためのｎビットの表示データのうち、上位（ｎ
−ｍ）ビットの表示データに基づいて、上記第２階調表
示用電圧を選択することを特徴としている。

【００３７】上記の構成によれば、ｎビットの表示デー
タの上位（ｎ−ｍ）ビットを用いることにより、第２階
調表示用電圧の本数と同じ２^n-m通りの表示データを作
成することが可能となる。したがって、各表示データと
各第２階調表示用電圧とを１対１で対応付けることがで
き、上位（ｎ−ｍ）ビットの表示データの設定次第で、
所望の第２階調表示用電圧を選択することができる。

【００３８】本発明に係る液晶駆動装置は、上記の課題
を解決するために、上記デコード手段は、上記液晶パネ
ルを駆動するためのｎビットの表示データのうち、下位
ｍビットの表示データに基づいて、選択された第２階調
表示用電圧に含まれる第１階調表示用電圧を復調するこ
とを特徴としている。

【００３９】上記の構成によれば、ｎビットの表示デー
タの下位ｍビットを用いることで、１本の第２階調表示
用電圧に含まれる２^m本の第１階調表示用電圧のそれぞ
れと、下位ｍビットの表示データとを対応付けることが
できる。これにより、下位ｍビットの表示データの設定
次第で、選択された第２階調表示用電圧から所望の第１
階調表示用電圧を復調することができる。

【００４０】本発明に係る液晶駆動装置は、上記の課題
を解決するために、上記エンコード手段と上記デコード
手段とのうち少なくとも一方は、入力と出力との間の導
通／非導通を切り換えるスイッチング素子のみからなる
回路で構成されていることを特徴としている。

【００４１】上記の構成によれば、エンコード手段にお
いては、例えば個々の入力に対応してスイッチング素子
を設け、各出力を統合して一本化することで上記の回路
が構成される。上記各スイッチング素子における導通／
非導通を所定のタイミングで切り換えることにより、複
数の第１階調表示用電圧（入力）を時分割で一本化した
第２階調表示用電圧（出力）を得ることができる。

【００４２】また、デコード手段においては、例えば各
スイッチング素子における導通／非導通を所定のタイミ
ングで切り換えることによって、第２階調表示用電圧
（入力）から表示データに応じた第１階調表示用電圧だ
けが復調され出力されるように複数のスイッチング素子
が設けられ、上記の回路が構成される。

【００４３】このように、スイッチング素子のみでエン
コード手段および／またはデコード手段を構成すること
により、抵抗やコンデンサなどの素子を設ける場合と比
較して、エンコード手段やデコード手段の構成が大幅に
簡素化される。これにより、エンコード手段やデコード
手段の製造コストが低減され、装置の低価格化をより一
層図ることが可能となる。

【００４４】本発明に係る液晶駆動装置は、上記の課題
を解決するために、上記スイッチング素子は、アナログ
スイッチであることを特徴としている。

【００４５】上記の構成によれば、上記スイッチング素
子は、例えば、ＭＯＳトランジスタや、ＰＭＯＳトラン
ジスタとＮＭＯＳトランジスタとの対で構成されるトラ
ンスミッションゲート等のアナログスイッチで構成され
る。この場合、上記スイッチング素子における導通／非
導通の制御は、少量の電流によって行うことができるの
で、装置の消費電力を低減することができる。また、上
記スイッチング素子を上記のトランジスタで構成した場
合、トランジスタ面積が小さくて済むので、回路面積の
増大もほとんどなく、装置の小型化をより一層図ること
ができる。

【００４６】本発明に係る液晶駆動装置は、上記の課題
を解決するために、上記選択手段は、上記２^n-m本の第
２階調表示用電圧の中から、任意の周期（例えば１水平
期間ごと）で転送される表示データに応じて１つの電圧
を選択するものであり、上記エンコード手段は、上記１
周期の間のいずれかで第２階調表示用電圧を発生させる
ことを特徴としている。

【００４７】上記の構成によれば、表示データが例えば
１水平期間ごとに選択手段に転送され、選択手段はこの
１水平期間の間で、２^n-m本の第２階調表示用電圧の中
から１つの電圧を選択することになる。そして、次の１
水平期間では、選択手段は新たに転送される表示データ
に応じて第２階調表示用電圧を選択することになる。

【００４８】ここで、例えば、エンコード手段における
第２階調表示用電圧の発生が１水平期間を越えて行われ
る場合では、選択手段が第２階調表示用電圧を選択する
１水平期間の間に、エンコード手段から第２階調表示用
電圧が供給されない場合がある。この場合、選択手段で
の第２階調表示用電圧の選択が不可能となる。

【００４９】しかし、本発明では、エンコード手段が上
記１水平期間の間のいずれかで第２階調表示用電圧を発
生させるので、選択手段に表示データが転送される前、
あるいは遅くとも上記転送と同期して、エンコード手段
から選択手段に２^n-m本の第２階調表示用電圧を供給す
ることが可能となる。これにより、選択手段は、供給さ
れた第２階調表示用電圧のうちの１つを１水平期間の間
で確実に選択することが可能となり、後段での復調処理
を確実に行って２ⁿ階調表示を確実に実現することが可
能となる。

【００５０】本発明に係る液晶表示装置は、上記の課題
を解決するために、上述したいずれかの液晶駆動装置と
液晶パネルとを備えていることを特徴としている。

【００５１】上述したいずれかの液晶駆動装置によれ
ば、液晶駆動装置の製造コストの増大、価格の上昇およ
び大型化を抑えながら多階調（２ⁿ階調）表示に対応す
ることができるので、この液晶駆動装置と液晶パネルと
を組み合わせて液晶表示装置を構成した場合に、多階調
表示を行う液晶表示装置の低価格化および小型化を実現
することができる。

【００５２】

【発明の実施の形態】本発明の実施の一形態について、
図１ないし図９に基づいて説明すれば、以下の通りであ
る。本実施の形態に係る液晶表示装置は、ソースドライ
バ以外は図１０ないし図１３に示した従来と同様の構成
である。したがって、以下では、上記ソースドライバに
ついて説明する。

【００５３】本実施形態に係るソースドライバは、例え
ばアクティブマトリクス方式のＴＦＴ液晶表示装置の液
晶駆動回路として用いることが可能であり、通常、ソー
スドライバＬＳＩチップとなってテープキャリアパッケ
ージ（ＴＣＰ）形態にされ、液晶パネルと接続、実装さ
れるものである。

【００５４】図２は、複数個が縦続接続されているソー
スドライバ１…のうちの１つの概略の構成を示してい
る。このソースドライバ１は、例えば８ビットで２５６
階調表示を実現できるものであり、シフトレジスタ回路
２、入力ラッチ回路３、サンプリングメモリ回路４、ホ
ールドメモリ回路５、レベルシフト回路６および液晶駆
動出力回路７で構成されている。

【００５５】なお、シフトレジスタ回路２からレベルシ
フト回路６までの回路ブロックは従来と同様の構成であ
る。また、図２において、例えばソースドライバ１用の
電源Ｖ_CCやＶ_SS（ＧＮＤ）や、レベルシフト回路６、Ｄ
／Ａ変換回路および出力回路への電源Ｖ_DD等の電源や、
輝度調整用信号等の信号や、バッファ回路等の回路な
ど、今後、本発明に直接関係のない部分は省略してい
る。

【００５６】シフトレジスタ回路２では、クロックＣＫ
に同期してスタートパルスＳＰがシフトされる。このス
タートパルスＳＰは、映像信号の水平同期信号と同期が
とられている。シフトされたスタートパルスＳＰは、シ
フトレジスタ回路２の最終段から出力ＳＰＯとしてカス
ケード出力され、これと縦続接続されているソースドラ
イバ１のシフトレジスタ回路２に入力される。以降、ス
タートパルスＳＰは、順次、隣接しているソースドライ
バ１に入力され、転送される。

【００５７】一方、入力される表示データ信号として
の、赤、緑、青に対応する表示データＲ・Ｇ・Ｂは、各
々８ビットで構成され、入力ラッチ回路３にパラレルに
入力される。そして、表示データＲ・Ｇ・Ｂは、入力ラ
ッチ回路３にて一時的にラッチされた後、サンプリング
メモリ回路４に送られる。サンプリングメモリ回路４で
は、シフトレジスタ回路２の各段の出力信号により、時
分割で送られてくる表示データＲ・Ｇ・Ｂ（各８ビット
の計２４ビット）がサンプリングされ、後述のラッチ信
号ＬＳがホールドメモリ回路５に入力されるまで記憶さ
れる。

【００５８】サンプリングメモリ回路４に記憶されてい
る各データは、水平同期信号に基づいて作られるラッチ
信号ＬＳの入力によりホールドメモリ回路５に一括転送
され、映像信号（表示データＲ・Ｇ・Ｂ）の１水平期間
のデータがホールドメモリ回路５に入力された時点で、
ラッチ信号ＬＳによりラッチされ、次の水平期間の間
で、保持したデータが出力される。上記データは、レベ
ルシフト回路６にて電圧レベルが変換された後、液晶駆
動出力回路７および液晶駆動電圧出力端子１３を介して
液晶パネルへ出力される。

【００５９】液晶駆動電圧出力端子１３は、表示データ
Ｒ・Ｇ・Ｂに対応して設置されており、例えば１つのソ
ースドライバ１の液晶駆動電圧出力端子１３は、Ｒ信号
に対応する端子ＸＯ₀₁〜ＸＯ₁₀₀、Ｇ信号に対応する端
子ＹＯ₀₁〜ＹＯ₁₀₀、Ｂ信号に対応する端子ＺＯ₀₁〜Ｚ
Ｏ₁₀₀の計３００端子からなっている。

【００６０】以上で説明した主な信号のタイミングチャ
ートは、例えば図３に示すものとなっている。なお、図
３中の選択信号Ｓ₁〜Ｓ₄については後述する。

【００６１】次に、本発明の特徴部分である液晶駆動出
力回路７について説明する。

【００６２】図１に示すように、液晶駆動出力回路７
（液晶駆動装置）は、基準電圧発生回路８、エンコーダ
回路９、Ｄ／Ａ変換回路１０、時分割デコーダ１１およ
び出力回路１２で構成されている。ここで、基準電圧発
生回路８およびエンコーダ回路９は、１つのソースドラ
イバ１の中で１つもしくは複数の液晶駆動電圧出力端子
１３に共通に使用されるものである。一方、Ｄ／Ａ変換
回路１０、時分割デコーダ１１および出力回路１２は、
１個の液晶駆動電圧出力端子１３につき１つずつ設置さ
れているものである。

【００６３】基準電圧発生回路８は、入力される基準電
圧ＶＲを２ⁿ分割（ｎは２以上の整数，ここではｎ＝
８）してエンコーダ回路９に出力するものである。具体
的には、基準電圧発生回路８は、図４に示すように、２
５６個（２⁸個）の抵抗素子が直列に接続されてなり、
その両端に液晶駆動電圧の基準電圧ＶＲとしての最大電
圧Ｖ_REF（＋）と最小電圧Ｖ_REF（−）とが印加される
ようになっている。そして、直列に接続された抵抗素子
間の端子から２５６通りの階調表示用電圧Ｖ₁〜Ｖ₂₅₆
（第１階調表示用電圧）が引き出されるようになってい
る。つまり、基準電圧発生回路８は、基準電圧ＶＲを基
に２５６階調表示に必要な、各階調に対応する階調表示
用電圧Ｖ₁〜Ｖ₂₅₆を発生させる。

【００６４】エンコーダ回路９（エンコード手段）は、
２^mビット（ｍは２以上の整数，ｎ＞ｍ）の選択信号Ｓ
₁〜Ｓ_i（ｉ＝２^m）に基づき、複数の階調表示用電圧
Ｖ₁〜Ｖ₂₅₆を２^m本ずつ、互いに時間的にずらして
（時分割で）一本化することで、２ⁿ本の第１階調表示
用電圧を２^n-m本の第２階調表示用電圧にエンコード
し、Ｄ／Ａ変換回路１０に出力する。例えば、本実施形
態では、ｎ＝８、ｍ＝２とすると、エンコーダ回路９
は、４ビットの選択信号Ｓ₁〜Ｓ₄に基づき、複数の階
調表示用電圧Ｖ₁〜Ｖ₂₅₆を４本ずつ互いに時間的にず
らして一本化することで、２５６本の第１階調表示用電
圧を６４本の第２階調表示用電圧にエンコードする。こ
れにより、デコードすべき内部基準電圧ラインの本数が
低減される。ここで、エンコーダ回路９の具体的な構成
を図５に示す。

【００６５】エンコーダ回路９は、６４（＝２^n-m）個
のエンコーダ回路９ａ（９ａ₁〜９ａ₆₄）で構成されて
いる。エンコーダ回路９ａ₁は、階調表示用電圧Ｖ₁〜
Ｖ₄に対応して設けられ、エンコーダ回路９ａ₂は、階
調表示用電圧Ｖ₅〜Ｖ₈に対応して設けられ、・・・、
エンコーダ回路９ａ₆₄は、階調表示用電圧Ｖ₂₅₃〜Ｖ
₂₅₆に対応して設けられている。各階調表示用電圧Ｖ₁
〜Ｖ₂₅₆と、対応するエンコーダ回路９ａとは、基準電
源配線で接続されている。

【００６６】各エンコーダ回路９ａでは、基準電圧発生
回路８からの２５６個の階調表示用電圧Ｖ₁〜Ｖ₂₅₆の
うち、４個の電圧Ｖ_4k+1、Ｖ_4k+2、Ｖ_4k+3、Ｖ_4k+4（ｋ
＝０〜６３）が、各々アナログスイッチＳＷ_4k+1、ＳＷ
_4k+2、ＳＷ_4k+3、ＳＷ_4k+4を介して１つに接続され、時
分割化された出力ＶＳ_kとなる。

【００６７】階調表示用電圧Ｖ_4k+1に接続されるアナロ
グスイッチＳＷ_4k+1は、選択信号Ｓ₁によりオン／オフ
制御される。また、階調表示用電圧Ｖ_4k+2に接続される
アナログスイッチＳＷ_4k+2は、選択信号Ｓ₂によりオン
／オフ制御される。同様に、階調表示用電圧Ｖ_4k+3に接
続されるアナログスイッチＳＷ_4k+3は、選択信号Ｓ₃に
よりオン／オフ制御され、階調表示用電圧Ｖ_4k+4に接続
されるアナログスイッチＳＷ_4k+4は、選択信号Ｓ₄によ
りオン／オフ制御される。

【００６８】このように選択信号Ｓ₁〜Ｓ₄によりアナ
ログスイッチＳＷ_4k+1〜ＳＷ_4k+4を順次オン／オフする
ことで、６４本の時分割された階調表示用電圧ＶＳ₀〜
ＶＳ₆₃（第２階調表示用電圧）を得ることができる。

【００６９】なお、上記のアナログスイッチＳＷ_4k+1〜
ＳＷ_4k+4は、ＭＯＳトランジスタや、ＰＭＯＳトランジ
スタとＮＭＯＳトランジスタとの対で構成されるトラン
スミッションゲート等、既存の技術にて実現できる。こ
こでのアナログスイッチは、ハイレベルの制御信号によ
り導通、ローレベルの制御信号により非導通となるもの
とする。

【００７０】ここで、図６は、選択信号Ｓ₁〜Ｓ₄のタ
イミングチャートと、階調表示用電圧ＶＳ₀の出力波形
を示している。同図のように、階調表示用電圧ＶＳ
₀は、時分割された階調表示用電圧Ｖ₁〜Ｖ₄からなっ
ている。このように時分割された階調表示用電圧Ｖ₁〜
Ｖ₄は、選択信号Ｓ₁〜Ｓ₄の付与タイミングを互いに
ずらすことにより発生する。また、選択信号Ｓ₁〜Ｓ₄
の発生は、図３に示すように１水平期間の範囲内の一部
でエンコード動作される。

【００７１】Ｄ／Ａ変換回路１０（選択手段）は、レベ
ルシフト回路６から出力される表示データＲ・Ｇ・Ｂの
８ビットのうち、上位（ｎ−ｍ）ビットに基づいてエン
コーダ回路９からの階調表示用電圧ＶＳ₀〜ＶＳ₆₃の１
つを選択し、時分割デコーダ１１に出力する。本実施形
態の場合、ｎ＝８、ｍ＝２であるのでｎ−ｍ＝６となっ
ている。つまり、Ｄ／Ａ変換回路１０は、６ビットの信
号に基づいて６４本の階調表示用電圧ＶＳ₀〜ＶＳ₆₃の
１つを出力する。したがって、本実施形態のように２５
６階調表示を実現する場合には、Ｄ／Ａ変換回路１０
は、例えば図１５で示した６４階調対応の従来の回路で
構成することが可能である。

【００７２】Ｄ／Ａ変換回路１０は、８ビットの表示デ
ータＤ₀〜Ｄ₇（Ｄ₇がＭＳＢ）のうち、図７に示すよ
うに、上位６ビットの表示データＤ₂〜Ｄ₇に応じて、
先に時分割された６４本の階調表示用電圧ＶＳ₀〜ＶＳ
₆₃の１つが選択されて出力されるように、例えばＭＯＳ
トランジスタがスイッチとして配置されている。本実施
形態では、表示データＤ₂に対応して３２個のスイッチ
対（６４個のスイッチ）が、表示データＤ₃に対応して
１６個のスイッチ対（３２個のスイッチ）が、表示デー
タＤ₄に対応して８個のスイッチ対（１６個のスイッ
チ）が、表示データＤ₅に対応して４個のスイッチ対
（８個のスイッチ）が、表示データＤ₆に対応して２個
のスイッチ対（４個のスイッチ）が、表示データＤ₇に
対応して１個のスイッチ対（２個のスイッチ）がそれぞ
れ設けられている。したがって、全部で６３個のスイッ
チ対（１２６個のスイッチ）が設けられている。

【００７３】表示データＤ₂〜Ｄ₇が「１」のときは、
上記の各スイッチ対における上側のスイッチがオンとな
り、下側のスイッチがオフとなる。逆に、表示データＤ
₂〜Ｄ₇が「０」のときは、上記の各スイッチ対におけ
る上側のスイッチがオフとなり、下側のスイッチがオン
となる。表１に、表示データＤ₂〜Ｄ₇とＤ／Ａ変換回
路１０からの出力電圧との関係を示す。Ｄ／Ａ変換回路
１０からは、このような動作によって階調表示用電圧Ｖ
Ｓ₀〜ＶＳ₆₃の１つが選択され、時分割デコーダ１１に
出力される。

【００７４】

【表１】

【００７５】時分割デコーダ１１（デコード手段）は、
選択信号（２^mビット，ここではＳ₁〜Ｓ₄）とレベル
シフト回路６からの先の残りのｍビット信号（ここでは
Ｄ₀〜Ｄ₁）とに基づいて、Ｄ／Ａ変換回路１０におい
て選択された第２階調表示用電圧から第１階調表示用電
圧を復調させる。時分割デコーダ１１の具体的構成を図
８に示す。

【００７６】時分割デコーダ１１は、選択信号Ｓ₁〜Ｓ
₄によってそれぞれオン／オフ制御されるアナログスイ
ッチＳＷ₁〜ＳＷ₄と、表示データの下位２ビットＤ₀
・Ｄ₁によってそれぞれオン／オフ制御されるアナログ
スイッチＳＷ_D0・ＳＷ_D1・ＳＷ／_D0・ＳＷ／_D1とを有し
ている。これらの各アナログスイッチは、エンコーダ回
路９を構成するアナログスイッチ同様、例えばＭＯＳト
ランジスタや、ＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタとの対で構成されるトランスミッションゲート等
のアナログスイッチのみの簡単な回路で構成可能であ
る。

【００７７】アナログスイッチＳＷ₁〜ＳＷ₄は、それ
ぞれ、選択信号Ｓ₁〜Ｓ₄のハイレベル（例えば
「１」）で導通、ローレベル（例えば「０」）で非導通
となるものである。

【００７８】アナログスイッチＳＷ_D0・ＳＷ_D1には、表
示ビットＤ₀・Ｄ₁がそれぞれ入力される一方、アナロ
グスイッチＳＷ／_D0・ＳＷ／_D1には、表示ビットＤ₀・
Ｄ₁を反転した値、すなわち、表示ビット／Ｄ₀・／Ｄ
₁がそれぞれ入力される。なお、上記の符号「／」はバ
ー（反転）を示しているものとする。これにより、アナ
ログスイッチＳＷ_D0・ＳＷ_D1は、例えば表示ビットＤ₀
・Ｄ₁が「１」のときにオン（導通）となり、「０」の
ときにオフ（非導通）となる。一方、アナログスイッチ
ＳＷ／_D0・ＳＷ／_D1は、表示ビットＤ₀・Ｄ₁が「０」
のときにオンとなり、「１」のときにオフとなる。

【００７９】また、アナログスイッチＳＷ₁・ＳＷ／_D0
・ＳＷ／_D1は直列接続されて第１スイッチ群を構成して
いる。同様に、アナログスイッチＳＷ₂・ＳＷ_D0・ＳＷ
／_D1は直列接続されて第２スイッチ群を、アナログスイ
ッチＳＷ₃・ＳＷ／_D0・ＳＷ_D1は直列接続されて第３ス
イッチ群を、アナログスイッチＳＷ₄・ＳＷ_D0・ＳＷ_D1
は直列接続されて第４スイッチ群を構成している。時分
割デコーダ１１は、第１〜第４スイッチ群が並列接続さ
れて構成されている。したがって、選択信号Ｓ₁〜Ｓ₄
と表示ビットＤ₀・Ｄ₁とに基づいて、時分割デコーダ
１１の入力ＰＤ_inに対して、出力ＰＤ_outが次式のよう
に決まる。

【００８０】ＰＤ_out＝ＰＤ_in×（Ｓ₁×／Ｄ₀×／Ｄ
₁＋Ｓ₂×Ｄ₀×／Ｄ₁＋Ｓ₃×／Ｄ₀×Ｄ₁＋Ｓ₄×
Ｄ₀×Ｄ₁）すなわち、時分割デコーダ１１においては、表２のよう
な入出力関係が得られる。

【００８１】

【表２】

【００８２】つまり、例えば時分割された階調表示用電
圧ＶＳ₀が入力ＰＤ_inの場合は、表示ビット（Ｄ₁，Ｄ
₀）＝（０，０）で、選択信号Ｓ₁がハイレベルのとき
（アナログスイッチＳＷ₁が導通時）に、時分割デコー
ダ１１から階調表示用電圧Ｖ₁が出力ＰＤ_outとして出
力される。以下、選択信号Ｓ_i（ｉ＝１〜４）がハイレ
ベルのとき、このハイレベルのタイミングにて階調表示
用電圧Ｖ_iが時分割デコーダ１１の出力ＰＤ_outとして
出力される。なお、選択信号Ｓ_iがローレベルのとき
は、各アナログスイッチＳＷ_iは、ハイインピーダンス
となっている。

【００８３】上記の動作は、Ｄ／Ａ変換回路１０にて選
択された他の階調表示用電圧ＶＳ₁〜ＶＳ₆₃についても
同様である。

【００８４】第２階調表示用電圧は、４本の第１階調表
示用電圧が時分割で一本化されているため、時分割デコ
ーダ１１にて、選択信号Ｓ₁〜Ｓ₄および表示ビットＤ
₀・Ｄ₁によって各アナログスイッチを所定のタイミン
グでオン／オフ制御することにより、第２階調表示用電
圧から所定の第１階調表示用電圧だけを抜き出す、つま
り復調することが可能となる。復調された第１階調表示
用電圧は、出力回路１２に入力される。

【００８５】出力回路１２は、例えば図９に示すボルテ
ージフォロワ回路で構成されている。時分割デコーダ１
１の出力端子は、オペアンプＯＰの非反転入力端子と接
続され、上記非反転入力端子はコンデンサＣを介して接
地されている。また、オペアンプＯＰの反転入力端子は
出力端子と接続されている。

【００８６】このような回路構成により、出力回路１２
は、時分割デコーダ１１からの出力を、ソースドライバ
１内部に構成された容量にホールドしてインピーダンス
変換し、液晶駆動電圧出力端子１３を介して液晶パネル
の電極に出力する。上記の容量は、少なくとも１水平期
間、出力回路１２への入力信号をホールドできる容量値
であれば良い。液晶パネルの電極に出力された電圧は、
ＴＦＴを介して画素容量に蓄積され、１画面期間、同じ
電圧レベルが維持されて階調表示が行われる。

【００８７】以上のように、本実施形態では、エンコー
ダ回路９において、２ⁿ本の第１階調表示用電圧を時分
割して２^m本ずつに一本化することにより、２ⁿ本より
も少ない２^n-m本の第２階調表示用電圧を得るようにし
ている。そして、Ｄ／Ａ変換回路１０にて選択された第
２階調表示用電圧から、時分割デコーダ１１が第１階調
表示用電圧を復元して出力することにより、２ⁿ階調を
実現している。したがって、本実施形態では、そのよう
な時分割駆動を行うエンコーダ回路９と、上記復元を行
うための時分割デコーダ１１とが必要となっているが、
このような若干の回路の増加のみで、Ｄ／Ａ変換回路１
０を２ⁿ階調対応ではなく、２^n-m階調対応で構成する
ことができる。その結果、Ｄ／Ａ変換回路１０を構成す
るアナログスイッチの数は、２^n-m階調対応で済み、２
ⁿ階調対応の場合よりも大幅に減少される。また、配線
数についても、２ⁿ本から（２^n-m＋ｍ）本に大幅に減
少される。

【００８８】ここで、エンコーダ回路９および時分割デ
コーダ１１の増加よりも、多階調化に伴うＤ／Ａ変換回
路１０のアナログスイッチ数や配線数の増加のほうが、
よりチップ面積の増大、回路の複雑化につながることが
分かっている。

【００８９】また、Ｄ／Ａ変換回路１０は、個々の液晶
駆動電圧出力端子１３に対応して設置されるので、Ｄ／
Ａ変換回路１０を構成する素子の数の削減および配線数
の削減は、ソースドライバＬＳＩチップの面積縮小に大
きく寄与する。

【００９０】したがって、本発明は、複数の階調表示用
電圧から表示データに基づき１つの基準電圧を選択して
多階調表示を行うための液晶駆動装置における素子数削
減とＬＳＩチップ面積の縮小に有効であり、特に、従来
に比べ、階調数が増加した場合のデータ側の駆動回路構
成の増大を著しく抑えることができる。この結果、液晶
駆動装置を集積回路化した場合のチップサイズの増大を
回避して、液晶表示装置が大型化するのを回避すること
ができると共に、製造コスト低減を図ることができる。

【００９１】ちなみに、従来の８ビット２５６階調のシ
ステムと本発明とを比較した場合、デコーダを上位６ビ
ットと下位２ビットとに分割すると、回路面積の大部分
を占める上位６ビットのデコード部が従来の構成に比べ
約１／４となった。また、本発明では、下位２ビットの
エンコード部（１回路のみ）とデコード部（各出力部ご
と）とが必要であるが、データ駆動デバイスとしては、
回路素子数の削減および配線本数の削減により、従来よ
りもデバイス面積が低減された。したがって、本発明
は、デバイスコスト低減さらには表示装置の価格低減、
小型化に寄与するものであり、今後要求される多階調表
示システムにおいてシステムコスト低減に非常に有効で
ある。また、カラー表示の場合に上記スイッチや配線の
個数が３倍になることを考えると、本発明は、特にカラ
ー多階調表示を行う場合に非常に有効となる。

【００９２】なお、本実施形態では、２５６階調表示を
行う場合について説明したが、これ以外の２ⁿの階調数
で表示を行う場合についても、勿論、本発明を適用でき
る。従来では、実現しようとする階調数が多くなるにつ
れて、Ｄ／Ａ変換回路を構成するスイッチや配線の数が
急激に増加することとなっていたので、本発明は、多階
調になればなるほどその効果を発揮する。

【００９３】また、各出力部に各液晶駆動電圧出力端子
１３に対応して時分割デコーダ１１を設けることによ
り、階調信号デコーダ回路の簡略化を図ることが可能と
なる。これにより、液晶駆動装置を集積回路化した場合
に上記の効果を確実に得ることが可能となる。

【００９４】また、エンコーダ回路９や時分割デコーダ
１１を、上述したようにスイッチング素子のみで構成す
ることにより、抵抗やコンデンサなどの素子を設ける場
合と比較して、エンコーダ回路９や時分割デコーダ１１
の構成が大幅に簡素化される。これにより、エンコーダ
回路９や時分割デコーダ１１の製造コストが低減され、
装置の低価格化をより一層図ることが可能となる。特
に、上記スイッチング素子を本実施形態のようにアナロ
グスイッチで構成することにより、大電流が必要となる
こともなく、また、トランジスタ面積が小さくて済み、
回路面積の増大もほとんどない。

【００９５】なお、本発明の要旨を逸脱しない範囲にお
いて、数々の変更や組み合わせも可能であることは言う
までもない。

【００９６】例えば、図８の時分割デコーダ１１では、
アナログスイッチＳＷ₁〜ＳＷ₄がアナログスイッチＳ
Ｗ_D0・ＳＷ_D1・ＳＷ／_D0・ＳＷ／_D1に対して入力側に配
されているが、逆に出力側に配されていてもよい。

【００９７】また、時分割デコーダ１１は、サンプルホ
ールド回路により構成されていてもよい。つまり、時分
割デコーダ１１は、例えば、選択信号Ｓ_iのハイレベル
時にはバッファとなる一方、ローレベル時には出力段が
ハイインピーダンスとなるバッファ回路を備え、下位２
ビットの表示データ（Ｄ₁，Ｄ₀）を制御信号とするア
ナログスイッチおよび上記バッファ回路を介して、４本
の配線を結線したものであってもよい。この場合、配線
抵抗等による基準電圧波形のなまりの影響が少なく、所
定の容量に確実にホールドすることができる。

【００９８】また、先に説明したように表示データＲ・
Ｇ・Ｂはホールドメモリ回路５にてラッチ信号ＬＳによ
り１水平期間ラッチされるため、選択信号Ｓ₁〜Ｓ₄は
１水平期間の間にあればよく、選択信号Ｓ₁〜Ｓ₄に特
に高速性は要求されない。また、選択信号Ｓ₁〜Ｓ
₄は、出力回路１２の入力段で所定の電圧が安定するよ
うな信号幅を有すればよい。

【００９９】また、本実施形態では、１水平期間内で選
択信号Ｓ₁〜Ｓ₄を１回だけ発生させるようにしている
が（図３参照）、表示データＲ・Ｇ・Ｂは１水平期間ラ
ッチされるため、この期間内であれば選択信号Ｓ₁〜Ｓ
₄を複数回発生させてもよい。この場合、配線抵抗等で
基準電圧波形がなまっても、複数回の選択により、所定
の電圧値を確実に出力させることができる。

【０１００】また、上述のｎおよびｍの値は、他の組み
合わせも可能であるが、２^n-m本への階調表示用電圧の
分割や、下位ビットを振り分けるにあたり、先述のｍの
値は、ｍ＝２^b（ｂ＝１、２、３、・・・）がより好都
合である。

【０１０１】また、本発明に係る液晶駆動装置は、以下
のように表現することもできる。すなわち、上記液晶駆
動装置は、基準電圧を２ⁿ分割（ｍ、ｎを２以上の整
数、ｎ＞ｍ）し、その中からｎビットの出力データ値に
従い選択した電圧を出力する、階調表示機能を有する液
晶駆動装置であって、少なくとも下位ｍビットデータに
対応する２^m本の基準電圧ラインを時分割駆動により一
本にエンコードするエンコード手段と、時分割駆動され
ている２^n-m本の基準電圧ラインをデータ上位（ｎ−
ｍ）ビットの信号によりデコードし、時分割駆動されて
いる基準電源ラインの一本を選択する選択手段と、下位
ｍビットの信号により時分割信号を復調する各出力デコ
ーダ部と、出力電圧をサンプリングする手段（例えば出
力回路）とを備えている。

【０１０２】この構成によれば、エンコード手段が２^m
本の基準電圧ラインを時分割駆動により一本化すること
で、基準電圧ラインが２ⁿ本から２^n-m本に低減され
る。選択手段が、上位（ｎ−ｍ）ビットの信号によりそ
のうちの一本を選択すると、出力デコーダ部が、下位ｍ
ビットの信号により時分割信号（選択手段が選択した基
準電圧ライン）を復調し、復調された電圧が出力回路に
てサンプリングされて外部に出力される。したがって、
このような構成でも、基準電圧ラインが２ⁿ本から２
^n-m本に低減されることに変わりはなく、上記選択手段
を２ⁿ階調対応ではなく２^n-m階調対応で構成すること
ができる。したがって、上記構成であっても、本発明と
同様の効果を得ることができる。

【０１０３】

【発明の効果】本発明に係る液晶駆動装置は、以上のよ
うに、２ⁿ本の第１階調表示用電圧を２^m本ずつ、互い
に時間的にずらして一本化することで、２^n-m本の第２
階調表示用電圧を発生させるエンコード手段と、上記２
^n-m本の第２階調表示用電圧の中から１つを選択する選
択手段と、上記選択手段にて選択された第２階調表示用
電圧から、当該第２階調表示用電圧に含まれる第１階調
表示用電圧を復調するデコード手段とを備えている構成
である。

【０１０４】それゆえ、エンコード手段により、階調表
示用電圧が２ⁿ本から２^n-m本に大幅に低減されるの
で、上記選択手段を２ⁿ階調対応ではなく２^n-m階調対
応で構成することができる。つまり、上記選択手段を構
成する素子や配線の数を、階調表示用電圧２^n-m本に対
応した数とすることができ、上記選択手段の構成が多階
調化に伴って複雑化するのを回避することができる。

【０１０５】したがって、本発明によれば、２ⁿ階調を
実現するにあたり、選択手段を２ⁿ階調対応よりも大幅
に少ない素子数および配線数で構成することができるの
で、選択手段ひいては液晶駆動装置の製造コストを低減
することができると共に、装置の価格を低減することが
でき、さらには、例えば上記液晶駆動装置と液晶パネル
とからなる液晶表示装置の価格をも低減することができ
るという効果を奏する。

【０１０６】また、本発明では、エンコード手段および
デコード手段を設ける必要があるが、これらの手段を設
けても、上記選択手段を構成する素子や配線の数の大幅
な低減により、上記各手段を集積化したときのチップ面
積が減少することが分かっている。したがって、従来に
比べ、多階調化に伴うチップサイズの増大を回避するこ
とができ、液晶駆動装置および液晶表示装置が大型化す
るのを回避することができるという効果を併せて奏す
る。

【０１０７】本発明に係る液晶駆動装置は、以上のよう
に、上記選択手段は、上記液晶パネルを駆動するための
ｎビットの表示データのうち、上位（ｎ−ｍ）ビットの
表示データに基づいて、上記第２階調表示用電圧を選択
する構成である。

【０１０８】それゆえ、上位（ｎ−ｍ）ビットの表示デ
ータのそれぞれと各第２階調表示用電圧とを１対１で対
応付けることができ、上位（ｎ−ｍ）ビットの表示デー
タの設定次第で、所望の第２階調表示用電圧を選択する
ことができるという効果を奏する。

【０１０９】本発明に係る液晶駆動装置は、以上のよう
に、上記デコード手段は、上記液晶パネルを駆動するた
めのｎビットの表示データのうち、下位ｍビットの表示
データに基づいて、選択された第２階調表示用電圧に含
まれる第１階調表示用電圧を復調する構成である。

【０１１０】それゆえ、１本の第２階調表示用電圧に含
まれる２^m本の第１階調表示用電圧のそれぞれと、下位
ｍビットの表示データとを対応付けることができる。こ
れにより、下位ｍビットの表示データの設定次第で、選
択された第２階調表示用電圧から所望の第１階調表示用
電圧を復調することができるという効果を奏する。

【０１１１】本発明に係る液晶駆動装置は、以上のよう
に、上記エンコード手段と上記デコード手段とのうち少
なくとも一方は、入力と出力との間の導通／非導通を切
り換えるスイッチング素子のみからなる回路で構成され
ている構成である。

【０１１２】それゆえ、スイッチング素子のみでエンコ
ード手段および／またはデコード手段を構成することに
より、抵抗やコンデンサなどの素子を設ける場合と比較
して、エンコード手段やデコード手段の構成が大幅に簡
素化される。これにより、エンコード手段やデコード手
段の製造コスト低減により、装置の低価格化をより一層
図ることが可能となるという効果を奏する。

【０１１３】本発明に係る液晶駆動装置は、以上のよう
に、上記スイッチング素子は、アナログスイッチである
構成である。

【０１１４】それゆえ、上記スイッチング素子における
導通／非導通の制御は、少量の電流によって行うことが
できるので、装置の消費電力を低減することができると
いう効果を奏する。また、上記スイッチング素子を上記
のトランジスタで構成した場合、トランジスタ面積が小
さくて済むので、回路面積の増大もほとんどなく、装置
の小型化をより一層図ることができるという効果を併せ
て奏する。

【０１１５】本発明に係る液晶駆動装置は、以上のよう
に、上記選択手段は、上記２^n-m本の第２階調表示用電
圧の中から、任意の周期（例えば１水平期間ごと）で転
送される表示データに応じて１つの電圧を選択するもの
であり、上記エンコード手段は、上記１周期の間のいず
れかで第２階調表示用電圧を発生させる構成である。

【０１１６】それゆえ、選択手段に表示データが転送さ
れる前、あるいは遅くとも上記転送と同期して、エンコ
ード手段から選択手段に第２階調表示用電圧を供給する
ことが可能となる。これにより、選択手段は、供給され
た第２階調表示用電圧のうちの１つを１水平期間の間で
確実に選択することが可能となり、後段での復調処理を
確実に行って２ⁿ階調表示を確実に実現することが可能
となるという効果を奏する。

【０１１７】本発明に係る液晶表示装置は、以上のよう
に、上述したいずれかの液晶駆動装置と液晶パネルとを
備えている構成である。

【０１１８】それゆえ、上述したいずれかの液晶駆動装
置によれば、液晶駆動装置の製造コストの増大、価格の
上昇および大型化を抑えながら多階調表示に対応するこ
とができるので、この液晶駆動装置と液晶パネルとを組
み合わせて液晶表示装置を構成した場合に、多階調表示
を行う液晶表示装置の低価格化および小型化を実現する
ことができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明に係る液晶駆動装置の詳細な構成を示す
ブロック図である。

【図２】上記液晶駆動装置を備えたソースドライバの概
略の構成を示すブロック図である。

【図３】上記ソースドライバにおける各種信号の関係を
示す説明図である。

【図４】上記液晶駆動装置が備える基準電圧発生回路の
概略の構成を示す回路図である。

【図５】上記液晶駆動装置が備えるエンコーダ回路の概
略の構成を示す説明図である。

【図６】選択信号および階調表示用電圧（第２階調表示
用電圧）の波形を示す説明図である。

【図７】上記液晶駆動装置が備えるＤ／Ａ変換回路の概
略の構成を示す回路図である。

【図８】上記液晶駆動装置が備える時分割デコーダの概
略の構成を示す説明図である。

【図９】上記液晶駆動装置が備える出力回路の概略の構
成を示す回路図である。

【図１０】従来の液晶表示装置の概略の構成を示すブロ
ック図である。

【図１１】上記液晶表示装置の液晶パネルの概略の構成
を示す回路図である。

【図１２】上記液晶表示装置の液晶駆動波形を示す説明
図である。

【図１３】上記液晶表示装置の液晶駆動波形を示す説明
図である。

【図１４】上記液晶表示装置が備えるソースドライバの
概略の構成を示すブロック図である。

【図１５】従来の液晶駆動出力回路の概略の構成を示す
回路図である。

【符号の説明】

１ソースドライバ７液晶駆動出力回路（液晶駆動装置）８基準電圧発生回路９エンコーダ回路（エンコード手段）１０Ｄ／Ａ変換回路（選択手段）１１時分割デコーダ（デコード手段）ＳＷ₁〜ＳＷ₄ アナログスイッチ（スイッチング素
子）ＳＷ_D0・ＳＷ_D1 アナログスイッチ（スイッチング素
子）ＳＷ／_D0・ＳＷ／_D1 アナログスイッチ（スイッチン
グ素子）Ｖ₁〜Ｖ₂₅₆ 階調表示用電圧（第１階調表示用電
圧）ＶＳ₀〜ＶＳ₆₃ 階調表示用電圧（第２階調表示用電
圧）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｇ 3/20 ６４１Ｇ０２Ｆ 1/136 ５００Ｆターム(参考） 2H092 GA46 JA24 JB13 NA25 NA27 PA06 2H093 NA16 NA33 NA42 NA53 NC03 NC13 NC15 NC22 NC23 NC24 NC26 NC28 NC34 ND06 ND49 NE07 5C006 AA16 AA22 AC11 AC21 AF43 AF83 BB16 BC12 BF03 BF04 BF43 FA42 5C080 AA10 BB05 CC03 DD23 EE29 EE30 FF11 GG12 JJ02 JJ03 JJ04

Claims

【特許請求の範囲】

【請求項１】ｍ、ｎを２以上の整数、ｎ＞ｍとして、２
ⁿ階調表示に必要な、各階調に対応する２ⁿ本の第１階
調表示用電圧を発生させ、その中から選択した電圧を出
力することにより液晶パネルを駆動する液晶駆動装置で
あって、上記２ⁿ本の第１階調表示用電圧を２^m本ずつ、互いに
時間的にずらして一本化することで、２^n-m本の第２階
調表示用電圧を発生させるエンコード手段と、上記２^n-m本の第２階調表示用電圧の中から１つを選択
する選択手段と、上記選択手段にて選択された第２階調表示用電圧から、
当該第２階調表示用電圧に含まれる第１階調表示用電圧
を復調するデコード手段とを備えていることを特徴とす
る液晶駆動装置。
【請求項２】上記選択手段は、上記液晶パネルを駆動す
るためのｎビットの表示データのうち、上位（ｎ−ｍ）
ビットの表示データに基づいて、上記第２階調表示用電
圧を選択することを特徴とする請求項１に記載の液晶駆
動装置。
【請求項３】上記デコード手段は、上記液晶パネルを駆
動するためのｎビットの表示データのうち、下位ｍビッ
トの表示データに基づいて、選択された第２階調表示用
電圧に含まれる第１階調表示用電圧を復調することを特
徴とする請求項１または２に記載の液晶駆動装置。
【請求項４】上記エンコード手段と上記デコード手段と
のうち少なくとも一方は、入力と出力との間の導通／非
導通を切り換えるスイッチング素子のみからなる回路で
構成されていることを特徴とする請求項１ないし３のい
ずれかに記載の液晶駆動装置。
【請求項５】上記スイッチング素子は、アナログスイッ
チであることを特徴とする請求項４に記載の液晶駆動装
置。
【請求項６】上記選択手段は、上記２^n-m本の第２階調
表示用電圧の中から、任意の周期で転送される表示デー
タに応じて１つの電圧を選択するものであり、上記エンコード手段は、上記１周期の間のいずれかで第
２階調表示用電圧を発生させることを特徴とする請求項
１ないし５のいずれかに記載の液晶駆動装置。
【請求項７】請求項１ないし６のいずれかに記載の液晶
駆動装置と液晶パネルとを備えていることを特徴とする
液晶表示装置。