JP2001034241A - 液晶駆動装置およびこれを備えた液晶表示装置 - Google Patents
液晶駆動装置およびこれを備えた液晶表示装置Info
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Abstract
(57)【要約】
【課題】 回路構成素子(例えばスイッチ)や配線の数
を急激に増加させることなく、液晶駆動出力回路7を多
階調表示に対応にさせる。液晶駆動出力回路7および液
晶表示装置の製造コスト低減、装置の低価格化および小
型化を図る。 【解決手段】 2n 本の階調表示用電圧V1 〜V
256 を、2m 本ずつ時分割により一本化することで2
n-m 本の階調表示用電圧VS0 〜VS63を発生させるエ
ンコーダ回路9と、2n-m 本の階調表示用電圧VS0 〜
VS63の中から1つを選択するD/A変換回路10と、
選択された階調表示用電圧から、時分割されている個々
の階調表示用電圧V1 〜V256 を復調する時分割デコー
ダ11とを設ける。エンコーダ回路9により、階調表示
用電圧としての本数が2n 本から2n-m 本に大幅に低減
されるので、D/A変換回路10を2n-m 階調対応で構
成することができ、液晶駆動出力回路7の構成を複雑化
することなく2n 階調表示を実現できる。
を急激に増加させることなく、液晶駆動出力回路7を多
階調表示に対応にさせる。液晶駆動出力回路7および液
晶表示装置の製造コスト低減、装置の低価格化および小
型化を図る。 【解決手段】 2n 本の階調表示用電圧V1 〜V
256 を、2m 本ずつ時分割により一本化することで2
n-m 本の階調表示用電圧VS0 〜VS63を発生させるエ
ンコーダ回路9と、2n-m 本の階調表示用電圧VS0 〜
VS63の中から1つを選択するD/A変換回路10と、
選択された階調表示用電圧から、時分割されている個々
の階調表示用電圧V1 〜V256 を復調する時分割デコー
ダ11とを設ける。エンコーダ回路9により、階調表示
用電圧としての本数が2n 本から2n-m 本に大幅に低減
されるので、D/A変換回路10を2n-m 階調対応で構
成することができ、液晶駆動出力回路7の構成を複雑化
することなく2n 階調表示を実現できる。
Description
【0001】
【発明の属する技術分野】本発明は、階調表示機能を有
する例えばアクティブマトリクス方式の液晶表示装置を
駆動する液晶駆動装置とこれを備えた液晶表示装置とに
関するものである。
する例えばアクティブマトリクス方式の液晶表示装置を
駆動する液晶駆動装置とこれを備えた液晶表示装置とに
関するものである。
【0002】
【従来の技術】図10は、アクティブマトリクス方式の
代表例であるTFT(薄膜トランジスタ)方式の液晶表
示装置のブロック構成を示している。この液晶表示装置
は、液晶パネル51、ソースドライバ52、ゲートドラ
イバ53、コントローラ54、液晶駆動電源55および
対向電極56を備えている。
代表例であるTFT(薄膜トランジスタ)方式の液晶表
示装置のブロック構成を示している。この液晶表示装置
は、液晶パネル51、ソースドライバ52、ゲートドラ
イバ53、コントローラ54、液晶駆動電源55および
対向電極56を備えている。
【0003】ソースドライバ52およびゲートドライバ
53は、それぞれIC(IntegratedCircuit)で構成さ
れている。コントローラ54は、ソースドライバ52に
表示データDおよび制御信号S1を入力すると共に、ゲ
ートドライバ53に制御信号S2を入力する。これによ
り、コントローラ54は、ゲートドライバ53に垂直同
期信号を入力すると共に、ソースドライバ52およびゲ
ートドライバ53に水平同期信号を入力する。
53は、それぞれIC(IntegratedCircuit)で構成さ
れている。コントローラ54は、ソースドライバ52に
表示データDおよび制御信号S1を入力すると共に、ゲ
ートドライバ53に制御信号S2を入力する。これによ
り、コントローラ54は、ゲートドライバ53に垂直同
期信号を入力すると共に、ソースドライバ52およびゲ
ートドライバ53に水平同期信号を入力する。
【0004】外部から入力された表示データは、コント
ローラ54を介してデジタル信号(表示データD)とし
てソースドライバ52へ入力される。ソースドライバ5
2は、入力された表示データDを時分割で内部にラッチ
し、その後、コントローラ54から入力される上記水平
同期信号に同期してD/A変換(デジタル/アナログ変
換)を行う。そして、ソースドライバ52は、D/A変
換によって得られた、階調表示用のアナログ電圧(階調
表示電圧)を、図示しない液晶駆動電圧出力端子を介し
て液晶パネル51に出力する。
ローラ54を介してデジタル信号(表示データD)とし
てソースドライバ52へ入力される。ソースドライバ5
2は、入力された表示データDを時分割で内部にラッチ
し、その後、コントローラ54から入力される上記水平
同期信号に同期してD/A変換(デジタル/アナログ変
換)を行う。そして、ソースドライバ52は、D/A変
換によって得られた、階調表示用のアナログ電圧(階調
表示電圧)を、図示しない液晶駆動電圧出力端子を介し
て液晶パネル51に出力する。
【0005】上記液晶パネル51は、図11に示すよう
に、画素電極61、画素容量62、画素への電圧印加を
オン・オフするスイッチング素子としてのTFT63、
ソース信号ライン64、ゲート信号ライン65および対
向電極66(図10の対向電極56に対応している)で
構成されている。図中、破線で囲まれた領域が1画素に
対応している。
に、画素電極61、画素容量62、画素への電圧印加を
オン・オフするスイッチング素子としてのTFT63、
ソース信号ライン64、ゲート信号ライン65および対
向電極66(図10の対向電極56に対応している)で
構成されている。図中、破線で囲まれた領域が1画素に
対応している。
【0006】ソース信号ライン64には、ソースドライ
バ52から、表示画素の明るさに応じた階調表示電圧が
与えられる。ゲート信号ライン65には、ゲートドライ
バ53から、縦方向に並んだTFT63が順次オンする
ように走査信号が与えられる。ソース信号ライン64の
電圧は、オン状態のTFT63を介して、該TFT63
のドレインに接続された画素電極61に印加され、対向
電極66との間の画素容量62に蓄積される。これによ
り、液晶の光透過率が変化し、表示が行われる。
バ52から、表示画素の明るさに応じた階調表示電圧が
与えられる。ゲート信号ライン65には、ゲートドライ
バ53から、縦方向に並んだTFT63が順次オンする
ように走査信号が与えられる。ソース信号ライン64の
電圧は、オン状態のTFT63を介して、該TFT63
のドレインに接続された画素電極61に印加され、対向
電極66との間の画素容量62に蓄積される。これによ
り、液晶の光透過率が変化し、表示が行われる。
【0007】図12および図13は、液晶材料に印加さ
れる電圧が異なる場合の液晶駆動波形の一例をそれぞれ
示しており、図12は、図13と比べて上記印加電圧が
高い場合を示している。これらの図中、71・81は、
ソースドライバ52から出力される電圧の駆動波形を示
し、72・82は、ゲートドライバ53から出力される
電圧の駆動波形を示している。また、73・83は、対
向電極66の電位を示し、74・84は、画素電極61
の電圧波形を示している。上記電圧波形は、画素電極6
1に電圧が印加された後、画素容量62に電圧が蓄積さ
れている状態での波形を示している。
れる電圧が異なる場合の液晶駆動波形の一例をそれぞれ
示しており、図12は、図13と比べて上記印加電圧が
高い場合を示している。これらの図中、71・81は、
ソースドライバ52から出力される電圧の駆動波形を示
し、72・82は、ゲートドライバ53から出力される
電圧の駆動波形を示している。また、73・83は、対
向電極66の電位を示し、74・84は、画素電極61
の電圧波形を示している。上記電圧波形は、画素電極6
1に電圧が印加された後、画素容量62に電圧が蓄積さ
れている状態での波形を示している。
【0008】液晶材料に印加される電圧は、画素電極6
1と対向電極66との電位差であり、図中で斜線で示し
た部分に対応している。例えば、図12では、駆動波形
72がハイレベルのときTFT63がオンし、駆動波形
71と対向電極の電位73との差が画素電極61に印加
される。この後、駆動波形72はローレベルとなり、T
FT63はオフ状態となる。このとき、画素では、画素
容量62があるため、上述の電圧が維持される。図13
の場合も同様である。
1と対向電極66との電位差であり、図中で斜線で示し
た部分に対応している。例えば、図12では、駆動波形
72がハイレベルのときTFT63がオンし、駆動波形
71と対向電極の電位73との差が画素電極61に印加
される。この後、駆動波形72はローレベルとなり、T
FT63はオフ状態となる。このとき、画素では、画素
容量62があるため、上述の電圧が維持される。図13
の場合も同様である。
【0009】このように、液晶に印加される電圧をアナ
ログ電圧として変化させることで、液晶の光透過率をア
ナログ的に変え、多階調表示を実現している。表示可能
な階調数は、液晶に印加されるアナログ電圧の選択肢の
数により決定される。この電圧の数は、ソースドライバ
52から出力される電圧の数に等しい。
ログ電圧として変化させることで、液晶の光透過率をア
ナログ的に変え、多階調表示を実現している。表示可能
な階調数は、液晶に印加されるアナログ電圧の選択肢の
数により決定される。この電圧の数は、ソースドライバ
52から出力される電圧の数に等しい。
【0010】ここで、液晶の光透過率をアナログ的に変
えることで多階調表示を実現する手段としてのソースド
ライバの一例が、例えばテキサス・インスツルメンツ
(TI)社より発行の『LCDドライバデータブック』
にTMS57468 として開示されている。以下、このソー
スドライバについて図14に基づいて説明する。
えることで多階調表示を実現する手段としてのソースド
ライバの一例が、例えばテキサス・インスツルメンツ
(TI)社より発行の『LCDドライバデータブック』
にTMS57468 として開示されている。以下、このソー
スドライバについて図14に基づいて説明する。
【0011】上記ソースドライバでは、入力されたデジ
タル信号の表示データは、R(赤)・G(緑)・B
(青)の表示データDR・DG・DBとなっている。こ
の表示データDR・DG・DBは、一旦、入力ラッチ回
路91にてラッチされた後、シフトレジスタ回路92で
クロックCKに同期して転送されるスタートパルスSP
に合わせて時分割でサンプリングメモリ回路93に記憶
される。その後、サンプリングメモリ回路93内のデー
タが、水平同期信号(図示せず)に基づいて作られるラ
ッチ信号LSによりホールドメモリ回路94に一括転送
される。なお、Sはカスケード出力である。
タル信号の表示データは、R(赤)・G(緑)・B
(青)の表示データDR・DG・DBとなっている。こ
の表示データDR・DG・DBは、一旦、入力ラッチ回
路91にてラッチされた後、シフトレジスタ回路92で
クロックCKに同期して転送されるスタートパルスSP
に合わせて時分割でサンプリングメモリ回路93に記憶
される。その後、サンプリングメモリ回路93内のデー
タが、水平同期信号(図示せず)に基づいて作られるラ
ッチ信号LSによりホールドメモリ回路94に一括転送
される。なお、Sはカスケード出力である。
【0012】ホールドメモリ回路94のデータは、レベ
ルシフト回路95を介して、D/A変換回路96へ送ら
れ、アナログ電圧に変換される。変換されたアナログ電
圧は、出力回路97を介して液晶駆動電圧出力端子98
から、階調表示電圧として液晶パネル(図示せず)へ出
力される。なお、基準電圧発生回路99は、基準電圧V
Rに基づいて各レベルの基準電圧を発生するものであ
り、上記のアナログ変換は上記各レベルの基準電圧に基
づいて行われる。
ルシフト回路95を介して、D/A変換回路96へ送ら
れ、アナログ電圧に変換される。変換されたアナログ電
圧は、出力回路97を介して液晶駆動電圧出力端子98
から、階調表示電圧として液晶パネル(図示せず)へ出
力される。なお、基準電圧発生回路99は、基準電圧V
Rに基づいて各レベルの基準電圧を発生するものであ
り、上記のアナログ変換は上記各レベルの基準電圧に基
づいて行われる。
【0013】ここで、D/A変換回路96、出力回路9
7および基準電圧発生回路99からなる液晶駆動出力回
路100に対応し、デジタル信号で与えられた表示デー
タをアナログ電圧に変換して出力する液晶駆動出力回路
の従来例について図15に基づいて説明する。
7および基準電圧発生回路99からなる液晶駆動出力回
路100に対応し、デジタル信号で与えられた表示デー
タをアナログ電圧に変換して出力する液晶駆動出力回路
の従来例について図15に基づいて説明する。
【0014】図15は、例えば6ビットのデジタル信号
(Bit5〜Bit0)に対応して64通りのアナログ
電圧を出力する、64階調表示に対応の液晶駆動出力回
路110を示している。この液晶駆動出力回路110
は、基準電圧発生回路111、選択回路112および出
力回路113で構成されている。基準電圧発生回路11
1は、通常、複数の液晶駆動電圧出力端子に共通して設
けられている。一方、選択回路112および出力回路1
13は、個々の液晶駆動電圧出力端子に対応して設けら
れている。
(Bit5〜Bit0)に対応して64通りのアナログ
電圧を出力する、64階調表示に対応の液晶駆動出力回
路110を示している。この液晶駆動出力回路110
は、基準電圧発生回路111、選択回路112および出
力回路113で構成されている。基準電圧発生回路11
1は、通常、複数の液晶駆動電圧出力端子に共通して設
けられている。一方、選択回路112および出力回路1
13は、個々の液晶駆動電圧出力端子に対応して設けら
れている。
【0015】なお、基準電圧発生回路111、選択回路
112および出力回路113は、それぞれ、図14の基
準電圧発生回路99、D/A変換回路96および出力回
路97に対応している。
112および出力回路113は、それぞれ、図14の基
準電圧発生回路99、D/A変換回路96および出力回
路97に対応している。
【0016】基準電圧発生回路111は、デジタル信号
で与えられる表示データに従って、複数(この例では6
4通り)の基準電圧を発生するものである。選択回路1
12は、この基準電圧のうちの1つを選択して出力する
ものであり、MOS(MetalOxide Semiconductor )ト
ランジスタによるスイッチで構成されている。なお、こ
のスイッチの詳しい構成は後述する。出力回路113
は、例えばボルテージフォロワ回路で構成され、選択回
路112により選択された電圧を、液晶駆動信号として
液晶駆動電圧出力端子(図14の液晶駆動電圧出力端子
98に対応している)を介して液晶パネルへ出力するも
のである。以下、液晶駆動出力回路110についてさら
に詳細に説明する。
で与えられる表示データに従って、複数(この例では6
4通り)の基準電圧を発生するものである。選択回路1
12は、この基準電圧のうちの1つを選択して出力する
ものであり、MOS(MetalOxide Semiconductor )ト
ランジスタによるスイッチで構成されている。なお、こ
のスイッチの詳しい構成は後述する。出力回路113
は、例えばボルテージフォロワ回路で構成され、選択回
路112により選択された電圧を、液晶駆動信号として
液晶駆動電圧出力端子(図14の液晶駆動電圧出力端子
98に対応している)を介して液晶パネルへ出力するも
のである。以下、液晶駆動出力回路110についてさら
に詳細に説明する。
【0017】基準電圧発生回路111は、例えば64個
の抵抗素子が直列に接続されて抵抗分割回路が構成され
たものであり、その両端の端子に、液晶駆動電圧の最大
値V64の電圧と最小値V0 の電圧とが入力されるように
なっている。このため、各抵抗素子の間からは、64通
りの電圧(V0 〜V63)が、抵抗素子の抵抗値に応じた
比率で発生する。基準電圧発生回路111から発生する
64通りの電圧は、選択回路112に入力される。
の抵抗素子が直列に接続されて抵抗分割回路が構成され
たものであり、その両端の端子に、液晶駆動電圧の最大
値V64の電圧と最小値V0 の電圧とが入力されるように
なっている。このため、各抵抗素子の間からは、64通
りの電圧(V0 〜V63)が、抵抗素子の抵抗値に応じた
比率で発生する。基準電圧発生回路111から発生する
64通りの電圧は、選択回路112に入力される。
【0018】選択回路112では、6ビットのデジタル
信号からなる表示データにより、入力された64通りの
電圧のうちの1つが選択されて出力されるように、MO
Sトランジスタが上記スイッチとして配置されている。
すなわち、6ビットのデジタル信号からなる表示データ
のそれぞれ(Bit0〜Bit5)に応じて、上記スイ
ッチがオン/オフされ、これにより、入力された64通
りの電圧のうちの1つが選択されて出力回路113に出
力される。以下にこの様子を説明する。
信号からなる表示データにより、入力された64通りの
電圧のうちの1つが選択されて出力されるように、MO
Sトランジスタが上記スイッチとして配置されている。
すなわち、6ビットのデジタル信号からなる表示データ
のそれぞれ(Bit0〜Bit5)に応じて、上記スイ
ッチがオン/オフされ、これにより、入力された64通
りの電圧のうちの1つが選択されて出力回路113に出
力される。以下にこの様子を説明する。
【0019】6ビットのデジタル信号は、Bit0がL
SB(the Least Significant Bit)であり、Bit5
がMSB(the Most Significant Bit)である。上記ス
イッチは、2個で1組のスイッチ対を構成している。B
it0には32組のスイッチ対(64個のスイッチ)が
対応しており、Bit1には16組のスイッチ対(32
個のスイッチ)が対応している。以下、Bitごとに個
数が2分の1になり、Bit5には1組のスイッチ対
(2個のスイッチ)が対応することになる。したがっ
て、合計で、25 +24 +23 +22 +21 +1=63
組のスイッチ対(126個のスイッチ)が存在する。
SB(the Least Significant Bit)であり、Bit5
がMSB(the Most Significant Bit)である。上記ス
イッチは、2個で1組のスイッチ対を構成している。B
it0には32組のスイッチ対(64個のスイッチ)が
対応しており、Bit1には16組のスイッチ対(32
個のスイッチ)が対応している。以下、Bitごとに個
数が2分の1になり、Bit5には1組のスイッチ対
(2個のスイッチ)が対応することになる。したがっ
て、合計で、25 +24 +23 +22 +21 +1=63
組のスイッチ対(126個のスイッチ)が存在する。
【0020】1つのスイッチ対を構成する上下2個のス
イッチにおいて、該当するBitが「0」のときには、
図中、上のスイッチがオフとなり、下のスイッチがオン
となる。逆に、該当するBitが「1」のときには、図
中、上のスイッチがオンとなり、下のスイッチがオフと
なる。図15では、(Bit0、Bit1、…、Bit
5)が「111111」であり、全てのスイッチ対にお
いて上のスイッチがオン、下のスイッチがオフとなって
いる。したがって、選択回路112からは、V63の電圧
が出力回路113に出力される。また、例えば、(Bi
t0、Bit1、…、Bit5)が「100000」で
あれば、選択回路112からは、V1 の電圧が出力回路
113に出力される。
イッチにおいて、該当するBitが「0」のときには、
図中、上のスイッチがオフとなり、下のスイッチがオン
となる。逆に、該当するBitが「1」のときには、図
中、上のスイッチがオンとなり、下のスイッチがオフと
なる。図15では、(Bit0、Bit1、…、Bit
5)が「111111」であり、全てのスイッチ対にお
いて上のスイッチがオン、下のスイッチがオフとなって
いる。したがって、選択回路112からは、V63の電圧
が出力回路113に出力される。また、例えば、(Bi
t0、Bit1、…、Bit5)が「100000」で
あれば、選択回路112からは、V1 の電圧が出力回路
113に出力される。
【0021】出力回路113からは、選択回路112に
より選択されたアナログ電圧と同じ電圧が、より低い内
部抵抗による液晶駆動信号として、液晶駆動電圧出力端
子を介して液晶パネルへ出力される。
より選択されたアナログ電圧と同じ電圧が、より低い内
部抵抗による液晶駆動信号として、液晶駆動電圧出力端
子を介して液晶パネルへ出力される。
【0022】
【発明が解決しようとする課題】ところで、6ビットの
デジタル信号で64階調表示を可能にさせる上記の液晶
駆動出力回路110においては、上述のように基準電圧
発生回路111中に抵抗素子が64個必要であることか
ら、抵抗素子とアナログスイッチとの間に引き回される
基準電源配線も64本必要となる。したがって、選択回
路112を構成するスイッチが、1つの画素につき12
6個必要となり、これに対応した数だけ、上記各スイッ
チをつなぐ配線も必要となる。
デジタル信号で64階調表示を可能にさせる上記の液晶
駆動出力回路110においては、上述のように基準電圧
発生回路111中に抵抗素子が64個必要であることか
ら、抵抗素子とアナログスイッチとの間に引き回される
基準電源配線も64本必要となる。したがって、選択回
路112を構成するスイッチが、1つの画素につき12
6個必要となり、これに対応した数だけ、上記各スイッ
チをつなぐ配線も必要となる。
【0023】また、図示はしないが、上記の液晶駆動出
力回路110を、例えば8ビットのデジタル信号で25
6階調表示を可能にさせる構成とした場合、上記64階
調対応の場合と同様の抵抗分割回路を考えるならば、基
準電圧発生回路111中には256個の抵抗素子および
256本の基準電源配線が必要となり、かつ、選択回路
112を構成するスイッチが、1つの画素につき510
個必要となる。すなわち、1+2+22 +23 +…+2
7 =255組のスイッチ対が必要であるため、全部で5
10個のスイッチが必要となる。そして、510個のス
イッチに対応する数だけ、上記各スイッチをつなぐ配線
も必要となる。
力回路110を、例えば8ビットのデジタル信号で25
6階調表示を可能にさせる構成とした場合、上記64階
調対応の場合と同様の抵抗分割回路を考えるならば、基
準電圧発生回路111中には256個の抵抗素子および
256本の基準電源配線が必要となり、かつ、選択回路
112を構成するスイッチが、1つの画素につき510
個必要となる。すなわち、1+2+22 +23 +…+2
7 =255組のスイッチ対が必要であるため、全部で5
10個のスイッチが必要となる。そして、510個のス
イッチに対応する数だけ、上記各スイッチをつなぐ配線
も必要となる。
【0024】したがって、上記した液晶駆動出力回路1
10の構成では、多階調化が進むにつれて、その回路
(例えば選択回路)を構成している素子の数および配線
面積が急激に増加する。この結果、液晶駆動装置の製造
コストが増大し、液晶駆動装置と液晶パネルとからなる
液晶表示装置の価格が必然的に増大するという問題が生
ずる。また、上記素子数および配線面積が増加すると、
液晶駆動装置を集積回路化した場合にチップサイズが増
大し、上記液晶表示装置が大型化するという問題も生ず
る。
10の構成では、多階調化が進むにつれて、その回路
(例えば選択回路)を構成している素子の数および配線
面積が急激に増加する。この結果、液晶駆動装置の製造
コストが増大し、液晶駆動装置と液晶パネルとからなる
液晶表示装置の価格が必然的に増大するという問題が生
ずる。また、上記素子数および配線面積が増加すると、
液晶駆動装置を集積回路化した場合にチップサイズが増
大し、上記液晶表示装置が大型化するという問題も生ず
る。
【0025】特に、液晶駆動出力回路110の選択回路
112は、個々の液晶駆動電圧出力端子に対応して設け
られるため、1チップあたりの液晶駆動電圧出力端子の
数を増加させるとチップサイズの増大がさらに顕著とな
る。また、カラー表示の場合は、色は3通り(赤、緑、
青)あるので、上記スイッチの必要個数は3倍となり、
さらに液晶表示装置の価格増大を招く。
112は、個々の液晶駆動電圧出力端子に対応して設け
られるため、1チップあたりの液晶駆動電圧出力端子の
数を増加させるとチップサイズの増大がさらに顕著とな
る。また、カラー表示の場合は、色は3通り(赤、緑、
青)あるので、上記スイッチの必要個数は3倍となり、
さらに液晶表示装置の価格増大を招く。
【0026】近年、液晶表示装置の高精細化・多階調化
によって液晶駆動装置の回路規模も増大する方向にある
が、液晶表示装置の用途が拡大するにつれて、市場から
は、より低価格の液晶表示装置が望まれるようになって
きており、液晶駆動装置の規模を削減して製造コストの
低減を図ることが強く望まれている。
によって液晶駆動装置の回路規模も増大する方向にある
が、液晶表示装置の用途が拡大するにつれて、市場から
は、より低価格の液晶表示装置が望まれるようになって
きており、液晶駆動装置の規模を削減して製造コストの
低減を図ることが強く望まれている。
【0027】本発明は、上記の問題点を解決するために
なされたもので、その目的は、回路構成素子(例えばス
イッチ)や配線の数を急激に増加させることなく多階調
表示に対応することができ、これによって製造コストの
増大、装置の高価格化および大型化を回避することがで
きる液晶駆動装置とこれを備えた液晶表示装置とを提供
することにある。
なされたもので、その目的は、回路構成素子(例えばス
イッチ)や配線の数を急激に増加させることなく多階調
表示に対応することができ、これによって製造コストの
増大、装置の高価格化および大型化を回避することがで
きる液晶駆動装置とこれを備えた液晶表示装置とを提供
することにある。
【0028】
【課題を解決するための手段】本発明に係る液晶駆動装
置は、上記の課題を解決するために、m、nを2以上の
整数、n>mとして、2n 階調表示に必要な、各階調に
対応する2n 本の第1階調表示用電圧を発生させ、その
中から選択した電圧を出力することにより液晶パネルを
駆動する液晶駆動装置であって、上記2n 本の第1階調
表示用電圧を2m 本ずつ、互いに時間的にずらして一本
化することで、2n-m 本の第2階調表示用電圧を発生さ
せるエンコード手段と、上記2n-m 本の第2階調表示用
電圧の中から1つを選択する選択手段と、上記選択手段
にて選択された第2階調表示用電圧から、当該第2階調
表示用電圧に含まれる第1階調表示用電圧を復調するデ
コード手段とを備えていることを特徴としている。
置は、上記の課題を解決するために、m、nを2以上の
整数、n>mとして、2n 階調表示に必要な、各階調に
対応する2n 本の第1階調表示用電圧を発生させ、その
中から選択した電圧を出力することにより液晶パネルを
駆動する液晶駆動装置であって、上記2n 本の第1階調
表示用電圧を2m 本ずつ、互いに時間的にずらして一本
化することで、2n-m 本の第2階調表示用電圧を発生さ
せるエンコード手段と、上記2n-m 本の第2階調表示用
電圧の中から1つを選択する選択手段と、上記選択手段
にて選択された第2階調表示用電圧から、当該第2階調
表示用電圧に含まれる第1階調表示用電圧を復調するデ
コード手段とを備えていることを特徴としている。
【0029】上記の構成によれば、エンコード手段が第
1階調表示用電圧を2m 本ずつ一本化することで、2n
本の第1階調表示用電圧が2n-m 本の第2階調表示用電
圧にエンコードされる。このエンコード処理により、階
調表示用電圧としての本数が2n 本から2n-m 本に低減
される。例えばn=8、m=2の場合では、階調表示用
電圧の本数が256本から64本となり、本数が大幅に
低減されることになる。
1階調表示用電圧を2m 本ずつ一本化することで、2n
本の第1階調表示用電圧が2n-m 本の第2階調表示用電
圧にエンコードされる。このエンコード処理により、階
調表示用電圧としての本数が2n 本から2n-m 本に低減
される。例えばn=8、m=2の場合では、階調表示用
電圧の本数が256本から64本となり、本数が大幅に
低減されることになる。
【0030】また、2m 本の第1階調表示用電圧は互い
に時間的にずれて、つまり、時分割で一本化されてお
り、2n 通りの各階調に対応する第1階調表示用電圧
は、2n-m 本の第2階調表示用電圧のいずれかに必ず含
まれている。
に時間的にずれて、つまり、時分割で一本化されてお
り、2n 通りの各階調に対応する第1階調表示用電圧
は、2n-m 本の第2階調表示用電圧のいずれかに必ず含
まれている。
【0031】本数の低減された階調表示用電圧(第2階
調表示用電圧)の中から、選択手段が例えば表示データ
に応じて1つの電圧を選択すると、デコード手段は選択
された第2階調表示用電圧から個々の第1階調表示用電
圧を復調する。この復調は、2m 本の第1階調表示用電
圧が時分割で一本化されていることから、例えば、個々
の第1階調表示用電圧の導通を制御するスイッチをデコ
ード手段内部に設け、上記スイッチのオン/オフを時間
的に制御することで実現可能である。これにより、2n
通りの第1階調表示用電圧が復調され、2n 階調表示を
実現することが可能となる。
調表示用電圧)の中から、選択手段が例えば表示データ
に応じて1つの電圧を選択すると、デコード手段は選択
された第2階調表示用電圧から個々の第1階調表示用電
圧を復調する。この復調は、2m 本の第1階調表示用電
圧が時分割で一本化されていることから、例えば、個々
の第1階調表示用電圧の導通を制御するスイッチをデコ
ード手段内部に設け、上記スイッチのオン/オフを時間
的に制御することで実現可能である。これにより、2n
通りの第1階調表示用電圧が復調され、2n 階調表示を
実現することが可能となる。
【0032】ところで、実現しようとする階調数が増加
すればするほど階調表示用電圧の本数も増加するので、
上記の選択手段においては、当該選択手段を構成する素
子(例えばスイッチ)や各素子間を引き回す配線の数も
それにつれて多くなるのが普通である。つまり、2n 階
調を実現しようと思えば、階調表示用電圧2n 本に対応
した数だけ、素子や配線を設ける必要がある。
すればするほど階調表示用電圧の本数も増加するので、
上記の選択手段においては、当該選択手段を構成する素
子(例えばスイッチ)や各素子間を引き回す配線の数も
それにつれて多くなるのが普通である。つまり、2n 階
調を実現しようと思えば、階調表示用電圧2n 本に対応
した数だけ、素子や配線を設ける必要がある。
【0033】しかし、本発明では、エンコード手段によ
り、階調表示用電圧が2n 本から2n-m 本に大幅に低減
されるので、上記選択手段を2n 階調対応ではなく2
n-m 階調対応で構成することができる。つまり、上記選
択手段を構成する素子や配線の数を、階調表示用電圧2
n-m 本に対応した数とすることができ、上記選択手段の
構成が多階調化に伴って複雑化するのを回避することが
できる。
り、階調表示用電圧が2n 本から2n-m 本に大幅に低減
されるので、上記選択手段を2n 階調対応ではなく2
n-m 階調対応で構成することができる。つまり、上記選
択手段を構成する素子や配線の数を、階調表示用電圧2
n-m 本に対応した数とすることができ、上記選択手段の
構成が多階調化に伴って複雑化するのを回避することが
できる。
【0034】したがって、本発明によれば、2n 階調を
実現するにあたり、選択手段を2n階調対応よりも大幅
に少ない素子数および配線数で構成することができるの
で、選択手段ひいては液晶駆動装置の製造コストを低減
することができると共に、装置の価格を低減することが
でき、さらには、例えば上記液晶駆動装置と液晶パネル
とからなる液晶表示装置の価格をも低減することができ
る。
実現するにあたり、選択手段を2n階調対応よりも大幅
に少ない素子数および配線数で構成することができるの
で、選択手段ひいては液晶駆動装置の製造コストを低減
することができると共に、装置の価格を低減することが
でき、さらには、例えば上記液晶駆動装置と液晶パネル
とからなる液晶表示装置の価格をも低減することができ
る。
【0035】また、本発明では、エンコード手段および
デコード手段を設ける必要があるが、これらの手段を設
けても、上記選択手段を構成する素子や配線の数の大幅
な低減により、上記各手段を集積化したときのチップ面
積が減少することが分かっている。したがって、従来に
比べ、多階調化に伴うチップサイズの増大を回避するこ
とができ、液晶駆動装置および液晶表示装置が大型化す
るのを回避することができる。
デコード手段を設ける必要があるが、これらの手段を設
けても、上記選択手段を構成する素子や配線の数の大幅
な低減により、上記各手段を集積化したときのチップ面
積が減少することが分かっている。したがって、従来に
比べ、多階調化に伴うチップサイズの増大を回避するこ
とができ、液晶駆動装置および液晶表示装置が大型化す
るのを回避することができる。
【0036】本発明に係る液晶駆動装置は、上記の課題
を解決するために、上記選択手段は、上記液晶パネルを
駆動するためのnビットの表示データのうち、上位(n
−m)ビットの表示データに基づいて、上記第2階調表
示用電圧を選択することを特徴としている。
を解決するために、上記選択手段は、上記液晶パネルを
駆動するためのnビットの表示データのうち、上位(n
−m)ビットの表示データに基づいて、上記第2階調表
示用電圧を選択することを特徴としている。
【0037】上記の構成によれば、nビットの表示デー
タの上位(n−m)ビットを用いることにより、第2階
調表示用電圧の本数と同じ2n-m 通りの表示データを作
成することが可能となる。したがって、各表示データと
各第2階調表示用電圧とを1対1で対応付けることがで
き、上位(n−m)ビットの表示データの設定次第で、
所望の第2階調表示用電圧を選択することができる。
タの上位(n−m)ビットを用いることにより、第2階
調表示用電圧の本数と同じ2n-m 通りの表示データを作
成することが可能となる。したがって、各表示データと
各第2階調表示用電圧とを1対1で対応付けることがで
き、上位(n−m)ビットの表示データの設定次第で、
所望の第2階調表示用電圧を選択することができる。
【0038】本発明に係る液晶駆動装置は、上記の課題
を解決するために、上記デコード手段は、上記液晶パネ
ルを駆動するためのnビットの表示データのうち、下位
mビットの表示データに基づいて、選択された第2階調
表示用電圧に含まれる第1階調表示用電圧を復調するこ
とを特徴としている。
を解決するために、上記デコード手段は、上記液晶パネ
ルを駆動するためのnビットの表示データのうち、下位
mビットの表示データに基づいて、選択された第2階調
表示用電圧に含まれる第1階調表示用電圧を復調するこ
とを特徴としている。
【0039】上記の構成によれば、nビットの表示デー
タの下位mビットを用いることで、1本の第2階調表示
用電圧に含まれる2m 本の第1階調表示用電圧のそれぞ
れと、下位mビットの表示データとを対応付けることが
できる。これにより、下位mビットの表示データの設定
次第で、選択された第2階調表示用電圧から所望の第1
階調表示用電圧を復調することができる。
タの下位mビットを用いることで、1本の第2階調表示
用電圧に含まれる2m 本の第1階調表示用電圧のそれぞ
れと、下位mビットの表示データとを対応付けることが
できる。これにより、下位mビットの表示データの設定
次第で、選択された第2階調表示用電圧から所望の第1
階調表示用電圧を復調することができる。
【0040】本発明に係る液晶駆動装置は、上記の課題
を解決するために、上記エンコード手段と上記デコード
手段とのうち少なくとも一方は、入力と出力との間の導
通/非導通を切り換えるスイッチング素子のみからなる
回路で構成されていることを特徴としている。
を解決するために、上記エンコード手段と上記デコード
手段とのうち少なくとも一方は、入力と出力との間の導
通/非導通を切り換えるスイッチング素子のみからなる
回路で構成されていることを特徴としている。
【0041】上記の構成によれば、エンコード手段にお
いては、例えば個々の入力に対応してスイッチング素子
を設け、各出力を統合して一本化することで上記の回路
が構成される。上記各スイッチング素子における導通/
非導通を所定のタイミングで切り換えることにより、複
数の第1階調表示用電圧(入力)を時分割で一本化した
第2階調表示用電圧(出力)を得ることができる。
いては、例えば個々の入力に対応してスイッチング素子
を設け、各出力を統合して一本化することで上記の回路
が構成される。上記各スイッチング素子における導通/
非導通を所定のタイミングで切り換えることにより、複
数の第1階調表示用電圧(入力)を時分割で一本化した
第2階調表示用電圧(出力)を得ることができる。
【0042】また、デコード手段においては、例えば各
スイッチング素子における導通/非導通を所定のタイミ
ングで切り換えることによって、第2階調表示用電圧
(入力)から表示データに応じた第1階調表示用電圧だ
けが復調され出力されるように複数のスイッチング素子
が設けられ、上記の回路が構成される。
スイッチング素子における導通/非導通を所定のタイミ
ングで切り換えることによって、第2階調表示用電圧
(入力)から表示データに応じた第1階調表示用電圧だ
けが復調され出力されるように複数のスイッチング素子
が設けられ、上記の回路が構成される。
【0043】このように、スイッチング素子のみでエン
コード手段および/またはデコード手段を構成すること
により、抵抗やコンデンサなどの素子を設ける場合と比
較して、エンコード手段やデコード手段の構成が大幅に
簡素化される。これにより、エンコード手段やデコード
手段の製造コストが低減され、装置の低価格化をより一
層図ることが可能となる。
コード手段および/またはデコード手段を構成すること
により、抵抗やコンデンサなどの素子を設ける場合と比
較して、エンコード手段やデコード手段の構成が大幅に
簡素化される。これにより、エンコード手段やデコード
手段の製造コストが低減され、装置の低価格化をより一
層図ることが可能となる。
【0044】本発明に係る液晶駆動装置は、上記の課題
を解決するために、上記スイッチング素子は、アナログ
スイッチであることを特徴としている。
を解決するために、上記スイッチング素子は、アナログ
スイッチであることを特徴としている。
【0045】上記の構成によれば、上記スイッチング素
子は、例えば、MOSトランジスタや、PMOSトラン
ジスタとNMOSトランジスタとの対で構成されるトラ
ンスミッションゲート等のアナログスイッチで構成され
る。この場合、上記スイッチング素子における導通/非
導通の制御は、少量の電流によって行うことができるの
で、装置の消費電力を低減することができる。また、上
記スイッチング素子を上記のトランジスタで構成した場
合、トランジスタ面積が小さくて済むので、回路面積の
増大もほとんどなく、装置の小型化をより一層図ること
ができる。
子は、例えば、MOSトランジスタや、PMOSトラン
ジスタとNMOSトランジスタとの対で構成されるトラ
ンスミッションゲート等のアナログスイッチで構成され
る。この場合、上記スイッチング素子における導通/非
導通の制御は、少量の電流によって行うことができるの
で、装置の消費電力を低減することができる。また、上
記スイッチング素子を上記のトランジスタで構成した場
合、トランジスタ面積が小さくて済むので、回路面積の
増大もほとんどなく、装置の小型化をより一層図ること
ができる。
【0046】本発明に係る液晶駆動装置は、上記の課題
を解決するために、上記選択手段は、上記2n-m 本の第
2階調表示用電圧の中から、任意の周期(例えば1水平
期間ごと)で転送される表示データに応じて1つの電圧
を選択するものであり、上記エンコード手段は、上記1
周期の間のいずれかで第2階調表示用電圧を発生させる
ことを特徴としている。
を解決するために、上記選択手段は、上記2n-m 本の第
2階調表示用電圧の中から、任意の周期(例えば1水平
期間ごと)で転送される表示データに応じて1つの電圧
を選択するものであり、上記エンコード手段は、上記1
周期の間のいずれかで第2階調表示用電圧を発生させる
ことを特徴としている。
【0047】上記の構成によれば、表示データが例えば
1水平期間ごとに選択手段に転送され、選択手段はこの
1水平期間の間で、2n-m 本の第2階調表示用電圧の中
から1つの電圧を選択することになる。そして、次の1
水平期間では、選択手段は新たに転送される表示データ
に応じて第2階調表示用電圧を選択することになる。
1水平期間ごとに選択手段に転送され、選択手段はこの
1水平期間の間で、2n-m 本の第2階調表示用電圧の中
から1つの電圧を選択することになる。そして、次の1
水平期間では、選択手段は新たに転送される表示データ
に応じて第2階調表示用電圧を選択することになる。
【0048】ここで、例えば、エンコード手段における
第2階調表示用電圧の発生が1水平期間を越えて行われ
る場合では、選択手段が第2階調表示用電圧を選択する
1水平期間の間に、エンコード手段から第2階調表示用
電圧が供給されない場合がある。この場合、選択手段で
の第2階調表示用電圧の選択が不可能となる。
第2階調表示用電圧の発生が1水平期間を越えて行われ
る場合では、選択手段が第2階調表示用電圧を選択する
1水平期間の間に、エンコード手段から第2階調表示用
電圧が供給されない場合がある。この場合、選択手段で
の第2階調表示用電圧の選択が不可能となる。
【0049】しかし、本発明では、エンコード手段が上
記1水平期間の間のいずれかで第2階調表示用電圧を発
生させるので、選択手段に表示データが転送される前、
あるいは遅くとも上記転送と同期して、エンコード手段
から選択手段に2n-m 本の第2階調表示用電圧を供給す
ることが可能となる。これにより、選択手段は、供給さ
れた第2階調表示用電圧のうちの1つを1水平期間の間
で確実に選択することが可能となり、後段での復調処理
を確実に行って2n 階調表示を確実に実現することが可
能となる。
記1水平期間の間のいずれかで第2階調表示用電圧を発
生させるので、選択手段に表示データが転送される前、
あるいは遅くとも上記転送と同期して、エンコード手段
から選択手段に2n-m 本の第2階調表示用電圧を供給す
ることが可能となる。これにより、選択手段は、供給さ
れた第2階調表示用電圧のうちの1つを1水平期間の間
で確実に選択することが可能となり、後段での復調処理
を確実に行って2n 階調表示を確実に実現することが可
能となる。
【0050】本発明に係る液晶表示装置は、上記の課題
を解決するために、上述したいずれかの液晶駆動装置と
液晶パネルとを備えていることを特徴としている。
を解決するために、上述したいずれかの液晶駆動装置と
液晶パネルとを備えていることを特徴としている。
【0051】上述したいずれかの液晶駆動装置によれ
ば、液晶駆動装置の製造コストの増大、価格の上昇およ
び大型化を抑えながら多階調(2n 階調)表示に対応す
ることができるので、この液晶駆動装置と液晶パネルと
を組み合わせて液晶表示装置を構成した場合に、多階調
表示を行う液晶表示装置の低価格化および小型化を実現
することができる。
ば、液晶駆動装置の製造コストの増大、価格の上昇およ
び大型化を抑えながら多階調(2n 階調)表示に対応す
ることができるので、この液晶駆動装置と液晶パネルと
を組み合わせて液晶表示装置を構成した場合に、多階調
表示を行う液晶表示装置の低価格化および小型化を実現
することができる。
【0052】
【発明の実施の形態】本発明の実施の一形態について、
図1ないし図9に基づいて説明すれば、以下の通りであ
る。本実施の形態に係る液晶表示装置は、ソースドライ
バ以外は図10ないし図13に示した従来と同様の構成
である。したがって、以下では、上記ソースドライバに
ついて説明する。
図1ないし図9に基づいて説明すれば、以下の通りであ
る。本実施の形態に係る液晶表示装置は、ソースドライ
バ以外は図10ないし図13に示した従来と同様の構成
である。したがって、以下では、上記ソースドライバに
ついて説明する。
【0053】本実施形態に係るソースドライバは、例え
ばアクティブマトリクス方式のTFT液晶表示装置の液
晶駆動回路として用いることが可能であり、通常、ソー
スドライバLSIチップとなってテープキャリアパッケ
ージ(TCP)形態にされ、液晶パネルと接続、実装さ
れるものである。
ばアクティブマトリクス方式のTFT液晶表示装置の液
晶駆動回路として用いることが可能であり、通常、ソー
スドライバLSIチップとなってテープキャリアパッケ
ージ(TCP)形態にされ、液晶パネルと接続、実装さ
れるものである。
【0054】図2は、複数個が縦続接続されているソー
スドライバ1…のうちの1つの概略の構成を示してい
る。このソースドライバ1は、例えば8ビットで256
階調表示を実現できるものであり、シフトレジスタ回路
2、入力ラッチ回路3、サンプリングメモリ回路4、ホ
ールドメモリ回路5、レベルシフト回路6および液晶駆
動出力回路7で構成されている。
スドライバ1…のうちの1つの概略の構成を示してい
る。このソースドライバ1は、例えば8ビットで256
階調表示を実現できるものであり、シフトレジスタ回路
2、入力ラッチ回路3、サンプリングメモリ回路4、ホ
ールドメモリ回路5、レベルシフト回路6および液晶駆
動出力回路7で構成されている。
【0055】なお、シフトレジスタ回路2からレベルシ
フト回路6までの回路ブロックは従来と同様の構成であ
る。また、図2において、例えばソースドライバ1用の
電源VCCやVSS(GND)や、レベルシフト回路6、D
/A変換回路および出力回路への電源VDD等の電源や、
輝度調整用信号等の信号や、バッファ回路等の回路な
ど、今後、本発明に直接関係のない部分は省略してい
る。
フト回路6までの回路ブロックは従来と同様の構成であ
る。また、図2において、例えばソースドライバ1用の
電源VCCやVSS(GND)や、レベルシフト回路6、D
/A変換回路および出力回路への電源VDD等の電源や、
輝度調整用信号等の信号や、バッファ回路等の回路な
ど、今後、本発明に直接関係のない部分は省略してい
る。
【0056】シフトレジスタ回路2では、クロックCK
に同期してスタートパルスSPがシフトされる。このス
タートパルスSPは、映像信号の水平同期信号と同期が
とられている。シフトされたスタートパルスSPは、シ
フトレジスタ回路2の最終段から出力SPOとしてカス
ケード出力され、これと縦続接続されているソースドラ
イバ1のシフトレジスタ回路2に入力される。以降、ス
タートパルスSPは、順次、隣接しているソースドライ
バ1に入力され、転送される。
に同期してスタートパルスSPがシフトされる。このス
タートパルスSPは、映像信号の水平同期信号と同期が
とられている。シフトされたスタートパルスSPは、シ
フトレジスタ回路2の最終段から出力SPOとしてカス
ケード出力され、これと縦続接続されているソースドラ
イバ1のシフトレジスタ回路2に入力される。以降、ス
タートパルスSPは、順次、隣接しているソースドライ
バ1に入力され、転送される。
【0057】一方、入力される表示データ信号として
の、赤、緑、青に対応する表示データR・G・Bは、各
々8ビットで構成され、入力ラッチ回路3にパラレルに
入力される。そして、表示データR・G・Bは、入力ラ
ッチ回路3にて一時的にラッチされた後、サンプリング
メモリ回路4に送られる。サンプリングメモリ回路4で
は、シフトレジスタ回路2の各段の出力信号により、時
分割で送られてくる表示データR・G・B(各8ビット
の計24ビット)がサンプリングされ、後述のラッチ信
号LSがホールドメモリ回路5に入力されるまで記憶さ
れる。
の、赤、緑、青に対応する表示データR・G・Bは、各
々8ビットで構成され、入力ラッチ回路3にパラレルに
入力される。そして、表示データR・G・Bは、入力ラ
ッチ回路3にて一時的にラッチされた後、サンプリング
メモリ回路4に送られる。サンプリングメモリ回路4で
は、シフトレジスタ回路2の各段の出力信号により、時
分割で送られてくる表示データR・G・B(各8ビット
の計24ビット)がサンプリングされ、後述のラッチ信
号LSがホールドメモリ回路5に入力されるまで記憶さ
れる。
【0058】サンプリングメモリ回路4に記憶されてい
る各データは、水平同期信号に基づいて作られるラッチ
信号LSの入力によりホールドメモリ回路5に一括転送
され、映像信号(表示データR・G・B)の1水平期間
のデータがホールドメモリ回路5に入力された時点で、
ラッチ信号LSによりラッチされ、次の水平期間の間
で、保持したデータが出力される。上記データは、レベ
ルシフト回路6にて電圧レベルが変換された後、液晶駆
動出力回路7および液晶駆動電圧出力端子13を介して
液晶パネルへ出力される。
る各データは、水平同期信号に基づいて作られるラッチ
信号LSの入力によりホールドメモリ回路5に一括転送
され、映像信号(表示データR・G・B)の1水平期間
のデータがホールドメモリ回路5に入力された時点で、
ラッチ信号LSによりラッチされ、次の水平期間の間
で、保持したデータが出力される。上記データは、レベ
ルシフト回路6にて電圧レベルが変換された後、液晶駆
動出力回路7および液晶駆動電圧出力端子13を介して
液晶パネルへ出力される。
【0059】液晶駆動電圧出力端子13は、表示データ
R・G・Bに対応して設置されており、例えば1つのソ
ースドライバ1の液晶駆動電圧出力端子13は、R信号
に対応する端子XO01〜XO100 、G信号に対応する端
子YO01〜YO100 、B信号に対応する端子ZO01〜Z
O100 の計300端子からなっている。
R・G・Bに対応して設置されており、例えば1つのソ
ースドライバ1の液晶駆動電圧出力端子13は、R信号
に対応する端子XO01〜XO100 、G信号に対応する端
子YO01〜YO100 、B信号に対応する端子ZO01〜Z
O100 の計300端子からなっている。
【0060】以上で説明した主な信号のタイミングチャ
ートは、例えば図3に示すものとなっている。なお、図
3中の選択信号S1 〜S4 については後述する。
ートは、例えば図3に示すものとなっている。なお、図
3中の選択信号S1 〜S4 については後述する。
【0061】次に、本発明の特徴部分である液晶駆動出
力回路7について説明する。
力回路7について説明する。
【0062】図1に示すように、液晶駆動出力回路7
(液晶駆動装置)は、基準電圧発生回路8、エンコーダ
回路9、D/A変換回路10、時分割デコーダ11およ
び出力回路12で構成されている。ここで、基準電圧発
生回路8およびエンコーダ回路9は、1つのソースドラ
イバ1の中で1つもしくは複数の液晶駆動電圧出力端子
13に共通に使用されるものである。一方、D/A変換
回路10、時分割デコーダ11および出力回路12は、
1個の液晶駆動電圧出力端子13につき1つずつ設置さ
れているものである。
(液晶駆動装置)は、基準電圧発生回路8、エンコーダ
回路9、D/A変換回路10、時分割デコーダ11およ
び出力回路12で構成されている。ここで、基準電圧発
生回路8およびエンコーダ回路9は、1つのソースドラ
イバ1の中で1つもしくは複数の液晶駆動電圧出力端子
13に共通に使用されるものである。一方、D/A変換
回路10、時分割デコーダ11および出力回路12は、
1個の液晶駆動電圧出力端子13につき1つずつ設置さ
れているものである。
【0063】基準電圧発生回路8は、入力される基準電
圧VRを2n 分割(nは2以上の整数,ここではn=
8)してエンコーダ回路9に出力するものである。具体
的には、基準電圧発生回路8は、図4に示すように、2
56個(28 個)の抵抗素子が直列に接続されてなり、
その両端に液晶駆動電圧の基準電圧VRとしての最大電
圧VREF (+)と最小電圧VREF (−)とが印加される
ようになっている。そして、直列に接続された抵抗素子
間の端子から256通りの階調表示用電圧V1 〜V256
(第1階調表示用電圧)が引き出されるようになってい
る。つまり、基準電圧発生回路8は、基準電圧VRを基
に256階調表示に必要な、各階調に対応する階調表示
用電圧V1 〜V256 を発生させる。
圧VRを2n 分割(nは2以上の整数,ここではn=
8)してエンコーダ回路9に出力するものである。具体
的には、基準電圧発生回路8は、図4に示すように、2
56個(28 個)の抵抗素子が直列に接続されてなり、
その両端に液晶駆動電圧の基準電圧VRとしての最大電
圧VREF (+)と最小電圧VREF (−)とが印加される
ようになっている。そして、直列に接続された抵抗素子
間の端子から256通りの階調表示用電圧V1 〜V256
(第1階調表示用電圧)が引き出されるようになってい
る。つまり、基準電圧発生回路8は、基準電圧VRを基
に256階調表示に必要な、各階調に対応する階調表示
用電圧V1 〜V256 を発生させる。
【0064】エンコーダ回路9(エンコード手段)は、
2m ビット(mは2以上の整数,n>m)の選択信号S
1 〜Si (i=2m )に基づき、複数の階調表示用電圧
V1〜V256 を2m 本ずつ、互いに時間的にずらして
(時分割で)一本化することで、2n 本の第1階調表示
用電圧を2n-m 本の第2階調表示用電圧にエンコード
し、D/A変換回路10に出力する。例えば、本実施形
態では、n=8、m=2とすると、エンコーダ回路9
は、4ビットの選択信号S1 〜S4 に基づき、複数の階
調表示用電圧V1 〜V256 を4本ずつ互いに時間的にず
らして一本化することで、256本の第1階調表示用電
圧を64本の第2階調表示用電圧にエンコードする。こ
れにより、デコードすべき内部基準電圧ラインの本数が
低減される。ここで、エンコーダ回路9の具体的な構成
を図5に示す。
2m ビット(mは2以上の整数,n>m)の選択信号S
1 〜Si (i=2m )に基づき、複数の階調表示用電圧
V1〜V256 を2m 本ずつ、互いに時間的にずらして
(時分割で)一本化することで、2n 本の第1階調表示
用電圧を2n-m 本の第2階調表示用電圧にエンコード
し、D/A変換回路10に出力する。例えば、本実施形
態では、n=8、m=2とすると、エンコーダ回路9
は、4ビットの選択信号S1 〜S4 に基づき、複数の階
調表示用電圧V1 〜V256 を4本ずつ互いに時間的にず
らして一本化することで、256本の第1階調表示用電
圧を64本の第2階調表示用電圧にエンコードする。こ
れにより、デコードすべき内部基準電圧ラインの本数が
低減される。ここで、エンコーダ回路9の具体的な構成
を図5に示す。
【0065】エンコーダ回路9は、64(=2n-m )個
のエンコーダ回路9a(9a1 〜9a64)で構成されて
いる。エンコーダ回路9a1 は、階調表示用電圧V1 〜
V4に対応して設けられ、エンコーダ回路9a2 は、階
調表示用電圧V5 〜V8 に対応して設けられ、・・・、
エンコーダ回路9a64は、階調表示用電圧V253 〜V
256 に対応して設けられている。各階調表示用電圧V1
〜V256 と、対応するエンコーダ回路9aとは、基準電
源配線で接続されている。
のエンコーダ回路9a(9a1 〜9a64)で構成されて
いる。エンコーダ回路9a1 は、階調表示用電圧V1 〜
V4に対応して設けられ、エンコーダ回路9a2 は、階
調表示用電圧V5 〜V8 に対応して設けられ、・・・、
エンコーダ回路9a64は、階調表示用電圧V253 〜V
256 に対応して設けられている。各階調表示用電圧V1
〜V256 と、対応するエンコーダ回路9aとは、基準電
源配線で接続されている。
【0066】各エンコーダ回路9aでは、基準電圧発生
回路8からの256個の階調表示用電圧V1 〜V256 の
うち、4個の電圧V4k+1、V4k+2、V4k+3、V4k+4(k
=0〜63)が、各々アナログスイッチSW4k+1、SW
4k+2、SW4k+3、SW4k+4を介して1つに接続され、時
分割化された出力VSk となる。
回路8からの256個の階調表示用電圧V1 〜V256 の
うち、4個の電圧V4k+1、V4k+2、V4k+3、V4k+4(k
=0〜63)が、各々アナログスイッチSW4k+1、SW
4k+2、SW4k+3、SW4k+4を介して1つに接続され、時
分割化された出力VSk となる。
【0067】階調表示用電圧V4k+1に接続されるアナロ
グスイッチSW4k+1は、選択信号S1 によりオン/オフ
制御される。また、階調表示用電圧V4k+2に接続される
アナログスイッチSW4k+2は、選択信号S2 によりオン
/オフ制御される。同様に、階調表示用電圧V4k+3に接
続されるアナログスイッチSW4k+3は、選択信号S3に
よりオン/オフ制御され、階調表示用電圧V4k+4に接続
されるアナログスイッチSW4k+4は、選択信号S4 によ
りオン/オフ制御される。
グスイッチSW4k+1は、選択信号S1 によりオン/オフ
制御される。また、階調表示用電圧V4k+2に接続される
アナログスイッチSW4k+2は、選択信号S2 によりオン
/オフ制御される。同様に、階調表示用電圧V4k+3に接
続されるアナログスイッチSW4k+3は、選択信号S3に
よりオン/オフ制御され、階調表示用電圧V4k+4に接続
されるアナログスイッチSW4k+4は、選択信号S4 によ
りオン/オフ制御される。
【0068】このように選択信号S1 〜S4 によりアナ
ログスイッチSW4k+1〜SW4k+4を順次オン/オフする
ことで、64本の時分割された階調表示用電圧VS0 〜
VS63(第2階調表示用電圧)を得ることができる。
ログスイッチSW4k+1〜SW4k+4を順次オン/オフする
ことで、64本の時分割された階調表示用電圧VS0 〜
VS63(第2階調表示用電圧)を得ることができる。
【0069】なお、上記のアナログスイッチSW4k+1〜
SW4k+4は、MOSトランジスタや、PMOSトランジ
スタとNMOSトランジスタとの対で構成されるトラン
スミッションゲート等、既存の技術にて実現できる。こ
こでのアナログスイッチは、ハイレベルの制御信号によ
り導通、ローレベルの制御信号により非導通となるもの
とする。
SW4k+4は、MOSトランジスタや、PMOSトランジ
スタとNMOSトランジスタとの対で構成されるトラン
スミッションゲート等、既存の技術にて実現できる。こ
こでのアナログスイッチは、ハイレベルの制御信号によ
り導通、ローレベルの制御信号により非導通となるもの
とする。
【0070】ここで、図6は、選択信号S1 〜S4 のタ
イミングチャートと、階調表示用電圧VS0 の出力波形
を示している。同図のように、階調表示用電圧VS
0 は、時分割された階調表示用電圧V1 〜V4 からなっ
ている。このように時分割された階調表示用電圧V1 〜
V4 は、選択信号S1 〜S4 の付与タイミングを互いに
ずらすことにより発生する。また、選択信号S1 〜S4
の発生は、図3に示すように1水平期間の範囲内の一部
でエンコード動作される。
イミングチャートと、階調表示用電圧VS0 の出力波形
を示している。同図のように、階調表示用電圧VS
0 は、時分割された階調表示用電圧V1 〜V4 からなっ
ている。このように時分割された階調表示用電圧V1 〜
V4 は、選択信号S1 〜S4 の付与タイミングを互いに
ずらすことにより発生する。また、選択信号S1 〜S4
の発生は、図3に示すように1水平期間の範囲内の一部
でエンコード動作される。
【0071】D/A変換回路10(選択手段)は、レベ
ルシフト回路6から出力される表示データR・G・Bの
8ビットのうち、上位(n−m)ビットに基づいてエン
コーダ回路9からの階調表示用電圧VS0 〜VS63の1
つを選択し、時分割デコーダ11に出力する。本実施形
態の場合、n=8、m=2であるのでn−m=6となっ
ている。つまり、D/A変換回路10は、6ビットの信
号に基づいて64本の階調表示用電圧VS0 〜VS63の
1つを出力する。したがって、本実施形態のように25
6階調表示を実現する場合には、D/A変換回路10
は、例えば図15で示した64階調対応の従来の回路で
構成することが可能である。
ルシフト回路6から出力される表示データR・G・Bの
8ビットのうち、上位(n−m)ビットに基づいてエン
コーダ回路9からの階調表示用電圧VS0 〜VS63の1
つを選択し、時分割デコーダ11に出力する。本実施形
態の場合、n=8、m=2であるのでn−m=6となっ
ている。つまり、D/A変換回路10は、6ビットの信
号に基づいて64本の階調表示用電圧VS0 〜VS63の
1つを出力する。したがって、本実施形態のように25
6階調表示を実現する場合には、D/A変換回路10
は、例えば図15で示した64階調対応の従来の回路で
構成することが可能である。
【0072】D/A変換回路10は、8ビットの表示デ
ータD0 〜D7 (D7 がMSB)のうち、図7に示すよ
うに、上位6ビットの表示データD2 〜D7 に応じて、
先に時分割された64本の階調表示用電圧VS0 〜VS
63の1つが選択されて出力されるように、例えばMOS
トランジスタがスイッチとして配置されている。本実施
形態では、表示データD2 に対応して32個のスイッチ
対(64個のスイッチ)が、表示データD3 に対応して
16個のスイッチ対(32個のスイッチ)が、表示デー
タD4 に対応して8個のスイッチ対(16個のスイッ
チ)が、表示データD5 に対応して4個のスイッチ対
(8個のスイッチ)が、表示データD6 に対応して2個
のスイッチ対(4個のスイッチ)が、表示データD7 に
対応して1個のスイッチ対(2個のスイッチ)がそれぞ
れ設けられている。したがって、全部で63個のスイッ
チ対(126個のスイッチ)が設けられている。
ータD0 〜D7 (D7 がMSB)のうち、図7に示すよ
うに、上位6ビットの表示データD2 〜D7 に応じて、
先に時分割された64本の階調表示用電圧VS0 〜VS
63の1つが選択されて出力されるように、例えばMOS
トランジスタがスイッチとして配置されている。本実施
形態では、表示データD2 に対応して32個のスイッチ
対(64個のスイッチ)が、表示データD3 に対応して
16個のスイッチ対(32個のスイッチ)が、表示デー
タD4 に対応して8個のスイッチ対(16個のスイッ
チ)が、表示データD5 に対応して4個のスイッチ対
(8個のスイッチ)が、表示データD6 に対応して2個
のスイッチ対(4個のスイッチ)が、表示データD7 に
対応して1個のスイッチ対(2個のスイッチ)がそれぞ
れ設けられている。したがって、全部で63個のスイッ
チ対(126個のスイッチ)が設けられている。
【0073】表示データD2 〜D7 が「1」のときは、
上記の各スイッチ対における上側のスイッチがオンとな
り、下側のスイッチがオフとなる。逆に、表示データD
2 〜D7 が「0」のときは、上記の各スイッチ対におけ
る上側のスイッチがオフとなり、下側のスイッチがオン
となる。表1に、表示データD2 〜D7 とD/A変換回
路10からの出力電圧との関係を示す。D/A変換回路
10からは、このような動作によって階調表示用電圧V
S0 〜VS63の1つが選択され、時分割デコーダ11に
出力される。
上記の各スイッチ対における上側のスイッチがオンとな
り、下側のスイッチがオフとなる。逆に、表示データD
2 〜D7 が「0」のときは、上記の各スイッチ対におけ
る上側のスイッチがオフとなり、下側のスイッチがオン
となる。表1に、表示データD2 〜D7 とD/A変換回
路10からの出力電圧との関係を示す。D/A変換回路
10からは、このような動作によって階調表示用電圧V
S0 〜VS63の1つが選択され、時分割デコーダ11に
出力される。
【0074】
【表1】
【0075】時分割デコーダ11(デコード手段)は、
選択信号(2m ビット,ここではS1 〜S4 )とレベル
シフト回路6からの先の残りのmビット信号(ここでは
D0〜D1 )とに基づいて、D/A変換回路10におい
て選択された第2階調表示用電圧から第1階調表示用電
圧を復調させる。時分割デコーダ11の具体的構成を図
8に示す。
選択信号(2m ビット,ここではS1 〜S4 )とレベル
シフト回路6からの先の残りのmビット信号(ここでは
D0〜D1 )とに基づいて、D/A変換回路10におい
て選択された第2階調表示用電圧から第1階調表示用電
圧を復調させる。時分割デコーダ11の具体的構成を図
8に示す。
【0076】時分割デコーダ11は、選択信号S1 〜S
4 によってそれぞれオン/オフ制御されるアナログスイ
ッチSW1 〜SW4 と、表示データの下位2ビットD0
・D1 によってそれぞれオン/オフ制御されるアナログ
スイッチSWD0・SWD1・SW/D0・SW/D1とを有し
ている。これらの各アナログスイッチは、エンコーダ回
路9を構成するアナログスイッチ同様、例えばMOSト
ランジスタや、PMOSトランジスタとNMOSトラン
ジスタとの対で構成されるトランスミッションゲート等
のアナログスイッチのみの簡単な回路で構成可能であ
る。
4 によってそれぞれオン/オフ制御されるアナログスイ
ッチSW1 〜SW4 と、表示データの下位2ビットD0
・D1 によってそれぞれオン/オフ制御されるアナログ
スイッチSWD0・SWD1・SW/D0・SW/D1とを有し
ている。これらの各アナログスイッチは、エンコーダ回
路9を構成するアナログスイッチ同様、例えばMOSト
ランジスタや、PMOSトランジスタとNMOSトラン
ジスタとの対で構成されるトランスミッションゲート等
のアナログスイッチのみの簡単な回路で構成可能であ
る。
【0077】アナログスイッチSW1 〜SW4 は、それ
ぞれ、選択信号S1 〜S4 のハイレベル(例えば
「1」)で導通、ローレベル(例えば「0」)で非導通
となるものである。
ぞれ、選択信号S1 〜S4 のハイレベル(例えば
「1」)で導通、ローレベル(例えば「0」)で非導通
となるものである。
【0078】アナログスイッチSWD0・SWD1には、表
示ビットD0 ・D1 がそれぞれ入力される一方、アナロ
グスイッチSW/D0・SW/D1には、表示ビットD0 ・
D1を反転した値、すなわち、表示ビット/D0 ・/D
1 がそれぞれ入力される。なお、上記の符号「/」はバ
ー(反転)を示しているものとする。これにより、アナ
ログスイッチSWD0・SWD1は、例えば表示ビットD0
・D1 が「1」のときにオン(導通)となり、「0」の
ときにオフ(非導通)となる。一方、アナログスイッチ
SW/D0・SW/D1は、表示ビットD0 ・D1 が「0」
のときにオンとなり、「1」のときにオフとなる。
示ビットD0 ・D1 がそれぞれ入力される一方、アナロ
グスイッチSW/D0・SW/D1には、表示ビットD0 ・
D1を反転した値、すなわち、表示ビット/D0 ・/D
1 がそれぞれ入力される。なお、上記の符号「/」はバ
ー(反転)を示しているものとする。これにより、アナ
ログスイッチSWD0・SWD1は、例えば表示ビットD0
・D1 が「1」のときにオン(導通)となり、「0」の
ときにオフ(非導通)となる。一方、アナログスイッチ
SW/D0・SW/D1は、表示ビットD0 ・D1 が「0」
のときにオンとなり、「1」のときにオフとなる。
【0079】また、アナログスイッチSW1 ・SW/D0
・SW/D1は直列接続されて第1スイッチ群を構成して
いる。同様に、アナログスイッチSW2 ・SWD0・SW
/D1は直列接続されて第2スイッチ群を、アナログスイ
ッチSW3 ・SW/D0・SWD1は直列接続されて第3ス
イッチ群を、アナログスイッチSW4 ・SWD0・SWD1
は直列接続されて第4スイッチ群を構成している。時分
割デコーダ11は、第1〜第4スイッチ群が並列接続さ
れて構成されている。したがって、選択信号S1 〜S4
と表示ビットD0 ・D1 とに基づいて、時分割デコーダ
11の入力PDinに対して、出力PDout が次式のよう
に決まる。
・SW/D1は直列接続されて第1スイッチ群を構成して
いる。同様に、アナログスイッチSW2 ・SWD0・SW
/D1は直列接続されて第2スイッチ群を、アナログスイ
ッチSW3 ・SW/D0・SWD1は直列接続されて第3ス
イッチ群を、アナログスイッチSW4 ・SWD0・SWD1
は直列接続されて第4スイッチ群を構成している。時分
割デコーダ11は、第1〜第4スイッチ群が並列接続さ
れて構成されている。したがって、選択信号S1 〜S4
と表示ビットD0 ・D1 とに基づいて、時分割デコーダ
11の入力PDinに対して、出力PDout が次式のよう
に決まる。
【0080】PDout =PDin×(S1 ×/D0 ×/D
1 +S2 ×D0 ×/D1+S3 ×/D0 ×D1 +S4 ×
D0 ×D1 ) すなわち、時分割デコーダ11においては、表2のよう
な入出力関係が得られる。
1 +S2 ×D0 ×/D1+S3 ×/D0 ×D1 +S4 ×
D0 ×D1 ) すなわち、時分割デコーダ11においては、表2のよう
な入出力関係が得られる。
【0081】
【表2】
【0082】つまり、例えば時分割された階調表示用電
圧VS0 が入力PDinの場合は、表示ビット(D1 ,D
0 )=(0,0)で、選択信号S1 がハイレベルのとき
(アナログスイッチSW1 が導通時)に、時分割デコー
ダ11から階調表示用電圧V1 が出力PDout として出
力される。以下、選択信号Si (i=1〜4)がハイレ
ベルのとき、このハイレベルのタイミングにて階調表示
用電圧Vi が時分割デコーダ11の出力PDout として
出力される。なお、選択信号Si がローレベルのとき
は、各アナログスイッチSWi は、ハイインピーダンス
となっている。
圧VS0 が入力PDinの場合は、表示ビット(D1 ,D
0 )=(0,0)で、選択信号S1 がハイレベルのとき
(アナログスイッチSW1 が導通時)に、時分割デコー
ダ11から階調表示用電圧V1 が出力PDout として出
力される。以下、選択信号Si (i=1〜4)がハイレ
ベルのとき、このハイレベルのタイミングにて階調表示
用電圧Vi が時分割デコーダ11の出力PDout として
出力される。なお、選択信号Si がローレベルのとき
は、各アナログスイッチSWi は、ハイインピーダンス
となっている。
【0083】上記の動作は、D/A変換回路10にて選
択された他の階調表示用電圧VS1〜VS63についても
同様である。
択された他の階調表示用電圧VS1〜VS63についても
同様である。
【0084】第2階調表示用電圧は、4本の第1階調表
示用電圧が時分割で一本化されているため、時分割デコ
ーダ11にて、選択信号S1 〜S4 および表示ビットD
0 ・D1 によって各アナログスイッチを所定のタイミン
グでオン/オフ制御することにより、第2階調表示用電
圧から所定の第1階調表示用電圧だけを抜き出す、つま
り復調することが可能となる。復調された第1階調表示
用電圧は、出力回路12に入力される。
示用電圧が時分割で一本化されているため、時分割デコ
ーダ11にて、選択信号S1 〜S4 および表示ビットD
0 ・D1 によって各アナログスイッチを所定のタイミン
グでオン/オフ制御することにより、第2階調表示用電
圧から所定の第1階調表示用電圧だけを抜き出す、つま
り復調することが可能となる。復調された第1階調表示
用電圧は、出力回路12に入力される。
【0085】出力回路12は、例えば図9に示すボルテ
ージフォロワ回路で構成されている。時分割デコーダ1
1の出力端子は、オペアンプOPの非反転入力端子と接
続され、上記非反転入力端子はコンデンサCを介して接
地されている。また、オペアンプOPの反転入力端子は
出力端子と接続されている。
ージフォロワ回路で構成されている。時分割デコーダ1
1の出力端子は、オペアンプOPの非反転入力端子と接
続され、上記非反転入力端子はコンデンサCを介して接
地されている。また、オペアンプOPの反転入力端子は
出力端子と接続されている。
【0086】このような回路構成により、出力回路12
は、時分割デコーダ11からの出力を、ソースドライバ
1内部に構成された容量にホールドしてインピーダンス
変換し、液晶駆動電圧出力端子13を介して液晶パネル
の電極に出力する。上記の容量は、少なくとも1水平期
間、出力回路12への入力信号をホールドできる容量値
であれば良い。液晶パネルの電極に出力された電圧は、
TFTを介して画素容量に蓄積され、1画面期間、同じ
電圧レベルが維持されて階調表示が行われる。
は、時分割デコーダ11からの出力を、ソースドライバ
1内部に構成された容量にホールドしてインピーダンス
変換し、液晶駆動電圧出力端子13を介して液晶パネル
の電極に出力する。上記の容量は、少なくとも1水平期
間、出力回路12への入力信号をホールドできる容量値
であれば良い。液晶パネルの電極に出力された電圧は、
TFTを介して画素容量に蓄積され、1画面期間、同じ
電圧レベルが維持されて階調表示が行われる。
【0087】以上のように、本実施形態では、エンコー
ダ回路9において、2n 本の第1階調表示用電圧を時分
割して2m 本ずつに一本化することにより、2n 本より
も少ない2n-m 本の第2階調表示用電圧を得るようにし
ている。そして、D/A変換回路10にて選択された第
2階調表示用電圧から、時分割デコーダ11が第1階調
表示用電圧を復元して出力することにより、2n 階調を
実現している。したがって、本実施形態では、そのよう
な時分割駆動を行うエンコーダ回路9と、上記復元を行
うための時分割デコーダ11とが必要となっているが、
このような若干の回路の増加のみで、D/A変換回路1
0を2n 階調対応ではなく、2n-m 階調対応で構成する
ことができる。その結果、D/A変換回路10を構成す
るアナログスイッチの数は、2n-m 階調対応で済み、2
n 階調対応の場合よりも大幅に減少される。また、配線
数についても、2n 本から(2n-m +m)本に大幅に減
少される。
ダ回路9において、2n 本の第1階調表示用電圧を時分
割して2m 本ずつに一本化することにより、2n 本より
も少ない2n-m 本の第2階調表示用電圧を得るようにし
ている。そして、D/A変換回路10にて選択された第
2階調表示用電圧から、時分割デコーダ11が第1階調
表示用電圧を復元して出力することにより、2n 階調を
実現している。したがって、本実施形態では、そのよう
な時分割駆動を行うエンコーダ回路9と、上記復元を行
うための時分割デコーダ11とが必要となっているが、
このような若干の回路の増加のみで、D/A変換回路1
0を2n 階調対応ではなく、2n-m 階調対応で構成する
ことができる。その結果、D/A変換回路10を構成す
るアナログスイッチの数は、2n-m 階調対応で済み、2
n 階調対応の場合よりも大幅に減少される。また、配線
数についても、2n 本から(2n-m +m)本に大幅に減
少される。
【0088】ここで、エンコーダ回路9および時分割デ
コーダ11の増加よりも、多階調化に伴うD/A変換回
路10のアナログスイッチ数や配線数の増加のほうが、
よりチップ面積の増大、回路の複雑化につながることが
分かっている。
コーダ11の増加よりも、多階調化に伴うD/A変換回
路10のアナログスイッチ数や配線数の増加のほうが、
よりチップ面積の増大、回路の複雑化につながることが
分かっている。
【0089】また、D/A変換回路10は、個々の液晶
駆動電圧出力端子13に対応して設置されるので、D/
A変換回路10を構成する素子の数の削減および配線数
の削減は、ソースドライバLSIチップの面積縮小に大
きく寄与する。
駆動電圧出力端子13に対応して設置されるので、D/
A変換回路10を構成する素子の数の削減および配線数
の削減は、ソースドライバLSIチップの面積縮小に大
きく寄与する。
【0090】したがって、本発明は、複数の階調表示用
電圧から表示データに基づき1つの基準電圧を選択して
多階調表示を行うための液晶駆動装置における素子数削
減とLSIチップ面積の縮小に有効であり、特に、従来
に比べ、階調数が増加した場合のデータ側の駆動回路構
成の増大を著しく抑えることができる。この結果、液晶
駆動装置を集積回路化した場合のチップサイズの増大を
回避して、液晶表示装置が大型化するのを回避すること
ができると共に、製造コスト低減を図ることができる。
電圧から表示データに基づき1つの基準電圧を選択して
多階調表示を行うための液晶駆動装置における素子数削
減とLSIチップ面積の縮小に有効であり、特に、従来
に比べ、階調数が増加した場合のデータ側の駆動回路構
成の増大を著しく抑えることができる。この結果、液晶
駆動装置を集積回路化した場合のチップサイズの増大を
回避して、液晶表示装置が大型化するのを回避すること
ができると共に、製造コスト低減を図ることができる。
【0091】ちなみに、従来の8ビット256階調のシ
ステムと本発明とを比較した場合、デコーダを上位6ビ
ットと下位2ビットとに分割すると、回路面積の大部分
を占める上位6ビットのデコード部が従来の構成に比べ
約1/4となった。また、本発明では、下位2ビットの
エンコード部(1回路のみ)とデコード部(各出力部ご
と)とが必要であるが、データ駆動デバイスとしては、
回路素子数の削減および配線本数の削減により、従来よ
りもデバイス面積が低減された。したがって、本発明
は、デバイスコスト低減さらには表示装置の価格低減、
小型化に寄与するものであり、今後要求される多階調表
示システムにおいてシステムコスト低減に非常に有効で
ある。また、カラー表示の場合に上記スイッチや配線の
個数が3倍になることを考えると、本発明は、特にカラ
ー多階調表示を行う場合に非常に有効となる。
ステムと本発明とを比較した場合、デコーダを上位6ビ
ットと下位2ビットとに分割すると、回路面積の大部分
を占める上位6ビットのデコード部が従来の構成に比べ
約1/4となった。また、本発明では、下位2ビットの
エンコード部(1回路のみ)とデコード部(各出力部ご
と)とが必要であるが、データ駆動デバイスとしては、
回路素子数の削減および配線本数の削減により、従来よ
りもデバイス面積が低減された。したがって、本発明
は、デバイスコスト低減さらには表示装置の価格低減、
小型化に寄与するものであり、今後要求される多階調表
示システムにおいてシステムコスト低減に非常に有効で
ある。また、カラー表示の場合に上記スイッチや配線の
個数が3倍になることを考えると、本発明は、特にカラ
ー多階調表示を行う場合に非常に有効となる。
【0092】なお、本実施形態では、256階調表示を
行う場合について説明したが、これ以外の2n の階調数
で表示を行う場合についても、勿論、本発明を適用でき
る。従来では、実現しようとする階調数が多くなるにつ
れて、D/A変換回路を構成するスイッチや配線の数が
急激に増加することとなっていたので、本発明は、多階
調になればなるほどその効果を発揮する。
行う場合について説明したが、これ以外の2n の階調数
で表示を行う場合についても、勿論、本発明を適用でき
る。従来では、実現しようとする階調数が多くなるにつ
れて、D/A変換回路を構成するスイッチや配線の数が
急激に増加することとなっていたので、本発明は、多階
調になればなるほどその効果を発揮する。
【0093】また、各出力部に各液晶駆動電圧出力端子
13に対応して時分割デコーダ11を設けることによ
り、階調信号デコーダ回路の簡略化を図ることが可能と
なる。これにより、液晶駆動装置を集積回路化した場合
に上記の効果を確実に得ることが可能となる。
13に対応して時分割デコーダ11を設けることによ
り、階調信号デコーダ回路の簡略化を図ることが可能と
なる。これにより、液晶駆動装置を集積回路化した場合
に上記の効果を確実に得ることが可能となる。
【0094】また、エンコーダ回路9や時分割デコーダ
11を、上述したようにスイッチング素子のみで構成す
ることにより、抵抗やコンデンサなどの素子を設ける場
合と比較して、エンコーダ回路9や時分割デコーダ11
の構成が大幅に簡素化される。これにより、エンコーダ
回路9や時分割デコーダ11の製造コストが低減され、
装置の低価格化をより一層図ることが可能となる。特
に、上記スイッチング素子を本実施形態のようにアナロ
グスイッチで構成することにより、大電流が必要となる
こともなく、また、トランジスタ面積が小さくて済み、
回路面積の増大もほとんどない。
11を、上述したようにスイッチング素子のみで構成す
ることにより、抵抗やコンデンサなどの素子を設ける場
合と比較して、エンコーダ回路9や時分割デコーダ11
の構成が大幅に簡素化される。これにより、エンコーダ
回路9や時分割デコーダ11の製造コストが低減され、
装置の低価格化をより一層図ることが可能となる。特
に、上記スイッチング素子を本実施形態のようにアナロ
グスイッチで構成することにより、大電流が必要となる
こともなく、また、トランジスタ面積が小さくて済み、
回路面積の増大もほとんどない。
【0095】なお、本発明の要旨を逸脱しない範囲にお
いて、数々の変更や組み合わせも可能であることは言う
までもない。
いて、数々の変更や組み合わせも可能であることは言う
までもない。
【0096】例えば、図8の時分割デコーダ11では、
アナログスイッチSW1 〜SW4 がアナログスイッチS
WD0・SWD1・SW/D0・SW/D1に対して入力側に配
されているが、逆に出力側に配されていてもよい。
アナログスイッチSW1 〜SW4 がアナログスイッチS
WD0・SWD1・SW/D0・SW/D1に対して入力側に配
されているが、逆に出力側に配されていてもよい。
【0097】また、時分割デコーダ11は、サンプルホ
ールド回路により構成されていてもよい。つまり、時分
割デコーダ11は、例えば、選択信号Si のハイレベル
時にはバッファとなる一方、ローレベル時には出力段が
ハイインピーダンスとなるバッファ回路を備え、下位2
ビットの表示データ(D1 ,D0 )を制御信号とするア
ナログスイッチおよび上記バッファ回路を介して、4本
の配線を結線したものであってもよい。この場合、配線
抵抗等による基準電圧波形のなまりの影響が少なく、所
定の容量に確実にホールドすることができる。
ールド回路により構成されていてもよい。つまり、時分
割デコーダ11は、例えば、選択信号Si のハイレベル
時にはバッファとなる一方、ローレベル時には出力段が
ハイインピーダンスとなるバッファ回路を備え、下位2
ビットの表示データ(D1 ,D0 )を制御信号とするア
ナログスイッチおよび上記バッファ回路を介して、4本
の配線を結線したものであってもよい。この場合、配線
抵抗等による基準電圧波形のなまりの影響が少なく、所
定の容量に確実にホールドすることができる。
【0098】また、先に説明したように表示データR・
G・Bはホールドメモリ回路5にてラッチ信号LSによ
り1水平期間ラッチされるため、選択信号S1 〜S4 は
1水平期間の間にあればよく、選択信号S1 〜S4 に特
に高速性は要求されない。また、選択信号S1 〜S
4 は、出力回路12の入力段で所定の電圧が安定するよ
うな信号幅を有すればよい。
G・Bはホールドメモリ回路5にてラッチ信号LSによ
り1水平期間ラッチされるため、選択信号S1 〜S4 は
1水平期間の間にあればよく、選択信号S1 〜S4 に特
に高速性は要求されない。また、選択信号S1 〜S
4 は、出力回路12の入力段で所定の電圧が安定するよ
うな信号幅を有すればよい。
【0099】また、本実施形態では、1水平期間内で選
択信号S1 〜S4 を1回だけ発生させるようにしている
が(図3参照)、表示データR・G・Bは1水平期間ラ
ッチされるため、この期間内であれば選択信号S1 〜S
4 を複数回発生させてもよい。この場合、配線抵抗等で
基準電圧波形がなまっても、複数回の選択により、所定
の電圧値を確実に出力させることができる。
択信号S1 〜S4 を1回だけ発生させるようにしている
が(図3参照)、表示データR・G・Bは1水平期間ラ
ッチされるため、この期間内であれば選択信号S1 〜S
4 を複数回発生させてもよい。この場合、配線抵抗等で
基準電圧波形がなまっても、複数回の選択により、所定
の電圧値を確実に出力させることができる。
【0100】また、上述のnおよびmの値は、他の組み
合わせも可能であるが、2n-m 本への階調表示用電圧の
分割や、下位ビットを振り分けるにあたり、先述のmの
値は、m=2b (b=1、2、3、・・・)がより好都
合である。
合わせも可能であるが、2n-m 本への階調表示用電圧の
分割や、下位ビットを振り分けるにあたり、先述のmの
値は、m=2b (b=1、2、3、・・・)がより好都
合である。
【0101】また、本発明に係る液晶駆動装置は、以下
のように表現することもできる。すなわち、上記液晶駆
動装置は、基準電圧を2n 分割(m、nを2以上の整
数、n>m)し、その中からnビットの出力データ値に
従い選択した電圧を出力する、階調表示機能を有する液
晶駆動装置であって、少なくとも下位mビットデータに
対応する2m 本の基準電圧ラインを時分割駆動により一
本にエンコードするエンコード手段と、時分割駆動され
ている2n-m 本の基準電圧ラインをデータ上位(n−
m)ビットの信号によりデコードし、時分割駆動されて
いる基準電源ラインの一本を選択する選択手段と、下位
mビットの信号により時分割信号を復調する各出力デコ
ーダ部と、出力電圧をサンプリングする手段(例えば出
力回路)とを備えている。
のように表現することもできる。すなわち、上記液晶駆
動装置は、基準電圧を2n 分割(m、nを2以上の整
数、n>m)し、その中からnビットの出力データ値に
従い選択した電圧を出力する、階調表示機能を有する液
晶駆動装置であって、少なくとも下位mビットデータに
対応する2m 本の基準電圧ラインを時分割駆動により一
本にエンコードするエンコード手段と、時分割駆動され
ている2n-m 本の基準電圧ラインをデータ上位(n−
m)ビットの信号によりデコードし、時分割駆動されて
いる基準電源ラインの一本を選択する選択手段と、下位
mビットの信号により時分割信号を復調する各出力デコ
ーダ部と、出力電圧をサンプリングする手段(例えば出
力回路)とを備えている。
【0102】この構成によれば、エンコード手段が2m
本の基準電圧ラインを時分割駆動により一本化すること
で、基準電圧ラインが2n 本から2n-m 本に低減され
る。選択手段が、上位(n−m)ビットの信号によりそ
のうちの一本を選択すると、出力デコーダ部が、下位m
ビットの信号により時分割信号(選択手段が選択した基
準電圧ライン)を復調し、復調された電圧が出力回路に
てサンプリングされて外部に出力される。したがって、
このような構成でも、基準電圧ラインが2n 本から2
n-m 本に低減されることに変わりはなく、上記選択手段
を2n 階調対応ではなく2n-m 階調対応で構成すること
ができる。したがって、上記構成であっても、本発明と
同様の効果を得ることができる。
本の基準電圧ラインを時分割駆動により一本化すること
で、基準電圧ラインが2n 本から2n-m 本に低減され
る。選択手段が、上位(n−m)ビットの信号によりそ
のうちの一本を選択すると、出力デコーダ部が、下位m
ビットの信号により時分割信号(選択手段が選択した基
準電圧ライン)を復調し、復調された電圧が出力回路に
てサンプリングされて外部に出力される。したがって、
このような構成でも、基準電圧ラインが2n 本から2
n-m 本に低減されることに変わりはなく、上記選択手段
を2n 階調対応ではなく2n-m 階調対応で構成すること
ができる。したがって、上記構成であっても、本発明と
同様の効果を得ることができる。
【0103】
【発明の効果】本発明に係る液晶駆動装置は、以上のよ
うに、2n 本の第1階調表示用電圧を2m 本ずつ、互い
に時間的にずらして一本化することで、2n-m 本の第2
階調表示用電圧を発生させるエンコード手段と、上記2
n-m 本の第2階調表示用電圧の中から1つを選択する選
択手段と、上記選択手段にて選択された第2階調表示用
電圧から、当該第2階調表示用電圧に含まれる第1階調
表示用電圧を復調するデコード手段とを備えている構成
である。
うに、2n 本の第1階調表示用電圧を2m 本ずつ、互い
に時間的にずらして一本化することで、2n-m 本の第2
階調表示用電圧を発生させるエンコード手段と、上記2
n-m 本の第2階調表示用電圧の中から1つを選択する選
択手段と、上記選択手段にて選択された第2階調表示用
電圧から、当該第2階調表示用電圧に含まれる第1階調
表示用電圧を復調するデコード手段とを備えている構成
である。
【0104】それゆえ、エンコード手段により、階調表
示用電圧が2n 本から2n-m 本に大幅に低減されるの
で、上記選択手段を2n 階調対応ではなく2n-m 階調対
応で構成することができる。つまり、上記選択手段を構
成する素子や配線の数を、階調表示用電圧2n-m 本に対
応した数とすることができ、上記選択手段の構成が多階
調化に伴って複雑化するのを回避することができる。
示用電圧が2n 本から2n-m 本に大幅に低減されるの
で、上記選択手段を2n 階調対応ではなく2n-m 階調対
応で構成することができる。つまり、上記選択手段を構
成する素子や配線の数を、階調表示用電圧2n-m 本に対
応した数とすることができ、上記選択手段の構成が多階
調化に伴って複雑化するのを回避することができる。
【0105】したがって、本発明によれば、2n 階調を
実現するにあたり、選択手段を2n階調対応よりも大幅
に少ない素子数および配線数で構成することができるの
で、選択手段ひいては液晶駆動装置の製造コストを低減
することができると共に、装置の価格を低減することが
でき、さらには、例えば上記液晶駆動装置と液晶パネル
とからなる液晶表示装置の価格をも低減することができ
るという効果を奏する。
実現するにあたり、選択手段を2n階調対応よりも大幅
に少ない素子数および配線数で構成することができるの
で、選択手段ひいては液晶駆動装置の製造コストを低減
することができると共に、装置の価格を低減することが
でき、さらには、例えば上記液晶駆動装置と液晶パネル
とからなる液晶表示装置の価格をも低減することができ
るという効果を奏する。
【0106】また、本発明では、エンコード手段および
デコード手段を設ける必要があるが、これらの手段を設
けても、上記選択手段を構成する素子や配線の数の大幅
な低減により、上記各手段を集積化したときのチップ面
積が減少することが分かっている。したがって、従来に
比べ、多階調化に伴うチップサイズの増大を回避するこ
とができ、液晶駆動装置および液晶表示装置が大型化す
るのを回避することができるという効果を併せて奏す
る。
デコード手段を設ける必要があるが、これらの手段を設
けても、上記選択手段を構成する素子や配線の数の大幅
な低減により、上記各手段を集積化したときのチップ面
積が減少することが分かっている。したがって、従来に
比べ、多階調化に伴うチップサイズの増大を回避するこ
とができ、液晶駆動装置および液晶表示装置が大型化す
るのを回避することができるという効果を併せて奏す
る。
【0107】本発明に係る液晶駆動装置は、以上のよう
に、上記選択手段は、上記液晶パネルを駆動するための
nビットの表示データのうち、上位(n−m)ビットの
表示データに基づいて、上記第2階調表示用電圧を選択
する構成である。
に、上記選択手段は、上記液晶パネルを駆動するための
nビットの表示データのうち、上位(n−m)ビットの
表示データに基づいて、上記第2階調表示用電圧を選択
する構成である。
【0108】それゆえ、上位(n−m)ビットの表示デ
ータのそれぞれと各第2階調表示用電圧とを1対1で対
応付けることができ、上位(n−m)ビットの表示デー
タの設定次第で、所望の第2階調表示用電圧を選択する
ことができるという効果を奏する。
ータのそれぞれと各第2階調表示用電圧とを1対1で対
応付けることができ、上位(n−m)ビットの表示デー
タの設定次第で、所望の第2階調表示用電圧を選択する
ことができるという効果を奏する。
【0109】本発明に係る液晶駆動装置は、以上のよう
に、上記デコード手段は、上記液晶パネルを駆動するた
めのnビットの表示データのうち、下位mビットの表示
データに基づいて、選択された第2階調表示用電圧に含
まれる第1階調表示用電圧を復調する構成である。
に、上記デコード手段は、上記液晶パネルを駆動するた
めのnビットの表示データのうち、下位mビットの表示
データに基づいて、選択された第2階調表示用電圧に含
まれる第1階調表示用電圧を復調する構成である。
【0110】それゆえ、1本の第2階調表示用電圧に含
まれる2m 本の第1階調表示用電圧のそれぞれと、下位
mビットの表示データとを対応付けることができる。こ
れにより、下位mビットの表示データの設定次第で、選
択された第2階調表示用電圧から所望の第1階調表示用
電圧を復調することができるという効果を奏する。
まれる2m 本の第1階調表示用電圧のそれぞれと、下位
mビットの表示データとを対応付けることができる。こ
れにより、下位mビットの表示データの設定次第で、選
択された第2階調表示用電圧から所望の第1階調表示用
電圧を復調することができるという効果を奏する。
【0111】本発明に係る液晶駆動装置は、以上のよう
に、上記エンコード手段と上記デコード手段とのうち少
なくとも一方は、入力と出力との間の導通/非導通を切
り換えるスイッチング素子のみからなる回路で構成され
ている構成である。
に、上記エンコード手段と上記デコード手段とのうち少
なくとも一方は、入力と出力との間の導通/非導通を切
り換えるスイッチング素子のみからなる回路で構成され
ている構成である。
【0112】それゆえ、スイッチング素子のみでエンコ
ード手段および/またはデコード手段を構成することに
より、抵抗やコンデンサなどの素子を設ける場合と比較
して、エンコード手段やデコード手段の構成が大幅に簡
素化される。これにより、エンコード手段やデコード手
段の製造コスト低減により、装置の低価格化をより一層
図ることが可能となるという効果を奏する。
ード手段および/またはデコード手段を構成することに
より、抵抗やコンデンサなどの素子を設ける場合と比較
して、エンコード手段やデコード手段の構成が大幅に簡
素化される。これにより、エンコード手段やデコード手
段の製造コスト低減により、装置の低価格化をより一層
図ることが可能となるという効果を奏する。
【0113】本発明に係る液晶駆動装置は、以上のよう
に、上記スイッチング素子は、アナログスイッチである
構成である。
に、上記スイッチング素子は、アナログスイッチである
構成である。
【0114】それゆえ、上記スイッチング素子における
導通/非導通の制御は、少量の電流によって行うことが
できるので、装置の消費電力を低減することができると
いう効果を奏する。また、上記スイッチング素子を上記
のトランジスタで構成した場合、トランジスタ面積が小
さくて済むので、回路面積の増大もほとんどなく、装置
の小型化をより一層図ることができるという効果を併せ
て奏する。
導通/非導通の制御は、少量の電流によって行うことが
できるので、装置の消費電力を低減することができると
いう効果を奏する。また、上記スイッチング素子を上記
のトランジスタで構成した場合、トランジスタ面積が小
さくて済むので、回路面積の増大もほとんどなく、装置
の小型化をより一層図ることができるという効果を併せ
て奏する。
【0115】本発明に係る液晶駆動装置は、以上のよう
に、上記選択手段は、上記2n-m 本の第2階調表示用電
圧の中から、任意の周期(例えば1水平期間ごと)で転
送される表示データに応じて1つの電圧を選択するもの
であり、上記エンコード手段は、上記1周期の間のいず
れかで第2階調表示用電圧を発生させる構成である。
に、上記選択手段は、上記2n-m 本の第2階調表示用電
圧の中から、任意の周期(例えば1水平期間ごと)で転
送される表示データに応じて1つの電圧を選択するもの
であり、上記エンコード手段は、上記1周期の間のいず
れかで第2階調表示用電圧を発生させる構成である。
【0116】それゆえ、選択手段に表示データが転送さ
れる前、あるいは遅くとも上記転送と同期して、エンコ
ード手段から選択手段に第2階調表示用電圧を供給する
ことが可能となる。これにより、選択手段は、供給され
た第2階調表示用電圧のうちの1つを1水平期間の間で
確実に選択することが可能となり、後段での復調処理を
確実に行って2n 階調表示を確実に実現することが可能
となるという効果を奏する。
れる前、あるいは遅くとも上記転送と同期して、エンコ
ード手段から選択手段に第2階調表示用電圧を供給する
ことが可能となる。これにより、選択手段は、供給され
た第2階調表示用電圧のうちの1つを1水平期間の間で
確実に選択することが可能となり、後段での復調処理を
確実に行って2n 階調表示を確実に実現することが可能
となるという効果を奏する。
【0117】本発明に係る液晶表示装置は、以上のよう
に、上述したいずれかの液晶駆動装置と液晶パネルとを
備えている構成である。
に、上述したいずれかの液晶駆動装置と液晶パネルとを
備えている構成である。
【0118】それゆえ、上述したいずれかの液晶駆動装
置によれば、液晶駆動装置の製造コストの増大、価格の
上昇および大型化を抑えながら多階調表示に対応するこ
とができるので、この液晶駆動装置と液晶パネルとを組
み合わせて液晶表示装置を構成した場合に、多階調表示
を行う液晶表示装置の低価格化および小型化を実現する
ことができるという効果を奏する。
置によれば、液晶駆動装置の製造コストの増大、価格の
上昇および大型化を抑えながら多階調表示に対応するこ
とができるので、この液晶駆動装置と液晶パネルとを組
み合わせて液晶表示装置を構成した場合に、多階調表示
を行う液晶表示装置の低価格化および小型化を実現する
ことができるという効果を奏する。
【図1】本発明に係る液晶駆動装置の詳細な構成を示す
ブロック図である。
ブロック図である。
【図2】上記液晶駆動装置を備えたソースドライバの概
略の構成を示すブロック図である。
略の構成を示すブロック図である。
【図3】上記ソースドライバにおける各種信号の関係を
示す説明図である。
示す説明図である。
【図4】上記液晶駆動装置が備える基準電圧発生回路の
概略の構成を示す回路図である。
概略の構成を示す回路図である。
【図5】上記液晶駆動装置が備えるエンコーダ回路の概
略の構成を示す説明図である。
略の構成を示す説明図である。
【図6】選択信号および階調表示用電圧(第2階調表示
用電圧)の波形を示す説明図である。
用電圧)の波形を示す説明図である。
【図7】上記液晶駆動装置が備えるD/A変換回路の概
略の構成を示す回路図である。
略の構成を示す回路図である。
【図8】上記液晶駆動装置が備える時分割デコーダの概
略の構成を示す説明図である。
略の構成を示す説明図である。
【図9】上記液晶駆動装置が備える出力回路の概略の構
成を示す回路図である。
成を示す回路図である。
【図10】従来の液晶表示装置の概略の構成を示すブロ
ック図である。
ック図である。
【図11】上記液晶表示装置の液晶パネルの概略の構成
を示す回路図である。
を示す回路図である。
【図12】上記液晶表示装置の液晶駆動波形を示す説明
図である。
図である。
【図13】上記液晶表示装置の液晶駆動波形を示す説明
図である。
図である。
【図14】上記液晶表示装置が備えるソースドライバの
概略の構成を示すブロック図である。
概略の構成を示すブロック図である。
【図15】従来の液晶駆動出力回路の概略の構成を示す
回路図である。
回路図である。
1 ソースドライバ 7 液晶駆動出力回路(液晶駆動装置) 8 基準電圧発生回路 9 エンコーダ回路(エンコード手段) 10 D/A変換回路(選択手段) 11 時分割デコーダ(デコード手段) SW1 〜SW4 アナログスイッチ(スイッチング素
子) SWD0・SWD1 アナログスイッチ(スイッチング素
子) SW/D0・SW/D1 アナログスイッチ(スイッチン
グ素子) V1 〜V256 階調表示用電圧(第1階調表示用電
圧) VS0 〜VS63 階調表示用電圧(第2階調表示用電
圧)
子) SWD0・SWD1 アナログスイッチ(スイッチング素
子) SW/D0・SW/D1 アナログスイッチ(スイッチン
グ素子) V1 〜V256 階調表示用電圧(第1階調表示用電
圧) VS0 〜VS63 階調表示用電圧(第2階調表示用電
圧)
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) G09G 3/20 641 G02F 1/136 500 Fターム(参考) 2H092 GA46 JA24 JB13 NA25 NA27 PA06 2H093 NA16 NA33 NA42 NA53 NC03 NC13 NC15 NC22 NC23 NC24 NC26 NC28 NC34 ND06 ND49 NE07 5C006 AA16 AA22 AC11 AC21 AF43 AF83 BB16 BC12 BF03 BF04 BF43 FA42 5C080 AA10 BB05 CC03 DD23 EE29 EE30 FF11 GG12 JJ02 JJ03 JJ04
Claims (7)
- 【請求項1】m、nを2以上の整数、n>mとして、2
n 階調表示に必要な、各階調に対応する2n 本の第1階
調表示用電圧を発生させ、その中から選択した電圧を出
力することにより液晶パネルを駆動する液晶駆動装置で
あって、 上記2n 本の第1階調表示用電圧を2m 本ずつ、互いに
時間的にずらして一本化することで、2n-m 本の第2階
調表示用電圧を発生させるエンコード手段と、 上記2n-m 本の第2階調表示用電圧の中から1つを選択
する選択手段と、 上記選択手段にて選択された第2階調表示用電圧から、
当該第2階調表示用電圧に含まれる第1階調表示用電圧
を復調するデコード手段とを備えていることを特徴とす
る液晶駆動装置。 - 【請求項2】上記選択手段は、上記液晶パネルを駆動す
るためのnビットの表示データのうち、上位(n−m)
ビットの表示データに基づいて、上記第2階調表示用電
圧を選択することを特徴とする請求項1に記載の液晶駆
動装置。 - 【請求項3】上記デコード手段は、上記液晶パネルを駆
動するためのnビットの表示データのうち、下位mビッ
トの表示データに基づいて、選択された第2階調表示用
電圧に含まれる第1階調表示用電圧を復調することを特
徴とする請求項1または2に記載の液晶駆動装置。 - 【請求項4】上記エンコード手段と上記デコード手段と
のうち少なくとも一方は、入力と出力との間の導通/非
導通を切り換えるスイッチング素子のみからなる回路で
構成されていることを特徴とする請求項1ないし3のい
ずれかに記載の液晶駆動装置。 - 【請求項5】上記スイッチング素子は、アナログスイッ
チであることを特徴とする請求項4に記載の液晶駆動装
置。 - 【請求項6】上記選択手段は、上記2n-m 本の第2階調
表示用電圧の中から、任意の周期で転送される表示デー
タに応じて1つの電圧を選択するものであり、 上記エンコード手段は、上記1周期の間のいずれかで第
2階調表示用電圧を発生させることを特徴とする請求項
1ないし5のいずれかに記載の液晶駆動装置。 - 【請求項7】請求項1ないし6のいずれかに記載の液晶
駆動装置と液晶パネルとを備えていることを特徴とする
液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20962299A JP2001034241A (ja) | 1999-07-23 | 1999-07-23 | 液晶駆動装置およびこれを備えた液晶表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20962299A JP2001034241A (ja) | 1999-07-23 | 1999-07-23 | 液晶駆動装置およびこれを備えた液晶表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
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ID=16575854
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20962299A Pending JP2001034241A (ja) | 1999-07-23 | 1999-07-23 | 液晶駆動装置およびこれを備えた液晶表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001034241A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100434504B1 (ko) * | 2002-06-14 | 2004-06-05 | 삼성전자주식회사 | R, g, b별 독립적인 계조 전압을 사용하는 액정 표시장치 구동용 소오스 드라이버 집적회로 |
KR100532412B1 (ko) * | 2002-08-21 | 2005-12-02 | 삼성전자주식회사 | 감마신호 제공 장치 |
JP2007043031A (ja) * | 2005-06-30 | 2007-02-15 | Seiko Epson Corp | 集積回路装置及び電子機器 |
JP2009251183A (ja) * | 2008-04-03 | 2009-10-29 | Casio Comput Co Ltd | 表示駆動装置、表示装置、及び表示駆動方法 |
CN102193258A (zh) * | 2010-03-05 | 2011-09-21 | 上海天马微电子有限公司 | 线缺陷判断装置及线缺陷判断方法 |
-
1999
- 1999-07-23 JP JP20962299A patent/JP2001034241A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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KR100532412B1 (ko) * | 2002-08-21 | 2005-12-02 | 삼성전자주식회사 | 감마신호 제공 장치 |
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CN102193258A (zh) * | 2010-03-05 | 2011-09-21 | 上海天马微电子有限公司 | 线缺陷判断装置及线缺陷判断方法 |
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