JP3675113B2

JP3675113B2 - 表示装置

Info

Publication number: JP3675113B2
Application number: JP16805397A
Authority: JP
Inventors: 浩嘉坪田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-06-10
Filing date: 1997-06-10
Publication date: 2005-07-27
Anticipated expiration: 2017-06-10
Also published as: JPH113068A

Description

【０００１】
【発明の属する技術分野】
本発明はデジタルの画像データをアナログの信号電圧に変換するドライバと、信号電圧により動作して画像を映し出すパネルとからなる表示装置に関する。
【０００２】
【従来の技術】
表示装置に用いるパネルとしては、例えばアクティブマトリクス型の液晶ディスプレイ（ＬＣＤ）が広く用いられている。アクティブマトリクス型のＬＣＤパネルは上下一対の基板の間に電気光学物質として液晶を保持したフラット構造となっている。一方の基板にはマトリックス状に配列した画素電極とこれをスイッチング駆動する薄膜トランジスタが集積形成されている。他方の基板には対向電極が全面的に形成されている。薄膜トランジスタは大別すると多結晶シリコンを活性層とした薄膜トランジスタ（ｐｏｌｙ−ＳｉＴＦＴ）と、非晶質シリコンを活性層とした薄膜トランジスタ（α−ＳｉＴＦＴ）とがある。ｐｏｌｙ−ＳｉＴＦＴは比較的高性能であり、画素駆動用のスイッチング素子に加え周辺の走査回路を同一基板上に内蔵することができる。一方、α−ＳｉＴＦＴは比較的低性能である為、周辺の走査回路を内蔵することはできず、一般に外付け型となっている。
【０００３】
【発明が解決しようとする課題】
近年、ＬＣＤパネルの高精細化が進んでおり、例えばＸＧＡ規格ではマトリックス状の画素が水平方向に１０２４個配列し、垂直方向に７６８個配列している。フルカラー表示を行う場合には水平方向の画素数が１０２４×３＝３０７２個に増加する。この様に画素の高精細化及び高密度化が進むと、従来の内蔵型ＬＣＤパネルでは特に水平走査回路の転送速度が追い付かなくなり、ＸＧＡ規格の画像を表示することが困難である。ＸＧＡ規格の画像を表示する場合、一水平期間（１Ｈ）に割り当てられる有効時間は約１０μｓであり、３０７２本の信号線に信号電圧をサンプリングする為には、信号線１本当りの選択時間が約１０ｎｓとなる。この様な短時間で信号電圧を画素に充分書き込むことは不可能であり、高画質の表示はできない。又、α−ＳｉＴＦＴを用いたＬＣＤパネルでは、信号電圧を供給するドライバの他周辺の走査回路も外付けとなる。これらは一般にＬＳＩチップで供給される。前述した様に、ＸＧＡ規格でフルカラー表示を行う場合、３０７２本の信号線と７６８本の走査線が必要である。この為、合計で約３８００本のパネル側配線に対してＬＳＩチップを接続しなければならない。実装上の観点から歩留りの低下が問題となり、且つ多数のＬＳＩチップが必要となる為コストアップの要因になる。
【０００４】
【課題を解決する為の手段】
上述した従来の技術の課題を解決する為に以下の手段を講じた。本発明に係る表示装置は基本的な構成として、デジタルの画像データをアナログの信号電圧に変換するドライバと、該信号電圧により動作して画像を映し出すパネルとを備えている。本発明の第一側面によれば、前記パネルは、行状の走査線と、列状の信号線と、両者の交差部に配される行列状の画素と、該走査線に接続され順次一行分の画素を選択する垂直走査回路と、所定本数の信号線の組毎に設けられ一組分の信号電圧を同時に一組の信号線に印加するスイッチと、組毎に設けたスイッチを順次開閉して選択された一行分の画素に信号電圧を書き込む水平走査回路とを有する。前記ドライバは、外部から入力される画像データを順次転送するシフトレジスタと、該シフトレジスタから一組分の画像データを一括して取り込むラッチメモリと、取り込んだ一組分の画像データを一組分の信号電圧に変換して該パネルに供給するデジタル／アナログコンバータとを有する。前記ドライバは、一組分の信号電圧に対応した配線で前記パネルに接続している。係る構成により、前記パネルが一組分の信号電圧を書き込んでいる時、前記ドライバは次の一組分の画像データの転送を行う。
【０００５】
本発明の第二側面によれば、前記パネルは、行状の走査線と、列状の信号線と、両者の交差部に配される行列状の画素と、該走査線に接続して一行づつ画素を選択する垂直走査回路と、所定個数の信号電圧を一定本数おきに配された所定本数の信号線に分配可能なスイッチ群と、該スイッチ群の開閉走査を一定回数繰り返して該所定個数と該一定回数との積で決まる複数個の画素に信号電圧を書き込みさらにこの書き込みを選択された全画素に対して行う水平走査回路とを有する。前記ドライバは、外部から入力される一行分の画像データを順次転送するシフトレジスタと、該シフトレジスタから一行分の画像データの一部に相当する該複数個分の画像データを一括して取り込みこれらを一定個数おきで所定個数づつに区切り一定回数に分けて読み出すシリアル／パラレルコンバータと、読み出された所定個数の画像データをそれぞれ信号電圧に変換して一定回数繰り返し該パネルに供給するデジタル／アナログコンバータとを有する。係る構成により、前記パネルが該所定個数と該一定回数との積で決まる複数個の画素に信号電圧を書き込んでいる時、前記ドライバは次の複数個分の画素に割り当てるべき画像データの転送を行う。
【０００６】
本発明の第一側面に係る表示装置は、それぞれＮ段のシフトレジスタ、ラッチメモリ、デジタル／アナログコンバータ、出力バッファ等を備えたドライバを用いている。一水平期間（１Ｈ）にＮ段シフトレジスタをＭ回転送させる。このシフトレジスタの一回のデータ転送が終了した時点で、Ｎ個の画像データを一組としてラッチメモリに取り込む。この取り込まれた一組の画像データに基づき、パネル駆動用の信号電圧を生成し、これによりパネルを駆動する。次の一組のデータをＮ段シフトレジスタで転送している間に、上述した信号電圧をパネルに印加し画像を映し出す。Ｎ段のデータ転送をＭ回繰り返すことにより、一行分がＮ×Ｍ個の画素に１Ｈで信号電圧を書き込むことができる。この様に、一回につきＮ個の信号電圧を同時に書き込むことが可能であり、充分な書き込み時間を確保し高画質な表示を実現している。又、パネルにおける信号書き込み周波数が低下するので低消費電力化が可能になる。
【０００７】
本発明の第二側面に係る表示装置は、ｍ段シフトレジスタ、ｎ×θ＝ｍ段のラッチメモリ、シリアル／パラレルコンバータ、θ段のデジタル／アナログコンバータ及び出力バッファを有するドライバを用いてパネルを駆動している。シリアル／パラレルコンバータはｍ＝ｎ×θ個の画像データを取り込んだ後、シリアルデータをｎ個おきにθ個のパラレルデータに区切ってｎ回に分けて読み出す。一方、パネルはブロック毎にｎ段の水平走査回路を有するとともに、θ個の信号電圧の各々を、ｎ個のスイッチによりｎ本の信号線に分割する。このｎ個のスイッチはｎ段の水平走査回路により制御できる。これにより、θ個の信号電圧をｎ回に分けて、ｎ×θ＝ｍ個の画素に書き込む。この走査を複数ブロックについて繰り返し一行分の画素に信号電圧を書き込む。係る構成により、θ個の信号電圧を同時に画素に書き込むことが可能となり充分な書き込み時間が確保できる。
【０００８】
【発明の実施の形態】
以下図面を参照して本発明の実施の形態を詳細に説明する。図１は本発明に係る表示装置の第１実施形態を示す模式的なブロック図である。図示する様に、本表示装置はドライバ１とＬＣＤパネル２とから構成されている。ＬＣＤパネル２はアクティブマトリクス型であり、画面部には互いに交差する走査線Ｘと信号線Ｙが配列されている。行状の走査線Ｘと列状の信号線Ｙとの交差部には画素ＰＸＬが形成されている。画素ＰＸＬは液晶容量ＬＣと補助容量ＣＳと薄膜トランジスタＴｒとからなる。液晶容量ＬＣは画素電極とこれに対面する対向電極ＣＯＭとで構成されており、両電極の間には電気光学物質として液晶が保持されている。液晶容量ＬＣは薄膜トランジスタＴｒによって駆動される。薄膜トランジスタＴｒのドレイン電極は対応する液晶容量ＬＣ及び補助容量ＣＳに接続され、ソース電極は対応する信号線Ｙに接続され、ゲート電極は対応する走査線Ｘに接続されている。各走査線Ｘは垂直走査回路を構成するＶシフトレジスタ２１に接続されており、線順次で選択走査される。選択された走査線Ｘに接続する一行分の薄膜トランジスタＴｒは導通状態におかれる。この結果、一行分の画素ＰＸＬに含まれる液晶容量ＬＣはそれぞれ対応する信号線Ｙに電気接続されることになる。なお、Ｖシフトレジスタ２１は外部から入力される垂直クロックＶＣＫ１，ＶＣＫ２に応じて動作し、同じく外部から供給される垂直スタートパルスＶＳＴを順次転送することで、各走査線Ｘを逐次選択するようになっている。なお、ＶＣＫ１とＶＣＫ２は互いに反対極性である。
【０００９】
ＬＣＤパネル２の周辺上部にはＭ個のスイッチＨＳＷ１，ＨＳＷ２，・・・，ＨＳＷＭが形成されている。各ＨＳＷは所定本数（Ｎ本）の信号線Ｙの組毎に設けられており、ドライバ１から供給された一組分の信号電圧ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴＮを同時に一組の信号線Ｙに印加する。さらに、水平走査回路を構成するＨシフトレジスタ２２がＬＣＤパネル２の周辺上部に配されており、組毎に設けたスイッチＨＳＷ１，ＨＳＷ２，・・・，ＨＳＷＭを順次開閉して、選択された一行分の画素ＰＸＬ（Ｎ×Ｍ個）に信号電圧ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴＮを書き込む。個々のＨＳＷはＮ個の信号電圧ＯＵＴ１〜ＯＵＴＮを一回でＮ本の信号線Ｙに印加することができる。
【００１０】
一方、ドライバ１はＮ段シフトレジスタ１１とＮ段ラッチメモリ１２とＮ段電圧発生器１３とＮ段出力バッファ１４とを備えている。Ｎ段シフトレジスタ１１は外部から入力されるデジタル画像データを所定のシフトクロックに従って順次転送する。Ｎ段ラッチメモリ１２はラッチパルスに応答して動作し、Ｎ段シフトレジスタ１１から一括して一組分の画像データ（Ｎ個）を取り込む。Ｎ段電圧発生器１３はデジタル／アナログコンバータ（ＤＡＣ）であり、ラッチメモリ１２が取り込んだ一組分のデジタル画像データを一組分のアナログ信号電圧ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴＮに変換する。ＤＡＣは外部から供給される基準電圧を用いて信号電圧を生成する。生成されたＮ個の信号電圧ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴＮはＮ段出力バッファ１４を介してＬＣＤパネル２側に供給される。
【００１１】
図２は、図１に示した電圧発生器（デジタル／アナログコンバータ）１３の動作説明に供する表図である。本例では、４ビット（Ｄ０，Ｄ１，Ｄ２，Ｄ３）を１バイトとするデジタル画像データに応じて、１６階調の基準電圧Ｖ０〜Ｖ１５の何れかを選択して、信号電圧ＯＵＴを生成する。ただし、実際の表示装置では６ビットもしくは８ビットを１バイトとするデジタル画像データが用いられることが多い。６ビットのデジタル画像データは６４階調表現が可能であり、８ビットのデジタル画像データは２５６階調の画像表現が可能である。ある画素ＰＸＬに割り当てられたデジタル画像データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）が（１，１，１，１）の値を取る時、当該画素ＰＸＬには最高位の基準電圧Ｖ０が印加される。ＬＣＤパネル２が仮にノーマリホワイトモードでモノクロ表示を行う場合、当該画素ＰＸＬは最高位の基準電圧Ｖ０の印加によって黒色を呈する。又、デジタル画像データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）が（０，０，０，０）の値を取る時、画素ＰＸＬには最低位の基準電圧Ｖ１５が信号電圧として印加され、白色を呈する。デジタルデータ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）の値が（１，０，０，０）である場合には、ほぼ中間の基準電圧Ｖ７が信号電圧として印加され、画素ＰＸＬはほぼ中間の灰色を呈する。一般に、ＬＣＤパネル２は多ビット構成のデジタルデータの値に応じて黒色から白色に掛けて多階調に分かれた明度を画素ＰＸＬに付与する。
【００１２】
図３は、図１に示した表示装置に外部から入力される各種の信号を示すタイミングチャートである。ＬＣＤパネル２側のＨシフトレジスタ２２には１Ｈ毎に水平スタートパルスＨＳＴが入力される。又、ＨＳＴを順次転送する為に水平クロックＨＣＫも供給される。ＨＣＫは１Ｈに付きＭ個のパルスを含む。一方ドライバ１側のＮ段シフトレジスタ１１にはシフトクロックが入力される。又、Ｎ段ラッチメモリ１２にはラッチパルスが入力される。このラッチパルスは前述したＨＣＫと同相であり、且つ隣り合うラッチパルスの期間に、丁度Ｎ個分のデータシフトクロックが含まれるようになっている。
【００１３】
以下、図３のタイミングチャートを参照しながら、図１に示した表示装置の動作を詳細に説明する。ドライバ１はＮ段シフトレジスタ１１及びＮ段ラッチメモリ１２を有している。ラッチされたデジタル画像データはＮ段電圧発生器１３により処理され、その値に従って重み付けもしくは階調化されたアナログ信号電圧に変換する。このアナログ信号電圧ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴＮはＮ段出力バッファ１４からＬＣＤパネル２側に出力される。例えば、ＸＧＡ規格の表示を行う場合、シフトレジスタ１１は１Ｈに付き１０２４×３＝３０７２バイトのデジタル画像データを転送する。ここで、Ｎ＝３８４に設定すると、Ｍ＝８となる。外部から入力されるデジタル画像データはＮ段シフトレジスタ１１により３８４バイト分が転送されると、Ｎ段ラッチメモリ１２によりラッチされる。ラッチされたデジタル画像データはＮ段電圧発生器１３によりアナログ信号電圧に変換され、出力バッファ１４を介してＬＣＤパネル２側に入力される。ドライバ１側のシフトレジスタ１１は３８４バイトのデジタルデータがラッチされた後は、次の３８４バイト分のデジタルデータを転送している。
【００１４】
一方ＬＣＤパネル２は最初の３８４個の信号電圧ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴＮが入力された時、ＨＳＷ１をオン状態とし、信号電圧ＯＵＴ１〜ＯＵＴＮを対応する３８４本の信号線Ｙに印加する。このＨＳＷ１のオン時間は、次の３８４バイト分のデジタルデータを転送するまでの間持続する。次の３８４バイト分のデジタルデータがドライバ１のシフトレジスタ１１で転送されたら、ラッチメモリ１２が再びこの３８４バイト分のデジタルデータを取り込む。この時点でＨＳＷ１はオフ状態に移行し、これに代わってＨＳＷ２がオン状態となる。これにより次の３８４個の信号電圧ＯＵＴ１〜ＯＵＴＮが対応する３８４本の信号線Ｙに書き込まれる。このようにして８回ＨＳＷ１〜ＨＳＷＭの開閉動作（オンオフ動作）を繰り返すことにより、合計３０７２バイトの画像データが各画素ＰＸＬに書き込まれる。ＸＧＡ規格の場合、９５ＭＨｚのシフトクロックでデータ転送が行われる。この場合、３８４バイトのデータを転送する時間は約１．３μｓとなる。この間、ＬＣＤパネル２は信号線Ｙに対する書き込みができる。従来だと、約１０ｎｓの時間しか確保できなかったのに対し、本発明では充分な書き込み時間を確保可能となり、高画質な表示が実現できる。さらに、ＬＣＤパネル２における信号書き込み周波数が下がるので、低消費電力化が可能になる。加えて、本発明ではワンチップのドライバ１でＬＣＤパネル２を駆動できる為、従来の様に数千本の配線に渡ってＩＣチップとＬＣＤパネルとの電気接続を行う必要がなく、実装上の信頼性が向上する。
【００１５】
図４は、本発明に係る表示装置の第２実施形態を示すブロック図である。図示する様に、本表示装置はデジタルの画像データをアナログの信号電圧ＯＵＴ１〜ＯＵＴθに変換するドライバ１と、θ個の信号電圧ＯＵＴ１〜ＯＵＴθにより動作して画像を映し出すＬＣＤパネル２とから構成されている。ドライバ１はデジタル画像データをアナログ信号電圧に変換してＬＣＤパネル２の画素に書き込ませ画像の表示を行う。ドライバ１はｍ段シフトレジスタ１１と、シリアル／パラレルコンバータ１５と、θ段電圧発生器１３と、θ段出力バッファ１４とを備えている。ｍ段シフトレジスタ１１はシフトクロック１に応じて動作し、外部から入力されるデジタル画像データを順次転送する。シリアル／パラレルコンバータ１５は複数個（ｍ個）の画素ＰＸＬに割り当てるべき画像データを一括して取り込み、これらを一定個数（ｎ個）おきに所定個数（θ個）づつ区切り一定回数（ｎ回）に分けて読み出す。具体的には、シリアル／パラレルコンバータ１５は外部から供給されるラッチパルスに応じてｍバイトのデジタルデータを一括して取り込み、さらに外部から供給されるシフトクロック２に応じてｍバイトのデジタルデータをθバイトづつ並べ替え且つ一定回数ｎに分けて読み出す。第１回目では、１バイト目、ｎ＋１バイト目、２ｎ＋１バイト目、・・・、ｎ（θ−１）＋１バイト目の合計θバイトが読み出されて、後段の電圧発生器１３側に送られる。２回目（ｎ＝２）では、２バイト目、ｎ＋２バイト目、２ｎ＋２バイト目、・・・の合計θバイトが読み出され、電圧発生器１３に送られる。最後のｎ回目では、ｎバイト目、２ｎバイト目、３ｎバイト目、・・・、ｎ×θバイト目の合計θバイトが一括して読み出され、電圧発生器１３側に送られる。この様に、シリアル／パラレルコンバータ１５は一括でラッチされたｍバイトのシリアルデータ配列を組み替えて、θ×ｎのパラレルデータ配列としている。θ段電圧発生器１３はデジタル／アナログコンバータとして機能し、シリアル／パラレルコンバータ１５から読み出された所定個数（θ個）の画像データをそれぞれ信号電圧ＯＵＴ１〜ＯＵＴθに変換する。これらの信号電圧ＯＵＴ１〜ＯＵＴθはθ段出力バッファ１４を介して一定回数（ｎ回）繰り返しＬＣＤパネル２側に供給される。
【００１６】
図５は、図４に示したＬＣＤパネル２の具体的な構成を示す模式的な回路図である。図１に示した先の実施形態に係るＬＣＤパネルと対応する部分には対応する参照番号を付して理解を容易にしている。図５に示す様に、本ＬＣＤパネルは行状の走査線Ｘと、複数本（ｍ本）づつのブロックに分かれた列状の信号線Ｙと、走査線Ｘ及び信号線Ｙの交差部に配される行列状の画素ＰＸＬとを備えている。なお、図ではｍ本の信号線Ｙを含む１ブロックのみが示されている。さらに、ＬＣＤパネルの周辺左側部には走査線Ｘに接続してＶシフトレジスタ２１が配されており、一行づつ画素ＰＸＬを選択する。さらに、ＬＣＤパネル１の周辺上部には１ブロック内で所定個数（θ個）の信号電圧ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴθを一定本数（ｎ本）おきに配された所定本数（θ本）の信号線Ｙに同時に分配可能なスイッチ群ＳＷが配されている。個々のスイッチＳＷはＧ１，Ｇ２，・・・，Ｇθで表わされるθ個のグループに分かれている。第１のグループＧ１にはＳＷ１，ＳＷ２，ＳＷ３，・・・，ＳＷｎの合計ｎ個のスイッチＳＷが含まれる。同様に、２番目のグループＧ２にもＳＷ１〜ＳＷｎのスイッチが含まれる。以下同様に、最後のグループＧθにもＳＷ１，ＳＷ２，ＳＷ３，・・・，ＳＷｎが含まれている。Ｇ１の各ＳＷにはＯＵＴ１が供給され、Ｇ２の各ＳＷにはＯＵＴ２が供給され、Ｇθの各ＳＷにはＯＵＴθが供給される。まず最初に、各グループＧ１〜Ｇθに属するＳＷ１が一斉に導通状態となり、ＯＵＴ１〜ＯＵＴθがそれぞれサンプリングされる。この結果、ＯＵＴ１〜ＯＵＴθはｎ本おきに配列した信号線Ｙに一斉に書き込まれることになる。次の回には、Ｇ１〜Ｇθに属する全てのＳＷ２が導通状態となり、やはり、ｎ本おきに配列した信号線ＹにＯＵＴ１〜ＯＵＴθが一斉にサンプリングされることになる。さらに、ＬＣＤパネルの周辺上部にはＨシフトレジスタ２２が設けられており、上述したスイッチＳＷの開閉走査を一定回数（ｎ回）繰り返して、信号電圧の所定個数（θ個）と一定回数（ｎ回）との積に等しい複数本（ｍ本）の信号線Ｙを介して複数個（ｍ個）の画素ＰＸＬに信号電圧ＯＵＴ１〜ＯＵＴθを書き込む。さらに、この書き込みをブロック毎に繰り返して選択された全画素ＰＸＬに信号電圧ＯＵＴ１〜ＯＵＴθを書き込む。
【００１７】
図６は、図４及び図５に示した表示装置に外部から供給される各種の制御信号を示すタイミングチャートである。図示する様に、一水平期間（１Ｈ）は水平同期信号ＨＳＹＮＣによって規定される。ＬＣＤパネル側のＨシフトレジスタ２２には水平スタートパルスＨＳＴが入力される。Ｈシフトレジスタ２２は各ブロック毎に設けられているので、１Ｈ内にブロック数に応じたＨＳＴのパルスが外部から入力される。Ｈシフトレジスタ２２はＨＣＫに応じてＨＳＴを順次転送し、ＳＷの開閉走査を行う。一方、ドライバ１側のｍ段シフトレジスタ１１には外部からシフトクロック１が入力される。これは、ＨＳＴの一周期にｍ個含まれる。又、シリアル／パラレルコンバータ１５にはＨＳＴと同相のラッチパルスが入力される。さらに、シリアル／パラレルコンバータ１５にはＨＣＫと同相のシフトクロック２が入力される。シフトクロック２はｍバイトのデジタルデータをθバイトづつｎ回に分ける為に用いられる。
【００１８】
以下図６のタイミングチャートを参照しながら、図４及び図５に示した表示装置の動作を詳細に説明する。例えば、ＸＧＡ規格でフルカラー表示を行う場合、３０７２バイトのデータが１Ｈの期間に転送される。ここで、ｍ＝７６８、ｎ＝１２、θ＝６４と設定する。即ち、ｍ＝ｎ×θである。又、３０７２÷７６８＝４がブロック数となる。外部から入力された画像データは７６８バイト分がシフトレジスタ１１で転送されたら、シリアル／パラレルコンバータ１５によりラッチされる。さらに、シリアル／パラレル変換を行い、ｎ＝１２個おきに並べ替えられたθ＝６４バイトのパラレルデータが得られる。なお、シフトレジスタ１１は上述したラッチ後は次のデータの転送を行っている。６４バイトのパラレルデータが次の７６８個のデータ転送を行っている間に、シフトクロック２によって１２回出力される。ＬＣＤパネル２は６４バイトのパラレルデータに対応した信号電圧ＯＵＴ１〜ＯＵＴ６４を入力し、ＨＣＫに同期してＳＷを切り換える。即ち、１２段のＨシフトレジスタ２２によって１２個一組のＳＷを６４グループ一つとして動作させる。この動作を４ブロック分繰り返すことにより３０７２バイトのデジタルデータが全てＬＣＤパネルの信号線Ｙに書き込まれる。９５ＭＨｚのクロックでデータ転送が行われるＸＧＡ規格の場合、７６８バイトのデータを転送する時間は約２．７μｓである。この間に、６４バイトのデータを１２回に分けて書き込み動作させるので、一回の書き込み時間は約２２０ｎｓとなる。従来の書き込み期間が約１０ｎｓしかなかったのに対し、２０倍以上の時間となり充分書き込むことが可能である。本実施形態では、ドライバ１はＬＣＤパネル２の各ブロックに対して共通に用いることができる。
【００１９】
【発明の効果】
以上説明したように、本発明によれば、ドライバ１個でＬＣＤパネルを駆動できる為、従来の様に数千本に渡る配線の接続作業を行う必要がなく、実装上の信頼性が改善可能である。又、一括して信号電圧を信号線に書き込む様にしているので、充分な書き込み時間が確保でき高画質な表示を実現できる。又、ＬＣＤパネル内において信号線への書き込み周波数が低減化するので、低消費電力化が可能になる。
【図面の簡単な説明】
【図１】本発明に係る表示装置の第１実施形態を示すブロック図である。
【図２】図１に示した表示装置のドライバに組み込まれる電圧発生器の動作説明に供する表図である。
【図３】図１に示した表示装置の動作説明に供するタイミングチャートである。
【図４】本発明に係る表示装置の第２実施形態を示すブロック図である。
【図５】図４に示した表示装置に含まれるＬＣＤパネルの具体的な構成を示す回路図である。
【図６】図４及び図５に示した表示装置の動作説明に供するタイミングチャートである。
【符号の説明】
１・・・ドライバ、２・・・ＬＣＤパネル、１１・・・シフトレジスタ、１２・・・ラッチメモリ、１３・・・電圧発生器、１４・・・出力バッファ、１５・・・シリアル／パラレルコンバータ、２１・・・Ｖシフトレジスタ、２２・・・Ｈシフトレジスタ、Ｘ・・・走査線、Ｙ・・・信号線、ＰＸＬ・・・画素

Claims

デジタルの画像データをアナログの信号電圧に変換するドライバと、該信号電圧により動作して画像を映し出すパネルとからなる表示装置であって、
前記パネルは、行状の走査線と、列状の信号線と、両者の交差部に配される行列状の画素と、該走査線に接続され順次一行分の画素を選択する垂直走査回路と、所定本数の信号線の組毎に設けられ一組分の信号電圧を同時に一組の信号線に印加するスイッチと、組毎に設けたスイッチを順次開閉して選択された一行分の画素に信号電圧を書き込む水平走査回路とを有し、
前記ドライバは、外部から入力される画像データを順次転送するシフトレジスタと、該シフトレジスタから一組分の画像データを一括して取り込むラッチメモリと、取り込んだ一組分の画像データを一組分の信号電圧に変換して該パネルに供給するデジタル／アナログコンバータとを有し、
前記ドライバは、一組分の信号電圧に対応した配線で前記パネルに接続しており、
前記パネルが一組分の信号電圧を書き込んでいる時前記ドライバは次の一組分の画像データの転送を行なうことを特徴とする表示装置。
デジタルの画像データをアナログの信号電圧に変換するドライバと、該信号電圧により動作して画像を映し出すパネルとからなる表示装置であって、
前記パネルは、行状の走査線と、列状の信号線と、両者の交差部に配される行列状の画素と、該走査線に接続して一行づつ画素を選択する垂直走査回路と、所定個数の信号電圧を一定本数おきに配された所定本数の信号線に分配可能なスイッチ群と、該スイッチ群の開閉走査を一定回数繰り返して該所定個数と該一定回数との積で決まる複数個の画素に信号電圧を書き込みさらにこの書き込みを選択された全画素に対して行なう水平走査回路とを有し、
前記ドライバは、外部から入力される一行分の画像データを順次転送するシフトレジスタと、該シフトレジスタから一行分の画像データの一部に相当する該複数個分の画像データを一括して取り込みこれらを一定個数おきに所定個数づつ並べ替えて一定回数に分けて読み出すシリアル／パラレルコンバータと、読み出された所定個数の画像データをそれぞれ信号電圧に変換して一定回数繰り返し該パネルに供給するデジタル／アナログコンバータとを有し、
前記パネルが該所定個数と該一定回数との積で決まる複数個の画素に信号電圧を書き込んでいる時前記ドライバは次の複数個分の画素に割り当てるべき画像データの転送を行なうことを特徴とする表示装置。
デジタルの画像データをアナログの信号電圧に変換してパネルの画素に書き込ませ画像の表示を行なうドライバであって、
外部から入力される一行分の画像データを順次転送するシフトレジスタと、複数個分の画素に割り当てるべき一行分の画像データの一部に相当する画像データを一括して取り込みこれを一定個数おきに所定個数づつ並べ替えて一定回数に分けて読み出すシリアル／パラレルコンバータと、
読み出された所定個数の画像データをそれぞれ信号電圧に変換して一定回数繰り返し該パネルに供給するデジタル／アナログコンバータとを有し、
該パネルが該所定個数と該一定回数との積に等しい複数個の画素に信号電圧を書き込んでいる時に次の複数個の画素に割り当てるべき画像データの転送を行なうことを特徴とするドライバ。
行状の走査線と、
複数本づつのブロックに分かれた列状の信号線と、
走査線及び信号線の交差部に配される行列状の画素と、
該走査線に接続して一行づつ画素を選択する垂直走査回路と、
各ブロック内で所定個数の信号電圧を一定本数おきに配された所定本数の信号線に同時に分配可能なスイッチ群と、
該スイッチ群の開閉走査を一定回数繰り返して、該所定個数と該一定回数との積に等しい該複数本の信号線を介して複数個の画素に信号電圧を書き込み、さらにこの書き込みをブロック毎に繰り返して選択された全画素に信号電圧を書き込む水平走査回路とを有するパネル。