JPH07130879A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH07130879A
JPH07130879A JP5272031A JP27203193A JPH07130879A JP H07130879 A JPH07130879 A JP H07130879A JP 5272031 A JP5272031 A JP 5272031A JP 27203193 A JP27203193 A JP 27203193A JP H07130879 A JPH07130879 A JP H07130879A
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electrode layer
driver
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Abstract

(57)【要約】 【目的】 平面レイアウト面積が小さく、高集積化に適
したＳＲＡＭのメモリセル構造を提供する。 【構成】 メモリセル領域Ｍ．Ｃ．には１対のドライバ
トランジスタＱ１、Ｑ２と１対のアクセストランジスタ
Ｑ３、Ｑ４とが形成されている。アクセストランジスタ
Ｑ３、Ｑ４の各々は、ゲート電極層１５ａ、１５ｂを有
する電界効果トランジスタよりなっている。ドライバト
ランジスタＱ１、Ｑ２およびアクセストランジスタＱ
３、Ｑ４上に形成され、かつゲート電極層１５ａ、１５
ｂに達するコンタクトホール３１ｈ、３１ｉをメモリセ
ル領域Ｍ．Ｃ．内に有するように絶縁層２９が形成され
ている。コンタクトホール３１ｈ、３１ｉの各々を通じ
てゲート電極層１５ａ、１５ｂに接するように絶縁層２
９上に導電層３１ａ、３１ｂの各々が形成されている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、より特定的には、随時書込読出可能な記憶装置（Ｓ
ＲＡＭ：Static Random Access Memory ）を含む半導体
記憶装置に関するものである。
【０００２】
【従来の技術】従来から半導体記憶装置の１つとして、
ＳＲＡＭが知られている。このＳＲＡＭは、ＤＲＡＭ
（Dynamic Random Access Memory) に比較してリフレッ
シュ動作が不要であり記憶状態が安定しているという利
点を有する。
【０００３】図２４は、高抵抗負荷型のＳＲＡＭメモリ
セルの等価回路図である。図２４を参照して、このメモ
リセルは、負荷として１対の高抵抗Ｒ１、Ｒ２を有し、
それ以外に１対のドライバトランジスタＱ１、Ｑ２と、
１対のアクセストランジスタＱ３、Ｑ４とで構成されて
いる。
【０００４】１対の高抵抗Ｒ１、Ｒ２の各一方端はＶCC
電源１１０に接続されており、その各他方端は各々記憶
ノードＮ１、Ｎ２に接続されている。
【０００５】１対のドライバトランジスタＱ１、Ｑ２と
１対のアクセストランジスタＱ３、Ｑ４とは、ＭＯＳ
（Metal Oxide Semiconductor)トランジスタよりなって
いる。１対のドライバトランジスタＱ１、Ｑ２のソース
領域の各々はＧＮＤ（接地電位）１１２に接続されてい
る。またドライバトランジスタＱ１のドレイン領域は記
憶ノードＮ１に接続されており、ドライバトランジスタ
Ｑ２のドレイン領域は記憶ノードＮ２に接続されてい
る。さらにドライバトランジスタＱ１のゲートは記憶ノ
ードＮ２に接続されており、ドライバトランジスタＱ２
のゲートは記憶ノードＮ１に接続されている。
【０００６】１対のアクセストランジスタＱ３のソース
／ドレイン領域の一方は記憶ノードＮ１に接続されてお
り、ソース／ドレイン領域の他方はビット線１０７に接
続されている。またアクセストランジスタＱ４のソース
／ドレイン領域の一方は記憶ノードＮ２に接続されてお
り、ソース／ドレイン領域の他方はビット線１０８に接
続されている。またアクセストランジスタＱ３、Ｑ４の
ゲートはワード線１０９に各々接続されている。
【０００７】以下、従来の高抵抗負荷型のＳＲＡＭのメ
モリセル構造について説明する。図２５〜図２８は、従
来のＳＲＡＭのメモリセル構造を下層から順に４段階に
分割して示した平面構造図である。具体的には、図２５
と図２６とが、基板に形成された１対のドライバトラン
ジスタＱ１、Ｑ２と１対のアクセストランジスタＱ３、
Ｑ４との構成を示している。また図２７は、１対の高抵
抗Ｒ１、Ｒ２の構成を示しており、図２８はビット線の
構成を示している。
【０００８】まず図２５を参照して、シリコン基板３０
１の表面に１対のドライバトランジスタＱ１、Ｑ２と１
対のアクセストランジスタＱ３、Ｑ４とが形成されてい
る。
【０００９】ドライバトランジスタＱ１は、ドレイン領
域３１１ｂと、ソース領域３１１ｃと、ゲート絶縁層
（図示せず）と、ゲート電極層３２５ａとを有してい
る。ドレイン領域３１１ｂとソース領域３１１ｃとは、
ｎ型の拡散領域よりなり、チャネル領域を規定するよう
に互いに間隔を有して形成されている。ゲート電極層３
２５ａは、ゲート絶縁層を介在してチャネル領域と対向
するように形成されている。
【００１０】ドライバトランジスタＱ２は、ドレイン領
域３１１ｄと、ソース領域３１１ｅと、ゲート絶縁層
（図示せず）と、ゲート電極層３２５ｂとを有してい
る。ドレイン領域３１１ｄとソース領域３１１ｅとは、
ｎ型の拡散領域よりなり、チャネル領域を規定するよう
に互いに間隔を有して形成されている。ゲート電極層３
２５ｂは、ゲート絶縁層を介在して、チャネル領域と対
向するように形成されている。
【００１１】アクセストランジスタＱ３は、１対のソー
ス／ドレイン領域３１１ａ、３１１ｂと、ゲート絶縁層
（図示せず）と、ゲート電極層３１５とを有している。
１対のソース／ドレイン領域３１１ａと３１１ｂとは、
ｎ型の拡散領域よりなり、チャネル領域を規定するよう
に互いに間隔を有して形成されている。ゲート電極層３
１５は、ゲート絶縁層を介在してチャネル領域と対向す
るように形成されている。
【００１２】アクセストランジスタＱ４は、１対のソー
ス／ドレイン領域３２１ａ、３２１ｂと、ゲート絶縁層
（図示せず）と、ゲート電極層３１５とを有している。
１対のソース／ドレイン領域３２１ａ、３２１ｂは、ｎ
型の拡散領域よりなり、チャネル領域を規定するように
互いに間隔を有して形成されている。ゲート電極層３１
５は、ゲート絶縁層を介在してチャネル領域と対向する
ように形成されている。
【００１３】またアクセストランジスタＱ３、Ｑ４のゲ
ート電極層３１５は、単一の導電層よりなっている。
【００１４】ドライバトランジスタＱ１のドレイン領域
３１１ｂとアクセストランジスタＱ３のソース／ドレイ
ン領域３１１ｂとは、単一のｎ型拡散領域により形成さ
れている。またドライバトランジスタＱ１のソース領域
３１１ｃとドライバトランジスタＱ２のソース領域３１
１ｅとは、ｎ型拡散領域３１１ｆにより接続されてお
り、単一のｎ型拡散領域により形成された構成を有して
いる。
【００１５】ドライバトランジスタＱ１のゲート電極層
３２５ａと、ドライバトランジスタＱ２のゲート電極層
３２５ｂと、アクセストランジスタＱ３、Ｑ４のゲート
電極層３１５とは、不純物が注入された多結晶シリコン
（以下、ドープト多結晶シリコンとする）と高融点シリ
サイドとの複合膜により形成されている。
【００１６】図２６を参照して、ゲート電極層３２５
ａ、３２５ｂ、３１５を覆うように絶縁層（図示せず）
が形成されている。この絶縁層には、コンタクトホール
３３１ｈ、３３３ｈ、３３１ｉが形成されている。コン
タクトホール３３１ｈは、ゲート電極層３２５ａとｎ型
の拡散領域３２１ｂとの一部表面に達している。また、
コンタクトホール３３３ｈは、ゲート電極層３２５ｂと
ｎ型の拡散領域３３３との一部表面に達している。この
コンタクトホール３３１ｈ、３３３ｈはいわゆるシェア
ード直コンと呼ばれるものである。またコンタクトホー
ル３３１ｉは、ｎ型の拡散領域３１１ｄに達している。
【００１７】コンタクトホール３３１ｈを通じてｎ型拡
散領域３２１ｂのゲート電極層３２５ａとに接続するよ
うに、かつコンタクトホール３３１ｉを通じてドライバ
トランジスタＱ１のドレイン領域３１１ｄと接するよう
に第１のドープト多結晶シリコン膜３３１が形成されて
いる。またコンタクトホール３３３ｈを通じてアクセス
トランジスタＱ３のソース／ドレイン領域３１１ｂとゲ
ート電極層３２５ｂとに接するように第２のドープト多
結晶シリコン膜３３３が形成されている。
【００１８】図２７を参照して、第１および第２のドー
プト多結晶シリコン層３３１、３３３を覆うように絶縁
層（図示せず）が形成されている。この絶縁層には、第
１および第２のドープト多結晶シリコン層３３１、３３
３の一部表面を露出する開孔３４１ｉ、３４１ｈが形成
されている。開孔３４１ｈを通じて第２のドープト多結
晶シリコン層３３３と接するように、かつ開孔３４１ｉ
を通じて第１のドープト多結晶シリコン層３３１と接す
るように多結晶シリコンよりなる抵抗層３４１が形成さ
れている。
【００１９】抵抗層３４１は、ｎ型不純物が注入された
領域（以下、注入領域とする）３４１ａ、３４１ｃ、３
４１ｅと、不純物が注入されていない領域（以下、未注
入領域とする）３４１ｂ、３４１ｄとを有している。開
孔３４１ｈ、３４１ｉの各々を通じて第１および第２の
ドープト多結晶シリコン層３３１、３３３と接する領域
には注入領域３４１ａ、３４１ｃが分布している。この
注入領域３４１ａ、３４１ｃの各々から同一方向に延び
るように未注入領域３４１ｂ、３４１ｄが分布してい
る。この未注入領域３４１ｂ、３４１ｄは、高い抵抗値
を示し、高抵抗Ｒ１、Ｒ２をなしている。また未注入領
域３４１ｂ、３４１ｄの端部には注入領域３４１ｅが接
続されており、メモリセルのＶCC配線として利用されて
いる。
【００２０】図２８を参照して、抵抗層３４１を覆うよ
うに絶縁層（図示せず）が形成されている。この絶縁層
には、アクセストランジスタＱ３、Ｑ４のソース／ドレ
イン領域３１１ａ、３２１ａの各々の一部表面に達する
コンタクトホール３５１ｈ、３５１ｉが形成されてい
る。このコンタクトホール３５１ｈ、３５１ｉを通じて
ソース／ドレイン領域３１１ａ、３２１ａの各々に接す
るようにアルミニウム（Ａｌ）配線層３５１ａ、３５１
ｂが形成されている。このアルミニウム配線層３５１
ａ、３５１ｂはビット線として利用されている。
【００２１】この図２５に示す従来のメモリセル構造
は、たとえば TOMOHISA WADA et al.,IEEE JOURNAL OF
SOLID-STATE CIRCUITS, VOL.SC-22, NO.5, OCTOBER 198
7 pp.727-732 に示されている。
【００２２】
【発明が解決しようとする課題】以上のように、従来の
ＳＲＡＭのメモリセル構造は構成されている。しかしな
がら、従来のＳＲＡＭのメモリセル構造は、高集積化に
適しているとは言えない。以下、そのことについて詳細
に説明する。
【００２３】図２５を参照して、従来のメモリセル構造
では、ドライバトランジスタＱ１のソース領域３１１ｃ
とドライバトランジスタＱ２のソース領域３１１ｅとが
ｎ型拡散領域３１１ｆにより接続されている。このよう
に拡散領域３１１ｆを設けたため、拡散領域３１１ｆの
幅と拡散領域３１１ｆを他の拡散領域から分離するため
の分離酸化膜の幅とが必要となる。このため、拡散領域
３１１ｆを設けたことにより、メモリセルの縦方向の寸
法ＬV0が拡散領域３１１ｆおよび分離酸化膜の幅ＬV1だ
け大きくなってしまう。
【００２４】また従来のメモリセル構造では、１対のア
クセストランジスタＱ３、Ｑ４のゲートを同一の導電層
３１５により形成している。このゲート電極層３１５と
ドライバトランジスタＱ１、Ｑ２のゲート電極層３２５
ａ、３２５ｂとは別個に制御されねばならない。このた
め、ゲート電極層３１５とゲート電極層３２５ａ、３２
５ｂとは絶縁されている必要性がある。それゆえ、アク
セストランジスタＱ３、Ｑ４のゲート電極層３１５と交
差するようにドライバトランジスタＱ１、Ｑ２のゲート
電極層３２５ａ、３２５ｂを配置することはできない。
ゆえにゲート電極層３１５と交差する領域にドライバト
ランジスタＱ１、Ｑ２を配置することができない。
【００２５】このことより、高集積化を考慮するとアク
セストランジスタＱ３とＱ４とを隣り合うように配置す
ることが好ましいと言える。
【００２６】また、ゲート電極層３１５を挟んで一方側
にドライバトランジスタＱ１を、他方側にドライバトラ
ンジスタＱ２を配置することも考えられる。しかし、ド
ライバトランジスタＱ１のゲートはドライバトランジス
タＱ２のドレインに、またドライバトランジスタＱ２の
ゲートはドライバトランジスタＱ１のドレインに各々接
続される必要がある。このため、このように配置すると
必ずドライバトランジスタＱ１、Ｑ２のゲート電極層が
アクセストランジスタＱ３、Ｑ４のゲート電極層３１５
が交差してしまう。
【００２７】また、仮にゲート電極層同士が交差しない
ような構成にできたとしても、ドライバトランジスタＱ
１、Ｑ２のソース領域間を接続する拡散領域を長く延在
させねばならない。このため、この拡散領域を延在させ
るための幅およびこれを他の拡散領域から分離するため
の幅が大きくなり寸法上好ましくない。
【００２８】このことから、ドライバトランジスタＱ
１、Ｑ２はゲート電極層３１５に対して同一側に配置さ
れることが望ましい。
【００２９】以上のことより、ゲート電極層３１５の延
びる方向に沿ってアクセストランジスタＱ３とＱ４とが
隣り合うように配置され、かつその配置方向と同一方向
に沿ってドライバトランジスタＱ１とＱ２とが隣り合う
ように配置されることが好ましい。結果として、アクセ
ストランジスタＱ３、Ｑ４のゲートを同一の導電層によ
り構成する場合には、高集積化などを考慮すると、図２
５に示す構成となることが好ましい。
【００３０】それゆえ図２５の構成では、アクセストラ
ンジスタＱ３に対して縦方向（列方向：矢印Ｙ方向）に
ドライバトランジスタＱ２が、横方向（行方向：矢印Ｘ
方向）にアクセストランジスタＱ４が各々配置されてい
る。またドライバトランジスタＱ１に対して縦方向にア
クセストランジスタＱ４が、横方向にドライバトランジ
スタＱ２が各々配置されている。このため、ドライバト
ランジスタＱ１およびアクセストランジスタＱ３と、ド
ライバトランジスタＱ２およびアクセストランジスタＱ
４とが各々対角線方向に沿って配置されることとなる。
【００３１】このような配置としたため、アクセストラ
ンジスタＱ３のソース／ドレイン領域３１１ｂとドライ
バトランジスタＱ１のドレイン領域３１１とは、拡散領
域を対角線方向に延在させることで接続する必要が生じ
る。この場合、ドライバトランジスタＱ１とＱ２との間
の寸法は、分離酸化膜の幅Ｗ1 と拡散領域の幅Ｗ2 とを
含むこととなる。このため、ドライバトランジスタＱ１
とＱ２との間の寸法が分離酸化膜の幅のみからなる場合
に比較して、拡散領域の幅Ｗ2 分だけメモリセルの横方
向の寸法ＬH が大きくなる。
【００３２】このように従来のメモリセル構造では、縦
方向および横方向の寸法を小さくすることが困難であ
る。したがって、高集積化を図るべく、メモリセルの平
面レイアウト面積を縮小化することが困難である。
【００３３】従来のメモリセル構造よりも高集積化に適
した構造が、S. Schuster et al.,1984 IEEE INTERNATI
ONAL SOLID-STATE CIRCUITS CONFERENCE DIGEST OF TEC
HNICAL PAPERS pp.225-227 や特開平３−７３１４６号
公報などの先行技術文献に示されている。以下、前者の
先行技術文献に示されたＳＲＡＭのメモリセル構造につ
いて説明する。
【００３４】図２９は、先行技術文献に示されたＳＲＡ
Ｍのメモリセル構造を概略的に示す平面図である。図２
９を参照して、この図は図２５の平面図に対応してい
る。すなわち、図２９はＳＲＡＭのメモリセル構造を構
成する１対のドライバトランジスタＱ１、Ｑ２と１対の
アクセストランジスタＱ３、Ｑ４との構成を示してい
る。
【００３５】従来例と比較した場合の図２５に示すメモ
リセル構造の特徴は、（ｉ）アクセストランジスタＱ
３、Ｑ４のワード線が別個に設けられた、いわゆるスプ
リットワード線構造を有している、（ｉｉ）ドライバト
ランジスタＱ１、Ｑ２のソース領域４１１ｃと４２１ｃ
との間が拡散領域により接続されていない、点にある。
【００３６】このメモリセル構造はスプリットワード線
構造を採用している。このため、従来のメモリセル構造
に比較するとアクセストランジスタＱ３、Ｑ４の配置の
自由度が拡大されている。
【００３７】具体的には、アクセストランジスタＱ３、
Ｑ４のワード線４１５ａ、４１５ｂを別個に設けたた
め、アクセストランジスタＱ３とＱ４とを隣り合うよう
に配置する必要がない。それゆえ、ドライバトランジス
タＱ１のドレイン領域４１１ｂとアクセストランジスタ
Ｑ３のソース／ドレイン領域４１１ｂとを接続しやすい
位置に配置することが可能となる。また、ドライバトラ
ンジスタＱ２のドレイン領域４２１ｂとアクセストラン
ジスタＱ４のソース／ドレイン領域４２１ｂとを接続し
やすい位置に配置することも可能となる。
【００３８】ゆえに、図２５に示す従来例のように、ア
クセストランジスタＱ３（もしくはＱ４）のソース／ド
レイン領域をドライバトランジスタＱ１（もしくはＱ
２）のドレイン領域に接続するため、拡散領域を対角線
方向に延ばす必要はなくなる。拡散領域を対角線方向に
延ばさないため、ドライバトランジスタＱ１とＱ２との
間の寸法Ｗ3 は分離酸化膜の幅のみの寸法とすることが
できる。したがって、メモリセルの平面レイアウトの横
方向の寸法を小さくすることが可能となる。
【００３９】またドライバトランジスタＱ１、Ｑ２のソ
ース領域４１１ｃ、４２１ｃには、コンタクトホール４
３１ａ、４３１ｂを通じてＧＮＤ線４３１ａ、４３１ｂ
が接続されている。このＧＮＤ線４３１ａ、４３１ｂに
より各ソース領域４１１ｃ、４２１ｃはＧＮＤ電位に接
続されている。このため、このＳＲＡＭメモリセル構造
では、ドライバトランジスタＱ１、Ｑ２のソース領域４
１１ｃと４２１ｃとを拡散領域により接続する必要はな
い。よって、拡散領域の幅とこの拡散領域を他の拡散領
域から分離するための分離酸化膜の幅とが不要となる。
したがって、その不要となった幅分だけメモリセルの平
面レイアウトの縦方向の寸法を小さくすることができ
る。
【００４０】ただし、このメモリセル構造では、アクセ
ストランジスタＱ３、Ｑ４のゲート電極が別個に設けら
れている。このため、図２５に示すメモリセル構造と比
較して、ワード線１本分の幅とそのワード線を他の導電
層から分離するための幅とが余分に必要となる。それゆ
え、図２９に示すメモリセル構造の平面レイアウトの縦
方向の寸法は、従来例のメモリセル構造の寸法と実質的
にはほぼ同じである。
【００４１】このように、図２９のメモリセル構造は、
従来例に比較して少なくとも平面レイアウトの横方向寸
法を小さくすることができる。
【００４２】しかし、このメモリセル構造は、以下の
（ａ）、（ｂ）の点で従来例と同じである。すなわち、
（ａ）ゲート電極層４１５ａ、４１５ｂはそれ自体ワー
ド線として機能するように、行方向に配置された複数個
のメモリセル間を延在するように形成されている。
（ｂ）ゲート電極層４１５ａ、４１５ｂとゲート電極層
４２５ａ、４２５ｂとが同一層のパターニングにより形
成されている。このため、図２９に示すメモリセル構造
には、以下に述べるように、さらなる高集積化には適し
ていないという問題点があった。
【００４３】図３０は、図２９に示すメモリセル構造が
高集積化に適していないことを説明するための２ビット
分の平面図である。図３０を参照して、ゲート電極層４
１５ａ、４１５ｂはメモリセル領域を横方向（矢印Ｘ方
向）に横切るよう配置されている。このため、メモリセ
ルの平面レイアウトの縦方向（矢印Ｙ方向）の寸法に
は、かならずゲート電極層４１５ａ、４１５ｂの幅Ｌh
が含まれる。
【００４４】また、ドライバトランジスタＱ１、Ｑ２の
ゲート電極層４２５ａ、４２５ｂとアクセストランジス
タＱ３、Ｑ４のゲート電極層４１５ａ、４１５ｂとは別
個に制御される必要性から互いに絶縁されていなければ
ならない。このゲート電極層４１５ａ、４１５ｂとゲー
ト電極層４２５ａ、４２５ｂとは同一層のパターニング
により形成されている。このため、ゲート電極層４１５
ａ、４１５ｂの各々をゲート電極層４２５ａ、４２５ｂ
の各々と分離・絶縁するためには、絶縁のための幅Ｌg
が必要となってくる。このため、メモリセルの平面レイ
アウトの縦方向の寸法には、ゲート電極層４１５ａ、４
１５ｂの各々をゲート電極層４２５ａ、４２５ｂの各々
から分離・絶縁するための幅Ｌg も含まれることとな
る。
【００４５】このように、図２９に示すメモリセル構造
では、ゲート電極層（ワード線）４１５ａ、４１５ｂの
幅Ｌh とそれを分離・絶縁するための幅Ｌg とを削除す
ることができない。したがって、このメモリセル構造は
かならずしも高集積化に適しているとはいえなかった。
【００４６】それゆえ、本発明の目的は、平面レイアウ
ト面積が小さく高集積化に適したＳＲＡＭのメモリセル
構造を提供することである。
【００４７】
【課題を解決するための手段】本発明の一の局面に従う
半導体記憶装置は、１対のアクセストランジスタと１対
のドライバトランジスタとをメモリセル領域内に有する
スタティック型メモリセルを備えた半導体記憶装置であ
って、半導体基板と、第１のアクセストランジスタと、
第２のアクセストランジスタと、第１のドライバトラン
ジスタと、第２のドライバトランジスタと、絶縁層と、
導電層とを有している。半導体基板は主表面を有してい
る。第１のアクセストランジスタは、半導体基板の主表
面上にゲート絶縁膜を介して形成されたゲート電極層を
有している。第２のアクセストランジスタは、半導体基
板の主表面上にゲート絶縁膜を介して形成され、かつ第
１のアクセストランジスタのゲート電極層とは分離され
たゲート電極層を有している。第１のドライバトランジ
スタは、半導体基板の主表面上にゲート絶縁膜を介して
形成されたゲート電極層を有している。第２のドライバ
トランジスタは、半導体基板の主表面上にゲート絶縁膜
を介して形成されたゲート電極層を有している。絶縁層
は、各トランジスタのゲート電極層の周囲および上方を
覆うように形成され、第１のアクセストランジスタのゲ
ート電極層の上面に達する第１のコンタクトホールと、
第２のアクセストランジスタのゲート電極層の上面に達
する第２のコンタクトホールとを有している。導電層
は、絶縁層上に形成され、第１および第２のコンタクト
ホールを介して第１および第２のアクセストランジスタ
のゲート電極層に接続されている。
【００４８】本発明の好ましい一の局面に従う半導体記
憶装置では、導電層は、メモリセルを横断するように延
び、かつ第１のコンタクトホールを介してアクセストラ
ンジスタのゲート電極層と接続された第１の導電層と、
第２のコンタクトホールを介して第２のアクセストラン
ジスタのゲート電極層と接続された第２の導電層とを含
んでいる。
【００４９】本発明の好ましい他の局面に従う半導体記
憶装置では、第１のアクセストランジスタと第１のドラ
イバトランジスタとはＸ方向に隣接して配置されてい
る。第２のドライバトランジスタと第２のアクセストラ
ンジスタとはＸ方向に隣接して配置されている。第１の
アクセストランジスタと第２のドライバトランジスタと
はＹ方向に隣接して配置されている。第１のドライバト
ランジスタと第２のアクセストランジスタとはＹ方向に
隣接して配置されている。第１の導電層は第１のアクセ
ストランジスタと第１のドライバトランジスタとの上方
をＸ方向に延びている。第２の導電層は第１のアクセス
トランジスタと第２のドライバトランジスタとの上方を
Ｘ方向に延びている。
【００５０】本発明の好ましいさらに他の局面に従う半
導体記憶装置では、第１のドライバトランジスタのゲー
ト電極層は、第１の導電層の下方で交差するようにＹ方
向に延びている。また第２のドライバトランジスタのゲ
ート電極層は第２の導電層の下方で交差するようにＹ方
向に延びている。
【００５１】本発明の好ましいさらに他の局面に従う半
導体記憶装置では、各トランジスタは半導体基板の主表
面上にソース／ドレインとなるべき１対の不純物領域を
含んでいる。第１のアクセストランジスタの一方の不純
物領域と第１のドライバトランジスタのドレイン領域と
が、半導体基板の主表面上に形成された不純物領域を介
して接続されている。第２のアクセストランジスタの一
方の不純物領域と第２のドライバトランジスタのドレイ
ン領域とが半導体基板の主表面上に形成された不純物領
域を介して接続されている。
【００５２】本発明の好ましいさらに他の局面に従う半
導体記憶装置では、各トランジスタは半導体基板の主表
面にソース／ドレインとなるべき１対の不純物領域を含
んでいる。第１のドライバトランジスタのソース領域と
第２のドライバトランジスタのソース領域とは、絶縁層
上に形成された接続導電層によって接続されている。
【００５３】本発明の好ましいさらに他の局面に従う半
導体記憶装置では、接続導電層は、多結晶シリコン層と
高融点シリサイド層とを含んでいる。
【００５４】本発明の好ましいさらに他の局面に従う半
導体記憶装置では、接続導電層は、１５Ω／□以下のシ
ート抵抗値を有している。
【００５５】本発明の好ましいさらに他の局面に従う半
導体記憶装置は、第１の抵抗層と、第２の抵抗層と、第
２の絶縁層とをさらに備えている。第１および第２の抵
抗層の各々は、各トランジスタのゲート電極層より高い
抵抗値を有する部分を含み、導電層および接続導電層上
に第２の絶縁層を介して形成されている。第１の抵抗層
は、第２の絶縁層を介して、第１のアクセストランジス
タの一方の不純物領域と第１のドライバトランジスタの
ドレイン領域と第２のドライバトランジスタのゲート電
極層とに接続されている。第２の抵抗層は、第２の絶縁
層を介して、第２のアクセストランジスタの一方の不純
物領域と第２のドライバトランジスタのドレイン領域と
第１のドライバトランジスタのゲート電極層とに接続さ
れている。
【００５６】本発明の好ましいさらに他の局面に従う半
導体記憶装置は、１対のドライバトランジスタとともに
フリップフロップ回路を構成し、ドライバトランジスタ
と異なる導電型を有する１対の負荷トランジスタと、第
２の絶縁層とをさらに備えている。第１の負荷トランジ
スタは、互いに絶縁されて積層された第１の半導体層と
第２の半導体層とを有する薄膜トランジスタよりなって
いる。第１の半導体層は、第２の絶縁層を介して、第１
のアクセストランジスタの一方の不純物領域と第１のド
ライバトランジスタのドレイン領域と第２のドライバト
ランジスタのゲート電極層とに接続されている。第２の
半導体層は、第１の半導体層と対向する領域をチャネル
領域として規定するように互いに間隔を有して形成され
た１対のソース／ドレイン領域を有している。第２の負
荷トランジスタは、互いに絶縁されて積層された第３の
半導体層と第４の半導体層とを有する薄膜トランジスタ
よりなっている。第３の半導体層は、第２の絶縁層を介
在して第２のアクセストランジスタの一方の不純物領域
と第２のドライバトランジスタのドレイン領域と第１の
ドライバトランジスタのゲート電極層とに接続されてい
る。第４の半導体層は、第３の半導体層と対向する領域
をチャネル領域として規定するように互いに間隔を有し
て形成された１対のソース／ドレイン領域を有してい
る。
【００５７】本発明の他の局面に従う半導体記憶装置
は、１対のアクセストランジスタと１対のドライバトラ
ンジスタとをメモリセル領域内に有するスタティック型
メモリセルを備えた半導体記憶装置であって、第１およ
び第２のアクセストランジスタと第１および第２のドラ
イバトランジスタとを有している。第１のアクセストラ
ンジスタと第１のドライバトランジスタとは、Ｘ方向に
隣接して配置されている。第２のドライバトランジスタ
と第２のアクセストランジスタとはＸ方向に隣接して配
置されている。第１のアクセストランジスタと第２のド
ライバトランジスタとはＹ方向に隣接して配置されてい
る。第１のドライバトランジスタと第２のアクセストラ
ンジスタとはＹ方向に隣接して配置されている。
【００５８】本発明の好ましい一の局面に従う半導体記
憶装置では、第１のアクセストランジスタの一方の不純
物領域と第１のドライバトランジスタのドレイン領域と
は不純物領域により接続されている。第２のアクセスト
ランジスタの一方の不純物領域と第２のドライバトラン
ジスタのドレイン領域とは不純物領域により接続されて
いる。第１のドライバトランジスタのゲート電極層は第
２のアクセストランジスタの一方の不純物領域に接続さ
れている。第２のドライバトランジスタのゲート電極層
は第１のアクセストランジスタの一方の不純物領域に接
続されている。
【００５９】本発明の好ましい他の局面に従う半導体記
憶装置では、第１のアクセストランジスタは、Ｘ方向に
延びるゲート電極層と、そのゲート電極層を間に挟んで
Ｙ方向に延びる１対の不純物領域とを有している。第２
のアクセストランジスタは、Ｘ方向に延びるゲート電極
層と、そのゲート電極層を間に挟んでＹ方向に延びる１
対の不純物領域とを有している。第１のドライバトラン
ジスタは、Ｙ方向に延びるゲート電極層と、そのゲート
電極層を間に挟んでＸ方向に延びる１対の不純物領域と
を有している。第２のドライバトランジスタは、Ｙ方向
に延びるゲート電極層と、そのゲート電極層を間に挟ん
でＸ方向に延びる１対の不純物領域とを有している。第
１のアクセストランジスタの１対の不純物領域と前記第
２のドライバトランジスタのゲート電極層とはＹ方向に
沿ってほぼ直線的に整列している。第２のアクセストラ
ンジスタの１対の不純物領域と第１のドライバトランジ
スタのゲート電極層とはＹ方向に沿ってほぼ直線的に整
列している。
【００６０】本発明の好ましいさらに他の局面に従う半
導体記憶装置では、第１のアクセストランジスタは、Ｘ
方向に延びるゲート電極層と、そのゲート電極層を間に
挟んでＹ方向に延びる１対の不純物領域とを有してい
る。第２のアクセストランジスタは、Ｘ方向に延びるゲ
ート電極層と、そのゲート電極層を間に挟んでＹ方向に
延びる１対の不純物領域とを有している。第１のドライ
バトランジスタは、Ｙ方向に延びるゲート電極層と、そ
のゲート電極層を間に挟んでＸ方向に延びる１対の不純
物領域とを有している。第２のドライバトランジスタ
は、Ｙ方向に延びるゲート電極層と、そのゲート電極層
を間に挟んでＸ方向に延びる１対の不純物領域とを有し
ている。第１のドライバトランジスタの１対の不純物領
域と第１のアクセストランジスタのゲート電極層とはＸ
方向に沿ってほぼ直線的に整列している。第２のドライ
バトランジスタの１対の不純物領域と第２のアクセスト
ランジスタのゲート電極層とはＸ方向に沿ってほぼ直線
的に整列している。
【００６１】本発明の好ましいさらに他の局面に従う半
導体記憶装置では、第１のアクセストランジスタは、Ｘ
方向に延びるゲート電極層を含んでいる。第２のアクセ
ストランジスタは、第１のアクセストランジスタのゲー
ト電極層と離れた位置でＸ方向に延びるゲート電極層を
含んでいる。半導体装置は、第１および第２の導電層を
有している。第１の導電層は第１のアクセストランジス
タのゲート電極層と第１のドライバトランジスタとの上
方をＸ方向に延び、第１のアクセストランジスタのゲー
ト電極層に電気的に接続されている。第２の導電層は第
２のアクセストランジスタのゲート電極層と第２のドラ
イバトランジスタとの上方をＸ方向に延び、第２のアク
セストランジスタのゲート電極層に電気的に接続されて
いる。
【００６２】本発明の好ましいさらに他の局面に従う半
導体記憶装置は、接続導電層をさらに備えている。接続
導電層は、第１の導電層と第２の導電層との間に位置
し、第１および第２のドライバトランジスタのゲート電
極層の上方に延びるように形成されて第１のドライバト
ランジスタのソース領域と第２のドライバトランジスタ
のソース領域とを電気的に接続している。
【００６３】本発明のさらに他の局面に従う半導体記憶
装置は、１対のアクセストランジスタと１対のドライバ
トランジスタとを含むメモリセルをＸ、Ｙ方向に配列し
て含んでいる。Ｘ方向に隣接するメモリセル間において
アクセストランジスタ同士が向かい合い、かつドライバ
トランジスタ同士が向かい合っている。Ｙ方向に隣接す
るメモリセル間においてアクセストランジスタ同士が向
かい合い、かつドライバトランジスタ同士が向かい合っ
ている。
【００６４】本発明の好ましい一の局面に従う半導体記
憶装置では、４つのメモリセルに含まれるドライバトラ
ンジスタのソース領域が集合する部分において、ドライ
バトランジスタのソース領域は互いに不純物領域で接続
されている。
【００６５】本発明の好ましい他の局面に従う半導体記
憶装置は、絶縁層と、接続導電層とをさらに備えてい
る。接続導電層は、１対のアクセストランジスタと１対
のドライバトランジスタとを覆うように形成された絶縁
層を介在して、１対のドライバトランジスタのソース領
域間を接続するように形成されている。
【００６６】本発明の好ましいさらに他の局面に従う半
導体記憶装置では、接続導電層は、Ｘ方向に配列された
各メモリセルのドライバトランジスタのソース領域間を
接続するように延びて形成されている。
【００６７】
【作用】本発明の一の局面および他の局面に従えば、絶
縁層を介在して第１および第２のアクセストランジスタ
のゲート電極層に接続された導電層をたとえばワード線
として用いることができる。この場合、ゲート電極層自
身をワード線として用いる必要はなくなる。このため、
ゲート電極層はアクセストランジスタのチャネル領域に
対向する位置にのみ設けられればよい。これに対して、
ゲート電極層をワード線として用いる場合には、メモリ
セル内を横切るようにワード線を延在させる必要があ
る。よって、ゲート電極層をワード線として用いない場
合には、メモリセル内を横切るよう延在させる必要がな
くなるため、ゲート電極層がメモリセル内に占める平面
占有面積を縮小化することができる。したがって、ゲー
ト電極層を縮小化した分だけメモリセルの平面レイアウ
ト面積を縮小化することが可能となる。
【００６８】また、第１および第２のドライバトランジ
スタのゲート電極層と第１および第２のアクセストラン
ジスタのゲート電極層とは一般に、同一層のパターニン
グにより形成される。またＳＲＡＭのメモリセル構造で
は、ドライバトランジスタとアクセストランジスタのゲ
ートは別個に制御される必要性から互いのゲート電極層
は絶縁されなければならない。本発明の一の局面では、
アクセストランジスタのゲート電極層の平面占有面積が
縮小化されるためドライバトランジスタのゲート電極層
の配置の自由度が拡大される。この点においても、メモ
リセルの平面レイアウト面積を縮小化することが可能と
なる。
【００６９】また、第２の導電層は１５Ω／□以下とド
ープト多結晶シリコン層に比較して低いシート抵抗値を
有している。このため、メモリセル内の性能上の対称性
を向上させることができる。よって、メモリセルの読出
動作時の安定性を向上することが可能となる。
【００７０】本発明の好ましい局面では、メモリセルを
構成する一方（他方）のアクセストランジスタのソース
／ドレイン領域と一方（他方）のドライバトランジスタ
のドレイン領域とが同一の不純物領域により形成されて
いるため、これらを分離して設けた場合に必要となる分
離絶縁層が不要となる。よって、分離絶縁層が不要とな
った分だけメモリセルの平面レイアウト面積の縮小化を
図ることが可能となる。したがって、高集積化に適した
ＳＲＡＭのメモリセル構造が得られる。
【００７１】本発明の好ましい局面に従えば、高集積化
に適した高抵抗型ＳＲＡＭメモリセルもしくはＣＭＯＳ
（Complementary Metal Oxide Semiconductor)型ＳＲＡ
Ｍメモリセルが得られる。
【００７２】本発明のさらに他の局面に従えば、本発明
の一の局面と同様、第１および第２のアクセストランジ
スタのゲート電極層を縮小化できるため、縮小化した分
だけ直接的にメモリセルの平面レイアウト面積を縮小化
することができる。また、第１および第２のドライバト
ランジスタのゲート電極層の配置の自由度が拡大される
ことにより、間接的にメモリセルの平面占有面積を縮小
化することも可能となる。
【００７３】本発明の好ましい局面に従えば、Ｘ方向お
よびＹ方向に配列されるメモリセルに含まれるドライバ
トランジスタのソース領域の各々が接続されるため、こ
れらを分離して設けた場合に必要となる分離絶縁層が不
要となる。よって、分離絶縁層が不要となった分だけメ
モリセルの平面レイアウト面積の縮小化を図ることが可
能となる。したがって、高集積化に適したＳＲＡＭのメ
モリセル構造が得られる。
【００７４】さらに、接続導電層により、１つのメモリ
セルを構成する１対のドライバトランジスタのソースの
各々も接続されるため、隣り合うすべてのドライバトラ
ンジスタのソース領域が接続されることとなる。これに
より、ドライバトランジスタのソースに接続される電流
経路が多数形成されることとなり、１の電流経路を流れ
る電流が少なくなる。したがって、配線抵抗による影響
を少なくすることが可能となり、ＳＲＡＭの動作上好ま
しい。
【００７５】
【実施例】以下、本発明の実施例について図に基づいて
説明する。
【００７６】実施例１ 図１は、本発明の第１の実施例におけるＳＲＡＭのメモ
リセル構造を示す概略断面図である。また図２〜図５
は、本発明の第１の実施例におけるＳＲＡＭの１ビット
分のメモリセル構造を下層から順に４段階に分割して示
した平面構造図である。さらに図６〜図９は、本発明の
第１の実施例におけるＳＲＡＭの４ビット分のメモリセ
ル構造を下層から順に４段階に分割して示した平面構造
図である。
【００７７】なお、図１は、図２〜図５のＩ−Ｉ線に沿
う断面に対応する図である。主に図１と図２を参照し
て、二点鎖線で囲む領域Ｍ．Ｃ．は１つのメモリセルが
形成される領域（以下、メモリセル領域とする）であ
る。このメモリセル領域Ｍ．Ｃ．にＳＲＡＭのメモリセ
ルを構成する１対のドライバトランジスタＱ１、Ｑ２
と、１対のアクセストランジスタＱ３、Ｑ４と、１対の
高抵抗Ｒ１、Ｒ２とが形成されている。
【００７８】半導体基板に形成されたｐ型ウェル領域１
の表面に１対のドライバトランジスタＱ１、Ｑ２と１対
のアクセストランジスタＱ３、Ｑ４とが形成されてい
る。
【００７９】ドライバトランジスタＱ１はドレイン領域
１１ｂと、ソース領域１１ｃと、ゲート絶縁層（図示せ
ず）と、ゲート電極層２５ａとを有している。ドレイン
領域１１ｂとソース領域１１ｃとは、ｎ型不純物拡散領
域により形成されており、チャネル領域を規定するよう
に互いに間隔を有して形成されている。このドレイン領
域１１ｂとソース領域１１ｃとにより規定されるチャネ
ル領域上にゲート絶縁層を介在してゲート電極層２５ａ
が形成されている。
【００８０】ドライバトランジスタＱ２は、ドレイン領
域２１ｂと、ソース領域２１ｃと、ゲート絶縁層２３ｂ
と、ゲート電極層２５ｂとを有している。ドレイン領域
２１ｂとソース領域２１ｃとは、ｎ型不純物拡散領域よ
りなり、チャネル領域を規定するように互いに間隔を有
して形成されている。このドレイン領域２１ｂとソース
領域２１ｃとにより規定されるチャネル領域上にゲート
絶縁層２３ｂを介在してゲート電極層２５ｂが形成され
ている。
【００８１】アクセストランジスタＱ３は、１対のソー
ス／ドレイン領域１１ａ、１１ｂと、ゲート絶縁層１３
ａと、ゲート電極層１５ａとを有している。１対のソー
ス／ドレイン領域１１ａ、１１ｂは、ｎ型不純物拡散領
域よりなり、チャネル領域を規定するように互いに所定
の間隔を有して形成されている。この１対のソース／ド
レイン領域１１ａ、１１ｂにより規定されるチャネル領
域上にゲート絶縁層１３ａを介在してゲート電極層１５
ａが形成されている。
【００８２】アクセストランジスタＱ４は、１対のソー
ス／ドレイン領域２１ａ、２１ｂと、ゲート絶縁層（図
示せず）と、ゲート電極層１５ｂとを有している。１対
のソース／ドレイン領域２１ａ、２１ｂは、ｎ型不純物
拡散領域よりなり、チャネル領域を規定するように互い
に所定の間隔を有して形成されている。この１対のソー
ス／ドレイン領域２１ａ、２１ｂによって規定されるチ
ャネル領域上にゲート絶縁層を介在してゲート電極層１
５ｂが形成されている。
【００８３】各ゲート電極層２５ａ、２５ｂ、１５ａ、
１５ｂは、ドープト多結晶シリコン単層よりなってい
る。
【００８４】ドライバトランジスタＱ１のドレイン領域
１１ｂとアクセストランジスタＱ３のソース／ドレイン
領域１１ｂとは同一のｎ型不純物拡散領域により形成さ
れている。またドライバトランジスタＱ２のドレイン領
域２１ｂとアクセストランジスタＱ４のソース／ドレイ
ン領域２１ｂも同一のｎ型不純物拡散領域により形成さ
れている。
【００８５】アクセストランジスタＱ３、Ｑ４の各ゲー
ト電極層１５ａ、１５ｂは、メモリセル領域Ｍ．Ｃ．を
横切るように延在してはおらず、少なくともアクセスト
ランジスタＱ３、Ｑ４の各チャネル領域と対向するよう
に設けられていればよい。
【００８６】１対のドライバトランジスタＱ１、Ｑ２と
１対のアクセストランジスタＱ３、Ｑ４とのメモリセル
領域Ｍ．Ｃ．内における平面レイアウト構造は、点Ｓ1
を中心とする点対称構造を有している。
【００８７】主に図６を参照して、行方向（矢印Ｘ方
向）に隣り合う各メモリセルのドライバトランジスタＱ
１、Ｑ１のソース領域１１ｃ、１１ｃは同一のｎ型不純
物拡散領域よりなっている。またドライバトランジスタ
Ｑ２のソース領域についてもドライバトランジスタＱ１
のソース領域と同様である。
【００８８】また、列方向（矢印Ｙ方向）に隣り合う各
メモリセルのドライバトランジスタＱ１、Ｑ１のソース
領域１１ｃ、１１ｃは同一のｎ型不純物拡散領域よりな
っている。またドライバトランジスタＱ２のソース領域
２１ｃの構成についてもドライバトランジスタＱ１のソ
ース領域１１ｃと同様である。
【００８９】さらに、行方向に隣り合う各メモリセルの
アクセストランジスタＱ３、Ｑ３の各ゲート電極層１５
ａ、１５ａは同一の導電層よりなっている。またアクセ
ストランジスタＱ４のゲート電極層１５ｂについてもア
クセストランジスタＱ３のゲート電極層１５ａと同様で
ある。
【００９０】行方向に隣り合う各メモリセルのドライバ
トランジスタＱ１、Ｑ２とアクセストランジスタＱ３、
Ｑ４とは互いに線対称構造を有している。また列方向に
隣り合う各メモリセルのドライバトランジスタＱ１、Ｑ
２とアクセストランジスタＱ３、Ｑ４とは互いに線対称
構造を有している。
【００９１】主に図１と図３を参照して、１対のドライ
バトランジスタＱ１、Ｑ２と１対のアクセストランジス
タＱ３、Ｑ４とを覆うように半導体基板上に絶縁層２９
が形成されている。この絶縁層２９には、コンタクトホ
ール３１ｈ、３１ｉ、３１ｊ、３１ｋが形成されてい
る。
【００９２】コンタクトホール３１ｈを通じてアクセス
トランジスタＱ３のゲート電極層に接するように導電層
３１ａが形成されている。またコンタクトホール３１ｊ
を通じてドライバトランジスタＱ１のソース領域１１ｃ
に接するように、かつコンタクトホール３１ｋを通じて
ドライバトランジスタＱ２のソース領域２１ｃに接する
ように導電層３１ｃが形成されている。さらにコンタク
トホール３１ｉを通じてアクセストランジスタＱ４のゲ
ート電極層１５ｂに接するように導電層３１ｂが形成さ
れている。
【００９３】各導電層３１ａ、３１ｂ、３１ｃはドープ
ト多結晶シリコン層と高融点シリサイド層との複合層よ
りなっており、そのシート抵抗値は５〜１５Ω／□であ
る。また各導電層３１ａ、３１ｂ、３１ｃはメモリセル
領域Ｍ．Ｃ．を行方向に横切るように延在して形成され
ており、特に導電層３１ａ，３１ｂはワード線を構成し
ている。
【００９４】この導電層３１ａ、３１ｂ、３１ｃの配置
構造は、点Ｓ1 を中心とする点対称構造を有している。
【００９５】主に図７を参照して、導電層３１ａは、行
方向に配列された各メモリセルのアクセストランジスタ
Ｑ３のゲート電極層１５ａを相互に接続している。また
導電層３１ｂは、行方向に配列された各メモリセルのゲ
ート電極層１５ｂを相互に接続している。また導電層３
１ｃは、行方向に配列された各メモリセルのドライバト
ランジスタＱ１、Ｑ２のソース領域１１ｃ、２１ｃを相
互に接続している。
【００９６】行方向に隣り合う各メモリセルにおける導
電層３１ａ、３１ｂ、３１ｃの配置構造は、互いに線対
称構造を有している。また列方向に隣り合う各メモリセ
ルにおける導電層３１ａ、３１ｂ、３１ｃの配置構造は
互いに線対称構造を有している。
【００９７】主に図１と図４を参照して、導電層３１
ａ、３１ｂ、３１ｃを覆うように絶縁層３９が形成され
ている。この絶縁層３９には、ドライバトランジスタＱ
１のゲート電極層２５ａとｎ型不純物拡散領域２１ｂと
に達するコンタクトホール４１ｈが形成されている。ま
たドライバトランジスタＱ２のゲート電極層２５ｂとｎ
型不純物拡散領域１１ｂとに達するコンタクトホール４
１ｉも設けられている。コンタクトホール４１ｈを通じ
てゲート電極層２５ａとｎ型不純物拡散領域２１ｂとに
接するように抵抗層４１ａが形成されている。この抵抗
層４１ａは比較的抵抗値の高い高抵抗領域４５ａと、比
較的抵抗値の低い低抵抗領域４３ａとを有している。ま
たコンタクトホール４１ｉを通じてゲート電極層２５ｂ
とｎ型不純物拡散領域１１ｂとに接するように抵抗層４
１ｂが形成されている。この抵抗層４１ｂは、比較的抵
抗値の高い高抵抗領域４５ｂと、比較的抵抗値の低い低
抵抗領域４３ｂとを有している。
【００９８】この高抵抗領域４５ａ、４５ｂとにより各
々高抵抗Ｒ１、Ｒ２が形成されている。
【００９９】なお、抵抗層４１ａ、４１ｂは、一点鎖線
で囲む領域４７ａ、４７ｂにフォトレジストなどのマス
クをした状態で、パターニングされた多結晶シリコン層
にｎ型不純物を注入することにより形成される。すなわ
ち、不純物の注入された領域が低抵抗領域４５ａとな
り、注入されない領域が高抵抗領域４５ｂとなる。
【０１００】メモリセル領域Ｍ．Ｃ．における抵抗層の
配置構造は、点Ｓ1 を中心とする点対称構造を有してい
る。
【０１０１】主に図８を参照して、抵抗層４１ａの低抵
抗領域４３ａは、行方向および列方向に隣り合うメモリ
セル間において相互に接続されている。また抵抗層４１
ｂの低抵抗領域４３ｂも行方向および列方向に互いに隣
り合うメモリセル間で相互に接続されている。この相互
に接続された低抵抗領域４３ａ、４３ｂはたとえばＶ CC
配線領域として用いられる。
【０１０２】行方向に隣り合う各メモリセルにおける抵
抗層４１ａ、４１ｂの配置構造は、互いに線対称構造を
有している。また列方向に隣り合う各メモリセルにおけ
る抵抗層４１ａ、４１ｂの配置構造は互いに線対称構造
を有している。
【０１０３】主に図１と図５を参照して、抵抗層４１
ａ、４１ｂを覆うように、たとえばＴＥＯＳ（Tetra Et
hoxy Silane ）のシリコン酸化膜よりなる絶縁層４９が
形成されている。この絶縁層４９には、アクセストラン
ジスタＱ３のソース／ドレイン領域１１ａ、２１ａの各
々に達するコンタクトホール５１ｈ、５１ｉが形成され
ている。このコンタクトホール５１ｈを通じてアクセス
トランジスタＱ３のソース／ドレイン領域１１ａと接す
るように配線層５１ａが形成されている。またコンタク
トホール５１ｉを通じてアクセストランジスタＱ４のソ
ース／ドレイン領域２１ａに接するように配線層５１ｂ
が形成されている。
【０１０４】配線層５１ａ、５１ｂは、たとえばＴｉＮ
層５３ａと、Ａｌ−Ｓｉ−Ｃｕ層５５ａと、ＴｉＮ層５
７ａとの三層構造よりなっている。このような配線層５
１ａにおいてＴｉＮ層５３ａは不純物領域１１ａとの接
触部におけるアロイスパイクの防止および密着性の向上
などの役割をなしている。この配線層５１ａ、５１ｂを
覆うように、たとえばプラズマにより形成されたシリコ
ン窒化膜よりなる絶縁層５９が形成されている。
【０１０５】メモリセル領域Ｍ．Ｃ．において配線層５
１ａ、５１ｂの配置構造は、点Ｓ1を中心とする点対称
構造を有している。
【０１０６】主に図９を参照して、配線層５１ａは、列
方向に配列されるメモリセルに含まれるアクセストラン
ジスタＱ３のソース／ドレイン領域１１ａを相互に接続
している。また配線層５１ｂは、列方向に配列されるメ
モリセルに含まれるアクセストランジスタＱ４のソース
／ドレイン領域２１ａを相互に接続している。
【０１０７】また、行方向に隣り合う各メモリセルにお
ける配線層５１ａ、５１ｂの配置構造は、互いに線対称
構造を有している。また列方向に隣り合う各メモリセル
における配線層５１ａ、５１ｂの配置構造は、互いに線
対称構造を有している。
【０１０８】図３と図７に示すようにワード線となるべ
き導電層３１ａ、３１ｂは、いわゆるスプリットワード
線構造を有している。このワード線となるべき導電層３
１ａ、３１ｂは、図１０に示すようにワード線ドライバ
９０に接続される前に１本の導電層３１に接続される。
これにより、２本のワード線となるべき導電層３１ａ、
３１ｂには、ワード線ドライバ９０を経て同一の信号が
入力される。
【０１０９】本実施例のＳＲＡＭのメモリセル構造で
は、アクセストランジスタＱ３、Ｑ４のゲート電極層１
５ａ、１５ｂの各々はそれ自体ワード線を構成していな
い。代わりに、ワード線となるべき導電層３１ａ、３１
ｂが絶縁層を介在してゲート電極層１５ａ、１５ｂに接
続するように設けられている。このため、ゲート電極層
１５ａ、１５ｂはアクセストランジスタＱ３、Ｑ４のチ
ャネル領域に少なくとも対向するように設けられればよ
い。それゆえ、ゲート電極層１５ａ、１５ｂをワード線
として用いたときのように、ゲート電極層１５ａ、１５
ｂをメモリセル領域Ｍ．Ｃ．内を横切るように延在させ
る必要はなくなる。よって、メモリセル領域Ｍ．Ｃ．を
横切るように延在させる必要がなくなるため、メモリセ
ル領域Ｍ．Ｃ．内に占めるゲート電極層１５ａ、１５ｂ
の平面占有面積を縮小化することができる。以下、その
ことについて詳細に説明する。
【０１１０】図１１は、本発明の第１の実施例における
ＳＲＡＭの２ビット分のメモリセル構造を示す平面構造
図である。図１１を図３０と比較して、まず図１１に示
す寸法ＬA と図３０に示す寸法ＬA とは、同一の設計ル
ールに従う限り同じ寸法となる。これは、図１１の寸法
ＬA の構成成分（寸法Ｌa 、Ｌb 、ＬC 、Ｌd 、Ｌe、
Ｌf ）が図３０に示す寸法Ｌa の構成成分と同一である
ことに基づく。
【０１１１】なお、図１１と図３０とでは、ドライバト
ランジスタＱ１、Ｑ２のゲート電極層とアクセストラン
ジスタＱ３、Ｑ４のソース／ドレイン領域との接続方法
が異なる。このため、図１１に示す寸法Ｌd と図３０に
示す寸法Ｌd は若干異なる。しかし、同一の接続方法を
用いれば、図１１と図３０に示す寸法Ｌd の各々は同一
寸法となるため問題はない。
【０１１２】これに対して、図１１の寸法ＬB1と図３０
の寸法ＬB2とでは、その大きさが異なる。
【０１１３】図３０のメモリセル構造では、ゲート電極
層４１５ａ、４１５ｂをワード線として用いる。このた
め、上述したようにゲート電極層４１５ａ、４１５ｂの
幅（２×Ｌh ）および分離絶縁領域の幅（２×Ｌg ）だ
け寸法ＬB2は大きくなる。
【０１１４】図１１のメモリセル構造では、ゲート電極
層１５ａ、１５ｂをメモリセル領域Ｍ．Ｃ．内に延在さ
せる必要がないため、寸法ＬB2では、ゲート電極層１５
ａ、１５ｂの幅分の寸法は不要である。このため、寸法
ＬB2は単にドライバトランジスタＱ１、Ｑ２のゲート電
極層２５ａ、２５ｂ間を分離できるだけの幅Ｌj があれ
ばよい。
【０１１５】具体的には、図３０の寸法ＬB2が３．０μ
ｍ（Ｌg 、Ｌh 、Ｌi ＝０．６μｍ）必要であるのに対
し、図１１の寸法ＬB2は０．６μｍあればよい。また、
図２５と図３０と図１１とに示す各メモリセル構造の平
面レイアウトの面積比は、２８．７０：２４．８５：２
０．６５となる。
【０１１６】このように、本実施例のメモリセル構造
は、寸法ＬB2を縮小化できるため、高集積化により適し
たＳＲＡＭのメモリセル構造であると言える。
【０１１７】また本実施例では、図６、図７に示すよう
に、ドライバトランジスタＱ１、Ｑ２のソース領域１１
ｃ、２１ｃが行方向および列方向に隣り合うメモリセル
のドライバトランジスタＱ１、Ｑ２のソース領域１１
ｃ、２１ｃと相互に接続されている。また、１つのメモ
リセル領域内においてメモリセルを構成する１対のドラ
イバトランジスタＱ１、Ｑ２のソース領域１１ｃ、２１
ｃ間も相互に接続されている。
【０１１８】このため、各メモリセル内におけるドライ
バトランジスタＱ１、Ｑ２のソース領域１１ｃ、２１ｃ
の接続の様子は図１２に示すようになる。
【０１１９】図１２は、本発明の第１の実施例における
ＳＲＡＭのメモリセル構造におけるドライバトランジス
タのソース領域の接続の様子を平面的に示す模式図であ
る。なお図１２において、斜線で示された領域は、１つ
のメモリセル領域Ｍ．Ｃ．を示している。図１２を参照
して、ドライバトランジスタの各ソース領域は略網目状
に接続されている。このため、図１３に示すようにドラ
イバトランジスタのソース領域が直線状に接続されたメ
モリセル構造（たとえば図２９のメモリセル構造）に比
較して以下のような利点を有する。
【０１２０】図１３は、ドライバトランジスタのソース
領域が直線状に接続された様子を平面的に示す模式図で
ある。また図１４は、ドライバトランジスタのソース領
域が網目状に接続された様子を平面的に示す模式図であ
る。
【０１２１】まず図１３に示す直線状の接続状態４３０
では、任意のドライバトランジスタのソースＳa がＧＮ
Ｄに達する電流経路はＤ4 の１つのみである。
【０１２２】これに対して、図１４に示す網目状の接続
状態３０では、任意のドライバトランジスタのソースＳ
b がＧＮＤに達する電流経路はたとえばＤ1 、Ｄ2 、Ｄ
3 の複数個ある。このため、図１４に示す略網目状の接
続状態３０では、１の電流経路に流れる電流値を直線状
の接続状態に比較して少なくすることができる。よっ
て、配線抵抗による影響を少なくすることができ、ＳＲ
ＡＭの安定した動作を実現できるという効果を有する。
【０１２３】しかしながら、本実施例では、ドライバト
ランジスタのソース領域を略網目状に接続したため、１
つのメモリセルにおいて、性能上の対称性が崩れてしま
う。
【０１２４】図１５は、１つのメモリセルにおいて性能
の対称性が崩れることを説明するための第１の実施例に
おけるＳＲＡＭのメモリセルの等価回路図である。図１
５を参照して、ドライバトランジスタＱ３のソース／ド
レイン領域１１ｂとドライバトランジスタＱ１のドレイ
ン領域１１ｂとは、ｎ型不純物拡散領域により構成され
ている。このため、アクセストランジスタＱ３のソース
／ドレイン領域１１ｂとドライバトランジスタＱ１のド
レイン領域１１ｂとの間には、ｎ型不純物拡散領域の寄
生抵抗Ｒ５がある。また、これと同様に、アクセストラ
ンジスタＱ４のソース／ドレイン領域２１ｂとドライバ
トランジスタＱ２のドレイン領域２１ｂとの間にもｎ型
不純物拡散領域の寄生抵抗Ｒ５がある。またドライバト
ランジスタＱ１のソース領域２１ｃとドライバトランジ
スタＱ２のソース領域１１ｃとは導電層３１ｃにより接
続されている。このため、ドライバトランジスタＱ１の
ソース領域１１ｃとドライバトランジスタＱ２のソース
領域２１ｃとの間には導電層３１ｃの寄生抵抗Ｒ６があ
る。
【０１２５】ドライバトランジスタＱ１のソース領域１
１ｃからＧＮＤに達する電流経路Ｄ a は寄生抵抗Ｒ６を
通過しない。これに対し、ドライバトランジスタＱ２の
ソース領域２１ｃからＧＮＤに達する電流経路Ｄb は規
定抵抗Ｒ６を通過する。このように一方の電流経路Ｄb
のみが寄生抵抗Ｒ６の影響を受けるため、１つのメモリ
セルにおいて性能の対称性が崩れてしまう。
【０１２６】このように１つのメモリセルにおいて性能
上の対称性が崩れてしまった場合、ＳＲＡＭの読出動作
の安定性が阻害されてしまう。以下、そのことについて
詳細に説明する。
【０１２７】まずＳＲＡＭの読出動作について図１６を
用いて説明する。メモリセルのデータを読出す際には予
め電源および負荷につながったビット線対が適当な電位
に充電される。ワード線ＷＬに正電圧が印加され、アク
セストランジスタＱ３、Ｑ４が導通状態にされる。メモ
リセルの“Ｌ”側のドライバトランジスタＱ１（あるい
はＱ２）で、ビット線ＢＬに充電された電荷が放電され
る。これにより、“Ｌ”側につながるビット線ＢＬの電
位が“Ｈ”側につながるビット線ＢＬの電位よりも低く
なり、メモリセルのデータがビット線ＢＬに伝えられ
る。
【０１２８】このとき、ビット線ＢＬにつながる負荷ト
ランジスタＱ５、Ｑ６の抵抗はメモリセルの負荷Ｒ１
（Ｒ２）よりも低い。このため、“Ｌ”側のドライバト
ランジスタＱ１（Ｑ２）で放電しても、記憶ノードＮ１
（Ｎ２）の電位は当初の“Ｌ”のレベル（≒０Ｖ）には
ならず若干高くなる。それゆえ、ドライバトランジスタ
Ｑ２（Ｑ１）も若干導通し、“Ｈ”側の記憶ノードＮ２
（Ｎ１）のレベルも若干低くなる。すなわち、記憶ノー
ドＮ１とＮ２との電位差が小さくなる。しかし、読出を
完了してワード線が０Ｖにされ、アクセストランジスタ
がオフされると、メモリセルのフリップフロップ回路に
よって自動的に記憶ノードＮ１は完全な“Ｌ”
（“Ｈ”）、記憶ノードＮ２は完全な“Ｈ”（“Ｌ”）
に回復し、メモリの内容は破壊されない。すなわち、Ｓ
ＲＡＭの読出動作は非破壊読出である。
【０１２９】この読出時には、アクセストランジスタＱ
３、Ｑ４、トランジスタＱ１３、Ｑ１４が各々オンして
いる。このため、メモリセルは、抵抗Ｒ１、アクセスト
ランジスタＱ３、ビット線負荷トランジスタＱ５、コラ
ム選択ゲートＱ１３およびＩ／Ｏ線の負荷トランジスタ
Ｑ７、Ｑ９を負荷素子として有するインバータと、抵抗
Ｒ２、アクセストランジスタＱ４、ビット線負荷トラン
ジスタＱ６、コラム選択ゲートＱ１４およびＩ／Ｏ線の
負荷トランジスタＱ８、Ｑ１０を負荷素子として有する
インバータとのクロスカップルしたフリップフロップと
考えることができる。これらのインバータの入出力の相
対関係は図１７の曲線Ｃ1 、Ｃ2 で示される。
【０１３０】図１７は、ＳＲＡＭの読出時の入出力伝達
特性を示す図である。図１７を参照して、曲線Ｃ1 、Ｃ
2 の２つの交点Ｑ１、Ｑ２は、読出時の安定点となる。
今、記憶保持状態の記憶ノードＮ１、Ｎ２の電位Ｖ１、
Ｖ２がＰ１ａ点にあるとする。ワード線が充電され、ア
クセストランジスタＱ３、Ｑ４がオンすると、セル状態
（Ｖ１，Ｖ２）はＰ１ａ点から読出時の安定電位Ｑ１点
に移動し、これによりメモリセルは読出状態となる。こ
の後、再びワード線が放電され、アクセストランジスタ
Ｑ３、Ｑ４がオフすると、セル状態はＱ１→Ｐ１ｂ→Ｐ
１ａの軌跡を辿り（Ｐ１ｂ→Ｐ１ａ間は高抵抗負荷から
の充電により時間がかかる）、記憶保持状態に戻る。同
様にして、Ｐ２ａ→Ｑ２→Ｐ２ｂ→Ｐ２ａの軌跡も考え
られる。
【０１３１】以上のような正常な非破壊読出を行なうた
めには、少なくとも読出時のフリップフロップの入出力
伝達曲線が適当な大きさの「目」ｈ1 をつくることが必
要である。この「目」ｈ1 の大きさは、読出の直流的安
定性に対する目安となり、「目」ｈ1 が大きいほど安定
な読出動作が期待できる。この安定性は、２つの「目」
ｈ1 の最大内接円の直径Ｄ0 、Ｄ1 を用いることにより
定量的に論じ、定式化できる。
【０１３２】ＳＲＡＭのメモリセルが性能上対称である
場合には、直径Ｄ0 とＤ1 は同じ値となり、次式で表わ
される。
【０１３３】
【数１】
【０１３４】上式はドライバトランジスタのしきい値電
圧ＶTHが高いほど、またドライバトランジスタとアクセ
ストランジスタとのβ比（ドライバトランジスタの電流
駆動能力／アクセストランジスタの電流駆動能力）が大
きいほど、直径Ｄ0 （Ｄ1 ）が大きくなり、読出が安定
に行なわれることを示している。また、アクセストラン
ジスタのインピーダンスが、ビット線とＩ／Ｏ線の負荷
トランジスタとの並列構成のインピーダンスに比べ十分
大きいため、読出時の直流的安定性へのβ比の効果は、
ドライバトランジスタとアクセストランジスタとのβ比
のみを考慮すればよいことを示唆している。
【０１３５】ところで、本実施例のＳＲＡＭのメモリセ
ル構造では、性能上対称にはならない。このようにメモ
リセルが性能上非対称となると、図１７の入出力伝達曲
線もＶ１＝Ｖ２の直線に対して対称とならない。ゆえ
に、図１８に示すように「目」の直径Ｄ0 とＤ1 とが同
じではなくなる。このように「目」の直径Ｄ0 とＤ1 と
が同じでない場合には、メモリセルの読出動作の安定性
は、直径Ｄ0 あるいはＤ 1 のいずれか小さい方で決ま
る。このため、メモリセルの性能上の対称性が崩れた場
合には、読出動作は不安定になってしまう。
【０１３６】このため、ＳＲＡＭの読出動作を安定させ
るためには、ＳＲＡＭのメモリセルの性能上の対称性を
向上させることが必要である。
【０１３７】本実施例では、寄生抵抗Ｒ６を有する導電
層３１ｃにドープト多結晶シリコン層と高融点シリサイ
ド層との複合膜を用いている。この複合膜は、上述した
ように５〜１５Ω／□のシート抵抗値を有している。ま
た、このシート抵抗値はドープト多結晶シリコン層単層
の場合のシート抵抗値（２０〜８０Ω／□）に比較して
格段に小さい。このように図７における導電層３１ｃの
抵抗値を１５Ω／□以下と非常に小さくしたため、ＳＲ
ＡＭのメモリセルの性能上の対称性は向上する。それゆ
え、安定したＳＲＡＭの読出動作を実現することが可能
となる。
【０１３８】なお、本実施例においては、高抵抗負荷型
のＳＲＡＭのメモリセルについて説明したが、ＣＭＯＳ
型のＳＲＡＭメモリセルに適用されてもよい。以下、Ｃ
ＭＯＳ型のＳＲＡＭのメモリセルに適用された場合の構
成について説明する。
【０１３９】実施例２ 図１９は、本発明の第２の実施例におけるＳＲＡＭの等
価回路図である。
【０１４０】図１９を参照して、この等価回路図は、図
２４に示す等価回路図と比べて高抵抗負荷の代わりにｐ
チャネルＭＯＳトランジスタを用いた点で異なる。具体
的には、高抵抗負荷Ｒ１、Ｒ２の代わりに１対の負荷ト
ランジスタＱ５、Ｑ６が設けられている。
【０１４１】負荷トランジスタＱ５、Ｑ６のソース領域
はＶCC電源に接続されており、ドレイン領域は各々記憶
ノードＮ１、Ｎ２に接続されている。また負荷トランジ
スタＱ５のゲートは、ドライバトランジスタＱ１のゲー
トとドライバトランジスタＱ２のドレイン領域とに接続
されている。また負荷トランジスタＱ６のゲートはドラ
イバトランジスタＱ２のゲートとドライバトランジスタ
Ｑ１のドレイン領域とに接続されている。
【０１４２】なお、これ以外の構成については、図２４
に示す等価回路図の構成とほぼ同様であるためその説明
は省略する。
【０１４３】図２０は、本発明の第２の実施例における
ＳＲＡＭの構成を概略的に示す断面図である。また図２
１〜図２３は、本発明の第２の実施例におけるＳＲＡＭ
のメモリセル構造を下層から順に３段階に分割して示し
た平面構造図である。なお、図２０の断面図は、図２１
〜図２３のＸＶＩＩ−ＸＶＩＩ線に沿う断面に対応した
図である。
【０１４４】本実施例のＳＲＡＭのメモリセル構造にお
いて、１対のドライバトランジスタＱ１、Ｑ２と１対の
アクセストランジスタＱ３、Ｑ４との構成は図２と図３
に示す第１の実施例とほぼ同様であるためその説明は省
略する。
【０１４５】主に図２０と図２１を参照して、導電層３
１ａ、３１ｂ、３１ｃ上を覆うように絶縁層３９が形成
されている。この絶縁層３９には、ゲート電極層２０ａ
とｎ型不純物拡散領域２１ｂとに達するコンタクトホー
ル１４１ｈが形成されている。またゲート電極層２５ｂ
とｎ型不純物拡散領域１１ｂとに達するコンタクトホー
ル１４１ｉが形成されている。コンタクトホール１４１
ｈを通じてゲート電極層２５ａとｎ型不純物拡散領域２
１ｂとに接するように第１の半導体層１４１ａが形成さ
れている。またコンタクトホール１４１ｉを通じてゲー
ト電極層２５ｂとｎ型不純物拡散領域１１ｂとに接する
ように第１の半導体層１４１ｂが形成されている。この
１対の第１の半導体層１４１ａ、１４１ｂは、ともにド
ープト多結晶シリコン層よりなっている。
【０１４６】主に図２０と図２２を参照して、１対の第
１の半導体層１４１ａ、１４１ｂと絶縁層を介在して１
対の第２の半導体層１４４ａ、１４４ｂが形成されてい
る。この第１の半導体層１４１ａ、１４１ｂと第２の半
導体層１４４ａ、１４４ｂとにより薄膜トランジスタ
（ＴＦＴ：Thin Film Transistor）が構成されている。
また、この薄膜トランジスタにより１対の負荷トランジ
スタＱ５、Ｑ６が構成されている。
【０１４７】すなわち、１対の第１の半導体層１４１
ａ、１４１ｂがゲート電極層となる。また第２の半導体
層１４４ａ、１４４ｂは、第１の半導体層１４１ａ、１
４１ｂと対向するの領域１４７ａ、１４７ｂを有してい
る。第２の半導体層１４４ａ、１４４ｂは、この領域１
４７ａ、１４７ｂをチャネル領域として規定するように
互いに間隔を有して形成されたドレイン領域１４３ａ、
１４３ｂとソース領域１４５ａ、１４５ｂとを有してい
る。
【０１４８】なお、第２の半導体層１４４ａ、１４４ｂ
のソース／ドレイン領域は、一点鎖線で囲む領域１４７
ａ、１４７ｂにマスクを設けて不純物を注入することに
より形成される。
【０１４９】なお、メモリセル領域Ｍ．Ｃ．における第
２の半導体層の配置構造は、点Ｓ2を中心とする点対称
構造を有している。
【０１５０】主に図２０と図２３を参照して、第２の半
導体層１４４ａ、１４４ｂを覆うようにたとえばＴＥＯ
Ｓのシリコン酸化膜よりなる絶縁層４９が形成されてい
る。この絶縁層には、アクセストランジスタＱ３、Ｑ４
のソース／ドレイン領域１１ａ、１１ｂに達するコンタ
クトホール５１ｈ、５１ｉが形成されている。このコン
タクトホール５１ｈ、５１ｉの各々を通じてアクセスト
ランジスタＱ３、Ｑ４のソース領域１１ａ、１１ｂの各
々に接するように配線層５１ａ、５１ｂが形成されてい
る。この配線層５１ａ、５１ｂは、ＴｉＮ層５３ａと、
Ａｌ−Ｓｉ−Ｃｕ層５５ａ、ＴｉＮ層５７ａとの３層構
造によりなっている。
【０１５１】メモリセル領域Ｍ．Ｃ．内の配線層５１
ａ、５１ｂの配置構造は、点Ｓ2 を中心とする点対称構
造を有している。
【０１５２】この配線層５１ａ、５１ｂを覆うように、
たとえばプラズマを用いて形成されたシリコン酸化膜よ
りなるパッシベーション膜５９が形成されている。
【０１５３】本実施例のＳＲＡＭのメモリセル構造で
は、第１の実施例で説明したと同様の効果が得られる。
【０１５４】なお、第１および第２の実施例では、導電
層３１ｃにドープト多結晶シリコン層と高融点シリサイ
ド層との複合層を用いているが、これに限られるもので
はない。具体的には、シート抵抗値が１５Ω／□以下の
材質であれば導電層３１ｃに用いることができる。
【０１５５】また、導電層３１ｃを構成する高融点シリ
サイド層としては、たとえばタングステンシリサイド
（ＷＳｉ2 ）、チタンシリサイド（ＴｉＳｉ2 ）、モリ
ブデンシリサイド（ＭｏＳｉ2 ）などが用いられる。
【０１５６】また、第１および第２の実施例において
は、高抵抗負荷型およびＣＭＯＳ型のＳＲＡＭのメモリ
セル構造について説明したが、これ以外のＳＲＡＭのメ
モリセル構造についても本発明は適用することができ
る。
【０１５７】
【発明の効果】本発明の一の局面に従えば、ゲート電極
層を縮小化できるため、縮小化した分だけ直接的および
間接的にメモリセルの平面レイアウト面積を縮小化する
ことができる。
【０１５８】本発明の他の局面についても上述の一の局
面と同様、メモリセルの平面レイアウト面積を縮小化す
ることができる。したがって、上述の両局面に従えば、
高集積化に適したＳＲＡＭのメモリセル構造を得ること
ができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例におけるＳＲＡＭのメモ
リセル構造を概略的に示す断面図である。
【図２】本発明の第１の実施例におけるＳＲＡＭのメモ
リセル構造の下層からの第１段階目の構成を示す平面構
造図である。
【図３】本発明の第１の実施例におけるＳＲＡＭのメモ
リセル構造の下層からの第２段階目の構成を示す平面構
造図である。
【図４】本発明の第１の実施例におけるＳＲＡＭのメモ
リセル構造の下層からの第３段階目の構成を示す平面構
造図である。
【図５】本発明の第１の実施例におけるＳＲＡＭのメモ
リセル構造の下層からの第４段階目の構成を示す平面構
造図である。
【図６】本発明の第１の実施例におけるＳＲＡＭの４ビ
ット分のメモリセル構造の下層からの第１段階目の構成
を示す平面構造図である。
【図７】本発明の第１の実施例におけるＳＲＡＭの４ビ
ット分のメモリセル構造の下層からの第２段階目の構成
を示す平面構造図である。
【図８】本発明の第１の実施例におけるＳＲＡＭの４ビ
ット分のメモリセル構造の下層からの第３段階目の構成
を示す平面構造図である。
【図９】本発明の第１の実施例におけるＳＲＡＭの４ビ
ット分のメモリセル構造の下層からの第４段階目の構成
を示す平面構造図である。
【図１０】行方向に配列されたメモリセルに接続される
ワード線の構成を示す等価回路図である。
【図１１】本発明の第１の実施例におけるＳＲＡＭの２
ビット分のメモリセル構造を示す平面構造図である。
【図１２】本発明の第１の実施例におけるＳＲＡＭのメ
モリセル構造において、ドライバトランジスタのソース
領域の接続状態を平面的に示す模式図である。
【図１３】ドライバトランジスタのソース領域が直線状
に接続された場合の電流経路を示す平面的な模式図であ
る。
【図１４】ドライバトランジスタのソース領域が略網目
状に接続された場合の電流経路を示す平面的な模式図で
ある。
【図１５】本発明の第１の実施例におけるＳＲＡＭのメ
モリセル構造が性能上対称にならないことを説明するた
めの等価回路図である。
【図１６】ＳＲＡＭの読出動作を説明するための等価回
路図である。
【図１７】ＳＲＡＭのメモリセルが性能上対称性を有す
る場合の読出時の入出力伝達特性を示す図である。
【図１８】ＳＲＡＭのメモリセル構造が性能上非対称で
ある場合の読出時の入出力伝達特性を示す図である。
【図１９】ＣＭＯＳ型のＳＲＡＭのメモリセル構造を示
す等価回路図である。
【図２０】本発明の第２の実施例におけるＳＲＡＭのメ
モリセル構造を概略的に示す断面図である。
【図２１】本発明の第２の実施例におけるＳＲＡＭのメ
モリセル構造の下層からの第１段階目の構成を示す平面
構造図である。
【図２２】本発明の第２の実施例におけるＳＲＡＭのメ
モリセル構造の下層からの第２段階目の構成を示す平面
構造図である。
【図２３】本発明の第２の実施例におけるＳＲＡＭのメ
モリセル構造の下層からの第３段階目の構成を示す平面
構造図である。
【図２４】高抵抗負荷型のＳＲＡＭのメモリセル構造を
示す等価回路図である。
【図２５】従来のＳＲＡＭのメモリセル構造の下層から
の第１段階目の構成を示す平面構造図である。
【図２６】従来のＳＲＡＭのメモリセル構造の下層から
の第２段階目の構成を示す平面構造図である。
【図２７】従来のＳＲＡＭのメモリセル構造の下層から
の第３段階目の構成を示す平面構造図である。
【図２８】従来のＳＲＡＭのメモリセル構造の下層から
の第４段階目の構成を示す平面構造図である。
【図２９】先行技術文献に示されたＳＲＡＭのメモリセ
ル構造を構成するドライバトランジスタとアクセストラ
ンジスタの構成を示す平面構造図である。
【図３０】先行技術文献に示されたＳＲＡＭの２ビット
分のメモリセル構造を構成するドライバトランジスタと
アクセストランジスタを示す平面構造図である。
【符号の説明】
１５ａ、１５ｂ ゲート電極層 ２９ 絶縁層 ３１ａ、３１ｂ 導電層 ３１ｈ、３１ｉ コンタクトホール Ｑ１、Ｑ２ ドライバトランジスタ Ｑ３、Ｑ４ アクセストランジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年５月１６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 半導体記憶装置
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、より特定的には、随時書込読出可能な記憶装置（Ｓ
ＲＡＭ：Static Random Access Memory ）を含む半導体
記憶装置に関するものである。
【０００２】
【従来の技術】従来から半導体記憶装置の１つとして、
ＳＲＡＭが知られている。このＳＲＡＭは、ＤＲＡＭ
（Dynamic Random Access Memory) に比較してリフレッ
シュ動作が不要であり記憶状態が安定しているという利
点を有する。
【０００３】図２４は、高抵抗負荷型のＳＲＡＭメモリ
セルの等価回路図である。図２４を参照して、このメモ
リセルは、負荷として１対の高抵抗Ｒ１、Ｒ２を有し、
それ以外に１対のドライバトランジスタＱ１、Ｑ２と、
１対のアクセストランジスタＱ３、Ｑ４とで構成されて
いる。
【０００４】１対の高抵抗Ｒ１、Ｒ２の各一方端はＶCC
電源１１０に接続されており、その各他方端は各々記憶
ノードＮ１、Ｎ２に接続されている。
【０００５】１対のドライバトランジスタＱ１、Ｑ２と
１対のアクセストランジスタＱ３、Ｑ４とは、ＭＯＳ
（Metal Oxide Semiconductor)トランジスタよりなって
いる。１対のドライバトランジスタＱ１、Ｑ２のソース
領域の各々はＧＮＤ（接地電位）１１２に接続されてい
る。またドライバトランジスタＱ１のドレイン領域は記
憶ノードＮ１に接続されており、ドライバトランジスタ
Ｑ２のドレイン領域は記憶ノードＮ２に接続されてい
る。さらにドライバトランジスタＱ１のゲートは記憶ノ
ードＮ２に接続されており、ドライバトランジスタＱ２
のゲートは記憶ノードＮ１に接続されている。
【０００６】アクセストランジスタＱ３の１対のソース
／ドレイン領域の一方は記憶ノードＮ１に接続されてお
り、１対のソース／ドレイン領域の他方はビット線１０
７に接続されている。またアクセストランジスタＱ４の
１対のソース／ドレイン領域の一方は記憶ノードＮ２に
接続されており、１対のソース／ドレイン領域の他方は
ビット線１０８に接続されている。またアクセストラン
ジスタＱ３、Ｑ４のゲートはワード線１０９に各々接続
されている。
【０００７】以下、従来の高抵抗負荷型のＳＲＡＭのメ
モリセル構造について説明する。図２５〜図２８は、従
来のＳＲＡＭのメモリセル構造を下層から順に４段階に
分割して示した平面構造図である。具体的には、図２５
と図２６とが、基板に形成された１対のドライバトラン
ジスタＱ１、Ｑ２と１対のアクセストランジスタＱ３、
Ｑ４との構成を示している。また図２７は、１対の高抵
抗Ｒ１、Ｒ２の構成を示しており、図２８はビット線の
構成を示している。
【０００８】まず図２５を参照して、シリコン基板３０
１の表面に１対のドライバトランジスタＱ１、Ｑ２と１
対のアクセストランジスタＱ３、Ｑ４とが形成されてい
る。
【０００９】ドライバトランジスタＱ１は、ドレイン領
域３１１ｂと、ソース領域３１１ｃと、ゲート絶縁層
（図示せず）と、ゲート電極層３２５ａとを有してい
る。ドレイン領域３１１ｂとソース領域３１１ｃとは、
ｎ型の拡散領域よりなり、チャネル領域を規定するよう
に互いに間隔を有して形成されている。ゲート電極層３
２５ａは、ゲート絶縁層を介在してチャネル領域と対向
するように形成されている。
【００１０】ドライバトランジスタＱ２は、ドレイン領
域３１１ｄと、ソース領域３１１ｅと、ゲート絶縁層
（図示せず）と、ゲート電極層３２５ｂとを有してい
る。ドレイン領域３１１ｄとソース領域３１１ｅとは、
ｎ型の拡散領域よりなり、チャネル領域を規定するよう
に互いに間隔を有して形成されている。ゲート電極層３
２５ｂは、ゲート絶縁層を介在して、チャネル領域と対
向するように形成されている。
【００１１】アクセストランジスタＱ３は、１対のソー
ス／ドレイン領域３１１ａ、３１１ｂと、ゲート絶縁層
（図示せず）と、ゲート電極層３１５とを有している。
１対のソース／ドレイン領域３１１ａと３１１ｂとは、
ｎ型の拡散領域よりなり、チャネル領域を規定するよう
に互いに間隔を有して形成されている。ゲート電極層３
１５は、ゲート絶縁層を介在してチャネル領域と対向す
るように形成されている。
【００１２】アクセストランジスタＱ４は、１対のソー
ス／ドレイン領域３２１ａ、３２１ｂと、ゲート絶縁層
（図示せず）と、ゲート電極層３１５とを有している。
１対のソース／ドレイン領域３２１ａ、３２１ｂは、ｎ
型の拡散領域よりなり、チャネル領域を規定するように
互いに間隔を有して形成されている。ゲート電極層３１
５は、ゲート絶縁層を介在してチャネル領域と対向する
ように形成されている。
【００１３】またアクセストランジスタＱ３、Ｑ４のゲ
ート電極層３１５は、単一の導電層よりなっており、か
つ図示横方向（行方向：矢印Ｘ方向）に位置するメモリ
セルの１対のアクセストランジスタのゲート電極層と一
体に形成され、ワード線を構成しているものである。
【００１４】ドライバトランジスタＱ１のドレイン領域
３１１ｂとアクセストランジスタＱ３のソース／ドレイ
ン領域３１１ｂとは、単一のｎ型拡散領域により形成さ
れている。またドライバトランジスタＱ１のソース領域
３１１ｃとドライバトランジスタＱ２のソース領域３１
１ｅとは、ｎ型拡散領域３１１ｆにより接続されてお
り、単一のｎ型拡散領域により形成された構成を有して
いる。
【００１５】ドライバトランジスタＱ１のゲート電極層
３２５ａと、ドライバトランジスタＱ２のゲート電極層
３２５ｂと、アクセストランジスタＱ３、Ｑ４のゲート
電極層３１５とは、不純物が注入された多結晶シリコン
（以下、ドープト多結晶シリコンとする）と高融点シリ
サイドとの複合膜により形成されており、同じ層の導電
層である。なお、ｎ型拡散領域およびチャネル領域以外
の部分には、分離酸化膜が形成されている。
【００１６】図２６を参照して、ゲート電極層３２５
ａ、３２５ｂ、３１５を覆うように絶縁層（図示せず）
が形成されている。この絶縁層には、コンタクトホール
３３１ｈ、３３３ｈ、３３１ｉが形成されている。コン
タクトホール３３１ｈは、ゲート電極層３２５ａとｎ型
の拡散領域３２１ｂとの一部表面に達している。また、
コンタクトホール３３３ｈは、ゲート電極層３２５ｂと
ｎ型の拡散領域３３３との一部表面に達している。この
コンタクトホール３３１ｈ、３３３ｈはいわゆるシェア
ード直コンと呼ばれるものである。またコンタクトホー
ル３３１ｉは、ｎ型の拡散領域３１１ｄに達している。
【００１７】コンタクトホール３３１ｈを通じてｎ型拡
散領域３２１ｂのゲート電極層３２５ａとに接続するよ
うに、かつコンタクトホール３３１ｉを通じてドライバ
トランジスタＱ１のドレイン領域３１１ｄと接するよう
に第１のドープト多結晶シリコン膜３３１が形成されて
いる。またコンタクトホール３３３ｈを通じてアクセス
トランジスタＱ３のソース／ドレイン領域３１１ｂとゲ
ート電極層３２５ｂとに接するように第２のドープト多
結晶シリコン膜３３３が形成されている。
【００１８】図２７を参照して、第１および第２のドー
プト多結晶シリコン層３３１、３３３を覆うように絶縁
層（図示せず）が形成されている。この絶縁層には、第
１および第２のドープト多結晶シリコン層３３１、３３
３の一部表面を露出する開孔３４１ｉ、３４１ｈが形成
されている。開孔３４１ｈを通じて第２のドープト多結
晶シリコン層３３３と接するように、かつ開孔３４１ｉ
を通じて第１のドープト多結晶シリコン層３３１と接す
るように多結晶シリコンよりなる抵抗層３４１が形成さ
れている。
【００１９】抵抗層３４１は、ｎ型不純物が注入された
領域（以下、注入領域とする）３４１ａ、３４１ｃ、３
４１ｅと、不純物が注入されていない領域（以下、未注
入領域とする）３４１ｂ、３４１ｄとを有している。開
孔３４１ｈ、３４１ｉの各々を通じて第１および第２の
ドープト多結晶シリコン層３３１、３３３と接する領域
には注入領域３４１ａ、３４１ｃが分布している。この
注入領域３４１ａ、３４１ｃの各々から同一方向に延び
るように未注入領域３４１ｂ、３４１ｄが分布してい
る。この未注入領域３４１ｂ、３４１ｄは、高い抵抗値
を示し、高抵抗Ｒ１、Ｒ２をなしている。また未注入領
域３４１ｂ、３４１ｄの端部には注入領域３４１ｅが接
続されており、メモリセルのＶCC配線として利用されて
いる。
【００２０】図２８を参照して、抵抗層３４１を覆うよ
うに絶縁層（図示せず）が形成されている。この絶縁層
には、アクセストランジスタＱ３、Ｑ４のソース／ドレ
イン領域３１１ａ、３２１ａの各々の一部表面に達する
コンタクトホール３５１ｈ、３５１ｉが形成されてい
る。このコンタクトホール３５１ｈ、３５１ｉを通じて
ソース／ドレイン領域３１１ａ、３２１ａの各々に接す
るようにアルミニウム（Ａｌ）配線層３５１ａ、３５１
ｂが形成されている。このアルミニウム配線層３５１
ａ、３５１ｂはビット線として利用されている。
【００２１】この図２５に示す従来のメモリセル構造
は、たとえば TOMOHISA WADA et al.,IEEE JOURNAL OF
SOLID-STATE CIRCUITS, VOL.SC-22, NO.5, OCTOBER 198
7 pp.727-732 に示されている。
【００２２】
【発明が解決しようとする課題】以上のように、従来の
ＳＲＡＭのメモリセル構造は構成されている。しかしな
がら、従来のＳＲＡＭのメモリセル構造は、縦方向、
および横方向の寸法を小さくし難く、高集積化に適し
ているとは言えない。以下、そのことについて詳細に説
明する。
【００２３】 縦方向の寸法について 図２５を参照して、従来のメモリセル構造では、ドライ
バトランジスタＱ１のソース領域３１１ｃとドライバト
ランジスタＱ２のソース領域３１１ｅとがｎ型拡散領域
３１１ｆにより接続されている。このように拡散領域３
１１ｆを設けたため、拡散領域３１１ｆの幅と拡散領域
３１１ｆを他の拡散領域から分離するための分離酸化膜
の幅とが必要となる。このため、メモリセルの縦方向
（列方向：矢印Ｙ方向）の寸法ＬV0が拡散領域３１１ｆ
および分離酸化膜の合計の幅ＬV1だけ大きくなってしま
う。
【００２４】 横方向の寸法について また従来のメモリセル構造において、１対のアクセスト
ランジスタＱ３、Ｑ４のゲートは同一の導電層３１５に
より、しかもワード線と一体的に形成されている。この
ゲート電極層３１５とドライバトランジスタＱ１、Ｑ２
のゲート電極層３２５ａ、３２５ｂとは別個に制御され
る必要性から互いに絶縁されていなければならない。こ
のことを考慮するとアクセストランジスタＱ３およびＱ
４に挟まれる領域にドライバトランジスタＱ１およびＱ
２を配置することは、ゲート電極層３１５とゲート電極
層３２５ａ、３２５ｂとが接続されてしまうおそれがあ
るため、好ましくない。
【００２５】また、ゲート電極層３１５を挟んで一方側
（たとえば図中上側）にドライバトランジスタＱ１を、
他方側（たとえば図中下側）にドライバトランジスタＱ
２を配置することも考えられる。しかし、ドライバトラ
ンジスタＱ１のゲートはドライバトランジスタＱ２のド
レインに、またドライバトランジスタＱ２のゲートはド
ライバトランジスタＱ１のドレインに各々接続される必
要がある。このため、このように配置すると必ずドライ
バトランジスタＱ１、Ｑ２のゲート電極層がアクセスト
ランジスタＱ３、Ｑ４のゲート電極層３１５が交差して
しまう。
【００２６】また、仮にゲート電極層同士が交差しない
ような構成にできたとしても、ドライバトランジスタＱ
１、Ｑ２のソース領域間を接続する拡散領域を長く延在
させねばならない。このため、この拡散領域を延在させ
るための幅およびこれを他の拡散領域から分離するため
の幅が大きくなり寸法上好ましくない。
【００２７】このことから、ドライバトランジスタＱ
１、Ｑ２はゲート電極層３１５に対して同一側に配置さ
れることが望ましい。結果として、アクセストランジス
タＱ３、Ｑ４のゲートを同一の導電層により構成する場
合には、高集積化などを考慮すると、図２５に示す構成
となることが好ましい。
【００２８】それゆえ図２５の構成では、アクセストラ
ンジスタＱ３に対して縦方向（列方向：矢印Ｙ方向）に
ドライバトランジスタＱ２が、横方向（行方向：矢印Ｘ
方向）にアクセストランジスタＱ４が各々配置されてい
る。またドライバトランジスタＱ１に対して縦方向にア
クセストランジスタＱ４が、横方向にドライバトランジ
スタＱ２が各々配置されている。このため、ドライバト
ランジスタＱ１およびアクセストランジスタＱ３と、ド
ライバトランジスタＱ２およびアクセストランジスタＱ
４とが各々対角線方向に沿って配置されることとなる。
【００２９】このような配置としたため、アクセストラ
ンジスタＱ３のソース／ドレイン領域３１１ｂとドライ
バトランジスタＱ１のドレイン領域３１１とは、拡散領
域を対角線方向に延在させることで接続する必要が生じ
る。この場合、ドライバトランジスタＱ１とＱ２との間
の寸法は、分離酸化膜の幅Ｗ1 と拡散領域の幅Ｗ2 とを
含むこととなる。このため、ドライバトランジスタＱ１
とＱ２との間の寸法が分離酸化膜の幅のみからなる場合
に比較して、拡散領域の幅Ｗ2 分だけメモリセルの横方
向の寸法ＬH が大きくなる。
【００３０】、より、従来のメモリセル構造では、
縦方向および横方向の寸法を小さくすることが困難であ
る。したがって、高集積化を図るべく、メモリセルの平
面レイアウト面積を縮小化することが困難である。
【００３１】従来のメモリセル構造よりも高集積化に適
した構造が、S. Schuster et al.,1984 IEEE INTERNATI
ONAL SOLID-STATE CIRCUITS CONFERENCE DIGEST OF TEC
HNICAL PAPERS pp.225-227 や特開平３−７３１４６号
公報などの先行技術文献に示されている。以下、前者の
先行技術文献に示されたＳＲＡＭのメモリセル構造につ
いて説明する。
【００３２】図２９は、先行技術文献に示されたＳＲＡ
Ｍのメモリセル構造を概略的に示す平面図である。図２
９を参照して、この図は図２５の平面図に対応してい
る。すなわち、図２９はＳＲＡＭのメモリセル構造を構
成する１対のドライバトランジスタＱ１、Ｑ２と１対の
アクセストランジスタＱ３、Ｑ４との構成を示してい
る。
【００３３】従来例と比較した場合の図２５に示すメモ
リセル構造の特徴は、（ｉ）アクセストランジスタＱ
３、Ｑ４のワード線が別個に設けられた、いわゆるスプ
リットワード線構造を有している、（ｉｉ）ドライバト
ランジスタＱ１、Ｑ２のソース領域４１１ｃと４２１ｃ
との間が拡散領域により接続されていない、点にある。
【００３４】このメモリセル構造はスプリットワード線
構造を採用している。このため、従来のメモリセル構造
に比較するとアクセストランジスタＱ３、Ｑ４の配置の
自由度が拡大されている。
【００３５】具体的には、アクセストランジスタＱ３、
Ｑ４のゲート電極層となるワード線４１５ａ、４１５ｂ
を別個に設けたため、アクセストランジスタＱ３とＱ４
とを隣り合うように配置する必要がない。それゆえ、ド
ライバトランジスタＱ１のドレイン領域４１１ｂとアク
セストランジスタＱ３のソース／ドレイン領域４１１ｂ
とを接続しやすい位置に配置することが可能となる。ま
た、ドライバトランジスタＱ２のドレイン領域４２１ｂ
とアクセストランジスタＱ４のソース／ドレイン領域４
２１ｂとを接続しやすい位置に配置することも可能とな
る。
【００３６】ゆえに、図２５に示す従来例のように、ア
クセストランジスタＱ３（もしくはＱ４）のソース／ド
レイン領域をドライバトランジスタＱ１（もしくはＱ
２）のドレイン領域に接続するため、拡散領域を対角線
方向に延ばす必要はなくなる。拡散領域を対角線方向に
延ばさないため、ドライバトランジスタＱ１とＱ２との
間の寸法Ｗ3 は分離酸化膜の幅のみの寸法とすることが
できる。したがって、メモリセルの平面レイアウトの横
方向の寸法を小さくすることが可能となる。
【００３７】またドライバトランジスタＱ１、Ｑ２のソ
ース領域４１１ｃ、４２１ｃには、コンタクトホール４
３１ａ、４３１ｂを通じてＧＮＤ線４３１ａ、４３１ｂ
が接続されている。このＧＮＤ線４３１ａ、４３１ｂに
より各ソース領域４１１ｃ、４２１ｃはＧＮＤ電位に接
続されている。このため、このＳＲＡＭメモリセル構造
では、ドライバトランジスタＱ１、Ｑ２のソース領域４
１１ｃと４２１ｃとを拡散領域により接続する必要はな
い。よって、拡散領域の幅とこの拡散領域を他の拡散領
域から分離するための分離酸化膜の幅とが不要となる。
したがって、その不要となった幅分だけメモリセルの平
面レイアウトの縦方向の寸法を小さくすることができ
る。
【００３８】ただし、このメモリセル構造では、アクセ
ストランジスタＱ３、Ｑ４のゲート電極（ワード線）が
別個に設けられている。このため、図２５に示すメモリ
セル構造と比較して、ワード線１本分の幅とそのワード
線を他の導電層、つまりドライバトランジスタのゲート
電極層等から分離するための幅とが余分に必要となる。
それゆえ、図２９に示すメモリセル構造の平面レイアウ
トの縦方向の寸法は、図２５に示す従来例のメモリセル
構造の寸法と実質的にはほぼ同じである。
【００３９】このように、図２９のメモリセル構造は、
従来例に比較して少なくとも平面レイアウトの横方向寸
法を小さくすることができる。
【００４０】しかし、このメモリセル構造は、以下の
（ａ）、（ｂ）の点で従来例と同じである。すなわち、
（ａ）ゲート電極層４１５ａ、４１５ｂはそれ自体ワー
ド線として機能するように、行方向に配置された複数個
のメモリセル間を延在するように形成されている。
（ｂ）ゲート電極層４１５ａ、４１５ｂとゲート電極層
４２５ａ、４２５ｂとが同一層のパターニングにより形
成されている。このため、図２９に示すメモリセル構造
には、以下に述べるように、さらなる高集積化には適し
ていないという問題点があった。
【００４１】図３０は、図２９に示すメモリセル構造が
高集積化に適していないことを説明するための２ビット
分の平面図である。図３０を参照して、ゲート電極層４
１５ａ、４１５ｂはメモリセル領域を横方向（矢印Ｘ方
向）に横切るよう配置されている。このため、メモリセ
ルの平面レイアウトの縦方向（矢印Ｙ方向）の寸法に
は、かならずゲート電極層４１５ａ、４１５ｂの幅Ｌh
が含まれる。
【００４２】また、ドライバトランジスタＱ１、Ｑ２の
ゲート電極層４２５ａ、４２５ｂとアクセストランジス
タＱ３、Ｑ４のゲート電極層４１５ａ、４１５ｂとは別
個に制御される必要性から互いに絶縁されていなければ
ならない。このゲート電極層４１５ａ、４１５ｂとゲー
ト電極層４２５ａ、４２５ｂとは同一層のパターニング
により形成されている。このため、ゲート電極層４１５
ａ、４１５ｂの各々をゲート電極層４２５ａ、４２５ｂ
の各々と分離・絶縁するためには、絶縁のための幅Ｌg
が必要となってくる。よって、メモリセルの平面レイア
ウトの縦方向の寸法には、ゲート電極層４１５ａ、４１
５ｂの各々をゲート電極層４２５ａ、４２５ｂの各々か
ら分離・絶縁するための幅Ｌg も含まれることとなる。
【００４３】このように、図２９に示すメモリセル構造
では、ゲート電極層（ワード線）４１５ａ、４１５ｂの
幅Ｌh とそれを分離・絶縁するための幅Ｌg とを削除す
ることができない。したがって、このメモリセル構造は
かならずしも高集積化に適しているとはいえなかった。
【００４４】それゆえ、本発明の目的は、平面レイアウ
ト面積が小さく高集積化に適したＳＲＡＭのメモリセル
構造を提供することである。
【００４５】
【課題を解決するための手段】本発明の一の局面に従う
半導体記憶装置は、１対のアクセストランジスタと１対
のドライバトランジスタとをメモリセル領域内に有する
スタティック型メモリセルを備えた半導体記憶装置であ
って、半導体基板と、第１のアクセストランジスタと、
第２のアクセストランジスタと、第１のドライバトラン
ジスタと、第２のドライバトランジスタと、絶縁層と、
導電層とを有している。半導体基板は主表面を有してい
る。第１のアクセストランジスタは、半導体基板の主表
面上にゲート絶縁膜を介して形成されたゲート電極層を
有している。第２のアクセストランジスタは、半導体基
板の主表面上にゲート絶縁膜を介して形成され、かつ第
１のアクセストランジスタのゲート電極層とは分離され
たゲート電極層を有している。第１のドライバトランジ
スタは、半導体基板の主表面上にゲート絶縁膜を介して
形成されたゲート電極層を有している。第２のドライバ
トランジスタは、半導体基板の主表面上にゲート絶縁膜
を介して形成されたゲート電極層を有している。絶縁層
は、各トランジスタのゲート電極層の周囲および上方を
覆うように形成され、第１のアクセストランジスタのゲ
ート電極層の上面に達する第１のコンタクトホールと、
第２のアクセストランジスタのゲート電極層の上面に達
する第２のコンタクトホールとを有している。導電層
は、絶縁層上に形成され、第１および第２のコンタクト
ホールを介して第１および第２のアクセストランジスタ
のゲート電極層に接続されている。
【００４６】本発明の好ましい一の局面に従う半導体記
憶装置では、導電層は、メモリセルを横断するように延
び、かつ第１のコンタクトホールを介してアクセストラ
ンジスタのゲート電極層と接続された第１の導電層と、
第２のコンタクトホールを介して第２のアクセストラン
ジスタのゲート電極層と接続された第２の導電層とを含
んでいる。
【００４７】本発明の他の局面に従う半導体記憶装置
は、複数のメモリセルと、複数のワード線と、複数のビ
ット線対とを有している。複数のメモリセルは、半導体
基板の一主面に、複数行、複数列に配設され、それぞれ
が、第１のドライバトランジスタと、第２のドライバト
ランジスタと、第１のアクセストランジスタと、第２の
アクセストランジスタとを有している。第１のドライバ
トランジスタは、半導体基板の一主面に形成された１対
のソース／ドレイン領域およびこれら１対のソース／ド
レイン領域間に位置する半導体基板の一主面上にゲート
絶縁膜を介して形成されたゲート電極層を有している。
第２のドライバトランジスタは、半導体基板の一主面に
形成された１対のソース／ドレイン領域およびこれら１
対のソース／ドレイン領域間に位置する半導体基板の一
主面上にゲート絶縁膜を介して形成されたゲート電極層
を有している。第１のアクセストランジスタは、半導体
基板の一主面に形成された１対のソース／ドレイン領域
およびこれら１対のソース／ドレイン領域間に位置する
半導体基板の一主面上にゲート絶縁膜を介して形成され
たゲート電極層を有している。第２のアクセストランジ
スタは、半導体基板の一主面に形成された１対のソース
／ドレイン領域およびこれら１対のソース／ドレイン領
域間に位置する半導体基板の一主面上にゲート絶縁膜を
介して形成されたゲート電極層を有している。第１およ
び第２のドライバトランジスタと第１および第２のアク
セストランジスタのゲート電極層は、同じ第１の導電体
層にそれぞれ分離されて形成されている。複数のワード
線は、複数行に配設され、それぞれが、第１のワード線
用導電体層と、第２のワード線用導電体層とを有してい
る。第１のワード線用導電体層は、メモリセルのアクセ
ストランジスタのゲート電極層の上の層に形成され、対
応した行に配設された複数のメモリセルの第１のアクセ
ストランジスタのゲート電極層に電気的に接続されてい
る。第２のワード線用導電体層は、メモリセルのアクセ
ストランジスタのゲート電極層の上の層に形成され、対
応した行に配設された複数のメモリセルの第２のアクセ
ストランジスタのゲート電極層に電気的に接続されてい
る。第１および第２のワード線用導電体層が電気的に接
続されているとともに、同じ第２の導電体層にて形成さ
れている。複数のビット線対は、複数列に配設され、そ
れぞれが第１のビット線と第２のビット線とを有してい
る。第１のビット線は、メモリセルのアクセストランジ
スタのゲート電極層の上の層に形成され、対応した列に
配設された複数のメモリセルの第１のアクセストランジ
スタの一方のソース／ドレイン領域に電気的に接続され
ている。第２のビット線は、メモリセルのアクセストラ
ンジスタのゲート電極層の上の層に形成され、対応した
列に配設された複数のメモリセルの第２のアクセストラ
ンジスタの一方のソース／ドレイン領域に電気的に接続
されている。第１および第２のビット線が第２の導電体
層とは異なる層の第３の導電体層にて形成されている。
【００４８】本発明の好ましい一の局面に従う半導体記
憶装置では、各メモリセルにおいて、第１のドライバト
ランジスタと第１のアクセストランジスタとは、行方向
に沿って配置されている。第２のドライバトランジスタ
と第２のアクセストランジスタとは、行方向に沿って配
置されている。第１のドライバトランジスタと第２のア
クセストランジスタとは、列方向に沿って配置されてい
る。第２のドライバトランジスタと第１のアクセストラ
ンジスタとは、列方向に沿って配置されている。
【００４９】本発明の好ましい他の局面に従う半導体記
憶装置では、各メモリセルにおいて、第１のドライバト
ランジスタの１対のソース／ドレイン領域は行方向に沿
って配置されている。第２のドライバトランジスタの１
対のソース／ドレイン領域は行方向に沿って配置されて
いる。第１のアクセストランジスタの１対のソース／ド
レイン領域は他方のソース／ドレイン領域がメモリセル
の中心点側に位置して列方向に沿って配置されている。
第２のアクセストランジスタの１対のソース／ドレイン
領域は他方のソース／ドレイン領域が中心点側に位置し
て列方向に沿って配置されている。第１のドライバトラ
ンジスタの中心点側に位置する一方のソース／ドレイン
領域と第１のアクセストランジスタの他方のソース／ド
レイン領域とは、半導体基板の一主面に形成される不純
物領域によって電気的に接続されている。第２のドライ
バトランジスタの中心点側に位置する一方のソース／ド
レイン領域と第２のアクセストランジスタの他方のソー
ス／ドレイン領域とは、半導体基板の一主面に形成され
る不純物領域によって電気的に接続されている。第１の
ドライバトランジスタのゲート電極層は、ゲート電極層
の行方向延長線が第１のドライバトランジスタのゲート
電極層と交差して配置されている。第２のアクセストラ
ンジスタのゲート電極層は、そのゲート電極層の行方向
延長線が第２のドライバトランジスタのゲート電極層と
交差するように配置されている。
【００５０】本発明の好ましいさらに他の局面に従う半
導体記憶装置では、複数のメモリセルにおいて、行方向
に隣接する２つのメモリセルとこの２つのメモリセルと
列方向に隣接する２つのメモリセルとの４つのメモリセ
ルで１つのグループを構成している。この各グループの
行方向に隣接する２つのメモリセルは互いに線対称に配
置されるとともに、列方向に隣接する２つのメモリセル
は互いに線対称に配置されている。この１つのグループ
を単位として、複数のグループが行方向および列方向に
配設されている。
【００５１】本発明の好ましいさらに他の局面に従う半
導体記憶装置では、各グループの４つのメモリセルにお
いて、行方向に隣接する２つのメモリセルの第１のドラ
イバトランジスタの他方のソース／ドレイン領域は半導
体基板の一主面に形成される不純物領域によって電気的
に接続されているとともに、行方向に隣接するメモリセ
ルの第２のアクセストランジスタのゲート電極層は第１
の導電体層によって電気的に接続されている。列方向に
隣接する２つのメモリセルの第２のドライバトランジス
タの他方のソース／ドレイン領域は半導体基板の一主面
に形成される不純物領域によって電気的に接続されてい
るとともに、列方向に隣接する２つのメモリセルの第２
のアクセストランジスタの一方のソース／ドレイン領域
は半導体基板の一主面に形成される不純物領域によって
電気的に接続されている。
【００５２】本発明の好ましいさらに他の局面に従う半
導体記憶装置では、第１のドライバトランジスタのゲー
ト電極層と第２のアクセストランジスタの１対のソース
／ドレイン領域とは、列方向に直線的に配置されている
とともに、第２のドライバトランジスタのゲート電極層
と第１のアクセストランジスタの１対のソース／ドレイ
ン領域とは、列方向に直線的に配置されている。
【００５３】本発明の好ましいさらに他の局面に従う半
導体記憶装置では、各ワード線を構成する第１および第
２のワード線用導電体層は行方向に沿って並行して配設
されている。各メモリセルにおける第１および第２のド
ライバトランジスタの他方のソース／ドレイン領域は、
第２の導電体層にて形成され、対応した行の第１および
第２のワード線用導電体層の間に並行して配置される接
地用導電体層に接続されている。
【００５４】本発明の好ましいさらに他の局面に従う半
導体記憶装置では、各ワード線を構成する第１および第
２のワード線用導電体層と各接地用導電体層は、多結晶
シリコン層と高融点シリサイド層との二重層を有してい
る。
【００５５】本発明の好ましいさらに他の局面に従う半
導体記憶装置では、各メモリセルは、第１の抵抗層と、
第２の抵抗層とを有している。第１の抵抗層は、ドライ
バトランジスタのゲート電極層の上の層に形成され、そ
の一端が第１のドライバトランジスタの一方のソース／
ドレイン領域と第２のドライバトランジスタのゲート電
極層とに接続されるとともに、その他端が電源電位線に
接続される第２および第３の導電体層とは異なる層の第
４の導電体層にて形成されている。第２の抵抗層は、そ
の一端が第２のドライバトランジスタの一方のソース／
ドレイン領域と第１のドライバトランジスタのゲート電
極層とに接続されるとともに、その他端が電源電位線に
接続される第４の導電体層にて形成されている。
【００５６】本発明の好ましいさらに他の局面に従う半
導体記憶装置では、各メモリセルは、第１の半導体層を
有する第１の負荷トランジスタと、第２の半導体層を有
する第２の負荷トランジスタとを有している。第１の半
導体層は、ドライバトランジスタのゲート電極層の上の
層に形成され、１対のソース／ドレイン領域が形成さ
れ、一方のソース／ドレイン領域が第１のドライバトラ
ンジスタの一方のソース／ドレイン領域と第２のドライ
バトランジスタのゲート電極層とに接続されるとともに
他方のソース／ドレイン領域が電源電位線に接続される
第２および第３の導電体層とは異なる層の第４の導電体
層にて形成されている。第２の半導体層は、１対のソー
ス／ドレイン領域が形成され、一方のソース／ドレイン
領域が第２のドライバトランジスタの一方のソース／ド
レイン領域と第１のドライバトランジスタのゲート電極
層とに接続されるとともに他方のソース／ドレイン領域
が電源電位線に接続される第４の導電体層にて形成され
ている。
【００５７】
【作用】本発明の一の局面に従えば、絶縁層を介在して
第１および第２のアクセストランジスタのゲート電極層
に接続された導電層をたとえばワード線として用いるこ
とができる。この場合、ゲート電極層自身をワード線と
して用いる必要はなくなる。このため、ゲート電極層は
アクセストランジスタのチャネル領域に対向する位置に
のみ設けられればよい。これに対して、ゲート電極層を
ワード線として用いる場合には、メモリセル内を横切る
ようにワード線を延在させる必要がある。よって、ゲー
ト電極層をワード線として用いない場合には、メモリセ
ル内を横切るよう延在させる必要がなくなるため、ゲー
ト電極層がメモリセル内に占める平面占有面積を縮小化
することができる。したがって、ゲート電極層を縮小化
した分だけメモリセルの平面レイアウト面積を縮小化す
ることが可能となる。
【００５８】また、第１および第２のドライバトランジ
スタのゲート電極層と第１および第２のアクセストラン
ジスタのゲート電極層とは一般に、同一層のパターニン
グにより形成される。またＳＲＡＭのメモリセル構造で
は、ドライバトランジスタとアクセストランジスタのゲ
ートは別個に制御される必要性から互いのゲート電極層
は絶縁されなければならない。本発明の一の局面では、
アクセストランジスタのゲート電極層の平面占有面積が
縮小化されるためドライバトランジスタのゲート電極層
の配置の自由度が拡大される。この点においても、メモ
リセルの平面レイアウト面積を縮小化することが可能と
なる。
【００５９】本発明の他の局面に従えば、アクセストラ
ンジスタのゲート電極層の上の層に形成される第１のワ
ード線用導電体層がワード線の役割をなしている。この
ため、ゲート電極層自身をワード線として用いる必要は
なくなる。よって、ゲート電極層はアクセストランジス
タのチャネル領域に対向する領域にのみ設けられればよ
い。これに対して、ゲート電極層をワード線として用い
る場合には、メモリセル内を横切るようにワード線を延
在させる必要がある。よって、ゲート電極層をワード線
として用いない場合には、メモリセル内を横切るように
ゲート電極層を延在させる必要がなくなるため、ゲート
電極層がメモリセル内に占める平面占有面積を縮小化す
ることができる。したがって、ゲート電極層を縮小化し
た分だけメモリセルの平面レイアウト面積を縮小化する
ことが可能となる。
【００６０】また、第１および第２のドライバトランジ
スタのゲート電極層と第１および第２のアクセストラン
ジスタのゲート電極層とは一般に、同一層のパターニン
グにより形成される。またＳＲＡＭのメモリセル構造で
は、ドライバトランジスタとアクセストランジスタとの
ゲートは別個に制御される必要性から互いのゲート電極
層は絶縁されなければならない。本発明の他の局面で
は、アクセストランジスタのゲート電極層の平面占有面
積が上述のとおり縮小化されるため、ドライバトランジ
スタのゲート電極層の配置の自由度が拡大される。この
点においても、メモリセルの平面レイアウト面積を縮小
化することが可能となる。
【００６１】本発明の好ましい局面に従えば、メモリセ
ルを構成する一方（他方）のアクセストランジスタのソ
ース／ドレイン領域と一方（他方）のドライバトランジ
スタのドレイン領域とが同一の不純物領域により形成さ
れているため、これらを分離して設けた場合に必要とな
る分離絶縁層が不要となる。よって、分離絶縁層が不要
となった分だけメモリセルの平面レイアウト面積の縮小
化を図ることが可能となる。したがって、高集積化に適
したＳＲＡＭのメモリセル構造が得られる。
【００６２】本発明の好ましい局面に従えば、行方向お
よび列方向に配列されるメモリセルに含まれるドライバ
トランジスタのソース領域の各々が接続されるため、こ
れらを分離して設けた場合に必要となる分離絶縁層が不
要となる。よって、分離絶縁層が不要となった分だけメ
モリセルの平面レイアウト面積の縮小化を図ることが可
能となる。したがって、高集積化に適したＳＲＡＭのメ
モリセル構造が得られる。
【００６３】本発明の好ましい局面に従えば、さらに、
接地用導電体層により、１つのメモリセルを構成する１
対のドライバトランジスタのソース領域の各々も接続さ
れるため、隣り合うすべてのドライバトランジスタのソ
ース領域が接続されることとなる。これにより、ドライ
バトランジスタのソースに接続される電流経路が多数形
成されることとなり、１の電流経路を流れる電流が少な
くなる。したがって、配線抵抗による影響を少なくする
ことが可能となり、ＳＲＡＭの動作上好ましい。
【００６４】本発明の好ましい局面に従えば、第１およ
び第２のワード線用導電体層と接地用導電体層の各々
は、多結晶シリコン層と高融点シリサイド層との二重層
より構成される。これにより、第１および第２のワード
線用導電体層と接地用導電体層との抵抗値も１５Ω／□
以下とドープト多結晶シリコン層に比較して低くするこ
とができる。それゆえ、メモリセル内の性能上の対称性
を向上させることができる。よって、メモリセルの読出
動作時の安定性を向上することが可能となる。
【００６５】本発明の好ましい局面に従えば、高集積化
に適した高抵抗型ＳＲＡＭメモリセルもしくはＣＭＯＳ
（Complementary Metal Oxide Semiconductor)型ＳＲＡ
Ｍメモリセルが得られる。
【００６６】
【実施例】以下、本発明の実施例について図に基づいて
説明する。
【００６７】実施例１ 図１は、本発明の第１の実施例におけるＳＲＡＭのメモ
リセル構造を示す概略断面図である。また図２〜図５
は、本発明の第１の実施例におけるＳＲＡＭの１ビット
分のメモリセル構造を下層から順に４段階に分割して示
した平面構造図である。さらに図６〜図９は、本発明の
第１の実施例におけるＳＲＡＭの４ビット分のメモリセ
ル構造を下層から順に４段階に分割して示した平面構造
図である。
【００６８】なお、図１は、図２〜図５のＩ−Ｉ線に沿
う断面に対応する図である。主に図１と図２を参照し
て、二点鎖線（図２）で囲む領域Ｍ．Ｃ．は１つのメモ
リセルが形成される領域（以下、メモリセル領域とす
る）である。このメモリセル領域Ｍ．Ｃ．にＳＲＡＭの
メモリセルを構成する１対のドライバトランジスタＱ
１、Ｑ２と、１対のアクセストランジスタＱ３、Ｑ４
と、１対の高抵抗Ｒ１、Ｒ２（図１、図４）とが形成さ
れている。
【００６９】半導体基板に形成されたｐ型ウェル領域１
の表面に１対のドライバトランジスタＱ１、Ｑ２と１対
のアクセストランジスタＱ３、Ｑ４とが形成されてい
る。
【００７０】図２において、ドライバトランジスタＱ１
はドレイン領域１１ｂと、ソース領域１１ｃと、ゲート
絶縁層（図示せず）と、ゲート電極層２５ａとを有して
いる。ドレイン領域１１ｂとソース領域１１ｃとは、ｎ
型不純物拡散領域により形成されており、チャネル領域
を規定するように図中横方向（行方向）に互いに間隔を
有して配置されている。このドレイン領域１１ｂとソー
ス領域１１ｃとにより規定されるチャネル領域上にゲー
ト絶縁層を介在してゲート電極層２５ａが図中縦方向
（列方向）に長く延びて形成されている。
【００７１】ドライバトランジスタＱ２は、ドレイン領
域２１ｂと、ソース領域２１ｃと、ゲート絶縁層２３ｂ
と、ゲート電極層２５ｂとを有している。ドレイン領域
２１ｂとソース領域２１ｃとは、ｎ型不純物拡散領域よ
り形成されており、チャネル領域を規定するように互い
に図中横方向に間隔を有して配置されている。このドレ
イン領域２１ｂとソース領域２１ｃとにより規定される
チャネル領域上にゲート絶縁層２３ｂを介在してゲート
電極層２５ｂがゲート電極層２５ａと平行方向に、つま
り図中縦方向に長く延びて形成されている。
【００７２】アクセストランジスタＱ３は、１対のソー
ス／ドレイン領域１１ａ、１１ｂと、ゲート絶縁層１３
ａと、ゲート電極層１５ａとを有している。１対のソー
ス／ドレイン領域１１ａ、１１ｂは、ｎ型不純物拡散領
域より形成されており、チャネル領域を規定するように
図中縦方向（列方向）に互いに所定の間隔を有して配置
されている。この１対のソース／ドレイン領域１１ａ、
１１ｂにより規定されるチャネル領域上にゲート絶縁層
１３ａを介在してゲート電極層１５ａが図中横方向（行
方向）に延びるように形成されている。
【００７３】アクセストランジスタＱ４は、１対のソー
ス／ドレイン領域２１ａ、２１ｂと、ゲート絶縁層（図
示せず）と、ゲート電極層１５ｂとを有している。１対
のソース／ドレイン領域２１ａ、２１ｂは、ｎ型不純物
拡散領域より形成されており、チャネル領域を規定する
ように図中縦方向に互いに所定の間隔を有して配置され
ている。この１対のソース／ドレイン領域２１ａ、２１
ｂによって規定されるチャネル領域上にゲート絶縁層を
介在してゲート電極層１５ｂがゲート電極層１５ａと平
行方向であってゲート電極層２５ａ、２５ｂを交差する
方向、つまり図中横方向に延びるように形成されてい
る。
【００７４】各ゲート電極層２５ａ、２５ｂ、１５ａ、
１５ｂは、同じ層に形成されるドープト多結晶シリコン
層よりなっている。
【００７５】ドライバトランジスタＱ１のドレイン領域
１１ｂとアクセストランジスタＱ３のソース／ドレイン
領域１１ｂとは同一のｎ型不純物拡散領域により形成さ
れている。またドライバトランジスタＱ２のドレイン領
域２１ｂとアクセストランジスタＱ４のソース／ドレイ
ン領域２１ｂも同一のｎ型不純物拡散領域により形成さ
れている。
【００７６】アクセストランジスタＱ３、Ｑ４の各ゲー
ト電極層１５ａ、１５ｂは、メモリセル領域Ｍ．Ｃ．を
横切るように延在してはおらず、少なくともアクセスト
ランジスタＱ３、Ｑ４の各チャネル領域と対向するよう
に設けられていればよい。
【００７７】１対のドライバトランジスタＱ１、Ｑ２と
１対のアクセストランジスタＱ３、Ｑ４とのメモリセル
領域Ｍ．Ｃ．内における平面レイアウト構造は、点Ｓ1
を中心とする点対称構造を有している。
【００７８】主に図６を参照して、行方向（矢印Ｘ方
向）に隣り合う各メモリセルのドライバトランジスタＱ
１、Ｑ１のソース領域１１ｃ、１１ｃは一体化されてお
り、同一のｎ型不純物拡散領域よりなっている。またド
ライバトランジスタＱ２のソース領域についてもドライ
バトランジスタＱ１のソース領域と同様である。
【００７９】また、列方向（矢印Ｙ方向）に隣り合う各
メモリセルのドライバトランジスタＱ１、Ｑ１のソース
領域１１ｃ、１１ｃは一体化されており、同一のｎ型不
純物拡散領域よりなっている。またドライバトランジス
タＱ２のソース領域２１ｃの構成についてもドライバト
ランジスタＱ１のソース領域１１ｃと同様である。
【００８０】さらに、行方向に隣り合う各メモリセルの
アクセストランジスタＱ３、Ｑ３の各ゲート電極層１５
ａ、１５ａは一体化されており、同一の導電層よりなっ
ている。またアクセストランジスタＱ４のゲート電極層
１５ｂについてもアクセストランジスタＱ３のゲート電
極層１５ａと同様である。
【００８１】行方向に隣り合う各メモリセルのドライバ
トランジスタＱ１、Ｑ２とアクセストランジスタＱ３、
Ｑ４とは互いに線対称構造を有している。また列方向に
隣り合う各メモリセルのドライバトランジスタＱ１、Ｑ
２とアクセストランジスタＱ３、Ｑ４とは互いに線対称
構造を有している。
【００８２】主に図１と図３を参照して、１対のドライ
バトランジスタＱ１、Ｑ２と１対のアクセストランジス
タＱ３、Ｑ４とを覆うように半導体基板上に絶縁層２９
が形成されている。この絶縁層２９には、コンタクトホ
ール３１ｈ、３１ｉ、３１ｊ、３１ｋが形成されてい
る。
【００８３】コンタクトホール３１ｈを通じてアクセス
トランジスタＱ３のゲート電極層１５ａに電気的に接続
されるように導電層３１ａが形成されている。またコン
タクトホール３１ｊを通じてドライバトランジスタＱ１
のソース領域１１ｃに電気的に接続されるように、かつ
コンタクトホール３１ｋを通じてドライバトランジスタ
Ｑ２のソース領域２１ｃに電気的に接続されるように導
電層３１ｃが形成されている。さらにコンタクトホール
３１ｉを通じてアクセストランジスタＱ４のゲート電極
層１５ｂに電気的に接続されるように導電層３１ｂが形
成されている。
【００８４】各導電層３１ａ、３１ｂ、３１ｃは、同じ
層に設けられるドープト多結晶シリコン層と高融点シリ
サイド層との複合層よりなっており、そのシート抵抗値
は５〜１５Ω／□である。また各導電層３１ａ、３１
ｂ、３１ｃの各々はメモリセル領域Ｍ．Ｃ．を図中横方
向（行方向）に横切るように延在して形成され、かつ互
いに並行に配設されている。特に導電層３１ａ，３１ｂ
はワード線を構成している。
【００８５】この導電層３１ａ、３１ｂ、３１ｃの配置
構造は、点Ｓ1 を中心とする点対称構造を有している。
【００８６】主に図７を参照して、導電層３１ａは、行
方向に配列された各メモリセルのアクセストランジスタ
Ｑ３のゲート電極層１５ａを相互に接続して、第１のワ
ード線を構成している。また導電層３１ｂは、行方向に
配列された各メモリセルのアクセストランジスタＱ４の
ゲート電極層１５ｂを相互に接続して、第２のワード線
を構成している。また導電層３１ｃは、行方向に配列さ
れた各メモリセルのドライバトランジスタＱ１、Ｑ２の
ソース領域１１ｃ、２１ｃを相互に接続して、接地線を
構成している。
【００８７】行方向に隣り合う各メモリセルにおける導
電層３１ａ、３１ｂ、３１ｃの配置構造は、互いに線対
称構造を有している。また列方向に隣り合う各メモリセ
ルにおける導電層３１ａ、３１ｂ、３１ｃの配置構造は
互いに線対称構造を有している。
【００８８】主に図１と図４を参照して、導電層３１
ａ、３１ｂ、３１ｃを覆うように絶縁層３９が形成され
ている。この絶縁層３９には、ドライバトランジスタＱ
１のゲート電極層２５ａとｎ型不純物拡散領域２１ｂと
に達するコンタクトホール４１ｈが形成されている。ま
たドライバトランジスタＱ２のゲート電極層２５ｂとｎ
型不純物拡散領域１１ｂとに達するコンタクトホール４
１ｉも設けられている。コンタクトホール４１ｈを通じ
てゲート電極層２５ａとｎ型不純物拡散領域２１ｂとに
電気的に接続されるように抵抗層４１ａが形成されてい
る。この抵抗層４１ａは比較的抵抗値の高い高抵抗領域
４５ａと、比較的抵抗値の低い低抵抗領域４３ａとを有
している。高抵抗領域４５ａは図中縦方向（列方向）に
延在している。また低抵抗領域４３ａは高抵抗領域４５
ａに接続され、かつ図中横方向（行方向）に延在してい
る。
【００８９】またコンタクトホール４１ｉを通じてゲー
ト電極層２５ｂとｎ型不純物拡散領域１１ｂとに接する
ように抵抗層４１ｂが形成されている。この抵抗層４１
ｂは、比較的抵抗値の高い高抵抗領域４５ｂと、比較的
抵抗値の低い低抵抗領域４３ｂとを有している。高抵抗
領域４５ｂは図中縦方向に延在している。また低抵抗領
域４３ｂは高抵抗領域４５ｂに接続され、かつ図中横方
向に延在している。
【００９０】この高抵抗領域４５ａ、４５ｂとにより各
々高抵抗Ｒ１、Ｒ２が形成されている。
【００９１】なお、抵抗層４１ａ、４１ｂは、一点鎖線
で囲む領域４７ａ、４７ｂにフォトレジストなどのマス
クをした状態で、パターニングされた多結晶シリコン層
にｎ型不純物を注入することにより形成される。すなわ
ち、不純物の注入された領域が低抵抗領域４５ａとな
り、注入されない領域が高抵抗領域４５ｂとなる。
【００９２】メモリセル領域Ｍ．Ｃ．における抵抗層４
１ａ、４１ｂの配置構造は、点Ｓ1を中心とする点対称
構造を有している。
【００９３】主に図８を参照して、抵抗層４１ａの低抵
抗領域４３ａは、行方向および列方向に隣り合うメモリ
セル間において相互に接続されている。また抵抗層４１
ｂの低抵抗領域４３ｂも行方向および列方向に互いに隣
り合うメモリセル間で相互に接続されている。この相互
に接続された低抵抗領域４３ａ、４３ｂはたとえばＶ CC
配線領域として用いられる。
【００９４】行方向に隣り合う各メモリセルにおける抵
抗層４１ａ、４１ｂの配置構造は、互いに線対称構造を
有している。また列方向に隣り合う各メモリセルにおけ
る抵抗層４１ａ、４１ｂの配置構造は互いに線対称構造
を有している。
【００９５】主に図１と図５を参照して、抵抗層４１
ａ、４１ｂを覆うように、たとえばＴＥＯＳ（Tetra Et
hoxy Silane ）のシリコン酸化膜よりなる絶縁層４９が
形成されている。この絶縁層４９には、アクセストラン
ジスタＱ３のソース／ドレイン領域１１ａ、２１ａの各
々に達するコンタクトホール５１ｈ、５１ｉが形成され
ている。このコンタクトホール５１ｈを通じてアクセス
トランジスタＱ３のソース／ドレイン領域１１ａと電気
的に接続されるように配線層５１ａが形成されている。
またコンタクトホール５１ｉを通じてアクセストランジ
スタＱ４のソース／ドレイン領域２１ａに電気的に接続
されるように配線層５１ｂが形成されている。
【００９６】配線層５１ａ、５１ｂは、たとえばＴｉＮ
層５３ａと、Ａｌ−Ｓｉ−Ｃｕ層５５ａと、ＴｉＮ層５
７ａとの三層構造よりなっている。このような配線層５
１ａにおいてＴｉＮ層５３ａは不純物領域１１ａとの接
触部におけるアロイスパイクの防止および密着性の向上
などの役割をなしている。この配線層５１ａ、５１ｂを
覆うように、たとえばプラズマにより形成されたシリコ
ン窒化膜よりなる絶縁層５９が形成されている。
【００９７】メモリセル領域Ｍ．Ｃ．において配線層５
１ａ、５１ｂの配置構造は、点Ｓ1を中心とする点対称
構造を有している。
【００９８】主に図９を参照して、配線層５１ａは、列
方向に配列されるメモリセルに含まれるアクセストラン
ジスタＱ３のソース／ドレイン領域１１ａを相互に接続
している。また配線層５１ａは、ビット線対の一方のビ
ット線を構成している。また配線層５１ｂは、列方向に
配列されるメモリセルに含まれるアクセストランジスタ
Ｑ４のソース／ドレイン領域２１ａを相互に接続してい
る。また、配線層５１ｂは、ビット線対の他方のビット
線を構成している。
【００９９】また、行方向に隣り合う各メモリセルにお
ける配線層５１ａ、５１ｂの配置構造は、互いに線対称
構造を有している。また列方向に隣り合う各メモリセル
における配線層５１ａ、５１ｂの配置構造は、互いに線
対称構造を有している。
【０１００】図３と図７に示すようにワード線となるべ
き導電層３１ａ、３１ｂは、いわゆるスプリットワード
線構造を有している。このワード線となるべき導電層３
１ａ、３１ｂは、図１０に示すようにワード線ドライバ
９０に接続される手前で導電層３１ａ、３１ｂと同じ層
の導電層３１に接続される。これにより、ワード線を構
成する第１および第２のワード線となるべき導電層３１
ａ、３１ｂには、ワード線ドライバ９０を経て同一の信
号が入力される。
【０１０１】本実施例のＳＲＡＭのメモリセル構造で
は、アクセストランジスタＱ３、Ｑ４のゲート電極層１
５ａ、１５ｂの各々はそれ自体ワード線を構成していな
い。代わりに、図３に示すようにワード線となるべき導
電層３１ａ、３１ｂが絶縁層を介在してゲート電極層１
５ａ、１５ｂに接続するように設けられている。このた
め、図２に示すようにゲート電極層１５ａ、１５ｂはア
クセストランジスタＱ３、Ｑ４のチャネル領域に少なく
とも対向するように設けられればよい。それゆえ、ゲー
ト電極層１５ａ、１５ｂをワード線として用いたときの
ように、ゲート電極層１５ａ、１５ｂをメモリセル領域
Ｍ．Ｃ．内を横切るように延在させる必要はなくなる。
よって、メモリセル領域Ｍ．Ｃ．を横切るように延在さ
せる必要がなくなるため、メモリセル領域Ｍ．Ｃ．内に
占めるゲート電極層１５ａ、１５ｂの平面占有面積を縮
小化することができる。以下、そのことについて詳細に
説明する。
【０１０２】図１１は、本発明の第１の実施例における
ＳＲＡＭの２ビット分のメモリセル構造を示す平面構造
図である。図１１を図３０と比較して、まず図１１に示
す寸法ＬA と図３０に示す寸法ＬA とは、同一の設計ル
ールに従う限り同じ寸法となる。これは、図１１の寸法
ＬA の構成成分（寸法Ｌa 、Ｌb 、ＬC 、Ｌd 、Ｌe、
Ｌf ）が図３０に示す寸法ＬA の構成成分と同一である
ことに基づく。
【０１０３】なお、図１１と図３０とでは、ドライバト
ランジスタＱ１、Ｑ２のゲート電極層とアクセストラン
ジスタＱ３、Ｑ４のソース／ドレイン領域との接続方法
が異なる。このため、図１１に示す寸法Ｌd と図３０に
示す寸法Ｌd は若干異なる。しかし、同一の接続方法を
用いれば、図１１と図３０に示す寸法Ｌd の各々は同一
寸法となるため問題はない。
【０１０４】これに対して、図１１の寸法ＬB1と図３０
の寸法ＬB2とでは、その大きさが異なる。
【０１０５】図３０のメモリセル構造では、ゲート電極
層４１５ａ、４１５ｂをワード線として用いる。このた
め、上述したようにゲート電極層４１５ａ、４１５ｂの
幅（２×Ｌh ）および分離絶縁領域の幅（２×Ｌg ）だ
け寸法ＬB2は大きくなる。
【０１０６】図１１のメモリセル構造では、ゲート電極
層１５ａ、１５ｂをメモリセル領域Ｍ．Ｃ．内に延在さ
せる必要がないため、寸法ＬB2では、ゲート電極層１５
ａ、１５ｂの幅分の寸法は不要である。このため、寸法
ＬB2は単にドライバトランジスタＱ１、Ｑ２のゲート電
極層２５ａ、２５ｂ間を分離できるだけの幅Ｌj があれ
ばよい。
【０１０７】具体的には、図３０の寸法ＬB2が３．０μ
ｍ（Ｌg 、Ｌh 、Ｌi ＝０．６μｍ）必要であるのに対
し、図１１の寸法ＬB2は０．６μｍあればよい。また、
図２５と図３０と図１１とに示す各メモリセル構造の平
面レイアウトの面積比は、２８．７０：２４．８５：２
０．６５となる。
【０１０８】このように、本実施例のメモリセル構造
は、寸法ＬB2を縮小化できるため、高集積化により適し
たＳＲＡＭのメモリセル構造であると言える。
【０１０９】また本実施例では、図６に示すように、ド
ライバトランジスタＱ１のソース領域１１ｃは行方向お
よび列方向に隣り合う各メモリセルのドライバトランジ
スタＱ１のソース領域１１ｃと一体化され、相互に接続
されている。またドライバトランジスタＱ２のソース領
域２１ｃも行方向および列方向に隣り合う各メモリセル
のドライバトランジスタＱ２のソース領域２１ｃと一体
化され、相互に接続されている。また、図７に示すよう
に１つのメモリセル領域内においてメモリセルを構成す
る１対のドライバトランジスタＱ１、Ｑ２のソース領域
１１ｃ、２１ｃ間も、導電層３１ｃによって相互に接続
されている。
【０１１０】このため、メモリセルアレイ内におけるド
ライバトランジスタＱ１、Ｑ２のソース領域１１ｃ、２
１ｃの接続の様子は図１２に示すように網目状になる。
【０１１１】図１２は、本発明の第１の実施例における
ＳＲＡＭのメモリセル構造におけるドライバトランジス
タのソース領域の接続の様子を平面的に示す模式図であ
る。なお図１２において、斜線で示された領域は、１つ
のメモリセル領域Ｍ．Ｃ．を示している。図１２を参照
して、ドライバトランジスタの各ソース領域は略網目状
に接続されている。このため、図１３に示すようにドラ
イバトランジスタのソース領域が直線状に接続されたメ
モリセル構造（たとえば図２９のメモリセル構造）に比
較して以下のような利点を有する。
【０１１２】図１３は、ドライバトランジスタのソース
領域が直線状に接続された様子を平面的に示す模式図で
ある。また図１４は、ドライバトランジスタのソース領
域が網目状に接続された様子を平面的に示す模式図であ
る。
【０１１３】まず図１３に示す直線状の接続状態４３０
では、任意のドライバトランジスタのソースＳa がＧＮ
Ｄに達する電流経路はＤ4 の１つのみである。
【０１１４】これに対して、図１４に示す網目状の接続
状態３０では、任意のドライバトランジスタのソースＳ
b がＧＮＤに達する電流経路はたとえばＤ1 、Ｄ2 、Ｄ
3 の複数個ある。このため、図１４に示す略網目状の接
続状態３０では、１の電流経路に流れる電流値を直線状
の接続状態に比較して少なくすることができる。よっ
て、配線抵抗による影響を少なくすることができ、ＳＲ
ＡＭの安定した動作を実現できるという効果を有する。
【０１１５】さらに本実施例では、ドライバトランジス
タのソース領域を略網目状に接続することにより生ずる
性能上の非対称性をも改善するものである。
【０１１６】以下、そのことについて詳細に説明する。
【０１１７】図１５は、１つのメモリセルにおいて性能
の対称性が崩れる（非対称）ことを説明するための第１
の実施例におけるＳＲＡＭのメモリセルの等価回路図で
ある。図１５を参照して、ドライバトランジスタＱ３の
ソース／ドレイン領域１１ｂとドライバトランジスタＱ
１のドレイン領域１１ｂとは、ｎ型不純物拡散領域によ
り構成されている。このため、アクセストランジスタＱ
３のソース／ドレイン領域１１ｂとドライバトランジス
タＱ１のドレイン領域１１ｂとの間には、ｎ型不純物拡
散領域の寄生抵抗Ｒ５がある。また、これと同様に、ア
クセストランジスタＱ４のソース／ドレイン領域２１ｂ
とドライバトランジスタＱ２のドレイン領域２１ｂとの
間にもｎ型不純物拡散領域の寄生抵抗Ｒ５がある。また
ドライバトランジスタＱ１のソース領域２１ｃとドライ
バトランジスタＱ２のソース領域１１ｃとは導電層３１
ｃにより接続されている。このため、ドライバトランジ
スタＱ１のソース領域１１ｃとドライバトランジスタＱ
２のソース領域２１ｃとの間には導電層３１ｃの寄生抵
抗Ｒ６がある。
【０１１８】ドライバトランジスタＱ１のソース領域１
１ｃからＧＮＤに達する電流経路Ｄ a は寄生抵抗Ｒ６を
通過しない。これに対し、ドライバトランジスタＱ２の
ソース領域２１ｃからＧＮＤに達する電流経路Ｄb は規
定抵抗Ｒ６を通過する。このように一方の電流経路Ｄb
のみが寄生抵抗Ｒ６の影響を受けるため、１つのメモリ
セルにおいて性能の対称性が崩れてしまう。
【０１１９】１つのメモリセルにおいて性能上の対称性
が崩れてしまった場合、ＳＲＡＭの読出動作の安定性が
阻害されてしまう。以下、そのことについて詳細に説明
する。
【０１２０】まずＳＲＡＭの読出動作について図１６を
用いて説明する。メモリセルのデータを読出す際には予
め電源および負荷につながったビット線対が適当な電位
に充電される。ワード線ＷＬに正電圧が印加され、アク
セストランジスタＱ３、Ｑ４が導通状態にされる。メモ
リセルの“Ｌ”側のドライバトランジスタＱ１（あるい
はＱ２）で、ビット線ＢＬに充電された電荷が放電され
る。これにより、“Ｌ”側につながるビット線ＢＬの電
位が“Ｈ”側につながるビット線ＢＬの電位よりも低く
なり、メモリセルのデータがビット線ＢＬに伝えられ
る。
【０１２１】このとき、ビット線ＢＬにつながる負荷ト
ランジスタＱ５、Ｑ６の抵抗はメモリセルの負荷Ｒ１
（Ｒ２）よりも低い。このため、“Ｌ”側のドライバト
ランジスタＱ１（Ｑ２）で放電しても、記憶ノードＮ１
（Ｎ２）の電位は当初の“Ｌ”のレベル（≒０Ｖ）には
ならず若干高くなる。それゆえ、ドライバトランジスタ
Ｑ２（Ｑ１）も若干導通し、“Ｈ”側の記憶ノードＮ２
（Ｎ１）のレベルも若干低くなる。すなわち、記憶ノー
ドＮ１とＮ２との電位差が小さくなる。しかし、読出を
完了してワード線が０Ｖにされ、アクセストランジスタ
がオフされると、メモリセルのフリップフロップ回路に
よって自動的に記憶ノードＮ１は完全な“Ｌ”
（“Ｈ”）、記憶ノードＮ２は完全な“Ｈ”（“Ｌ”）
に回復し、メモリの内容は破壊されない。すなわち、Ｓ
ＲＡＭの読出動作は非破壊読出である。
【０１２２】この読出時には、アクセストランジスタＱ
３、Ｑ４、トランジスタＱ１３、Ｑ１４が各々オンして
いる。このため、メモリセルは、抵抗Ｒ１、アクセスト
ランジスタＱ３、ビット線負荷トランジスタＱ５、コラ
ム選択ゲートＱ１３およびＩ／Ｏ線の負荷トランジスタ
Ｑ７、Ｑ９を負荷素子として有するインバータと、抵抗
Ｒ２、アクセストランジスタＱ４、ビット線負荷トラン
ジスタＱ６、コラム選択ゲートＱ１４およびＩ／Ｏ線の
負荷トランジスタＱ８、Ｑ１０を負荷素子として有する
インバータとのクロスカップルしたフリップフロップと
考えることができる。これらのインバータの入出力の相
対関係は図１７の曲線Ｃ1 、Ｃ2 で示される。
【０１２３】図１７は、ＳＲＡＭの読出時の入出力伝達
特性を示す図である。図１７を参照して、曲線Ｃ1 、Ｃ
2 の２つの交点Ｑ１、Ｑ２は、読出時の安定点となる。
今、記憶保持状態の記憶ノードＮ１、Ｎ２の電位Ｖ１、
Ｖ２がＰ１ａ点にあるとする。ワード線が充電され、ア
クセストランジスタＱ３、Ｑ４がオンすると、セル状態
（Ｖ１，Ｖ２）はＰ１ａ点から読出時の安定電位Ｑ１点
に移動し、これによりメモリセルは読出状態となる。こ
の後、再びワード線が放電され、アクセストランジスタ
Ｑ３、Ｑ４がオフすると、セル状態はＱ１→Ｐ１ｂ→Ｐ
１ａの軌跡を辿り（Ｐ１ｂ→Ｐ１ａ間は高抵抗負荷から
の充電により時間がかかる）、記憶保持状態に戻る。同
様にして、Ｐ２ａ→Ｑ２→Ｐ２ｂ→Ｐ２ａの軌跡も考え
られる。
【０１２４】以上のような正常な非破壊読出を行なうた
めには、少なくとも読出時のフリップフロップの入出力
伝達曲線が適当な大きさの「目」ｈ1 をつくることが必
要である。この「目」ｈ1 の大きさは、読出の直流的安
定性に対する目安となり、「目」ｈ1 が大きいほど安定
な読出動作が期待できる。この安定性は、２つの「目」
ｈ1 の最大内接円の直径Ｄ0 、Ｄ1 を用いることにより
定量的に論じ、定式化できる。
【０１２５】ＳＲＡＭのメモリセルが性能上対称である
場合には、直径Ｄ0 とＤ1 は同じ値となり、次式で表わ
される。
【０１２６】
【数１】
【０１２７】上式はドライバトランジスタのしきい値電
圧ＶTHが高いほど、またドライバトランジスタとアクセ
ストランジスタとのβ比（ドライバトランジスタの電流
駆動能力／アクセストランジスタの電流駆動能力）が大
きいほど、直径Ｄ0 （Ｄ1 ）が大きくなり、読出が安定
に行なわれることを示している。また、アクセストラン
ジスタのインピーダンスが、ビット線とＩ／Ｏ線の負荷
トランジスタとの並列構成のインピーダンスに比べ十分
大きいため、読出時の直流的安定性へのβ比の効果は、
ドライバトランジスタとアクセストランジスタとのβ比
のみを考慮すればよいことを示唆している。
【０１２８】ところで、各ドライバトランジスタのソー
ス領域を網目状に接続した場合には、上述したように性
能上対称にはなり難い。このようにメモリセルが性能上
非対称となると、図１７の入出力伝達曲線もＶ１＝Ｖ２
の直線に対して対称とならない。ゆえに、図１８に示す
ように「目」の直径Ｄ0 とＤ1 とが同じではなくなる。
このように「目」の直径Ｄ0 とＤ1 とが同じでない場合
には、メモリセルの読出動作の安定性は、直径Ｄ0 ある
いはＤ1 のいずれか小さい方で決まる。このため、メモ
リセルの性能上の対称性が崩れた場合には、読出動作は
不安定になってしまう。
【０１２９】したがって、ＳＲＡＭの読出動作を安定さ
せるためには、ＳＲＡＭのメモリセルの性能上の対称性
を向上させることが必要である。
【０１３０】本実施例では、寄生抵抗Ｒ６を有する導電
層３１ｃにドープト多結晶シリコン層と高融点シリサイ
ド層との複合膜を用いている。この複合膜は、上述した
ように５〜１５Ω／□のシート抵抗値を有している。ま
た、このシート抵抗値はドープト多結晶シリコン層単層
の場合のシート抵抗値（２０〜８０Ω／□）に比較して
格段に小さい。このように図７における導電層３１ｃの
抵抗値を１５Ω／□以下と非常に小さくしたため、ＳＲ
ＡＭのメモリセルの性能上の対称性は向上する。それゆ
え、安定したＳＲＡＭの読出動作を実現することが可能
となる。
【０１３１】なお、本実施例においては、高抵抗負荷型
のＳＲＡＭのメモリセルについて説明したが、ＣＭＯＳ
型のＳＲＡＭメモリセルに適用されてもよい。以下、Ｃ
ＭＯＳ型のＳＲＡＭのメモリセルに適用された場合の構
成について説明する。
【０１３２】実施例２ 図１９は、本発明の第２の実施例におけるＳＲＡＭの等
価回路図である。
【０１３３】図１９を参照して、この等価回路図は、図
２４に示す等価回路図と比べて高抵抗負荷の代わりにｐ
チャネルＭＯＳトランジスタを用いた点で異なる。具体
的には、高抵抗負荷Ｒ１、Ｒ２の代わりに１対の負荷ト
ランジスタＱ５、Ｑ６が設けられている。
【０１３４】負荷トランジスタＱ５、Ｑ６のソース領域
はＶCC電源に接続されており、ドレイン領域は各々記憶
ノードＮ１、Ｎ２に接続されている。また負荷トランジ
スタＱ５のゲートは、ドライバトランジスタＱ１のゲー
トとドライバトランジスタＱ２のドレイン領域とに接続
されている。また負荷トランジスタＱ６のゲートはドラ
イバトランジスタＱ２のゲートとドライバトランジスタ
Ｑ１のドレイン領域とに接続されている。
【０１３５】なお、これ以外の構成については、図２４
に示す等価回路図の構成とほぼ同様であるためその説明
は省略する。
【０１３６】図２０は、本発明の第２の実施例における
ＳＲＡＭメモリセルの構成を概略的に示す断面図であ
る。また図２１〜図２３は、本発明の第２の実施例にお
けるＳＲＡＭのメモリセル構造を下層から順に３段階に
分割して示した平面構造図である。なお、図２０の断面
図は、図２１〜図２３のＸＶＩＩ−ＸＶＩＩ線に沿う断
面に対応した図である。
【０１３７】本実施例のＳＲＡＭのメモリセル構造にお
いて、１対のドライバトランジスタＱ１、Ｑ２と１対の
アクセストランジスタＱ３、Ｑ４との構成は図２と図３
に示す第１の実施例とほぼ同様であるためその説明は省
略する。
【０１３８】主に図２０と図２１を参照して、導電層３
１ａ、３１ｂ、３１ｃ上を覆うように絶縁層３９が形成
されている。この絶縁層３９には、ゲート電極層２０ａ
とｎ型不純物拡散領域２１ｂとに達するコンタクトホー
ル１４１ｈが形成されている。またゲート電極層２５ｂ
とｎ型不純物拡散領域１１ｂとに達するコンタクトホー
ル１４１ｉが形成されている。コンタクトホール１４１
ｈを通じてゲート電極層２５ａとｎ型不純物拡散領域２
１ｂとに電気的に接続されるように第１の半導体層１４
１ａが形成されている。またコンタクトホール１４１ｉ
を通じてゲート電極層２５ｂとｎ型不純物拡散領域１１
ｂとに電気的に接続されるように第１の半導体層１４１
ｂが形成されている。この１対の第１の半導体層１４１
ａ、１４１ｂは、ともに同一の層から形成されたドープ
ト多結晶シリコン層よりなっている。
【０１３９】主に図２０と図２２を参照して、１対の第
１の半導体層１４１ａ、１４１ｂ上に絶縁層を介在して
１対の第２の半導体層１４４ａ、１４４ｂが形成されて
いる。この第１の半導体層１４１ａ、１４１ｂと第２の
半導体層１４４ａ、１４４ｂとにより薄膜トランジスタ
（ＴＦＴ：Thin Film Transistor）が構成されている。
また、この薄膜トランジスタにより１対の負荷トランジ
スタＱ５、Ｑ６が構成されている。
【０１４０】すなわち、１対の第１の半導体層１４１
ａ、１４１ｂがゲート電極層となる。また第２の半導体
層１４４ａ、１４４ｂは、第１の半導体層１４１ａ、１
４１ｂと積層方向に対向する領域１４７ａ、１４７ｂを
有している。第２の半導体層１４４ａ、１４４ｂは、こ
の領域１４７ａ、１４７ｂをチャネル領域として規定す
るように互いに間隔を有して形成されたドレイン領域１
４３ａ、１４３ｂとソース領域１４５ａ、１４５ｂとを
有している。
【０１４１】ドレイン領域１４３ａは、スルーホール１
４４ｉを通じて第１の半導体層１４１ｂに電気的に接続
されている。チャネル領域１４７ａは、このドレイン領
域１４３ａに接続され、かつ図中縦方向（列方向）に延
在している。ソース領域１４５ａは、チャネル領域１４
７ａに接続され、かつ図中横方向（行方向）に延在して
いる。
【０１４２】ドレイン領域１４３ｂは、スルーホール１
４４ｈを通じて第１の半導体層１４１ａに電気的に接続
されている。チャネル領域１４７ｂは、このドレイン領
域１４３ｂに接続され、かつ図中縦方向（列方向）に延
在している。ソース領域１４５ｂは、チャネル領域１４
７ｂに接続され、かつ図中横方向（行方向）に延在して
いる。
【０１４３】なお、第２の半導体層１４４ａ、１４４ｂ
のソース／ドレイン領域は、一点鎖線で囲む領域１４７
ａ、１４７ｂにマスクを設けて不純物を注入することに
より形成される。
【０１４４】なお、メモリセル領域Ｍ．Ｃ．における第
２の半導体層の配置構造は、点Ｓ2を中心とする点対称
構造を有している。
【０１４５】主に図２０と図２３を参照して、第２の半
導体層１４４ａ、１４４ｂを覆うようにたとえばＴＥＯ
Ｓのシリコン酸化膜よりなる絶縁層４９が形成されてい
る。この絶縁層には、アクセストランジスタＱ３、Ｑ４
のソース／ドレイン領域１１ａ、１１ｂに達するコンタ
クトホール５１ｈ、５１ｉが形成されている。このコン
タクトホール５１ｈ、５１ｉの各々を通じてアクセスト
ランジスタＱ３、Ｑ４のソース領域１１ａ、１１ｂの各
々に電気的に接続されるように配線層５１ａ、５１ｂが
形成されている。この配線層５１ａ、５１ｂは図中縦方
向（列方向）に延在している。この配線層５１ａ、５１
ｂは、ＴｉＮ層５３ａと、Ａｌ−Ｓｉ−Ｃｕ層５５ａ、
ＴｉＮ層５７ａとの３層構造によりなっている。
【０１４６】メモリセル領域Ｍ．Ｃ．内の配線層５１
ａ、５１ｂの配置構造は、点Ｓ2 を中心とする点対称構
造を有している。
【０１４７】この配線層５１ａ、５１ｂを覆うように、
たとえばプラズマを用いて形成されたシリコン酸化膜よ
りなるパッシベーション膜５９が形成されている。
【０１４８】本実施例のＳＲＡＭのメモリセル構造で
は、第１の実施例で説明したと同様の効果が得られる。
【０１４９】なお、第１および第２の実施例では、導電
層３１ｃにドープト多結晶シリコン層と高融点シリサイ
ド層との複合層を用いているが、これに限られるもので
はない。具体的には、シート抵抗値が１５Ω／□以下の
材質であれば導電層３１ｃに用いることができる。
【０１５０】また、導電層３１ｃを構成する高融点シリ
サイド層としては、たとえばタングステンシリサイド
（ＷＳｉ2 ）、チタンシリサイド（ＴｉＳｉ2 ）、モリ
ブデンシリサイド（ＭｏＳｉ2 ）などが用いられる。
【０１５１】また、第１および第２の実施例において
は、高抵抗負荷型およびＣＭＯＳ型のＳＲＡＭのメモリ
セル構造について説明したが、これ以外のＳＲＡＭのメ
モリセル構造についても本発明は適用することができ
る。
【０１５２】
【発明の効果】本発明の一の局面に従えば、絶縁層を介
在して第１および第２のアクセストランジスタのゲート
電極層に接続された導電層をたとえばワード線として用
いることができる。この場合、ゲート電極層自身をワー
ド線として用いる必要はなくなる。このため、アクセス
トランジスタのゲート電極層をワード線として用い、メ
モリセル内を横切るように延在させた場合に比較して、
ゲート電極層の平面占有面積の縮小化を図ることができ
る。したがって、ゲート電極層を縮小化した分だけメモ
リセルの平面レイアウト面積を縮小化することが可能と
なる。
【０１５３】また、上述のとおりアクセストランジスタ
のゲート電極層の平面占有面積を縮小化できるため、ア
クセストランジスタのゲート電極層とドライバトランジ
スタのゲート電極層との配置の自由度が拡大される。し
たがって、メモリセルの平面レイアウト面積をさらに縮
小化することが可能となる。
【０１５４】本発明の他の局面に従えば、アクセストラ
ンジスタのゲート電極層の上の層に形成される第１のワ
ード線用導電体層がワード線の役割をなす。このため、
ゲート電極層自身をワード線として用いる必要はなくな
る。よって、ゲート電極層をワード線として用いメモリ
セル内を横切るように延在させた場合に比較して、アク
セストランジスタのゲート電極層の平面占有面積を縮小
化することができる。したがって、ゲート電極層を縮小
化した分だけメモリセルの平面レイアウト面積を縮小化
することが可能となる。
【０１５５】また、上述したようにアクセストランジス
タのゲート電極層を縮小化できるため、アクセストラン
ジスタのゲート電極層とドライバトランジスタのゲート
電極層との配置の自由度が拡大される。したがって、メ
モリセルの平面レイアウト面積をさらに縮小化すること
が可能となる。
【図面の簡単な説明】
【図１】 本発明の第１の実施例におけるＳＲＡＭのメ
モリセル構造を概略的に示す断面図である。
【図２】 本発明の第１の実施例におけるＳＲＡＭのメ
モリセル構造の下層からの第１段階目の構成を示す平面
構造図である。
【図３】 本発明の第１の実施例におけるＳＲＡＭのメ
モリセル構造の下層からの第２段階目の構成を示す平面
構造図である。
【図４】 本発明の第１の実施例におけるＳＲＡＭのメ
モリセル構造の下層からの第３段階目の構成を示す平面
構造図である。
【図５】 本発明の第１の実施例におけるＳＲＡＭのメ
モリセル構造の下層からの第４段階目の構成を示す平面
構造図である。
【図６】 本発明の第１の実施例におけるＳＲＡＭの４
ビット分のメモリセル構造の下層からの第１段階目の構
成を示す平面構造図である。
【図７】 本発明の第１の実施例におけるＳＲＡＭの４
ビット分のメモリセル構造の下層からの第２段階目の構
成を示す平面構造図である。
【図８】 本発明の第１の実施例におけるＳＲＡＭの４
ビット分のメモリセル構造の下層からの第３段階目の構
成を示す平面構造図である。
【図９】 本発明の第１の実施例におけるＳＲＡＭの４
ビット分のメモリセル構造の下層からの第４段階目の構
成を示す平面構造図である。
【図１０】 行方向に配列されたメモリセルに接続され
るワード線の構成を示す等価回路図である。
【図１１】 本発明の第１の実施例におけるＳＲＡＭの
２ビット分のメモリセル構造を示す平面構造図である。
【図１２】 本発明の第１の実施例におけるＳＲＡＭの
メモリセル構造において、ドライバトランジスタのソー
ス領域の接続状態を平面的に示す模式図である。
【図１３】 ドライバトランジスタのソース領域が直線
状に接続された場合の電流経路を示す平面的な模式図で
ある。
【図１４】 ドライバトランジスタのソース領域が略網
目状に接続された場合の電流経路を示す平面的な模式図
である。
【図１５】 本発明の第１の実施例におけるＳＲＡＭの
メモリセル構造が性能上対称にならないことを説明する
ための等価回路図である。
【図１６】 ＳＲＡＭの読出動作を説明するための等価
回路図である。
【図１７】 ＳＲＡＭのメモリセルが性能上対称性を有
する場合の読出時の入出力伝達特性を示す図である。
【図１８】 ＳＲＡＭのメモリセル構造が性能上非対称
である場合の読出時の入出力伝達特性を示す図である。
【図１９】 ＣＭＯＳ型のＳＲＡＭのメモリセル構造を
示す等価回路図である。
【図２０】 本発明の第２の実施例におけるＳＲＡＭの
メモリセル構造を概略的に示す断面図である。
【図２１】 本発明の第２の実施例におけるＳＲＡＭの
メモリセル構造の下層からの第１段階目の構成を示す平
面構造図である。
【図２２】 本発明の第２の実施例におけるＳＲＡＭの
メモリセル構造の下層からの第２段階目の構成を示す平
面構造図である。
【図２３】 本発明の第２の実施例におけるＳＲＡＭの
メモリセル構造の下層からの第３段階目の構成を示す平
面構造図である。
【図２４】 高抵抗負荷型のＳＲＡＭのメモリセル構造
を示す等価回路図である。
【図２５】 従来のＳＲＡＭのメモリセル構造の下層か
らの第１段階目の構成を示す平面構造図である。
【図２６】 従来のＳＲＡＭのメモリセル構造の下層か
らの第２段階目の構成を示す平面構造図である。
【図２７】 従来のＳＲＡＭのメモリセル構造の下層か
らの第３段階目の構成を示す平面構造図である。
【図２８】 従来のＳＲＡＭのメモリセル構造の下層か
らの第４段階目の構成を示す平面構造図である。
【図２９】 先行技術文献に示されたＳＲＡＭのメモリ
セル構造を構成するドライバトランジスタとアクセスト
ランジスタの構成を示す平面構造図である。
【図３０】 先行技術文献に示されたＳＲＡＭの２ビッ
ト分のメモリセル構造を構成するドライバトランジスタ
とアクセストランジスタを示す平面構造図である。
【符号の説明】 １５ａ、１５ｂ ゲート電極層、２９ 絶縁層、３１
ａ、３１ｂ 導電層、３１ｈ、３１ｉ コンタクトホー
ル、Ｑ１、Ｑ２ ドライバトランジスタ、Ｑ３、Ｑ４
アクセストランジスタ。

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 １対のアクセストランジスタと１対のド
    ライバトランジスタとをメモリセル領域内に有するスタ
    ティック型メモリセルを備えた半導体記憶装置であっ
    て、 主表面を有する半導体基板と、 前記半導体基板の主表面上にゲート絶縁膜を介して形成
    されたゲート電極層を有する第１のアクセストランジス
    タと、 前記半導体基板の主表面上にゲート絶縁膜を介して形成
    され、かつ第１のアクセストランジスタのゲート電極層
    とは分離されたゲート電極層を有する第２のアクセスト
    ランジスタと、 前記半導体基板の主表面上にゲート絶縁膜を介して形成
    されたゲート電極層を有する第１のドライバトランジス
    タと、 前記半導体基板の主表面上にゲート絶縁膜を介して形成
    されたゲート電極層を有する第２のドライバトランジス
    タと、 前記各トランジスタのゲート電極層の周囲および上方を
    覆うように形成され、前記第１のアクセストランジスタ
    のゲート電極層の上面に達する第１のコンタクトホール
    と、前記第２のアクセストランジスタのゲート電極層の
    上面に達する第２のコンタクトホールとを有する絶縁層
    と、 前記絶縁層上に形成され、前記第１および第２のコンタ
    クトホールを介して、前記第１および第２のアクセスト
    ランジスタのゲート電極層に接続された導電層とを備え
    た、半導体記憶装置。
  2. 【請求項２】 前記導電層は、前記メモリセル領域を横
    断するように延び、かつ前記第１のコンタクトホールを
    介して前記第１のアクセストランジスタのゲート電極層
    と接続された前記第１の導電層と、前記メモリセル領域
    を横断するように延び、前記第２のコンタクトホールを
    介して前記第２のアクセストランジスタのゲート電極層
    と接続された第２の導電層とを含む、請求項１に記載の
    半導体記憶装置。
  3. 【請求項３】 前記第１のアクセストランジスタと前記
    第１のドライバトランジスタとはＸ方向に隣接して配置
    され、 前記第２のドライバトランジスタと前記第２のアクセス
    トランジスタとはＸ方向に隣接して配置され、 前記第１のアクセストランジスタと前記第２のドライバ
    トランジスタとはＹ方向に隣接して配置され、 前記第１のドライバトランジスタと前記第２のアクセス
    トランジスタとはＹ方向に隣接して配置され、 前記第１の導電層は前記第１のアクセストランジスタと
    前記第１のドライバトランジスタとの上方をＸ方向に延
    び、 前記第２の導電層は前記第２のアクセストランジスタと
    前記第２のドライバトランジスタとの上方をＸ方向に延
    びている、請求項２に記載の半導体記憶装置。
  4. 【請求項４】 前記第１のドライバトランジスタのゲー
    ト電極層は前記第１の導電層の下方で交差するようにＹ
    方向に延び、 前記第２のドライバトランジスタのゲート電極層は前記
    第２の導電層の下方で交差するようにＹ方向に延びてい
    る、請求項３に記載の半導体記憶装置。
  5. 【請求項５】 前記各トランジスタは半導体基板の主表
    面上にソース／ドレインとなるべき１対の不純物領域を
    含み、 前記第１のアクセストランジスタの一方の不純物領域と
    前記第１のドライバトランジスタのドレイン領域とが半
    導体基板の主表面上に形成された不純物領域を介して接
    続され、 前記第２のアクセストランジスタの一方の不純物領域と
    前記第２のドライバトランジスタのドレイン領域とが半
    導体基板の主表面上に形成された不純物領域を介して接
    続されている、請求項３に記載の半導体記憶装置。
  6. 【請求項６】 前記各トランジスタは前記半導体基板の
    主表面上にソース／ドレインとなるべき１対の不純物領
    域を含み、 前記第１のドライバトランジスタのソース領域と前記第
    ２のドライバトランジスタのソース領域とは、前記絶縁
    層上に形成された接続導電層によって接続されている、
    請求項３に記載の半導体記憶装置。
  7. 【請求項７】 前記接続導電層は、多結晶シリコン層と
    高融点シリサイド層とを含んでいる、請求項６に記載の
    半導体記憶装置。
  8. 【請求項８】 前記接続導電層は、１５Ω／□以下のシ
    ート抵抗値を有する、請求項６に記載の半導体記憶装
    置。
  9. 【請求項９】 前記半導体記憶装置は、第１の抵抗層
    と、第２の抵抗層と、第２の絶縁層とをさらに備え、 前記第１および第２の抵抗層の各々は、前記各トランジ
    スタのゲート電極層より高い抵抗値を有する部分を含
    み、かつ前記導電層および前記接続導電層上に第２の絶
    縁層を介在して形成されており、 前記第１の抵抗層は、前記第２の絶縁層を介して、前記
    第１のアクセストランジスタの一方の不純物領域と前記
    第１のドライバトランジスタのドレイン領域と前記第２
    のドライバトランジスタのゲート電極層とに接続されて
    おり、 前記第２の抵抗層は、前記第２の絶縁層を介して、前記
    第２のアクセストランジスタの一方の不純物領域と前記
    第２のドライバトランジスタのドレイン領域と前記第１
    のドライバトランジスタのゲート電極層とに接続されて
    いる、請求項６に記載の半導体記憶装置。
  10. 【請求項１０】 前記１対のドライバトランジスタとと
    もにフリップフロップ回路を構成し、前記ドライバトラ
    ンジスタと異なる導電型を有する１対の負荷トランジス
    タと、第２の絶縁層とをさらに備え、 前記第１の負荷トランジスタは、互いに絶縁されて積層
    された第１の半導体層と第２の半導体層とを有する薄膜
    トランジスタよりなり、 前記第１の半導体層は、前記第２の絶縁層を介して、前
    記第１のアクセストランジスタの一方の不純物領域と前
    記第１のドライバトランジスタのドレイン領域と前記第
    ２のドライバトランジスタのゲート電極層とに接続され
    ており、 前記第２の半導体層は、前記第１の半導体層と対向する
    領域をチャネル領域として規定するように互いに間隔を
    有して形成された１対のソース／ドレイン領域を有して
    おり、 前記第２の負荷トランジスタは、互いに絶縁されて積層
    された第３の半導体層と第４の半導体層とを有する薄膜
    トランジスタよりなり、 前記第３の半導体層は、前記第２の絶縁層を介して、前
    記第２のアクセストランジスタの一方の不純物領域と前
    記第２のドライバトランジスタのドレイン領域と前記第
    １のドライバトランジスタのゲート電極層とに接続され
    ており、 前記第４の半導体層は、前記第３の半導体層と対向する
    領域をチャネル領域として規定するように互いに間隔を
    有して形成された１対のソース／ドレイン領域を有して
    いる、請求項６に記載の半導体記憶装置。
  11. 【請求項１１】 １対のアクセストランジスタと１対の
    ドライバトランジスタとをメモリセル領域内に有するス
    タティック型メモリセルを備えた半導体記憶装置であっ
    て、 前記第１のアクセストランジスタと前記第１のドライバ
    トランジスタとはＸ方向に隣接して配置され、 前記第２のドライバトランジスタと前記第２のアクセス
    トランジスタとはＸ方向に隣接して配置され、 前記第１のアクセストランジスタと前記第２のドライバ
    トランジスタとはＹ方向に隣接して配置され、 前記第１のドライバトランジスタと前記第２のアクセス
    トランジスタとはＹ方向に隣接して配置されている、半
    導体記憶装置。
  12. 【請求項１２】 前記第１のアクセストランジスタの一
    方の不純物領域と前記第１のドライバトランジスタのド
    レイン領域とは不純物領域により接続されており、 前記第２のアクセストランジスタの一方の不純物領域と
    前記第２のドライバトランジスタのドレイン領域とは不
    純物領域により接続されており、 前記第２のドライバトランジスタのゲート電極層は前記
    第２のアクセストランジスタの一方の不純物領域に接続
    されており、 前記第２のドライバトランジスタのゲート電極層は前記
    第１のアクセストランジスタの一方の不純物領域に接続
    されている、請求項１１に記載の半導体記憶装置。
  13. 【請求項１３】 前記第１のアクセストランジスタは、
    Ｘ方向に延びるゲート電極層と、そのゲート電極層を間
    に挟んでＹ方向に延びる１対の不純物領域とを有し、 前記第２のアクセストランジスタは、Ｘ方向に延びるゲ
    ート電極層と、そのゲート電極層を間に挟んでＹ方向に
    延びる１対の不純物領域とを有し、 前記第１のドライバトランジスタは、Ｙ方向に延びるゲ
    ート電極層と、そのゲート電極層を間に挟んでＸ方向に
    延びる１対の不純物領域とを有し、 前記第２のドライバトランジスタは、Ｙ方向に延びるゲ
    ート電極層と、そのゲート電極層を間に挟んでＹ方向に
    延びる１対の不純物領域とを有し、 前記第１のアクセストランジスタの１対の不純物領域と
    前記第２のドライバトランジスタのゲート電極層とはＹ
    方向に沿ってほぼ直線的に整列し、 前記第２のアクセストランジスタの１対の不純物領域と
    前記第２のドライバトランジスタのゲート電極層とはＹ
    方向に沿ってほぼ直線的に整列している、請求項１２に
    記載の半導体記憶装置。
  14. 【請求項１４】 前記第１のアクセストランジスタは、
    Ｘ方向に延びるゲート電極層と、そのゲート電極層を間
    に挟んでＹ方向に延びる１対の不純物領域とを有し、 前記第２のアクセストランジスタは、Ｘ方向に延びるゲ
    ート電極層と、そのゲート電極層を間に挟んでＹ方向に
    延びる１対の不純物領域とを有し、 前記第１のドライバトランジスタは、Ｙ方向に延びるゲ
    ート電極層と、そのゲート電極層を間に挟んでＸ方向に
    延びる１対の不純物領域とを有し、 前記第２のドライバトランジスタは、Ｙ方向に延びるゲ
    ート電極層と、そのゲート電極層を間に挟んでＸ方向に
    延びる１対の不純物領域とを有し、 前記第１のドライバトランジスタの１対の不純物領域と
    前記第１のアクセストランジスタのゲート電極層とは、
    Ｘ方向に沿ってほぼ直線的に整列し、 前記第２のドライバトランジスタの１対の不純物領域と
    前記第２のアクセストランジスタのゲート電極層とは、
    Ｘ方向に沿ってほぼ直線的に整列している、請求項１２
    に記載の半導体記憶装置。
  15. 【請求項１５】 前記第１のアクセストランジスタは、
    Ｘ方向に延びるゲート電極層を含み、 前記第２のアクセストランジスタは、前記第１のアクセ
    ストランジスタのゲート電極層と離れた位置でＸ方向に
    延びるゲート電極層を含み、 前記半導体装置は、 前記第１のアクセストランジスタのゲート電極層と前記
    第１のドライバトランジスタとの上方をＸ方向に延び、
    前記第１のアクセストランジスタのゲート電極層に電気
    的に接続された第１の導電層と、 前記第２のアクセストランジスタのゲート電極層と前記
    第２のドライバトランジスタとの上方をＸ方向に延び、
    前記第２のアクセストランジスタのゲート電極層に電気
    的に接続された第２の導電層とを有している、請求項１
    １に記載の半導体記憶装置。
  16. 【請求項１６】 前記半導体記憶装置は、接続導電層を
    さらに備え、 接続導電層は前記第１の導電層と前記第２の導電層との
    間に位置し、前記第１および第２のドライバトランジス
    タのゲート電極層の上方に延びるように形成されて前記
    第１のドライバトランジスタのソース領域と前記第２の
    ドライバトランジスタのソース領域とを電気的に接続し
    ている、請求項１５に記載の半導体記憶装置。
  17. 【請求項１７】 １対のアクセストランジスタと１対の
    ドライバトランジスタとを含むメモリセルをＸ、Ｙ方向
    に配列して含む半導体記憶装置であって、 Ｘ方向に隣接する前記メモリセル間において、前記アク
    セストランジスタ同士が向かい合い、かつ前記ドライバ
    トランジスタ同士が向かい合い、 Ｙ方向に隣接する前記メモリセル間において、前記アク
    セストランジスタ同士が向かい合い、かつ前記ドライバ
    トランジスタ同士が向かい合う、半導体記憶装置。
  18. 【請求項１８】 ４つの前記メモリセルに含まれる前記
    ドライバトランジスタのソース領域が集合する部分にお
    いて、前記ドライバトランジスタのソース領域は互いに
    不純物領域で接続されている、請求項１７に記載の半導
    体記憶装置。
  19. 【請求項１９】 前記半導体記憶装置は、絶縁層と接続
    導電層とをさらに備え、 前記接続導電層は、前記１対のアクセストランジスタと
    前記１対のドライバトランジスタとを覆うように形成さ
    れた絶縁層を介在して、前記１対のドライバトランジス
    タのソース領域間を接続するように形成されている、請
    求項１８に記載の半導体記憶装置。
  20. 【請求項２０】 前記接続導電層は、Ｘ方向に配列され
    た各メモリセルの前記ドライバトランジスタのソース領
    域間を接続するように延在して形成されている、請求項
    １９に記載の半導体記憶装置。
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