JP5946483B2 - カレントセンシング - Google Patents
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Description
さらに本発明は、電流検出型のセンス回路を有する半導体記憶装置を提供することを目的とする。
110:メモリアレイ
120:入出力バッファ
130:アドレスレジスタ
140:データレジスタ
150:コントローラ
160:ワード線選択回路
170:ページバッファ/センス回路
172:ラッチ回路
180:列選択回路
190:内部電圧発生回路
200:プログラマブルレジスタ
Claims (13)
- 電源と第1のノードとの間に第1のMOSトランジスタを含み、ビット線のプリチャージ期間中、第1のMOSトランジスタは、ゲートに第1の電圧を印加されることで第1のノードをプリチャージし、プリチャージ期間後の放電期間中、第1のMOSトランジスタは、ゲートに第2の電圧を印加されることでプリチャージのときよりも小さくかつ設定された検出すべき電流値に対応する定電流を第1のノードに供給可能な第1の供給回路と、
第1のノードとビット線との間に接続された第2のMOSトランジスタを含み、第2のMOSトランジスタは、プリチャージ期間中、第1のノードにプリチャージされた電圧により前記ビット線をプリチャージし、かつ前記ビット線がプリチャージ電圧にプリチャージされた後に非導通状態となることで前記ビット線をフローティング状態にし、放電期間中、前記ビット線の電流が放電されたとき、第1のノードに供給された定電流を前記ビット線に供給可能な第2の供給回路と、
第1のノードに接続され、第1の供給回路から供給された定電流よりも大きな電流が前記ビット線から放電されたか否かを判定する判定回路と、
前記ビット線の電圧を監視する監視回路とを含み、
前記監視回路は、第2のMOSトランジスタのゲートに接続された第2のノードを含み、かつ前記ビット線が前記プリチャージ電圧にプリチャージされたことに応答して第2のMOSトランジスタが非導通状態となる電圧を第2のノードに生成し、放電期間中、前記ビット線がプリチャージ電圧よりも降下されたことに応答して第2のMOSトランジスタが導通状態となる電圧を第2のノードに生成する、電流検出回路。 - 前記監視回路は、プリチャージ期間中、第2のMOSトランジスタのしきい値Vthよりも大きな電圧を第2のノードに生成させ、これにより前記しきい値Vthだけ小さいプリチャージ電圧を前記ビット線に設定し、前記監視回路は、前記ビット線が前記プリチャージ電圧に到達したとき第2のノードに前記プリチャージ電圧と等しい電圧を生成する、請求項1に記載の電流検出回路。
- 前記監視回路は、電源と基準電位との間に直列に接続された第3のMOSトランジスタと第4のMOSトランジスタとを含み、第2のノードは、第3のMOSトランジスタと第4のMOSトランジスタとの間に形成され、第4のMOSトランジスタのゲートに前記ビット線の電圧がフィードバック接続され、第2のMOSトランジスタの前記しきい値Vthは、第4のMOSトランジスタのしきい値と等しく、放電期間中、前記ビット線の電圧が第4のMOSトランジスタのしきい値よりも低下したとき第4のMOSトランジスタが非導通にされ、第2のノードの電圧が上昇される、請求項2に記載の電流検出回路。
- 前記判定回路は、第1のノードの電圧がゲートに接続された感知トランジスタを含み、当該感知トランジスタは、第1のノードの電圧に応じた電圧を第3のノードに生成する、請求項1ないし3いずれか1つに記載の電流検出回路。
- 前記判定回路はさらに、電源と基準電位との間に、前記感知トランジスタに直列に接続された第5のMOSトランジスタを含み、前記感知トランジスタと第5のトランジスタとの間に前記第3のノードが形成され、プリチャージ期間中、第5のトランジスタは非導通であり、放電期間中、第5のトランジスタは導通である、請求項4に記載の電流検出回路。
- 第1の供給回路は、検出すべき電流値を設定するためのデータをプログラム可能な記憶回路を含み、第1の供給回路は、記憶されたデータに基づき定電流を第1のノードに供給する、請求項1に記載の電流検出回路。
- 複数のメモリセルが形成されたメモリアレイと、
前記メモリアレイの複数のビット線に接続されたセンス回路と有し、
前記センス回路は、請求項1ないし6いずれか1つに記載の電流検出回路を複数含み、複数の電流検出回路の各々が各ビット線に接続される、半導体記憶装置。 - 前記メモリアレイは、メモリセルが直列に接続されたNANDストリングを有し、
前記複数の電流検出回路は、NANDストリングが接続されたビット線のそれぞれに接続される、請求項7に記載の半導体記憶装置。 - 前記複数の電流検出回路は、選択されたページの読出し動作時において、プリチャージ期間中に、第1のノードにプリチャージ電圧を供給し、ビット線のディスチャージ期間中に、第1のノードに定電流を供給する、請求項8に記載の半導体記憶装置。
- 前記電流検出回路の定電流は、消去セルを流れる電流の最小値よりも小さい値に設定される、請求項8または9に記載の半導体記憶装置。
- 前記複数の電流検出回路は、選択されたページの読出し結果を保持するためのラッチ回路を備える、請求項8ないし10いずれか1つに記載の半導体記憶装置。
- 前記メモリセルは、可逆的かつ不揮発性のデータを記憶する可変抵抗素子であり、
前記複数の電流検出回路は、前記可変抵抗素子が接続されたビット線のそれぞれに接続される、請求項7に記載の半導体記憶装置。 - 前記複数の電流検出回路の定電流は、セットされた可変抵抗素子が流す電流とリセットされた可変抵抗素子が流す電流との間に設定される、請求項12に記載の半導体記憶装置。
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