JP5946483B2 - カレントセンシング - Google Patents

Description

本発明は、ビット線に流れる電流を検出するカレントセンシングに関し、特に半導体記憶装置の電流検出型のセンス回路に関する。

図１は、従来のフラッシュメモリのビット線選択回路およびページバッファ／センス回路の一例を示す図であり、ここには、一対のビット線として、偶数ビット線GBL_eと奇数ビット線GBL_oが例示されている。ビット線選択回路１０は、偶数ビット線GBL_eに接続された偶数選択トランジスタSEL_eと、奇数ビット線GBL_oに接続された奇数選択トランジスタSEL_oと、偶数ビット線GBL_eと仮想電位VIRとの間に接続された偶数バイアス選択トランジスタYSEL_eと、奇数ビット線GBL_oと仮想電位VIRとの間に接続された奇数バイアス選択トランジスタYSEL_oと、偶数選択トランジスタSEL_eおよび奇数選択トランジスタSEL_oの共通ノードN1に接続されたビット線選択トランジスタBLSとを有する。偶数ビット線GBL_eおよび奇数ビット線GBL_oと共通のソース線SLとの間にＮＡＮＤストリングＮＵが接続される。

センス回路２０は、ビット線にプリチャージ電位を供給するためのプリチャージトランジスタBLPREと、プリチャージトランジスタBLPREとビット線選択トランジスタBLSとの間に形成されるセンスノードSNに接続されたキャパシタＣと、センスノードSNの電位をラッチ回路１２へ転送する転送トランジスタBLCD等を有する。

偶数ビット線GBL_eが選択されるとき、奇数ビット線GBL_oが非選択とされ、偶数選択トランジスタSEL_e、ビット線選択トランジスタBLSがオンし、奇数選択トランジスタSEL_oがオフする。また、奇数ビット線GBL_oが選択されるとき、偶数ビット線GBL_eが非選択とされ、奇数選択トランジスタSEL_o、ビット線選択トランジスタBLSがオンし、偶数選択トランジスタSEL_eがオフする。こうして、１つのセンス回路１０は、２本のビット線GBL_eおよびGBL_oに共通に使用される。

読出し動作において、偶数ビット線GBL_eが選択され、偶数バイアストランジスタYSEL_eがオフし、奇数バイアストランジスタYSEL_oがオンし、奇数ビット線GBL_oには仮想電位VIRによりＧＮＤ電位が供給される。反対に、奇数ビット線GBL_oが選択されるとき、偶数バイアストランジスタYSEL_eがオンし、奇数バイアストランジスタYSEL_oがオフし、偶数ビット線GBL_eには仮想電位VIRによりＧＮＤ電位が供給される。このように、偶数ビット線の読出しを行うとき、奇数ビット線にＧＮＤ電位を供給し、奇数ビット線の読出しを行うとき、偶数ビット線にＧＮＤ電位を供給することで、隣接するビット線間の容量結合によるノイズを低減するビット線シールドが特許文献１等に開示されている。

特開平１１−１７６１７７号公報

図１に示すセンス回路２０は、いわゆる電圧検出型のセンス回路であり、偶数ビット線GBL_eまたは奇数ビット線GBL_oにプリチャージトランジスタBLPRE等を介してプリチャージ電位を供給し、その後、選択されたメモリセルの記憶状態に応じてビット線を放電させ、その放電状態をセンスノードSNで検出する。

しかしながら、このような電圧検出型のセンス回路は、ビット線が微細な構成になると、センシングの時間の短縮を図ることが難しくなるという課題がある。すなわち、ビット線の線幅やビット線の間隔がより微細になると、ビット線の抵抗が大きくなり、かつビット線間の容量結合も大きくなるので、ビット線を一定電圧にプリチャージするのに時間がかかってしまう。特に、ビット線シールド読出しでは、隣接するビット線がＧＮＤにシールドされるので、選択ビット線へのプリチャージ時間が長くなってしまう。

他方、消去されたメモリセルのしきい値にはバラツキがあり、読出し動作時に、ビット線を流れる電流は必ずしも一定ではない。従って、電圧検出型のセンス回路に代えて電流検出型のセンス回路を用いた場合であっても、ビット線を流れる微小な電流を判定する能力が要求される。

本発明は、上記従来の課題を解決し、微細なビット線構造を流れる電流を高速に検出することができる電流検出回路を提供することを目的とする。
さらに本発明は、電流検出型のセンス回路を有する半導体記憶装置を提供することを目的とする。

本発明に係る電流検出回路は、検出すべき電流値を設定可能であり、設定された電流値に対応する定電流を第１のノードに供給可能な第１の供給回路と、第１のノードとビット線との間に接続され、前記ビット線の電流が放電されたとき、第１のノードに供給された電流を前記ビット線に供給可能な第２の供給回路と、第１のノードに接続され、第１の供給回路から供給された定電流よりも大きな電流が前記ビット線から放電されたか否かを判定する判定回路とを有する。

好ましくは、第１の供給回路はさらに、第１のノードをプリチャージ可能であり、第２の供給回路は、第１のノードにプリチャージされた電圧により前記ビット線をプリチャージする。好ましくは前記判定回路は、第１のノードの電圧がゲートに接続された感知トランジスタを含み、当該感知トランジスタは、第１のノードの電圧に応じた電圧を第２のノードに生成する。好ましくは第２の供給回路は、第１のノードと前記ビット線との間に接続されたＭＯＳトランジスタと、前記ビット線の電圧を監視する監視回路とを含み、前記監視回路は、前記ビット線の電圧が降下されたとき、前記ＭＯＳトランジスタの抵抗が小さくする。好ましくは第１の供給回路は、検出すべき電流値を設定するためのデータをプログラム可能な記憶回路を含み、第１の供給回路は、記憶されたデータに基づき定電流を第１のノードに供給する。好ましくは第１の供給回路は、電源と第１のノードとの間に接続されたＭＯＳトランジスタを含み、当該ＭＯＳトランジスタは、ゲートに印加される電圧によって第１のノードに定電流を供給する。

本発明に係る半導体記憶装置は、複数のメモリセルが形成されたメモリアレイと、前記メモリアレイの複数のビット線に接続されたセンス回路と有し、前記センス回路は、上記構成の電流検出回路を複数含み、複数の電流検出回路の各々が各ビット線に接続される。

好ましくは前記メモリアレイは、メモリセルが直列に接続されたＮＡＮＤストリングを有し、前記複数の電流検出回路は、ＮＡＮＤストリングが接続されたビット線のそれぞれに接続される。好ましくは前記複数の電流検出回路は、選択されたページの読出し動作時において、プリチャージ期間中に、第１のノードにプリチャージ電圧を供給し、ビット線のディスチャージ期間中に、第１のノードに定電流を供給する。好ましくは前記電流検出回路の定電流は、消去セルを流れる電流の最小値よりも小さい値に設定される。好ましくは前記複数の電流検出回路は、選択されたページの読出し結果を保持するためのラッチ回路を備える。

他の好ましい態様では、前記メモリセルは、可逆的かつ不揮発性のデータを記憶する可変抵抗素子であり、前記複数の電流検出回路は、前記可変抵抗素子が接続されたビット線のそれぞれに接続される。好ましくは前記複数の電流検出回路の定電流は、セットされた可変抵抗素子が流す電流とリセットされた可変抵抗素子が流す電流との間に設定される。

本発明によれば、微細なビット線構造に流れる電流を高速に検出することができる。さらに、電流検出回路を備えた半導体記憶装置において、データの読出しに要する時間を短縮することができる。

従来のフラッシュメモリのビット線選択回路およびページバッファ／センス回路の一例を示す図である。 本発明の実施例に係るフラッシュメモリの一構成例を示すブロック図である。 本発明の実施例に係るフラッシュメモリのＮＡＮＤストリングの構成を示す回路図である。 本発明の実施例に係るフラッシュメモリの各動作時に各部に印加される電圧の一例を示すテーブルである。 本発明の実施例に係るページバッファ／センス回路の構成を示す回路図である。 本発明の実施例に係るページバッファ／センス回路の動作を説明するためのタイミングチャートである。 選択メモリセルが消去セルであるときの電流Ｉ_ＣＥＬＬとターゲットとの関係を説明する図である。 図８（Ａ）消去セルとプログラムセルのビット線間の放電時の容量結合を説明する図、図８（Ｂ）は、消去セルとプログラムセルのビット線の電圧の降下を示すグラフである。 本発明の第２の実施例に係るページバッファ／センス回路の構成を示す回路図である。 本発明の第３の実施例に係る抵抗変化型メモリのアレイの一例を示す図である。 抵抗変化型メモリの可変抵抗素子のセット／リセット時に流れる電流と分布との関係を示すグラフである。 本発明の第３の実施例に係る抵抗変化型メモリのセンス回路を示す図である。

以下、本発明の好ましい実施態様として、電流検出型のセンス回路を用いた半導体記憶装置として、フラッシュメモリおよび抵抗変化型メモリを例示し、これらを説明する。

図２に、本発明の実施例に係るフラッシュメモリの構成例を示す。但し、ここに示すフラッシュメモリは例示であり、本発明は、必ずしもこのような構成に限定されるものではない。本実施例のフラッシュメモリ１００は、行列状に配列された複数のメモリセルが形成されたメモリアレイ１１０と、外部入出力端子Ｉ／Ｏに接続され入出力データを保持する入出力バッファ１２０と、入出力バッファ１２０からのアドレスデータを受け取るアドレスレジスタ１３０と、入出力されるデータを保持するデータレジスタ１４０、入出力バッファ１２０からのコマンドデータおよび外部制御信号（図示されないチップイネーブルやアドレスラッチイネーブル等）に基づき各部を制御する制御信号Ｃ１、Ｃ２、Ｃ３等を供給するコントローラ１５０と、アドレスレジスタ１３０からの行アドレス情報Ａｘをデコードしデコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１６０と、ワード線選択回路１６０によって選択されたページから読み出されたデータを保持したり、選択されたページへの書込みデータを保持するページバッファ／センス回路１７０と、アドレスレジスタ１３０からの列アドレス情報Ａｙをデコードし当該デコード結果に基づきページバッファ１７０内の列データを選択する列選択回路１８０と、データの読出し、プログラムおよび消去等のために必要な電圧（プログラム電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路１９０とを含んで構成される。

メモリアレイ１１０は、列方向に配置された複数のブロックBLK(0)、BLK(1)、・・・、BLK(m)を有する。ブロックの一方の端部には、ページバッファ／センス回路１７０が配置される。但し、ページバッファ／センス回路１７０は、ブロックの他方の端部、あるいはの両側の端部に配置されるものであってもよい。

１つのメモリブロックには、図３に示すように、複数のメモリセルを直列に接続したＮＡＮＤストリングユニットＮＵが複数形成され、１つのメモリブロック内にｎ＋１個のストリングユニットＮＵが行方向に配列されている。セルユニットＮＵは、直列に接続された複数のメモリセルMCi(i=０、１、・・・、３１)と、一方の端部であるメモリセルMC31のドレイン側に接続された選択トランジスタTDと、他方の端部であるメモリセルMC0のソース側に接続された選択トランジスタTSとを含み、選択トランジスタTDのドレインは、対応する１つのビット線GBLに接続され、選択トランジスタTSのソースは、共通のソース線SLに接続される。

メモリセルMCiのコントロールゲートは、ワード線WLiに接続され、選択トランジスタTD、TSのゲートは、ワード線WLと並行する選択ゲート線SGD、SGSに接続される。ワード線選択回路１６０は、行アドレスＡｘに基づきメモリブロックを選択するとき、当該メモリブロックの選択ゲート信号SGS、SGDを介して選択トランジスタTD、TSを選択的に駆動する。

メモリセルは、典型的に、Ｐウエル内に形成されたＮ型の拡散領域であるソース／ドレインと、ソース／ドレイン間のチャンネル上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成されたフローティングゲート（電荷蓄積層）と、フローティングゲート上に誘電体膜を介して形成されたコントロールゲートとを含むＭＯＳ構造を有する。フローティングゲートに電荷が蓄積されていないとき、つまりデータ「１」が書込まれているとき、しきい値は負状態にあり、メモリセルは、ノーマリオンである。フローティングゲートに電子が蓄積されたとき、つまりデータ「０」が書込まれているとき、しきい値は正にシフトし、メモリセルは、ノーマリオフである。

図４は、フラッシュメモリの各動作時に印加されるバイアス電圧の一例を示したテーブルである。読出し動作では、ビット線に或る正の電圧を印加し、選択されたワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Ｖｐａｓｓ（例えば４．５Ｖ）を印加し、選択ゲート線SGD、SGSに正の電圧（例えば４．５Ｖ）を印加し、ビット線選択トランジスタTD、ソース線選択トランジスタTSをオンし、共通ソース線に０Ｖを印加する。プログラム（書込み）動作では、選択されたワード線に高電圧のプログラム電圧Vprog（１５〜２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線選択トランジスタTDをオンさせ、ソース線選択トランジスタTSをオフさせ、「０」または「１」のデータに応じた電位をビット線GBLに供給する。消去動作では、ブロック内の選択されたワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。

本実施例の好ましい態様では、フラッシュメモリ１００は、図１に示す従来のフラッシュメモリようなビット線選択回路１０を備えていない。すなわち、本実施例のフラッシュメモリ１００は、読出し動作において偶数ビット線と奇数ビット線の選択を行わず、すべてのビット線（オールビット線）を同時に選択する。それ故、本実施例のページバッファ／センス回路１７０は、すべてのビット線に対し一対一の関係で用意され、図３に示すように、１つのブロックにｎ＋１個のビット線があるとき、ページバッファ／センス回路１７０は、ｎ＋１個のビット線に接続されたｎ＋１個のセンスアンプを備える。

図５に、本実施例のページバッファ／センス回路１７０を示す。このページバッファ／センス回路１７０は、１つのビット線に接続されたものである。パージバッファ／センス回路１７０は、ＶＤＤ電源(例えば、２Ｖ)と基準電位（ＧＮＤ）との間に直列に接続されたＰ型のＭＯＳトランジスタＴＰ１と、Ｎ型のＭＯＳトランジスタＴＮ１と、ＶＤＤ電源(例えば、２Ｖ)と基準電位（ＧＮＤ）との間に直列に接続されたＰ型のＭＯＳトランジスタＴＰ２と、Ｎ型のＭＯＳトランジスタＴＮ２と、ＶＤＤ電源(例えば、２Ｖ)とノードＳＮＳとの間に接続されたＰ型のＭＯＳトランジスタＴＰ３と、センスノードＳＮＳとノードＴＯＢＬとの間に接続されたＮ型のＭＯＳトランジスタＴＮ３と、ノードＳＥＮＳＥに接続された転送トランジスタＴＮ４と、転送トランジスタＴＮ４に接続されたラッチ回路１７２とを含んで構成される。

トランジスタＴＰ１、ＴＮ２、ＴＰ３、ＴＮ４の各ゲートには、コントローラ１５０から供給される駆動信号ＩＲＥＦＡ、ＩＲＥＦＢ、ＩＲＥＦＣ、ＢＬＣＤが接続され、トランジスタＴＰ１、ＴＮ２、ＴＰ３、ＴＮ４の動作が制御される。トランジスタＴＰ１とトランジスタＴＮ１とを接続するノードＮ１がトランジスタＴＮ３のゲートに接続される。ビット線ＧＢＬに接続されたノードＴＯＢＬがトランジスタＴＮ１のゲートにフィードバック接続される。

トランジスタＴＰ１は、駆動信号ＩＲＥＦＢに応じてノードＮ１に一定の電流を供給する電流源として働く。好ましくは、トランジスタＴＰ１は、プリチャージ期間中、トランジスタＴＮ３のしきい値Ｖ_{ＴＨＴＮ３}よりも僅かに大きな値（Ｖ_{ＴＨＴＮ３}＋α（α＝０．１〜０．２Ｖ））がノードＴＯＢＬまたはビット線ＧＢＬにプリチャージされるようにゲート電圧ＣＡＳを設定し、また、ディスチャージ期間中、電流源として機能するトランジスタＴＰ３から供給される電流Ｉ_ＴＰ３を流すことができるようにゲート電圧ＣＡＳを設定する。トランジスタＴＮ３は、プリチャージ期間中、ゲート電圧ＣＡＳに従いノードＴＯＢＬまたはビット線ＧＢＬのプリチャージ電圧を設定する。

オールビット線方式の読出しでは、すべてのビット線がほぼ同時にほぼ同電位にプリチャージされるため、ビット線シールド方式のときに生じる、ビット線間の容量結合による負荷をほとんど無視することができる。つまり、ビット線シールド方式では、選択されたビット線にプリチャージされた電圧が、隣接する非選択のビット線のＧＮＤ電位によって上昇され難くなってしまう。それ故、本実施例のセンス回路は、ビット線シールド方式または電圧検出型と比較して、プリチャージ電圧を小さくすることが可能であり、プリチャージ電圧を小さくすることで、ビット線へのプリチャージ時間を短縮させることができる。

トランジスタＴＰ３は、駆動信号ＩＲＥＦＡにより制御され、プリチャージ期間中、ノードＳＮＳにＶＤＤ電圧をプリチャージし、ディスチャージ期間中、ノードＳＮＳに微小な電流Ｉ_ＴＰ３を供給する電流源として機能する。この電流Ｉ_ＴＰ３は、後に説明されるように、センス回路が検出するターゲットの電流を決定する。

トランジスタＴＰ２のゲートは、ノードＳＮＳに接続される。プリチャージ期間中、ノードＳＮＳがＶＤＤ電圧となり、トランジスタＴＰ２がオフされる。また、ディスチャージ期間中、選択メモリセルの記憶状態に応じて変化するビット線ＧＢＬまたはノードＴＯＢＬの電位に対応した電位がノードＳＮＳに表れ、この電位によってトランジスタＴＰ２がオンまたはオフされる。これにより、ノードＳＥＮＳＥには、データ「０」または「１」に応じた電圧が生成される。また、トランジスタＴＰ２とグランドとの間にはトランジスタＴＮ２が接続され、そのゲートには駆動信号ＩＲＥＦＣが供給される。ディスチャージ期間中、トランジスタＴＮ２は駆動信号ＩＲＥＦＣによってオン状態にされる。

ノードＳＥＮＳＥはさらに、トランジスタＴＮ４に接続される。トランジスタＴＮ４のゲートには、駆動信号ＢＬＣＤが接続され、センシング期間に、駆動信号ＢＬＣＤがハイレベルに遷移され、ノードＳＥＮＳＥの電位がラッチ回路１７２へ転送される。ラッチ回路１７２は、ノードＳＥＮＳＥから受け取った電位に基づきデータ「０」、または「１」を保持し、これをデータ線ＤＬ、／ＤＬに出力する。

トランジスタＴＮ１のゲートには、ノードＴＯＢＬがフィードバック接続される。トランジスタＴＮ１は、ノードＴＯＢＬの電圧を監視し、ノードＴＯＢＬの電圧に応じてオンまたはオフされる。具体的には、ディスチャージ期間中に、プログラムされたメモリセルのビット線の電圧が、消去されたメモリセルのビット線の電圧降下に容量結合されて一時的に降下され、そのとき、トランジスタＴＮ１がオフされる。トランジスタＴＮ１がオフすることで、ノードＮ１のゲート電圧ＣＡＳが上昇され、トランジスタＴＮ３のコンダクタンスが低減される。プログラムされたメモリセルのビット線の電圧が元の電圧に回復するまで、実質的にビット線のセンシングを行うことができないが、このようなフィードバック接続は、プログラムされたメモリセルのビット線の降下した電圧が回復する時間を短縮させ、その結果、センシングするまでの時間が短縮される。

次に、本実施例のページバッファ／センス回路の動作を図６に示すタイミングチャートを参照して説明する。コントローラ１５０は、入出力バッファを介して読出し動作のコマンドやアドレス情報を受け取ると、読出し動作のために各部を制御する。

時刻Ｔ１〜Ｔ２は、プリチャージ期間である。ソース線ＳＬには０Ｖが供給される。駆動信号ＩＲＥＦＡがＶＤＤから０Ｖに遷移され、トランジスタＴＰ３がフルにオン状態となり、ノードＳＮＳにはＶＤＤ電圧がプリチャージされる。駆動信号ＩＲＥＦＢは、時刻Ｔ１において０Ｖから一定のバイアス電圧に遷移され、トランジスタＴＰ１を電流源として機能させる。

好ましい態様では、トランジスタＴＰ１から供給される電流は、トランジスタＴＰ３が電流源として機能するときにそこから供給される電流Ｉ_ＴＰ３とほぼ等しい電流である。時刻Ｔ１で、ノードＴＯＢＬは０Ｖであり、トランジスタＴＮ１はオフである。このとき、トランジスタＴＮ３のゲートに供給されるＣＡＳ電圧は、ノードＴＯＢＬまたはビット線ＧＢＬにＶ_{ＴＨＴＮ３}＋α（α＝０．１〜０．２Ｖ）のプリチャージ電圧を設定するような大きさである。すなわち、ＣＡＳ電圧は、２Ｖ_{ＴＨＴＮ３}＋αに設定される。トランジスタＴＮ３のゲート・ソース間電圧がトランジスタＴＮ３のしきい値Ｖ_{ＴＨＴＮ３}よりも高い間、トランジスタＴＮ３が導通し、ノードＳＮＳにプリチャージされた電荷がノードＴＯＢＬへ転送される。こうして、ノードＴＯＢＬおよびビット線ＧＢＬは、Ｖ_{ＴＨＴＮ３}＋αの電圧にプリチャージされる。

ノードＴＯＢＬがプリチャージ電圧に達すると、トランジスタＴＮ１がオンし、これによりゲート電圧ＣＡＳが降下される。例えば、しきい値Ｖ_{ＴＨＴＮ１}＝しきい値Ｖ_{ＴＨＴＮ３}であるとき、ゲート電圧ＣＡＳは、Ｖ_{ＴＨＴＮ３}＋αとなる。また、トランジスタＴＮ３が非道通状態となり、ビット線ＧＢＬがフローティング状態となる。プリチャージ期間中、駆動信号ＩＲＥＦＣ、ＢＬＣＤは、０Ｖであり、トランジスタＴＮ２、ＴＮ４はオフである。

時刻Ｔ２から時刻Ｔ３がディスチャージ期間である。時刻Ｔ２で、駆動信号ＩＲＥＦＡが０Ｖから所定のバイアス電圧に遷移される。ディスチャージ期間中、トランジスタＴＰ３は電流源として機能し、電流Ｉ_ＴＰ３を供給する。電流Ｉ_ＴＰ３は、センス回路が検出するターゲット電流を決定する。言い換えれば、フラッシュメモリの読出し動作時にＮＡＮＤストリング（選択メモリセルが消去セル）を流れる電流をＩ_ＣＥＬＬとしたとき、Ｉ_ＴＰ３は、Ｉ_ＣＥＬＬの電流を検出することができる大きさに設定される。例えば、選択メモリセルが消去セルであるＮＡＮＤストリングを流れる電流が約０．２μＡであれば、Ｉ_ＴＰ３＝０．１μＡに設定される。但し、消去セルのしきい値にはバラツキがあり、深く消去されたメモリセルでは大きな電流が流れ、浅く消去されたメモリセルでは小さな電流が流れるので、Ｉ_ＴＰ３は、浅く消去されたメモリセルの電流を検出することができる大きさに設定される。

一方、ワード線選択回路１６０は、選択されたブロックの選択されたワード線に０Ｖを印加し、非選択のワード線にパス電圧（例えば、４．５Ｖ）を印加する。選択メモリセルがプログラムセル（データ「０」）であれば、選択メモリセルは、選択ワード線に印加された０Ｖではオンしない。このため、ＮＡＮＤストリングは導通せず、ビット線ＧＢＬ、ノードＴＯＢＬの電圧は変化しない。それ故、トランジスタＴＮ３は導通せず、ノードＳＮＳの電圧も変化せず、トランジスタＴＰ２はオフのままである。また、時刻Ｔ２で、駆動信号ＩＲＥＦＣが０Ｖから所定の電圧Ｖ１（Ｖ１＞Ｖ_{ＴＨＴＮ２}）に遷移し、トランジスタＴＮ２が一定のバイアス電流を流すように、トランジスタＴＮ２をオンさせる。例えば、トランジスタＴＮ２は、トランジスタＴＰ３の電流Ｉ_ＴＰ３と等しいバイアス電流を流すように設定される。こうして、ノードＳＥＮＳＥがＧＮＤに引かれる。従って、トランジスタＴＰ２がオフであれば、ノードＳＥＮＳＥは、ローレベルのままである。

選択メモリセルが消去セル（データ「１」）であれば、選択メモリセルは、選択ワード線に印加されたパス電圧によってオンし、ＮＡＮＤストリングが導通する。このため、ビット線ＧＢＬ／ノードＴＯＢＬの電荷がソース線ＳＬに放電される。ノードＴＯＢＬの電圧降下に応答して、トランジスタＴＮ３のゲート・ソース間電圧がしきい値Ｖ_{ＴＨＴＮ３}よりも大きくなると、トランジスタＴＮ３が導通し、ノードＳＮＳの電圧が降下するが、同時に、ノードＳＮＳにはトランジスタＴＰ３から電流Ｉ_ＴＰ３が供給される。すなわち、トランジスタＴＰ３の電流Ｉ_ＴＰ３よりも大きな電流がソース線ＳＬに放電された場合、ノードＳＮＳの電圧が降下する。トランジスタＴＰ３の電流Ｉ_ＴＰ３と等しいかそれよりも小さな電流がソース線ＳＬに放電された場合、ノードＳＮＳの電圧が変化しない。ノードＳＮＳがしきい値電圧Ｖ_{ＴＨＴＰ２}以下になったとき、トランジスタＴＰ２がオンし、ノードＳＥＮＳＥの電圧がハイレベルに上昇される。ノードＳＥＮＳＥの電圧は、トランジスタＴＰ２とトランジスタＴＮ２とのレシオによって決定される。

図７に、消去セル（データ「１」）の電流Ｉ_ＣＥＬＬの分布を示す。メモリセルには、製造時のバラツキ等があるため、消去セルのしきい値にも幅がある。深く消去されたメモリセルのしきい値が大きく、電流Ｉ_ＣＥＬＬが大きくなり、反対に浅く消去されたメモリセルのしきい値は小さく、電流Ｉ_ＣＥＬＬが小さくなる。一方、プログラムセルでは、電流Ｉ_ＣＥＬＬは流れない。図７に示すように、消去セルに流れる最大をＩ_ｍａｘ、最小をＩ_ｍｉｎとしたとき、センス回路において検出すべき理想的なターゲットの電流は、Ｉ_ｍｉｎを検知することである。すなわち、Ｉ_ＴＰ３＝Ｉ_ｍｉｎである。これにより、プログラムセルとのマージンを最大限にすることが可能になる。

図６には、ＮＡＮＤストリングに流れる電流Ｉ_ＣＥＬＬが０．１μＡ未満、〜０．２μＡ未満、〜０．４μＡ未満の例が示されている。電流源トランジスタＴＰ３の電流をＩ_ＴＰ３＝０．１μＡ、Ｉ_ｍｉｎ＞０．１μＡ、Ｉ_ｍａｘ＝０．４μＡと仮定する。選択メモリセルがプログラムセル（データ「０」）であるとき、ＮＡＮＤストリングは導通せず、ノードＴＯＢＬ、ＳＮＳは変化しない。すなわち、電流Ｉ_ＣＥＬＬが０．１μＡ未満の波形がこれに該当する。選択メモリセルが消去セルであり、０．１＜Ｉ_ＣＥＬＬ＜０．２μＡであるとき、トランジスタＴＰ３から供給される電流Ｉ_ＴＰ３よりも大きい電流Ｉ_ＣＥＬＬが放電されるため、ノードＴＯＢＬ、ＳＮＳの電圧が緩やかに傾斜しながら降下する。さらに、消去セルが０．２≦Ｉ_ＣＥＬＬ＜０．４μＡであるとき、著しく大きな電流Ｉ_ＣＥＬＬが放電されるため、ノードＴＯＢＬ、ＳＮＳの電圧は、急激に傾斜し０Ｖに降下する。このように、電流Ｉ_ＴＰ３＝０．１μＡに設定することで、ビット線に流れる電流が０．１μＡより大きいか否かを判定することができる。

次に、トランジスタＴＮ１のフィードバック制御について説明する。図８（Ａ）は、放電時のプログラムセルと消去セルのビット線間に生じる容量結合を説明する図である。例えば、ビット線ＧＢＬ５、ＧＢＬ７の選択メモリセルが消去セルであり、ビット線ＧＢＬ６の選択メモリセルがプログラムセルであるとき、ビット線ＧＢＬ５、ＧＢＬ７はＧＮＤに放電され、ビット線ＧＢＬ６はＧＮＤに放電されない。しかしながら、ビット線間隔が３０ｎｍ程度になると、ビット線間の容量結合βによってビット線ＧＢＬ５、ＧＢＬ７の電圧が降下するときにビット線ＧＢＬ６の電位も降下されてしまう。この様子を図８（Ｂ）に模式的に示す。時刻Ｔａで、ビット線ＧＢＬ５、ＧＢＬ７の放電が開始され、時刻Ｔｂ、Ｔｃでビット線ＧＢＬ５、ＧＢＬ７の電位がＧＮＤになる。ビット線ＧＢＬ６の電位もまた一時的に降下し、時刻Ｔｄで元の電位に回復する。

ここで留意すべきは、プログラムセルは非導通であり、ビット線ＧＢＬ６の電圧が降下することは好ましくはない。何故ならば、ビット線ＧＢＬ６の電圧が降下すると、ノードＳＮＳの電圧が降下し、トランジスタＴＰ２がオンしてしまう可能性があるからである。従って、ビット線ＧＢＬ６の電圧が回復する時刻Ｔｄまで、ノードＳＥＮＳＥのセンシング、すなわちトランジスタＴＮ４による電荷転送するタイミングを遅延させなければならない。本実施例のセンス回路は、この遅延時間を減少させるために、ノードＴＯＢＬの電圧をトランジスタＴＮ１にフィードバックし、ノードＴＯＢＬの電圧を監視している。ノードＴＯＢＬの電圧がしきい値Ｖ_{ＴＨＴＮ１}より低下すると、トランジスタＴＮ１がオフし、ゲート電圧ＣＡＳが上昇する。これにより、トランジスタＴＮ３の抵抗が小さくなり、ノードＳＮＳからノードＴＯＢＬへ電流が迅速に供給される。その結果、図８（Ｂ）の破線ＦＢで示すように、ビット線ＧＢＬ６の電位が時刻Ｔｄより手前の時刻Ｔｅで回復される。従って、センシングするタイミングを時刻Ｔｅとすることができる。

このように本実施例によれば、トランジスタＴＰ３を微小電流源制御に切り替えることで、微細なビット線構造に流れる微小の電流の有無を検出することができる。また、本実施例では、オールビット線方式の読出しを行うことで、従来のように偶数ビット線または奇数ビット線を選択するためのビット線選択回路を省くことができる。さらに、オールビット線方式の読出しを行うことで、ビット線をプリチャージするときのビット線間の容量結合の影響を実質的に無視することができるため、プリチャージ電圧を小さくし、プリチャージ期間を短縮させることができる。

次に、第２の実施例について説明する。トランジスタＴＰ３、トランジスタＴＰ１を電流源として動作させるために駆動信号ＩＲＥＦＡ、ＩＲＥＦＢによりバイアス電圧を印加し、トランジスタＴＮ２に一定のバイアス電流を流させるように駆動信号ＩＲＥＦＣを印加する例を示したが、第２の実施例では、駆動信号ＩＲＥＦＡ、ＩＲＥＦＢ、ＩＲＥＦＣが供給するバイアス電圧を設定可能なプログラムレジスタを備える。

図９に、第２の実施例に係るページバッファ／センス回路を示す。図５と同一構成については同一参照を付し、その説明を省略する。第２の実施例では、同図に示すように、バイアス電圧を設定するためのデータを記憶するプログラマブルレジスタ２００を有する。プログラマブルレジスタは、例えば、フューズレジスタまたはフューズＲＯＭを含む。

半導体ウエハ内の各チップにはバラツキがあり、それ故、消去セルを流れる電流Ｉ_ＣＥＬＬにもバラツキが生じる。このため、製造段階で、選択されたチップまたはテスト用素子のビット線を流れる電流Ｉ_ＣＥＬＬを測定し、その測定結果に基づきフューズをトリミングし、プログラマブルレジスタ２００に、駆動信号ＩＲＥＦＡ、ＩＲＥＦＢ、ＩＲＥＦＣのバイアス電圧を設定する。

コントローラ１５０は、微小電流制御に切り替えるとき、すなわちトランジスタＴＰ３、ＴＰ１を電流源として機能させるとき、プログラマブルレジスタ２００に設定されたバイアス電圧の設定値を読み出し、当該設定値に基づき駆動信号ＩＲＥＦＡ、ＩＲＥＦＢをトランジスタＴＰ３、ＴＰ１に提供する。駆動信号ＩＲＥＦＣについても同様である。これにより、チップ毎に最適なターゲットの電流Ｉ_ＴＰ３を設定することができ、同時に、トランジスタＴＰ１、およびトランジスタＴＮ２を流れる電流についても最適化を図ることができる。

次に、本発明の第３の実施例について説明する。第３の実施例は、抵抗変化型メモリのセンス回路に関する。図１０は、抵抗変化型メモリのメモリアレイの典型的な構成を示す回路図である。１つのメモリセルユニットは、可変抵抗素子とこれに直列に接続されたアクセス用のトランジスタとから構成される。ｍ×ｎ（ｍ、ｎは、１以上の整数）個のセルユニットが二次元アレイ状に形成され、トランジスタのゲートがワード線に接続され、ドレイン領域が可変抵抗素子の一方の電極に接続され、ソース領域がソース線に接続される。可変抵抗素子の他方の電極がビット線に接続される。

可変抵抗素子は、酸化ハフニウム（ＨｆＯｘ）等の金属酸化物の薄膜から構成され、印加されるパルス電圧の大きさおよび極性によって抵抗値を低抵抗状態または高抵抗状態に可逆的にかつ不揮発性に設定することができる。可変抵抗素子を高抵抗状態に設定（または書込み）することをセット（ＳＥＴ）、低抵抗状態に設定（書込み）することをリセット（ＲＥＳＥＴ）という。

セルユニットは、ワード線、ビット線およびソース線によってビット単位で選択することができる。例えば、セルユニットＭ１１に書込みを行う場合には、ワード線ＷＬ１によってトランジスタがオンされ、ビット線ＢＬ１、ソース線ＳＬ１には、セットまたはリセットに応じた電圧が印加される。これにより、可変抵抗素子がセットまたはリセットされる。セルユニットＭ１１の読み出しを行う場合には、ワード線ＷＬ１によってトランジスタがオンされ、ビット線ＢＬ１、ソース線ＳＬ１には読み出しのための電圧が印加される。ビット線ＢＬ１には、可変抵抗素子のセットまたはリセットに応じた電圧または電流が表れ、これがセンス回路によって検出される。

図１１は、セット、リセット時に可変抵抗素子に流れるセル電流と分布数との関係を表している。可変抵抗素子のバラツキによって、セット、リセット時に可変抵抗素子を流れる電流にも幅が生じる。同図に示すように、可変抵抗素子がセットされたとき、可変抵抗素子は高抵抗状態であり、そこを流れる電流は、約１μＡ以下である。一方、可変抵抗素子がリセットされたとき、可変抵抗素子は低抵抗状態であり、そこを流れる電流は、約１０μＡよりも大きい。

図１２は、第３の実施例に係る抵抗変化型メモリのセンス回路を示す図であり、図５の構成と同一のものについては同一参照を付してある。第１の実施例のときと同様に、時刻Ｔ１〜Ｔ２の間に、ノードＳＮＳ、ノードＴＯＢＬ、選択されたビット線ＧＢＬ０がプリチャージされる。

次に、時刻Ｔ２〜Ｔ３においてビット線のディスチャージが行われる。トランジスタＴＰ３は、駆動信号ＩＲＥＦＡによって電流源として機能され、電流Ｉ_ＴＰ３を供給する。図１１に示したように、可変抵抗素子のセットまたはリセットを判定するには、可変抵抗素子を流れる電流が１μＡ以上か否かを判定できればよい。従って、電流Ｉ_ＴＰ３は、例えば凡そ１μＡに設定される。

一方、選択されたワード線ＷＬに一定電圧が印加され、アクセス用トランジスタがオンされる。可変抵抗素子がリセットであれば、可変抵抗素子を介してビット線ＧＢＬ１からソース線ＳＬに放電される電流は約１０μＡである。トランジスタＴＰ３から１μＡの電流がノードＳＮＳへ供給されるが、これよりも大きな電流がソース線ＳＬに放電されるので、ノードＳＮＳの電圧が急激にローレベルになり、トランジスタＴＰ２がオンされ、ノードＳＥＮＳＥの電位がハイレベルに上昇される。センシングにおいて、トランジスタＴＮ４がオンされ、ノードＳＥＮＳＥの電位がラッチ回路１７２へ転送され、リセットに応じたデータが出力される。

可変抵抗素子がセットであれば、ビット線ＧＢＬ０からソース線ＳＬに流れる電流は、約１μＡ以下である。このとき、トランジスタＴＰ３から約１μＡの電流Ｉ_ＴＰ３がノードＳＮＳへ供給されるため、供給する電流と放電する電流が均衡し、ノードＳＮＳの電圧は実質的に変化されない。このため、ノードＳＥＮＳＥの電位はローレベルである。センシングにおいて、トランジスタＴＮ４がオンされ、ノードＳＥＮＳＥの電位がラッチ回路１７２へ転送され、セットに応じたデータが出力される。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：フラッシュメモリ
１１０：メモリアレイ
１２０：入出力バッファ
１３０：アドレスレジスタ
１４０：データレジスタ
１５０：コントローラ
１６０：ワード線選択回路
１７０：ページバッファ／センス回路
１７２：ラッチ回路
１８０：列選択回路
１９０：内部電圧発生回路
２００：プログラマブルレジスタ

Claims (13)

1. 電源と第１のノードとの間に第１のＭＯＳトランジスタを含み、ビット線のプリチャージ期間中、第１のＭＯＳトランジスタは、ゲートに第１の電圧を印加されることで第１のノードをプリチャージし、プリチャージ期間後の放電期間中、第１のＭＯＳトランジスタは、ゲートに第２の電圧を印加されることでプリチャージのときよりも小さくかつ設定された検出すべき電流値に対応する定電流を第１のノードに供給可能な第１の供給回路と、
   第１のノードとビット線との間に接続された第２のＭＯＳトランジスタを含み、第２のＭＯＳトランジスタは、プリチャージ期間中、第１のノードにプリチャージされた電圧により前記ビット線をプリチャージし、かつ前記ビット線がプリチャージ電圧にプリチャージされた後に非導通状態となることで前記ビット線をフローティング状態にし、放電期間中、前記ビット線の電流が放電されたとき、第１のノードに供給された定電流を前記ビット線に供給可能な第２の供給回路と、
   第１のノードに接続され、第１の供給回路から供給された定電流よりも大きな電流が前記ビット線から放電されたか否かを判定する判定回路と、
   前記ビット線の電圧を監視する監視回路とを含み、
   前記監視回路は、第２のＭＯＳトランジスタのゲートに接続された第２のノードを含み、かつ前記ビット線が前記プリチャージ電圧にプリチャージされたことに応答して第２のＭＯＳトランジスタが非導通状態となる電圧を第２のノードに生成し、放電期間中、前記ビット線がプリチャージ電圧よりも降下されたことに応答して第２のＭＯＳトランジスタが導通状態となる電圧を第２のノードに生成する、電流検出回路。
2. 前記監視回路は、プリチャージ期間中、第２のＭＯＳトランジスタのしきい値Ｖｔｈよりも大きな電圧を第２のノードに生成させ、これにより前記しきい値Ｖｔｈだけ小さいプリチャージ電圧を前記ビット線に設定し、前記監視回路は、前記ビット線が前記プリチャージ電圧に到達したとき第２のノードに前記プリチャージ電圧と等しい電圧を生成する、請求項１に記載の電流検出回路。
3. 前記監視回路は、電源と基準電位との間に直列に接続された第３のＭＯＳトランジスタと第４のＭＯＳトランジスタとを含み、第２のノードは、第３のＭＯＳトランジスタと第４のＭＯＳトランジスタとの間に形成され、第４のＭＯＳトランジスタのゲートに前記ビット線の電圧がフィードバック接続され、第２のＭＯＳトランジスタの前記しきい値Ｖｔｈは、第４のＭＯＳトランジスタのしきい値と等しく、放電期間中、前記ビット線の電圧が第４のＭＯＳトランジスタのしきい値よりも低下したとき第４のＭＯＳトランジスタが非導通にされ、第２のノードの電圧が上昇される、請求項２に記載の電流検出回路。
4. 前記判定回路は、第１のノードの電圧がゲートに接続された感知トランジスタを含み、当該感知トランジスタは、第１のノードの電圧に応じた電圧を第３のノードに生成する、請求項１ないし３いずれか１つに記載の電流検出回路。
5. 前記判定回路はさらに、電源と基準電位との間に、前記感知トランジスタに直列に接続された第５のＭＯＳトランジスタを含み、前記感知トランジスタと第５のトランジスタとの間に前記第３のノードが形成され、プリチャージ期間中、第５のトランジスタは非導通であり、放電期間中、第５のトランジスタは導通である、請求項４に記載の電流検出回路。
6. 第１の供給回路は、検出すべき電流値を設定するためのデータをプログラム可能な記憶回路を含み、第１の供給回路は、記憶されたデータに基づき定電流を第１のノードに供給する、請求項１に記載の電流検出回路。
7. 複数のメモリセルが形成されたメモリアレイと、
   前記メモリアレイの複数のビット線に接続されたセンス回路と有し、
   前記センス回路は、請求項１ないし６いずれか１つに記載の電流検出回路を複数含み、複数の電流検出回路の各々が各ビット線に接続される、半導体記憶装置。
8. 前記メモリアレイは、メモリセルが直列に接続されたＮＡＮＤストリングを有し、
   前記複数の電流検出回路は、ＮＡＮＤストリングが接続されたビット線のそれぞれに接続される、請求項７に記載の半導体記憶装置。
9. 前記複数の電流検出回路は、選択されたページの読出し動作時において、プリチャージ期間中に、第１のノードにプリチャージ電圧を供給し、ビット線のディスチャージ期間中に、第１のノードに定電流を供給する、請求項８に記載の半導体記憶装置。
10. 前記電流検出回路の定電流は、消去セルを流れる電流の最小値よりも小さい値に設定される、請求項８または９に記載の半導体記憶装置。
11. 前記複数の電流検出回路は、選択されたページの読出し結果を保持するためのラッチ回路を備える、請求項８ないし１０いずれか１つに記載の半導体記憶装置。
12. 前記メモリセルは、可逆的かつ不揮発性のデータを記憶する可変抵抗素子であり、
    前記複数の電流検出回路は、前記可変抵抗素子が接続されたビット線のそれぞれに接続される、請求項７に記載の半導体記憶装置。
13. 前記複数の電流検出回路の定電流は、セットされた可変抵抗素子が流す電流とリセットされた可変抵抗素子が流す電流との間に設定される、請求項１２に記載の半導体記憶装置。

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