JPH0714381A - Dramリフレッシュ装置及び方法 - Google Patents
Dramリフレッシュ装置及び方法Info
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- JPH0714381A JPH0714381A JP5230226A JP23022693A JPH0714381A JP H0714381 A JPH0714381 A JP H0714381A JP 5230226 A JP5230226 A JP 5230226A JP 23022693 A JP23022693 A JP 23022693A JP H0714381 A JPH0714381 A JP H0714381A
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- signal
- cycle
- strobe signal
- dram
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- G—PHYSICS
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【構成】 複数のワードライン38A〜38Pと各ワー
ドラインに接続された複数のメモリセルとを有する複数
のメモリアレイ74A〜74Pを備えるDRAMのリフ
レッシュ装置において、内部信号発生回路82に与えら
れる行アドレスストローブ信号と列アドレズストローブ
信号との前後関係に基づいて、モード制御回路114が
ノーマルモードかリフレッシュモードかを決めてノーマ
ルモード信号又はリフレッシュモード信号を出力し、デ
コード回路78を含むアドレス手段は、ノーマルモード
信号が与えられたときは第1個数のワードラインをアク
ティブにする一方、リフレッシュモード信号が与えられ
たときは第1個数より多い第2個数のワードラインをア
クティブにする。 【効果】 従来のシステムにおいて必要であった時間の
一部の時間で、しかも、特に大きな電力を消費すること
無しにDRAMをリフレッシュすることができる。
ドラインに接続された複数のメモリセルとを有する複数
のメモリアレイ74A〜74Pを備えるDRAMのリフ
レッシュ装置において、内部信号発生回路82に与えら
れる行アドレスストローブ信号と列アドレズストローブ
信号との前後関係に基づいて、モード制御回路114が
ノーマルモードかリフレッシュモードかを決めてノーマ
ルモード信号又はリフレッシュモード信号を出力し、デ
コード回路78を含むアドレス手段は、ノーマルモード
信号が与えられたときは第1個数のワードラインをアク
ティブにする一方、リフレッシュモード信号が与えられ
たときは第1個数より多い第2個数のワードラインをア
クティブにする。 【効果】 従来のシステムにおいて必要であった時間の
一部の時間で、しかも、特に大きな電力を消費すること
無しにDRAMをリフレッシュすることができる。
Description
【0001】
【産業上の利用分野】本発明は、本発明は、コンピュー
タメモリ、特にDRAM(ダイナミックRAM)をリフ
レッシュする装置及び方法に関する。
タメモリ、特にDRAM(ダイナミックRAM)をリフ
レッシュする装置及び方法に関する。
【0002】
【従来の技術】図1に、センスアンプ22が接続された
典型的なDRAMのメモリセル10の概略を示す。メモ
リセル10は、コンデンサ14とNMOSトランジスタ
(FET)18とを備えている。トランジスタ18は、
ワードライン38に接続されたゲート端子34と、コン
デンサ14の端子26に接続されたソース端子30と、
ビットライン46に接続されたドレイン端子42とを有
する。コンデンサ14の他方の端子は、固定電圧Vxに
接続されている。
典型的なDRAMのメモリセル10の概略を示す。メモ
リセル10は、コンデンサ14とNMOSトランジスタ
(FET)18とを備えている。トランジスタ18は、
ワードライン38に接続されたゲート端子34と、コン
デンサ14の端子26に接続されたソース端子30と、
ビットライン46に接続されたドレイン端子42とを有
する。コンデンサ14の他方の端子は、固定電圧Vxに
接続されている。
【0003】センスアンプ22の一方の入力端子50は
ビットライン46に接続され、他方の入力端子54は、
基準電圧(Vref)に接続されている。又、センスアン
プ22の出力はビットライン46に接続され、フィード
バックライン58を構成している。メモリセル10に記
憶されたデータは、コンデンサ14の電荷によって決ま
る。例えば、コンデンサ14の端子26の電圧が+5ボ
ルトであれば”1”を表し、0ボルトであれば”0”を
表す。
ビットライン46に接続され、他方の入力端子54は、
基準電圧(Vref)に接続されている。又、センスアン
プ22の出力はビットライン46に接続され、フィード
バックライン58を構成している。メモリセル10に記
憶されたデータは、コンデンサ14の電荷によって決ま
る。例えば、コンデンサ14の端子26の電圧が+5ボ
ルトであれば”1”を表し、0ボルトであれば”0”を
表す。
【0004】メモリセル10に記憶されたデータを読み
取るには、トランジスタ18をONにしてコンデンサ1
4とビットライン46との間で電荷の授受を行うための
信号をワードライン38に与える。ビットライン46の
静電容量は通常、コンデンサ14の静電容量に比べてか
なり大きいので、ビットライン46の電圧は少ししか変
化しない。例えば、コンデンサ14の端子26が+5ボ
ルトで、ビットライン46の初期電圧が+2.5ボルト
であるとすれば、トランジスタ18がONになるとビッ
トライン46の電圧は約2.6ボルトまで上昇するであ
ろう。一方、コンデンサ14の端子26のが0ボルトの
ときにトランジスタ18がONになれば、ビットライン
46の電圧は約2.4ボルトまで下降するであろう。
取るには、トランジスタ18をONにしてコンデンサ1
4とビットライン46との間で電荷の授受を行うための
信号をワードライン38に与える。ビットライン46の
静電容量は通常、コンデンサ14の静電容量に比べてか
なり大きいので、ビットライン46の電圧は少ししか変
化しない。例えば、コンデンサ14の端子26が+5ボ
ルトで、ビットライン46の初期電圧が+2.5ボルト
であるとすれば、トランジスタ18がONになるとビッ
トライン46の電圧は約2.6ボルトまで上昇するであ
ろう。一方、コンデンサ14の端子26のが0ボルトの
ときにトランジスタ18がONになれば、ビットライン
46の電圧は約2.4ボルトまで下降するであろう。
【0005】ビットライン46の電圧はセンスアンプ2
2にて、入力端子54に印加された基準電圧Vref(例
えば、+2.5ボルト)と比較される。ビットライン4
6の電圧が基準電圧よりも高い場合はフィードバックラ
イン58の電圧は+5ボルトになり、ビットライン46
の電圧が+5ボルトに上昇する。このようにしてコンデ
ンサ14の端子26の電圧が+5ボルトに回復する。
尚、端子30を+5ボルトにするためには、ワードライ
ン38の電圧は+5ボルト以上でなければならない。
2にて、入力端子54に印加された基準電圧Vref(例
えば、+2.5ボルト)と比較される。ビットライン4
6の電圧が基準電圧よりも高い場合はフィードバックラ
イン58の電圧は+5ボルトになり、ビットライン46
の電圧が+5ボルトに上昇する。このようにしてコンデ
ンサ14の端子26の電圧が+5ボルトに回復する。
尚、端子30を+5ボルトにするためには、ワードライ
ン38の電圧は+5ボルト以上でなければならない。
【0006】一方、ビットライン46の電圧が基準電圧
よりも低い場合は、フィードバックライン58が0ボル
トになり、ビットライン46の電圧が0ボルトまで下降
する。この結果コンデンサ14の端子26の電圧が0ボ
ルトに回復する。いずれにせよ、結果として得られるビ
ットライン46の電圧が、システムの他の部分にとっ
て、メモリセルに記憶されたデータの値であり、メモリ
セルの電圧は初期状態に回復する。
よりも低い場合は、フィードバックライン58が0ボル
トになり、ビットライン46の電圧が0ボルトまで下降
する。この結果コンデンサ14の端子26の電圧が0ボ
ルトに回復する。いずれにせよ、結果として得られるビ
ットライン46の電圧が、システムの他の部分にとっ
て、メモリセルに記憶されたデータの値であり、メモリ
セルの電圧は初期状態に回復する。
【0007】コンデンサ14の電荷が各メモリセル10
に記憶されたデータの値を示すのに用いられ、望まない
漏れ電流によって各メモリセルは徐々に放電するが、セ
ンスアンプ22の出力(フィードバックラインの電圧)
が反転してしまうレベルにまで放電することを確実に防
止する必要がある。電荷を適正レベルに維持するため
に、「リフレッシュサイクル」といわれる特別なサイク
ルを実行して、共通ワードライン上の全メモリセルのコ
ンデンサ14の電荷を周期的に回復させることが行われ
る。このリフレッシュサイクルは、単にリードサイクル
又はライトサイクル(ノーマルサイクル)であってもよ
い。即ち、トランジスタ18をONにする信号がワード
ライン38に供給されてセンスアンプ22がビットライ
ン46に+5ボルトまたは0ボルトの電圧信号を与え、
これによってコンデンサ14の少し放電している電荷を
回復するのである。
に記憶されたデータの値を示すのに用いられ、望まない
漏れ電流によって各メモリセルは徐々に放電するが、セ
ンスアンプ22の出力(フィードバックラインの電圧)
が反転してしまうレベルにまで放電することを確実に防
止する必要がある。電荷を適正レベルに維持するため
に、「リフレッシュサイクル」といわれる特別なサイク
ルを実行して、共通ワードライン上の全メモリセルのコ
ンデンサ14の電荷を周期的に回復させることが行われ
る。このリフレッシュサイクルは、単にリードサイクル
又はライトサイクル(ノーマルサイクル)であってもよ
い。即ち、トランジスタ18をONにする信号がワード
ライン38に供給されてセンスアンプ22がビットライ
ン46に+5ボルトまたは0ボルトの電圧信号を与え、
これによってコンデンサ14の少し放電している電荷を
回復するのである。
【0008】図2は、図1に示したメモリセル10を複
数個有する典型的なDRAM70のブロック図である。
このDRAM70は複数、例えば16個のメモリアレイ
74A〜74Pと、デコード回路78と、内部信号発生
回路82と、マルチプレクサ86と、行リフレッシュア
ドレスカウンタ90とを有している。メモリアレイ74
A〜74Pは、それぞれのワードライン38A〜38P
とビットライン46A〜46Pとの交差点に位置する複
数のメモリセル10を有している。図面には、アレイ毎
に1本のワードライン及び1本のビットラインのみを描
き、対応するトランジスタやコンデンサは省略してい
る。この実施例では256本のワードラインと、アレイ
毎に各ワードラインに接続された1024本のビットラ
インとが用いられている。従って、DRAM70は全部
で4,194,304個のメモリセルを有している。
数個有する典型的なDRAM70のブロック図である。
このDRAM70は複数、例えば16個のメモリアレイ
74A〜74Pと、デコード回路78と、内部信号発生
回路82と、マルチプレクサ86と、行リフレッシュア
ドレスカウンタ90とを有している。メモリアレイ74
A〜74Pは、それぞれのワードライン38A〜38P
とビットライン46A〜46Pとの交差点に位置する複
数のメモリセル10を有している。図面には、アレイ毎
に1本のワードライン及び1本のビットラインのみを描
き、対応するトランジスタやコンデンサは省略してい
る。この実施例では256本のワードラインと、アレイ
毎に各ワードラインに接続された1024本のビットラ
インとが用いられている。従って、DRAM70は全部
で4,194,304個のメモリセルを有している。
【0009】内部信号発生回路82は、信号ライン94
から行アドレスストローブ(RAS)信号を、信号ライ
ン98から列アドレスストローブ(CAS)信号を受け
取り、バス102から外部アドレス信号を与えられる。
外部アドレス信号は、バス110を通って内部信号発生
回路82からマルチプレクサ86に与えられる。内部信
号発生回路82の一部として構成されるモード制御回路
114が、DRAM70の動作モード、即ちノーマルモ
ード(リードモード又はライトモード)かリフレッシュ
モードかを決定する。そして、ライン118を通してア
ドレスセレクト信号をマルチプレクサ86に与えると共
に、ライン122を通してカウンタインクレメント信号
をカウンタ90に与える。カウンタ90はバス128を
通してカウント値をマルチプレクサ86に与える。この
カウント値はリフレッシュサイクル中におけるアドレス
として用いられる。
から行アドレスストローブ(RAS)信号を、信号ライ
ン98から列アドレスストローブ(CAS)信号を受け
取り、バス102から外部アドレス信号を与えられる。
外部アドレス信号は、バス110を通って内部信号発生
回路82からマルチプレクサ86に与えられる。内部信
号発生回路82の一部として構成されるモード制御回路
114が、DRAM70の動作モード、即ちノーマルモ
ード(リードモード又はライトモード)かリフレッシュ
モードかを決定する。そして、ライン118を通してア
ドレスセレクト信号をマルチプレクサ86に与えると共
に、ライン122を通してカウンタインクレメント信号
をカウンタ90に与える。カウンタ90はバス128を
通してカウント値をマルチプレクサ86に与える。この
カウント値はリフレッシュサイクル中におけるアドレス
として用いられる。
【0010】マルチプレクサ86はライン118からア
ドレスセレクト信号を受け取ると、外部アドレス又は上
記カウント値をバス132を介してデコード回路78へ
出力する。デコード回路78はメモリアレイ74A〜7
4Pに対して対応するバス80A〜80Pを通してデコ
ードアドレス信号を与える。尚、図2中に破線で示すラ
イン200は従来技術に無い部分であり、これについて
は後述する。
ドレスセレクト信号を受け取ると、外部アドレス又は上
記カウント値をバス132を介してデコード回路78へ
出力する。デコード回路78はメモリアレイ74A〜7
4Pに対して対応するバス80A〜80Pを通してデコ
ードアドレス信号を与える。尚、図2中に破線で示すラ
イン200は従来技術に無い部分であり、これについて
は後述する。
【0011】図3(A)は、DRAM70からデータを
得るための典型的なリードサイクルを示すタイミング図
である。DRAM70内の4,194,304個のメモ
リセルのいずれかを選択するために、通常通りアドレス
マルチプレックスが使用されている。即ち、それぞれ1
1ビットからなる二つのグループに22ビットのアドレ
スが与えられる。先ず、11ビットの外部アドレス(行
アドレス)がアドレスバス102に出力され、RAS信
号がLレベルになることによりDRAMにラッチされ
る。次に、残りの11ビットの外部アドレス(列アドレ
ス)がアドレスバス102に出力されてCAS信号がL
レベルになることにより、選択された1本のワードライ
ンに接続された複数のビットラインのうちの1本が選択
される。列アドレスは11ビットであるから、選択対象
のデータは211個だけ存在することになる。即ち、RA
S信号がアクティブにされることにより、少なくとも
2,048個の異なるビットが選択され、センスされ、
リフレッシュされたことになる。ライトサイクルについ
ても同様である。
得るための典型的なリードサイクルを示すタイミング図
である。DRAM70内の4,194,304個のメモ
リセルのいずれかを選択するために、通常通りアドレス
マルチプレックスが使用されている。即ち、それぞれ1
1ビットからなる二つのグループに22ビットのアドレ
スが与えられる。先ず、11ビットの外部アドレス(行
アドレス)がアドレスバス102に出力され、RAS信
号がLレベルになることによりDRAMにラッチされ
る。次に、残りの11ビットの外部アドレス(列アドレ
ス)がアドレスバス102に出力されてCAS信号がL
レベルになることにより、選択された1本のワードライ
ンに接続された複数のビットラインのうちの1本が選択
される。列アドレスは11ビットであるから、選択対象
のデータは211個だけ存在することになる。即ち、RA
S信号がアクティブにされることにより、少なくとも
2,048個の異なるビットが選択され、センスされ、
リフレッシュされたことになる。ライトサイクルについ
ても同様である。
【0012】図3(B)は、リフレッシュサイクルを実
行するための一つの方法を示すタイミング図である。こ
の方法において、CAS信号はRAS信号よりも先にL
レベルになる。モード制御回路114は、早いCAS信
号を検出し、マルチプレクサ86がカウンター値(N)
を行アドレスとしてデコード回路78に与えるように、
ライン118に信号を出力する。デコード回路78がカ
ウント値をデコードして2本のワードラインをアクティ
ブにし、2048個のメモリセルがリフレッシュされ
る。モード制御回路114は、更にカウンタ90を(例
えば、カウント値N+1に)インクレメント(又はデク
レメント)するための信号をライン122に出力する。
行するための一つの方法を示すタイミング図である。こ
の方法において、CAS信号はRAS信号よりも先にL
レベルになる。モード制御回路114は、早いCAS信
号を検出し、マルチプレクサ86がカウンター値(N)
を行アドレスとしてデコード回路78に与えるように、
ライン118に信号を出力する。デコード回路78がカ
ウント値をデコードして2本のワードラインをアクティ
ブにし、2048個のメモリセルがリフレッシュされ
る。モード制御回路114は、更にカウンタ90を(例
えば、カウント値N+1に)インクレメント(又はデク
レメント)するための信号をライン122に出力する。
【0013】通常、全てのメモリセルは16ミリ秒毎に
リフレッシュされる。11ビットカウンタは各RAS前
CASサイクル毎にインクレメントするので、2048
回のRAS前CAS(CAS−before−RAS)サイク
ルを16ミリ秒毎に実行するようにプログラムされてお
れば、DRAMは完全に、かつ、システマチックにリフ
レッシュされる。もちろん、カウンタ90を用いない
で、プログラムによってアドレスバス102に外部アド
レスをシステマチックに出力し、16ミリ秒毎に204
8回のリードサイクルを実行することによりDRAM1
0をリフレッシュするようにしてもよい。
リフレッシュされる。11ビットカウンタは各RAS前
CASサイクル毎にインクレメントするので、2048
回のRAS前CAS(CAS−before−RAS)サイク
ルを16ミリ秒毎に実行するようにプログラムされてお
れば、DRAMは完全に、かつ、システマチックにリフ
レッシュされる。もちろん、カウンタ90を用いない
で、プログラムによってアドレスバス102に外部アド
レスをシステマチックに出力し、16ミリ秒毎に204
8回のリードサイクルを実行することによりDRAM1
0をリフレッシュするようにしてもよい。
【0014】
【発明が解決しようとする課題】技術の進歩に伴い、よ
り多くのデータ処理を可能とすべく、単位時間当り可能
なリードサイクル又はライトサイクルの数を増加するこ
とが従来から要望されている。そこで、従来のDRAM
を改造し、4本のワードラインを1サイクル(ノーマル
サイクル又はリフレッシュサイクル)毎にアクティブに
して、従来の2倍(4096個)のメモリセルが1リフ
レッシュサイクル毎にリフレッシュされるように構成し
たものがある。この場合、16ミリ秒毎に必要なリフレ
ッシュサイクルの回数は2048回から1024回に半
減するので、その分だけノーマルサイクル、即ちリード
サイクル又はライトサイクルのために利用できる時間が
増加する。
り多くのデータ処理を可能とすべく、単位時間当り可能
なリードサイクル又はライトサイクルの数を増加するこ
とが従来から要望されている。そこで、従来のDRAM
を改造し、4本のワードラインを1サイクル(ノーマル
サイクル又はリフレッシュサイクル)毎にアクティブに
して、従来の2倍(4096個)のメモリセルが1リフ
レッシュサイクル毎にリフレッシュされるように構成し
たものがある。この場合、16ミリ秒毎に必要なリフレ
ッシュサイクルの回数は2048回から1024回に半
減するので、その分だけノーマルサイクル、即ちリード
サイクル又はライトサイクルのために利用できる時間が
増加する。
【0015】しかしながら、各リフレッシュサイクルで
消費される電力が二倍となるので、より大きな電源が必
要となる。更に、メモリ速度が増加すれば、平均消費電
力もかなり大きくなり、複雑な冷却システムを追加せず
にメモリチップの熱を発散させることができなくなる。
消費される電力が二倍となるので、より大きな電源が必
要となる。更に、メモリ速度が増加すれば、平均消費電
力もかなり大きくなり、複雑な冷却システムを追加せず
にメモリチップの熱を発散させることができなくなる。
【0016】本発明は上記実情に鑑みて為されたもので
あって、その目的は、従来のシステムにおいて必要であ
った時間の一部の時間で、しかも、特に大きな電力を消
費すること無しにDRAMをリフレッシュするための装
置及び方法を提供することにある。
あって、その目的は、従来のシステムにおいて必要であ
った時間の一部の時間で、しかも、特に大きな電力を消
費すること無しにDRAMをリフレッシュするための装
置及び方法を提供することにある。
【0017】
【課題を解決するための手段】本発明によるDRAMリ
フレッシュ装置及び方法の特徴構成は、ノーマルモード
(例えばリードモード又はライトモード)とリフレッシ
ュモードとを区別し、ノーマルモードにおいては第1個
数の行のメモリセルを選択し、リフレッシュモードにお
いては第1個数よりも大きい第2個数の行のメモリセル
を選択する点にある。第2個数が第1個数の2倍であれ
ば好都合であり、さらには2N倍としてもよい。つま
り、例えば、ノーマルモードでは2本のワードラインが
アクティブにされ、リフレッシュモードでは4本,8
本,16本等のワードラインがアクティブにされる。
フレッシュ装置及び方法の特徴構成は、ノーマルモード
(例えばリードモード又はライトモード)とリフレッシ
ュモードとを区別し、ノーマルモードにおいては第1個
数の行のメモリセルを選択し、リフレッシュモードにお
いては第1個数よりも大きい第2個数の行のメモリセル
を選択する点にある。第2個数が第1個数の2倍であれ
ば好都合であり、さらには2N倍としてもよい。つま
り、例えば、ノーマルモードでは2本のワードラインが
アクティブにされ、リフレッシュモードでは4本,8
本,16本等のワードラインがアクティブにされる。
【0018】本発明のリフレッシュ装置において、好ま
しくは、行アドレスストローブ信号を受け取る行ストロ
ーブ受信手段、及び、列アドレスストローブ信号を受け
取る列ストローブ受信手段が、例えば内部信号発生回路
として備えられる。さらに、行アドレスストローブ信号
が列アドレスストローブ信号より先に与えられた場合に
ノーマルモード信号を発生し、行アドレスストローブ信
号が列アドレスストローブ信号より後に与えられた場合
にリフレッシュモード信号を発生するモード制御手段
と、ノーマルモード信号に応じて第1個数の行のメモリ
セルを選択する一方、リフレッシュモード信号に応じて
第2個数の行のメモリセルを選択する行アドレス回路と
が備えられる。
しくは、行アドレスストローブ信号を受け取る行ストロ
ーブ受信手段、及び、列アドレスストローブ信号を受け
取る列ストローブ受信手段が、例えば内部信号発生回路
として備えられる。さらに、行アドレスストローブ信号
が列アドレスストローブ信号より先に与えられた場合に
ノーマルモード信号を発生し、行アドレスストローブ信
号が列アドレスストローブ信号より後に与えられた場合
にリフレッシュモード信号を発生するモード制御手段
と、ノーマルモード信号に応じて第1個数の行のメモリ
セルを選択する一方、リフレッシュモード信号に応じて
第2個数の行のメモリセルを選択する行アドレス回路と
が備えられる。
【0019】
【作用】上記の特徴構成によって、例えば前述したよう
に、DRAM70の全てのメモリセルを16ミリ秒毎に
リフレッシュするために、1回に4096個のメモリセ
ルをリフレッシュするリフレッシュサイクルを16ミリ
秒間に1024回実行するとすれば、約16マイクロ秒
毎に1回のリフレッシュサイクルを実行することにな
る。従って、各ノーマルサイクル又はリフレッシュサイ
クルが0.1マイクロ秒かかると仮定すると、16マイ
クロ秒毎に1回のリフレッシュサイクルと、159回の
ノーマルサイクルとが実行されることになる。
に、DRAM70の全てのメモリセルを16ミリ秒毎に
リフレッシュするために、1回に4096個のメモリセ
ルをリフレッシュするリフレッシュサイクルを16ミリ
秒間に1024回実行するとすれば、約16マイクロ秒
毎に1回のリフレッシュサイクルを実行することにな
る。従って、各ノーマルサイクル又はリフレッシュサイ
クルが0.1マイクロ秒かかると仮定すると、16マイ
クロ秒毎に1回のリフレッシュサイクルと、159回の
ノーマルサイクルとが実行されることになる。
【0020】4096ビットのリフレッシュサイクル
は、2048ビットのノーマルサイクルの2倍の電力を
消費するが、この余分な電力は159回の低電力ノーマ
ルサイクルに隠れてほとんど目だたない。即ち、リフレ
ッシュサイクルが、16マイクロ秒間の平均消費電力に
及ぼす影響は僅かである。従って、従来の類似装置のよ
うに多大な電力消費を伴うことなく、リフレッシュサイ
クルの回数を減少させることができる。
は、2048ビットのノーマルサイクルの2倍の電力を
消費するが、この余分な電力は159回の低電力ノーマ
ルサイクルに隠れてほとんど目だたない。即ち、リフレ
ッシュサイクルが、16マイクロ秒間の平均消費電力に
及ぼす影響は僅かである。従って、従来の類似装置のよ
うに多大な電力消費を伴うことなく、リフレッシュサイ
クルの回数を減少させることができる。
【0021】
【発明の効果】上述のように、本発明によれば、従来の
システムにおいて必要であった時間の一部の時間で、し
かも、特に大きな電力を消費すること無しにDRAMを
リフレッシュすることができる。
システムにおいて必要であった時間の一部の時間で、し
かも、特に大きな電力を消費すること無しにDRAMを
リフレッシュすることができる。
【0022】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。本発明を実施するために、即ち、ノーマルサイク
ルにおいて能動化(アクティブに)されるワードライン
の数よりも、リフレッシュサイクルにおいて能動化され
るワードラインの数を多くするために、図2に示した従
来の回路において、モード制御回路114からデコード
回路78へ接続されたリフレッシュライン200を追加
する。デコード回路78は、図4に示すように構成さ
れ、ノーマル(リード又はライト)サイクル中は2本の
ワードラインを能動化し、リフレッシュサイクル中は4
本のワードラインを能動化する。
する。本発明を実施するために、即ち、ノーマルサイク
ルにおいて能動化(アクティブに)されるワードライン
の数よりも、リフレッシュサイクルにおいて能動化され
るワードラインの数を多くするために、図2に示した従
来の回路において、モード制御回路114からデコード
回路78へ接続されたリフレッシュライン200を追加
する。デコード回路78は、図4に示すように構成さ
れ、ノーマル(リード又はライト)サイクル中は2本の
ワードラインを能動化し、リフレッシュサイクル中は4
本のワードラインを能動化する。
【0023】図4に示されているように、デコード回路
78は、アドレスデコーダ204A〜P、NANDゲー
ト208及び212、そしてインバータ220を有して
いる。アドレスデコーダ204A〜204Pはバス80
A〜80Pに接続され、マルチプレクサ86からバス1
32を通して受け取ったアドレス信号に応じて、ノーマ
ルサイクル中は2つのメモリアレイにおいて1本ずつの
ワードラインを選択し、リフレッシュサイクル中は4つ
のメモリアレイにおいて1本ずつのワードラインを選択
する。
78は、アドレスデコーダ204A〜P、NANDゲー
ト208及び212、そしてインバータ220を有して
いる。アドレスデコーダ204A〜204Pはバス80
A〜80Pに接続され、マルチプレクサ86からバス1
32を通して受け取ったアドレス信号に応じて、ノーマ
ルサイクル中は2つのメモリアレイにおいて1本ずつの
ワードラインを選択し、リフレッシュサイクル中は4つ
のメモリアレイにおいて1本ずつのワードラインを選択
する。
【0024】一方のグループのアドレスデコーダ204
A〜204Hは一方のNANDゲート208の出力端子
224に接続され、他方のグループのアドレスデコーダ
204I〜204Pは他方のNANDゲート212の出
力端子228にに接続されている。両NANDゲート2
08,212の一方の入力端子は、共にリフレッシュラ
イン200に接続されている。又、一方のNANDゲー
ト208の他方の入力端子はバス132のうちの行アド
レスデータのMSB(最上位ビット)に対応するライン
に接続され、他方のNANDゲート212の他方の入力
端子は、上記行アドレスデータのMSB(最上位ビッ
ト)に対応するラインにインバータ220を介して接続
されている。このようにして、両NANDゲート20
8,212が、メモリアレイ74A〜74H又は74I
〜74Pから成る二つのグループ(論理バンク)のメモ
リアレイを制御し、各バンクがゼロ個又は2個のアレイ
のワードラインをアクティブにする。
A〜204Hは一方のNANDゲート208の出力端子
224に接続され、他方のグループのアドレスデコーダ
204I〜204Pは他方のNANDゲート212の出
力端子228にに接続されている。両NANDゲート2
08,212の一方の入力端子は、共にリフレッシュラ
イン200に接続されている。又、一方のNANDゲー
ト208の他方の入力端子はバス132のうちの行アド
レスデータのMSB(最上位ビット)に対応するライン
に接続され、他方のNANDゲート212の他方の入力
端子は、上記行アドレスデータのMSB(最上位ビッ
ト)に対応するラインにインバータ220を介して接続
されている。このようにして、両NANDゲート20
8,212が、メモリアレイ74A〜74H又は74I
〜74Pから成る二つのグループ(論理バンク)のメモ
リアレイを制御し、各バンクがゼロ個又は2個のアレイ
のワードラインをアクティブにする。
【0025】DRAM70の機能は従来技術において述
べたのと同様であるが、以下の特徴が追加されている。
先ず、ノーマルサイクルにおいては、モード制御回路1
14がリフレッシュライン200に論理”1”(ノーマ
ルモード)信号を出力し、両NANDゲート208,2
12は単にインバータとして機能することになる。一方
のNANDゲート208には、上記ノーマルモード信号
及び行アドレスのMSB信号が入力され、他方のNAN
Dゲート212は上記ノーマルモード信号及び行アドレ
スのMSBの反転信号が入力される。アドレスデコーダ
204A〜204Pは、両NANDゲート208,21
2の出力端子224,228からのMSB信号及びバス
132からの下位ビット信号を用いて、メモリアレイバ
ンク74A〜74H又は74I〜74Pのいずれか一方
の2本のワードラインをアクティブにする。
べたのと同様であるが、以下の特徴が追加されている。
先ず、ノーマルサイクルにおいては、モード制御回路1
14がリフレッシュライン200に論理”1”(ノーマ
ルモード)信号を出力し、両NANDゲート208,2
12は単にインバータとして機能することになる。一方
のNANDゲート208には、上記ノーマルモード信号
及び行アドレスのMSB信号が入力され、他方のNAN
Dゲート212は上記ノーマルモード信号及び行アドレ
スのMSBの反転信号が入力される。アドレスデコーダ
204A〜204Pは、両NANDゲート208,21
2の出力端子224,228からのMSB信号及びバス
132からの下位ビット信号を用いて、メモリアレイバ
ンク74A〜74H又は74I〜74Pのいずれか一方
の2本のワードラインをアクティブにする。
【0026】いずれのバンクがアクティブにされるか
は、いずれのNANDゲート208,212の出力がア
クティブレベルになるかによって決まる。例えば、行ア
ドレスのMSBが”0”であれば、NANDゲート20
8は”1”を出力してアドレスデコーダ204A〜20
4Hを能動状態にし、NANDゲート212は”0”を
出力してアドレスデコーダ204I〜204Pを非能動
状態にする。従って、メモリアレイ74A〜74Hの中
から2本のワードラインがアクティブにされる一方、メ
モリアレイ74I〜74Pの中からアクティブにされる
ワードラインはゼロである。逆に、行アドレスのMSB
が”1”の場合は、メモリアレイ74I〜74Pの中か
ら2本のワードラインがアクティブにされ、メモリアレ
イ74A〜74Hの中からアクティブにされるワードラ
インはゼロである。
は、いずれのNANDゲート208,212の出力がア
クティブレベルになるかによって決まる。例えば、行ア
ドレスのMSBが”0”であれば、NANDゲート20
8は”1”を出力してアドレスデコーダ204A〜20
4Hを能動状態にし、NANDゲート212は”0”を
出力してアドレスデコーダ204I〜204Pを非能動
状態にする。従って、メモリアレイ74A〜74Hの中
から2本のワードラインがアクティブにされる一方、メ
モリアレイ74I〜74Pの中からアクティブにされる
ワードラインはゼロである。逆に、行アドレスのMSB
が”1”の場合は、メモリアレイ74I〜74Pの中か
ら2本のワードラインがアクティブにされ、メモリアレ
イ74A〜74Hの中からアクティブにされるワードラ
インはゼロである。
【0027】次に、リフレッシュサイクルにおいては、
モード制御回路114がリフレッシュライン200に論
理”0”(リフレッシュモード)信号を出力するので、
行アドレスのMSBの値にかかわらず両NANDゲート
208,212の出力端子224,228の値は共に”
1”になる。従って、アドレスデコーダ204A〜20
4Pは全て能動状態にされ、メモリアレイ74A〜74
Hの中から2本のワードラインがアクティブにされると
ともに、メモリアレイ74I〜74Pの中からも2本の
ワードラインがアクティブにされる。この結果、ノーマ
ルモードにおける2本よりも多い4本のワードライン
が、リフレッシュモードにおいてアクティブにされる。
モード制御回路114がリフレッシュライン200に論
理”0”(リフレッシュモード)信号を出力するので、
行アドレスのMSBの値にかかわらず両NANDゲート
208,212の出力端子224,228の値は共に”
1”になる。従って、アドレスデコーダ204A〜20
4Pは全て能動状態にされ、メモリアレイ74A〜74
Hの中から2本のワードラインがアクティブにされると
ともに、メモリアレイ74I〜74Pの中からも2本の
ワードラインがアクティブにされる。この結果、ノーマ
ルモードにおける2本よりも多い4本のワードライン
が、リフレッシュモードにおいてアクティブにされる。
【0028】以上、本発明の一つの好適な実施例を説明
したが、本発明は、上記実施例に種々の変更を加えて実
施可能である。何本のワードラインをアクティブにする
か、例えば、モード制御回路114又はデコード回路7
8に与える外部信号を一つとするか又は複数とするか、
といった決定をするために、ノーマルサイクルとリフレ
ッシュサイクルとを区別する方法はどのようなものであ
ってもよい。前述のRAS前CASによる方法に限らな
い。
したが、本発明は、上記実施例に種々の変更を加えて実
施可能である。何本のワードラインをアクティブにする
か、例えば、モード制御回路114又はデコード回路7
8に与える外部信号を一つとするか又は複数とするか、
といった決定をするために、ノーマルサイクルとリフレ
ッシュサイクルとを区別する方法はどのようなものであ
ってもよい。前述のRAS前CASによる方法に限らな
い。
【0029】従来の2本のワードラインをアクティブに
するモード、4本のワードラインをアクティブにするモ
ード、又は、2N 本のワードラインをアクティブにする
モードのいずれかにおいて選択的に作動するようにデコ
ーダ回路78を変更することも可能である。ノーマルモ
ード信号及びリフレッシュモード信号を同じライン上の
異なる論理レベルの信号とする代わりに、各別のライン
上の信号としてもよい。
するモード、4本のワードラインをアクティブにするモ
ード、又は、2N 本のワードラインをアクティブにする
モードのいずれかにおいて選択的に作動するようにデコ
ーダ回路78を変更することも可能である。ノーマルモ
ード信号及びリフレッシュモード信号を同じライン上の
異なる論理レベルの信号とする代わりに、各別のライン
上の信号としてもよい。
【図1】従来のDRAMのメモリセルの概略図
【図2】従来のDRAMのブロック図
【図3】図2のDRAMのリードサイクル及びリフレッ
シュサイクルのタイミング図
シュサイクルのタイミング図
【図4】図1のDRAMのリフレッシュサイクルにおい
て能動化されるワードラインの数を増加させる装置の一
実施例を示すブロック図
て能動化されるワードラインの数を増加させる装置の一
実施例を示すブロック図
10 メモリセル 38 ワードライン 74A〜74P メモリアレイ 90 カウンタ 114 モード制御手段
Claims (48)
- 【請求項1】 複数のメモリセル(10)を有するメモ
リをリフレッシュするための装置であって、 第1サイクル又は第2サイクルのいずれか一方を起動す
るサイクル起動手段と、 そのサイクル起動手段に接続され、前記第1サイクルが
起動されたときには第1個数のメモリセル(10)をリ
フレッシュし、前記第2サイクルが起動されたときには
前記第1個数より多い第2個数のメモリセル(10)を
リフレッシュするリフレッシュ手段とを備えているメモ
リリフレッシュ装置。 - 【請求項2】 前記第2個数が前記第1個数の2倍であ
る請求項1記載のメモリリフレッシュ装置。 - 【請求項3】 前記第2個数が前記第1個数の2N倍
(Nは正の整数)である請求項1記載のメモリリフレッ
シュ装置。 - 【請求項4】 複数のメモリセル(10)を有するメモ
リのいずれかのメモリセル(10)を選択するためのメ
モリアドレス装置であって、 第1サイクル又は第2サイクルのいずれか一方を起動す
るサイクル起動手段と、 そのサイクル起動手段に接続され、前記第1サイクルが
起動されたときには第1個数のメモリセル(10)を選
択し、前記第2サイクルが起動されたときには前記第1
個数より多い第2個数のメモリセル(10)を選択する
行アドレス手段とを備えているメモリアドレス装置。 - 【請求項5】 前記第2個数が前記第1個数の2倍であ
る請求項4記載のメモリアドレス装置。 - 【請求項6】 前記第2個数が前記第1個数の2N倍
(Nは正の整数)である請求項4記載のメモリアドレス
装置。 - 【請求項7】 複数行のメモリセル(10)を有するD
RAMをリフレッシュするための装置であって、 ノーマルサイクル又はリフレッシュサイクルのいずれか
一方を起動するサイクル起動手段と、 そのサイクル起動手段に接続され、前記ノーマルサイク
ルが起動されるときにはノーマルモード信号を発生し、
前記リフレッシュサイクルが起動されるときにはリフレ
ッシュモード信号を発生するモード制御手段(114)
と、 前記モード制御手段(114)に接続され、前記ノーマ
ルモード信号に応じて第1個数の行のメモリセル(1
0)を選択し、前記リフレッシュモード信号に応じて前
記第1個数より多い第2個数の行のメモリセル(10)
を選択する行アドレス手段とを備えているDRAMリフ
レッシュ装置。 - 【請求項8】 前記第2個数が前記第1個数の2倍であ
る請求項7記載のDRAMリフレッシュ装置。 - 【請求項9】 前記第2個数が前記第1個数の2N倍
(Nは正の整数)である請求項7記載のDRAMリフレ
ッシュ装置。 - 【請求項10】 行アドレスストローブ信号を受け取る
ための行ストローブ信号受信手段と列アドレスストロー
ブ信号を受け取るための列ストローブ信号受信手段とを
備え、 前記モード制御手段(114)は、前記行ストローブ信
号受信手段と前記列ストローブ受信手段とに接続され、
前記列アドレスストローブ信号より前に前記行アドレス
ストローブ信号を与えられた場合は前記ノーマルモード
信号を発生し、前記列アドレスストローブ信号より後に
前記行アドレスストローブ信号を与えられた場合は前記
リフレッシュモード信号を発生する請求項7記載のDR
AMリフレッシュ装置。 - 【請求項11】 外部アドレスを受け取るための外部ア
ドレス入力手段を備え、 前記行アドレス手段は、前記外部アドレス入力手段に接
続され、前記ノーマルモード信号に応じて前記外部アド
レスを用いて前記第1個数の行のメモリセル(10)を
選択する請求項10記載のDRAMリフレッシュ装置。 - 【請求項12】 前記モード制御手段(114)は、前
記列アドレスストローブ信号より後に前記行アドレスス
トローブ信号を与えられた場合にインクレメント信号を
発生し、 前記行アドレス手段は、前記モード制御手段(114)
に接続されカウント値を記憶するたカウンタ(90)を
備え、そのカウンタ(90)のカウント値が前記インク
レメント信号に応じてインクレメントされ、 前記第2個数行のデータは、前記リフレッシュモード信
号に応じて前記カウント値をアドレスとして用いて選択
される請求項11記載のDRAMリフレッシュ装置。 - 【請求項13】 前記第2個数が前記第1個数の2倍で
ある請求項12記載のDRAMリフレッシュ装置。 - 【請求項14】 前記第2個数が前記第1個数の2N倍
(Nは正の整数)である請求項12記載のDRAMリフ
レッシュ装置。 - 【請求項15】 複数のワードライン(38)と各ワー
ドライン(38)に接続された複数のメモリセル(1
0)とを有する複数のメモリアレイ(74A〜74P)
を備えるDRAMをリフレッシュするための装置であっ
て、 ノーマルサイクル又はリフレッシュサイクルのいずれか
一方を起動するサイクル起動手段と、 そのサイクル起動手段に接続され、前記ノーマルサイク
ルが起動されるときはノーマルモード信号を発生し、前
記リフレッシュサイクルが起動されるときはリフレッシ
ュモード信号を発生するモード制御手段(114)と、 前記モード制御手段(114)に接続され、前記ノーマ
ルモード信号に応じて第1個数のワードライン(38)
に能動化信号を与えると共に前記リフレッシュモード信
号に応じて前記第1個数より多い第2個数のワードライ
ン(38化信号を与えるアレイアドレス手段とを備えて
いるDRAMリフレッシュ装置。 - 【請求項16】 前記第2個数が前記第1個数の2倍で
ある請求項15記載のDRAMリフレッシュ装置。 - 【請求項17】 前記第2個数が前記第1個数の2N倍
(Nは正の整数)である請求項15記載のDRAMリフ
レッシュ装置。 - 【請求項18】 行アドレスストローブ信号を受け取る
行ストローブ信号受信手段と列アドレスストローブ信号
を受け取る列ストローブ信号受信手段とを備え、 前記モード制御手段(114)は、前記行ストローブ信
号受信手段と前記列ストローブ受信手段とに接続され、
前記列アドレスストローブ信号より前に前記行アドレス
ストローブ信号が与えられたときは前記ノーマルモード
信号を発生し、前記列アドレスストローブ信号より後に
前記行アドレスストローブ信号が与えられたときは前記
リフレッシュモード信号を発生する請求項15記載のD
RAMリフレッシュ装置。 - 【請求項19】 外部アドレスを受け取る外部アドレス
入力手段を備え、前記アレイアドレス手段は、前記外部
アドレス入力手段に接続され、前記ノーマルモード信号
を与えられた場合に前記外部アドレスを用いて前記第1
個数のワードライン(38)に能動化信号を与える請求
項18記載のDRAMリフレッシュ装置。 - 【請求項20】 前記モード制御手段(114)は、前
記列アドレスストローブ信号より後に前記行アドレスス
トローブ信号が与えられた場合にインクレメント信号を
発生し、 前記アレイアドレス手段は、前記モード制御手段(11
4)に接続されてカウント値を記憶するカウンタを備
え、このカウンタのカウント値は前記インクレメント信
号に応じてインクレメントされ、 さらに前記アレイアドレス手段は、前記リフレッシュモ
ード信号に応じて、前記カウント値をアドレスとして用
いて前記第2個数のワードライン(38)に対して前記
能動化信号を送る請求項19記載のDRAMリフレッシ
ュ装置。 - 【請求項21】 前記第2個数が前記第1個数の2倍で
ある請求項20記載のDRAMリフレッシュ装置。 - 【請求項22】 前記第2個数が前記第1個数の2N倍
(Nは正の整数)である請求項20記載のDRAMリフ
レッシュ装置。 - 【請求項23】 複数のワードライン(38)と各ワー
ドライン(38)に接続された複数のメモリセル(1
0)とを有する、メモリセルの第1アレイ及び第2アレ
イを備えるDRAMをリフレッシュするための装置であ
って、 ノーマルサイクル又はリフレッシュサイクルのいずれか
一方を起動するサイクル起動手段と、 前記サイクル起動手段に接続され、前記ノーマルサイク
ルが起動されたときはノーマルモード信号を発生し、前
記リフレッシュサイクルが起動されたときはリフレッシ
ュモード信号を発生するモード制御手段(114)と、 前記モード制御手段(114)に接続され、前記ノーマ
ルモード信号に応じて前記第2アレイのワードライン
(38)には能動化信号を与えずに前記第1アレイのワ
ードライン(38)に能動化信号を与え、前記リフレッ
シュモード信号に応じて前記第1アレイのワードライン
(38)及び前記第2アレイのワードライン(38)に
能動化信号を与えるアドレス手段とを備えているDRA
Mリフレッシュ装置。 - 【請求項24】 行アドレスストローブ信号を受け取る
行ストローブ信号受信手段と列アドレスストローブ信号
を受け取る列ストローブ信号受信手段とを備え、 前記モード制御手段(114)は、前記行ストローブ信
号受信手段と前記列ストローブ受信手段とに接続され、
前記列アドレスストローブ信号よりも前に前記行アドレ
スストローブ信号が与えられたときは前記ノーマルモー
ド信号を発生し、前記列・アドレスストローブ信号より
も後に前記行アドレスストローブ信号を受けたときは前
記リフレッシュモード信号を発生する請求項23記載の
DRAMリフレッシュ装置。 - 【請求項25】 複数のメモリセルを有するメモリをリ
フレッシュする方法であって、 第1サイクル又は第2サイクルのいずれか一つを起動
し、 前記第1サイクルが起動されたときは第1個数のメモリ
セルをリフレッシュする一方、前記第2サイクルが起動
されたときは前記第1個数より多い第2個数のメモリセ
ルをリフレッシュするステップからなるメモリリフレッ
シュ方法。 - 【請求項26】 前記第2個数が前記第1個数の2倍で
ある請求項25記載のメモリリフレッシュ方法。 - 【請求項27】 前記第2個数が前記第1個数の2N倍
(Nは正の整数)である請求項25記載のメモリリフレ
ッシュ方法。 - 【請求項28】 複数のメモリセルを備えるメモリのい
ずれかのメモリセルを選択するためのメモリアドレス方
法であって、 第1サイクル又は第2サイクルのいずれか一方を起動
し、 前記第1サイクルが起動されたときは第1個数のメモリ
セルを選択する一方、前記第2サイクルが起動されたと
きは前記第1個数より多い第2個数のメモリセルを選択
するステップからなるメモリアドレス方法。 - 【請求項29】 前記第2個数が前記第1個数の2倍で
ある請求項28記載のメモリアドレス方法。 - 【請求項30】 前記第2個数が前記第1個数の2N倍
(Nは正の整数)である請求項28記載のメモリアドレ
ス方法。 - 【請求項31】 複数行のメモリセルを備えるDRAM
をリフレッシュする方法であって、 ノーマルサイクル又はリフレッシュサイクルのいずれか
一方を起動し、 前記ノーマルサイクルが起動されたときはノーマルモー
ド信号を発生する一方、前記リフレッシュサイクルが起
動されたときはリフレッシュモード信号を発生し、 前記ノーマルモード信号に応じて第1個数の行のメモリ
セルを選択する一方、前記リフレッシュモード信号に応
じて前記第1個数より多い第2個数の行のメモリセルを
選択するステップからなるDRAMリフレッシュ方法。 - 【請求項32】 前記第2個数が前記第1個数の2倍で
ある請求項31記載のDRAMリフレッシュ方法。 - 【請求項33】 前記第2個数が前記第1個数の2N倍
(Nは正の整数)である請求項31記載のDRAMリフ
レッシュ方法。 - 【請求項34】 行アドレスストローブ信号を受け取る
と共に列アドレスストローブ信号を受け取るステップを
備え、 前記ノーマルモード信号を発生するステップは、前記列
アドレスストローブ信号より前に前記行アドレスストロ
ーブ信号が与えられた場合に前記ノーマルモード信号を
発生するステップからなり、 前記リフレッシュモード信号を発生するステップは、前
記列アドレスストローブ信号より後に前記行アドレスス
トローブ信号が与えられた場合に前記リフレッシュモー
ド信号を発生するステップからなる請求項31記載のD
RAMリフレッシュ方法。 - 【請求項35】 外部アドレスを受け取るステップを備
え、前記第1個数の行のメモリセルを選択するステップ
は、前記ノーマルモード信号を与えられたときに前記外
部アドレスを用いて前記第1個数の行のメモリセルを選
択するステップである請求項34記載のDRAMリフレ
ッシュ方法。 - 【請求項36】 カウント値を記憶し、前記列アドレス
ストローブ信号よりも後に前記行アドレスストローブ信
号を受けた場合に前記カウント値をインクレメントする
ステップを備え、 前記第2個数の行のメモリセルを選択するステップは、
前記リフレッシュモード信号に応じて前記カウント値を
アドレスとして用いて前記第2個数の行のメモリセルを
選択するスッテプである請求項35記載のDRAMリフ
レッシュ方法。 - 【請求項37】 前記第2個数が前記第1個数の2倍で
ある請求項36記載のDRAMリフレッシュ方法。 - 【請求項38】 前記第2個数が前記第1個数の2N倍
(Nは正の整数)である請求項36記載のDRAMリフ
レッシュ方法。 - 【請求項39】 複数のワードラインと各ワードライン
に接続された複数のメモリセルとを有する複数のメモリ
セルアレイを備えるDRAMをリフレッシュするための
方法であって、 ノーマルサイクル又はリフレッシュサイクルのいずれか
一方を起動し、 前記ノーマルサイクルが起動されるときはノーマルモー
ド信号を発生する一方、前記リフレッシュサイクルが起
動されるときはリフレッシュモード信号を発生し、 前記ノーマルモード信号に応じて第1個数のワードライ
ンに能動化信号を与える一方、前記リフレッシュモード
信号に応じて前記第1個数より多い第2個数のワードラ
インに能動化信号を与えるステップからなるDRAMリ
フレッシュ方法。 - 【請求項40】 前記第2個数が前記第1個数の2倍で
ある請求項39記載のDRAMリフレッシュ方法。 - 【請求項41】 前記第2個数が前記第1個数の2N倍
(Nは正の整数)である請求項39記載のDRAMリフ
レッシュ方法。 - 【請求項42】 行アドレスストローブ信号を受け取る
と共に列アドレスストローブ信号を受け取るステップを
備え、 前記ノーマルモード信号を発生するステップは、前記列
アドレスストローブ信号より前に前記行アドレスストロ
ーブ信号が与えられた場合に前記ノーマルモード信号を
発生するステップからなり、 前記リフレッシュモード信号を発生するステップは、前
記列アドレスストローブ信号より後に前記行アドレスス
トローブ信号が与えられた場合に前記リフレッシュモー
ド信号を発生するステップからなる請求項39記載のD
RAMリフレッシュ方法。 - 【請求項43】 外部アドレスを受け取るステップを備
え、前記第1個数のワードラインに能動化信号を与える
ステップは、前記ノーマルモード信号を与えられたとき
に前記外部アドレスを用いて前記第1個数のワードライ
ンに能動化信号を与えるステップである請求項42記載
のDRAMリフレッシュ方法。 - 【請求項44】 カウント値を記憶し、前記列アドレス
ストローブ信号よりも後に前記行アドレスストローブ信
号を受けた場合に前記カウント値をインクレメントする
ステップを備え、 前記第2個数のワードラインに能動化信号を与えるステ
ップは、前記リフレッシュモード信号に応じて前記カウ
ント値をアドレスとして用いて前記第2個数のワードラ
インに能動化信号を与えるステップからなる請求項43
記載のDRAMリフレッシュ方法。 - 【請求項45】 前記第2個数が前記第1個数の2倍で
ある請求項44記載のDRAMリフレッシュ方法。 - 【請求項46】 前記第2個数が前記第1個数の2N倍
(Nは正の整数)である請求項44記載のDRAMリフ
レッシュ方法。 - 【請求項47】 複数のワードラインと各ワードライン
に接続された複数のメモリセルとを有する、メモリセル
の第1アレイ及び第2アレイを備えるDRAMをリフレ
ッシュする方法であって、 ノーマルサイクル又はリフレッシュサイクルのいずれか
一方を起動し、 前記ノーマルサイクルが起動されたときはノーマルモー
ド信号を発生する一方、前記リフレッシュサイクルが起
動されたときはリフレッシュモード信号を発生し、 前記ノーマルモード信号に応じて前記第2アレイのワー
ドラインには能動化信号を与えずに前記第1アレイのワ
ードラインに能動化信号を与え、 前記リフレッシュモード信号に応じて前記第1アレイの
ワードライン及び前記第2アレイのワードラインに能動
化信号を与えるステップからなるDRAMリフレッシュ
方法。 - 【請求項48】 行アドレスストローブ信号を受け取る
と共に列アドレスストローブ信号を受け取るステップを
備え、 前記ノーマルモード信号を発生するステップは、前記列
アドレスストローブ信号より前に前記行アドレスストロ
ーブ信号が与えられた場合に前記ノーマルモード信号を
発生するステップからなり、 前記リフレッシュモード信号を発生するステップは、前
記列アドレスストローブ信号より後に前記行アドレスス
トローブ信号が与えられた場合に前記リフレッシュモー
ド信号を発生するステップからなる請求項47記載のD
RAMリフレッシュ方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US945563 | 1986-12-23 | ||
US07/945,563 US5305274A (en) | 1992-09-16 | 1992-09-16 | Method and apparatus for refreshing a dynamic random access memory |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0714381A true JPH0714381A (ja) | 1995-01-17 |
Family
ID=25483286
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5230226A Pending JPH0714381A (ja) | 1992-09-16 | 1993-09-16 | Dramリフレッシュ装置及び方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5305274A (ja) |
JP (1) | JPH0714381A (ja) |
KR (1) | KR100295985B1 (ja) |
DE (1) | DE4330100A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100594439B1 (ko) * | 2004-06-18 | 2006-06-30 | 엘지전자 주식회사 | 메모리 제어를 이용한 휴대장치의 사용시간 연장 방법 |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5469559A (en) * | 1993-07-06 | 1995-11-21 | Dell Usa, L.P. | Method and apparatus for refreshing a selected portion of a dynamic random access memory |
US5430680A (en) * | 1993-10-12 | 1995-07-04 | United Memories, Inc. | DRAM having self-timed burst refresh mode |
US5999478A (en) * | 1998-05-21 | 1999-12-07 | Integrated Device Technology, Inc. | Highly integrated tri-port memory buffers having fast fall-through capability and methods of operating same |
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US5982700A (en) * | 1998-05-21 | 1999-11-09 | Integrated Device Technology, Inc. | Buffer memory arrays having nonlinear columns for providing parallel data access capability and methods of operating same |
US6216205B1 (en) | 1998-05-21 | 2001-04-10 | Integrated Device Technology, Inc. | Methods of controlling memory buffers having tri-port cache arrays therein |
US6400631B1 (en) * | 2000-09-15 | 2002-06-04 | Intel Corporation | Circuit, system and method for executing a refresh in an active memory bank |
KR100372249B1 (ko) * | 2000-11-09 | 2003-02-19 | 삼성전자주식회사 | 분할 워드라인 액티베이션을 갖는 리프레쉬 타입 반도체메모리 장치 |
JP4282295B2 (ja) * | 2002-09-26 | 2009-06-17 | エルピーダメモリ株式会社 | リフレッシュカウンタ及びメモリ装置 |
JP4524645B2 (ja) * | 2005-06-01 | 2010-08-18 | エルピーダメモリ株式会社 | 半導体装置 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4079462A (en) * | 1976-05-07 | 1978-03-14 | Intel Corporation | Refreshing apparatus for MOS dynamic RAMs |
JPH0632217B2 (ja) * | 1981-06-29 | 1994-04-27 | 富士通株式会社 | 半導体記憶装置 |
JPS63282997A (ja) * | 1987-05-15 | 1988-11-18 | Mitsubishi Electric Corp | ブロツクアクセスメモリ |
JPS643896A (en) * | 1987-06-24 | 1989-01-09 | Mitsubishi Electric Corp | Semiconductor dynamic ram |
JPH0359876A (ja) * | 1989-07-27 | 1991-03-14 | Nec Corp | ダイナミック型半導体メモリのリフレッシュ信号生成回路 |
JPH03266292A (ja) * | 1990-03-15 | 1991-11-27 | Nec Corp | メモリリフレッシュ装置 |
JPH0419896A (ja) * | 1990-05-14 | 1992-01-23 | Sharp Corp | ダイナミックメモリのリフレッシュ方法 |
JPH04232689A (ja) * | 1990-12-28 | 1992-08-20 | Casio Comput Co Ltd | Dramのリフレッシュ制御装置 |
-
1992
- 1992-09-16 US US07/945,563 patent/US5305274A/en not_active Expired - Lifetime
-
1993
- 1993-09-06 DE DE4330100A patent/DE4330100A1/de not_active Ceased
- 1993-09-15 KR KR1019930018500A patent/KR100295985B1/ko not_active IP Right Cessation
- 1993-09-16 JP JP5230226A patent/JPH0714381A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100594439B1 (ko) * | 2004-06-18 | 2006-06-30 | 엘지전자 주식회사 | 메모리 제어를 이용한 휴대장치의 사용시간 연장 방법 |
Also Published As
Publication number | Publication date |
---|---|
KR100295985B1 (ko) | 2001-10-24 |
DE4330100A1 (de) | 1994-03-31 |
US5305274A (en) | 1994-04-19 |
KR940007877A (ko) | 1994-04-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20040319 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060719 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060724 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061012 |