JP2611873B2

JP2611873B2 - 半導体記憶装置

Info

Publication number: JP2611873B2
Application number: JP40008190A
Authority: JP
Inventors: 和哉石原; 紳一浦本; 雅彦吉本; 哲哉松村; 浩瀬川
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-12-01
Filing date: 1990-12-01
Publication date: 1997-05-21
Anticipated expiration: 2012-05-21
Also published as: JPH04209397A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、特にデジタル信号処理用途に用いられる読出し専用
半導体記憶装置に関する。

【０００２】

【従来の技術】半導体記憶装置の１つに、一定のプログ
ラムまたはデータなどの情報を記憶する読出し専用半導
体記憶装置（リード・オンリー・メモリ、以下、ＲＯＭ
と称す）と呼ばれるものがあり、このＲＯＭは種々の用
途に広く用いられている。

【０００３】デジタル信号処理用途においても、係数の
保持手段またはテーブル・ルック・アップ方式の演算を
行なうための記憶手段などとしてこのＲＯＭは用いられ
る。ここで、テーブル・ルック・アップ方式の演算と
は、入力に対応する演算結果がテーブル状に予め記憶さ
れており、入力が与えられたとき対応の演算結果をこの
テーブル内から検索して出力する方式である。ＲＯＭ内
にこのようなテーブルが記憶されている場合、入力がア
ドレスとして用いられ、この各アドレスに対応して演算
結果が格納される。

【０００４】デジタル信号処理専用の集積回路装置にお
いては、ＲＯＭはこの集積回路装置内に組込まれる。こ
のような信号処理用途にＲＯＭが用いられる最大の理由
は、１個のメモリセルが１個のトランジスタで構成され
るため、同一容量のデータを記憶する場合、他の記憶装
置たとえばＳＲＡＭ（スタティック・ランダム・アクセ
ス・メモリ）などと比べてそのハードウェアが小規模と
なるからである。すなわち、ＲＯＭは安価でありまたそ
の占有面積が比較的小さいために、このような用途によ
く用いられる。

【０００５】図９はＲＯＭの一般的な構成を概略的に示
す図である。図９において、ＲＯＭは、情報を記憶する
ためのメモリセルが行および列からなるマトリックス状
に配列されたメモリセルアレイ６と、メモリセルアレイ
６から所望のメモリセルを選択するための、アドレスバ
ッファ７およびアドレスデコーダ８を含む。

【０００６】アドレスバッファは外部から与えられるア
ドレス入力を受け、このアドレス入力に対応する内部ア
ドレスを発生する。アドレスデコーダ８は、アドレスバ
ッファ７からの内部アドレスをデコードし、メモリセル
アレイ６の対応するメモリセルを選択する。

【０００７】アドレス入力は、メモリセルアレイ６の行
および列をそれぞれ指定する行アドレスおよび列アドレ
スをともに含んでもよく、また行アドレスのみを含んで
もよい。メモリセルアレイ６の１行が１ワードで構成さ
れる場合のように、１行のメモリセルのデータが同時に
読出される構成のＲＯＭの場合、列アドレスは不要であ
る。したがって、この場合、アドレス入力は行アドレス
のみを含む。１行が１頁であり、複数ワードを含む構成
のＲＯＭの場合、１行のメモリセルから所望のメモリセ
ルのデータを読出す必要がある。この場合、メモリセル
の行および列をそれぞれ指定する行アドレスおよび列ア
ドレス両者が必要とされる。この場合、したがって、ア
ドレス入力は行アドレスおよび列アドレス両者を含む。

【０００８】アドレスデコーダ８も、したがって、この
ＲＯＭの構成に従って、メモリセルアレイ６の行のみを
選択する行デコーダのみを踏む場合、ならびにこのメモ
リセルアレイ６から行および列をそれぞれ選択する行デ
コーダおよび列デコーダ両者を含む場合とがある。図９
に示すＲＯＭにおいては、このアドレスデコーダ８は、
上述の両方の場合を含むように一般的に示される。

【０００９】図９に示すＲＯＭはさらに、外部からの制
御信号／ＣＥ，／ＯＥに応答して内部制御信号ＡＴ，Ａ
Ｔ′，φｐおよびＯＥ等を発生する制御信号発生回路１
０と、内部制御信号ＯＥに応答して活性化され、アドレ
スデコーダ８により選択されたメモリセルのデータを検
知し増幅して出力データＤとしてＲＯＭ外部へ出力する
出力回路９と、ＲＯＭのスタンバイ時等においてメモリ
セルアレイ６内のビット線（内部データ伝達線であり、
これについては後述する）をたとえば電源電位Ｖｃｃレ
ベルである所定の基準電位にプリチャージするプリチャ
ージ回路４１を含む。

【００１０】内部制御信号ＡＴは、アドレスバッファ７
におけるアドレス入力を取込み内部アドレスを発生する
タイミングを与える。内部制御信号ＡＴ′はアドレスデ
コーダ８におけるアドレスデコードのタイミングを与え
る。出力回路９はメモリセルアレイ６の選択されたメモ
リセルのデータを増幅する増幅器（センスアップ）およ
びこの増幅器出力をバッファ処理して出力データを導出
する出力バッファとを一般に含む。この内部制御信号Ｏ
Ｅは、この出力回路９を活性化するタイミングを規定す
る。この出力バッファは制御信号ＯＥが不活性状態のと
き、出力がハイインピーダンス状態となってもよく、ま
たその出力が所定の基準電位に固定される構成であって
もよい。増幅器（センスアップ）はこの内部制御信号Ｏ
Ｅに応答して活性化されて増幅動作を実行する。

【００１１】プリチャージ回路４１は内部制御信号φｐ
に応答して活性化して、各ビット線を所定の基準電位に
プリチャージする。

【００１２】外部からの制御信号／ＣＥはこのＲＯＭを
イネーブル状態に設定するための制御信号である。制御
信号／ＯＥはこのＲＯＭのデータ出力タイミングを与え
る制御信号である。プリチャージ信号φｐは、通常、制
御信号／ＣＥが不活性状態にあるときに活性状態とされ
る。

【００１３】図１３は、図９に示すＲＯＭのメモリセル
アレイ６に含まれるメモリセルの構造を概略的に示す図
である。図１０において、ＲＯＭメモリセルＭＣは、１
個のＭＯＳトランジスタ（絶縁ゲート型電界効果トラン
ジスタ）１を含む。このＭＯＳトランジスタ１は、その
ゲートがワード線２に接続され、そのソースがたとえば
接地電位である基準電圧Ｖｓｓを与える基準電位線４に
接続される。ＭＯＳトランジスタ１のドレインはこのメ
モリセルＭＣの記憶データに応じてビット線３へ接続ま
たは非接続とされる。ここで、ＭＯＳトランジスタ１の
ソースおよびドレインは、その使用用途に応じて決定さ
れるが、この以下の説明においては、ビット線に接続さ
れる導通端子をドレインと称す。図１０において破線の
丸印で囲んだ領域１６の接続／非接続はトランジスタ製
造工程において配線をマスクするかしないかにより設定
される。ビット線３の一方端には、プリチャージ信号φ
ｐに応答してビット線３をたとえば動作電源電位である
第２の基準電位Ｖｃｃに接続するプリチャージトランジ
スタ１５が設けられる。次にこの図９および図１０に示
すＲＯＭの動作をその動作波形図である図１１を参照し
て説明する。

【００１４】制御信号／ＣＥが“Ｈ”にあり、ＲＯＭが
ディスエーブル状態のスタンバイ状態にある場合、プリ
チャージ信号φｐは“Ｈ”レベルにある。したがって、
プリチャージトランジスタ１５はオン状態にあり、ビッ
ト線３は電源電位Ｖｃｃレベルの“Ｈ”にプリチャージ
される。

【００１５】制御信号／ＣＥが“Ｌ”へ立下がると、こ
のＲＯＭはイネーブル状態となり、メモリサイクルが始
まる。この制御信号／ＣＥの立下がりに応答して、アド
レスバッファ７は外部から与えられるアドレス入力を取
込み、内部アドレスを発生する。この内部アドレスを発
生するタイミングは制御信号ＡＴにより決定される。ア
ドレスデコーダ８は、このアドレスバッファ７からの内
部アドレスをデコードし、メモリセルアレイ６の対応の
行を選択し、この選択された行に対応するワード線上へ
行選択信号ＷＬを伝達する。アドレスデコーダ８におけ
るデコードタイミングは内部制御信号ＡＴ′により決定
される。選択ワード線上に行選択信号ＷＬが伝達され、
その電位が“Ｈ”へ上昇すると、この選択ワード線に接
続されるメモリセルＭＣのトランジスタ１がオン状態と
なる。

【００１６】今、図１０においてトランジスタ１のドレ
インが領域１６を介してビット線３に接続されている場
合を考える。ビット線３に接続されるプリチャージ用ト
ランジスタ１５は、メモリサイクルの開始により、オフ
状態となり、ビット線３は“Ｈ”のフローティング状態
に保持されている。この場合、ビット線３のプリチャー
ジ電荷はオン状態のトランジスタ１を介して第１の基準
電位Ｖｓｓへと放電され、このビット線３の電位が下降
する。

【００１７】トランジスタ１とビット線３との間の領域
１６に配線が形成されていない場合、トランジスタ１と
ビット線３との間に電荷の放電経路は存在しない。この
状態においては、ビット線３はそのプリチャージ電位を
保持する。このビット線３上の電位は、次に出力回路９
に含まれる増幅器により検知・増幅される。

【００１８】次いで、制御信号／ＯＥが“Ｌ”へ立下が
ると出力回路９（出力バッファ）の活性化が行なわれ、
選択されたメモリセルのデータが出力データＤとして出
力される。ここで、信号／ＯＥが“Ｈ”の場合、この出
力データＤはハイインピーダンス状態とされている場合
が図１１において示される。また、出力制御信号／ＯＥ
が“Ｌ”へ立下がったとき、出力データＤが最初無効と
され、所定時間経過後有効データとされるのは、この制
御信号／ＯＥ立下がり時点における出力データＤの値が
選択されたメモリセルのデータであるか否か不明である
ためである。すなわち、出力回路９に含まれる増幅器の
活性化タイミングはこの制御信号／ＯＥにより決定され
ており、この出力回路９が活性状態とされた場合、この
増幅器により増幅された選択メモリセルのデータ出力バ
ッファを介して出力データＤとして出力されているか否
か不明であるためである。

【００１９】図１１に示す動作波形図においては、図１
０に示す領域１６が切断されており、ビット線３がプリ
チャージ電位を保持する場合をメモリセルＭＣがデータ
“１”を保持する状態に対応させ、この領域１６が接続
状態にあり、ビット線３の電位が下降する場合を、デー
タ“０”をメモリセルＭＣが保持する状態に対応させて
いる場合が一例として示されている。

【００２０】１つのメモリサイクルが完了すると、制御
信号／ＣＥは“Ｈ”に立上がる。この制御信号／ＣＥ
は、プリチャージ時間Ｔｂが経過しなければ次に再び
“Ｌ”へ立下がることはできない。この時間Ｔｂは、ビ
ット線３を動作電源電位Ｖｃｃレベルにプリチャージす
るのに必要とされる時間である。

【００２１】

【発明が解決しようとする課題】上述のごとく、ＲＯＭ
は簡単なメモリセル構造およびその高集積性のために、
変更する必要のないデータおよびプログラム等を記憶す
るために広く一般に用いられている。しかしながら、Ｒ
ＯＭは１メモリセルが１トランジスタで構成されるた
め、その記憶容量に等しい数のトランジスタを必要とす
る。図１２に８ワード×１ビットのＲＯＭの構成を示
す。

【００２２】図１２において、８本のワード線２ｅ，２
ｆ，２ｈ，２ｉ，２ｊ，２ｋおよび２ｌと１本のビット
線３とのそれぞれの交点にメモリセルトランジスタ１
ｅ，１ｆ，１ｇ，１ｈ，１ｉ，１ｊ，１ｋおよび１ｌが
設けられる。

【００２３】メモリトランジスタ１ｅ，１ｇ，１ｉ，１
ｊはそのドレインが領域１６を介してビット線３に接続
される。メモリトランジスタ１ｆ，１ｈ，１ｋおよび１
ｌのドレインは配線領域１６においてビット線３と切離
されている。メモリトランジスタ１ｅ〜１ｌそれぞれの
ソースはたとえば接地電位である基準電位（以下、単に
接地電位と称す）を供給する接地線４に接続れ、それぞ
れのゲートが対応のワード線２ｅ〜２ｌに接続される。

【００２４】これらのメモリセルトランジスタを指定す
るためのアドレス入力は外部から与えられ、アドレスデ
コーダ８（図９参照）でデコードされ、このアドレス入
力が指定するワード線上に行選択信号ＷＬが伝達され
る。この図１２に示す構成においては、ワード線２ｅ〜
２ｌのいずれかへ行選択信号ＷＬが伝達される。今、ワ
ード線２ｅ〜２ｌがアドレス１〜アドレス８にそれぞれ
対応するものとする。

【００２５】このような８ワード×１ビットのＲＯＭの
場合の、アドレス入力とワード線上の電位と選択される
メモリセルトランジスタ（オン状態のトランジスタ）と
そのときに読出されるデータの関係を一覧にして図１３
に示す。

【００２６】たとえばアドレス入力がアドレス１の場
合、ワード線２ｅが選択され、その電位が“Ｈ”に立上
がり、メモリセルトランジスタ１ｅがオン状態となる。
このメモリセルトランジスタ１ｅはそのドレインがビッ
ト線３に接続されているため、ビット線３の電位は
“Ｌ”に立下がり、読出されるデータは“０”となる。
同様にして、他のメモリセルトランジスタにおいても、
アドレス入力に応じて対応のワード線の電位が“Ｈ”に
立上がり、この選択ワード線に接続されるメモリセルト
ランジスタがオン状態となり、そのドレインのビット線
３との接続状態に応じて読出されるデータが決定され
る。

【００２７】上述のように、８ワード×１ビットのＲＯ
Ｍのメモリセルアレイを構成するためには、各メモリセ
ルに対し１個のトランジスタすなわち８個のトランジス
タを必要とする。一般に、Ｎワード×ＭビットのＲＯＭ
を構成する場合、そのメモリセルアレイ内にはＮ×Ｍ個
のトランジスタが必要となる。したがって、ＲＯＭが大
容量化されるにつれそこに含まれるメモリセルトランジ
スタの数も多くなり、その占有面積は大きくなるという
問題が生じる。また、メモリセルアレイ面積が限られて
いる場合、十分な面積のメモリセルトランジスタ形成領
域を確保するのが困難となり、信頼性の高いメモリセル
トランジスタを得ることができなくなる。

【００２８】また、このようなＲＯＭがデジタル信号処
理用途に用いられる場合、その処理内容に応じてＲＯＭ
を切換えるいわゆるバンク構成がとられることが多い。
たとえば図１４は、テーブル・ルック・アップ方式の演
算を実現するＲＯＭの構成を概略的に示す図である。

【００２９】図１４において、それぞれの動作モードに
応じた係数の組を記憶する第１のＲＯＭ３１ａおよび第
２のＲＯＭ３１ｂが示される。この第１および第２のＲ
ＯＭ３１ａおよび３１ｂのいずれか一方をその動作モー
ドすなわち処理内容に応じて選択するために動作モード
指定信号ＳＡが第１および第２のＲＯＭ３１ａおよび３
１ｂの選択入力ＳＥへ与えられる。

【００３０】ＲＯＭ３１ａは、入力ｘに対する出力結果
ａ・ｘを格納しており、ＲＯＭ３１ｂは入力ｘに対する
出力ｂ・ｘを格納している。この入力ｘはＲＯＭ３１ａ
および３１ｂへそれぞれアドレス入力として与えられ
る。

【００３１】このようなＲＯＭバンク構成の場合、動作
モード指定信号ＳＡがＲＯＭ３１ａを選択している場
合、入力ｘに対し出力ｚ＝ａ・ｘが得られる。動作モー
ド指定信号ＳＡがＲＯＭ３１ｂを選択している場合、入
力ｘに対する出力ｚ＝ｂ・ｘが得られる。このようなバ
ンク構成の一例としては、たとえば一方のＲＯＭは入力
ｘを２倍し、他方のＲＯＭは入力ｘを２で割った結果を
それぞれ出力する場合などが考えられる。

【００３２】このようなバンク構成をとり、動作モード
に応じてバンクを切換える場合、ＲＯＭを複数個必要と
し、このためデジタル信号処理専用の集積回路装置内に
このようなＲＯＭを組込む場合、その占有面積が大きく
なるという問題が生じる。この場合、入力ｘと動作モー
ド指定信号ＳＡとを組合わせたものをアドレスとして用
い、１個のＲＯＭのみで２つのバンクを実現することも
可能であるが、この場合においても１個のＲＯＭの記憶
容量には図１４に示すＲＯＭの２個分の記憶容量が必要
となり、その規模が大きくなる。

【００３３】また、デジタル信号処理用途の典型的な例
としては画像処理用途がある。このような画像処理分野
においては、直交変換、サンプリング周波数の変換等が
頻繁に行なわれる。たとえば、離散フーリエ変換におい
ては、フーリエ変換、逆フーリエ変換およびバタフライ
演算を行なうための行列置換などを行なうための係数が
それぞれ別のＲＯＭに格納される。

【００３４】図１５はこのような画像処理専用半導体集
積回路装置におけるマトリックス演算回路部分の構成を
概略的に示す図である。この図１５に示す信号処理用集
積回路装置の構成は、たとえば日経エレクトロニクス、
１９９０年２月５日号（第４９２号）の第１７４頁ない
し第１７５頁に示されている。図１５においては、２次
元の離散コサイン変換を行なう回路構成の一部が示され
ており、この装置はマトリックス演算回路３３と、各々
が予め定められた係数の組を格納するＲＯＭ３２ａ，３
２ｂ，３２ｃおよび３２ｄを含む。このＲＯＭ３２ａな
いし３２ｄのいずれか１つを選択状態とするために、外
部から与えられる動作モード指定信号ＳＡ（２ビット）
が各ＲＯＭ３２ａ〜３２ｄの選択入力ＳＥへ与えられ
る。

【００３５】マトリックス演算回路３３は、予め定めら
れたｎ行ｍ列（たとえば８行８列）の画素を１つの単位
として変換処理を行なう。すなわち、画初Ｘｉｊの１つ
の単位ブロックが与えられたとき、マトリックス演算回
路３３はこのＲＯＭ３２ａ〜３２ｄのいずれかからの係
数をこの与えられた入力Ｘｉｊに乗算し、その乗算結果
を順次累積して出力ΣＡｉｊ・Ｘｉｊを出力する。ここ
で、Ａｉｊは選択されたＲＯＭから出力される係数であ
る。

【００３６】この図１５に示すような構成の場合、その
動作モードに応じて１つの係数ＲＯＭが選択され、マト
リックス演算回路３３において入力Ｘｉｊとこの選択さ
れたＲＯＭからの係数とによる予め定められた演算が行
なわれている。この場合、入力Ｘｉｊの分解度（構成ビ
ット数すなわちデータ幅）が増加し、かつマトリックス
演算回路３３が扱う単位ブロックの規模が大きくなれ
ば、各ＲＯＭ３２ａ〜３２ｄが格納する係数の数も多く
なり、かつその係数のデータ幅も多くなるためＲＯＭの
容量が増大する。したがって、このようなＲＯＭをそれ
ぞれ動作モードに応じて切換える構成の場合において
も、複数のＲＯＭが必要とされかつ係数を記憶するＲＯ
Ｍ部分の規模が増大し、高集積化に対する１つの障害と
なる。

【００３７】ここで、図１５に示す構成において４つの
係数ＲＯＭが用いられているのは、離散コサイン変換用
係数を格納するＲＯＭ、逆離散コサイン変換を行なうた
めの係数を格納するためのＲＯＭ、バタフライ演算を行
なうための行列置換を実行するための係数を格納するた
めのＲＯＭ、および離散コサイン変換による復号化時に
おいて生じたブロック歪を軽減するためのループ内フィ
ルタ（ローパスフィルタ）として機能させるための係数
を格納するためのＲＯＭをサポートするためである。こ
のループ内フィルタとして機能させる場合、マトリック
ス演算回路３３は１つのデジタルフィルタとして機能す
る。

【００３８】また、図１６に示すように、ＲＯＭは所定
のプログラムを格納するプログラムＲＯＭとして用いら
れることも多い。このプログラムＲＯＭ３５は、通常、
マイクロコード化されたプログラムを格納しており、Ｃ
ＰＵ（中央演算処理装置）３６が所定の処理プログラム
を外部記憶装置にアクセスすることなく高速で実行する
ことが可能になるという利点を有している。制御分野等
においては、このようなＣＰＵ３６およびプログラムＲ
ＯＭ３５が制御回路として用いられる場合ワンチップマ
イクロコンピュータとして用いられる場合が多い。この
プログラムＲＯＭ３５に格納される処理プログラムの規
模が大きくなれば、応じてプログラムＲＯＭ３５の規模
も大きくなり、このような制御回路をワッチップでコン
パクトに構成することができなくなる。

【００３９】また、ある点Ａのある状態量と点Ｂのある
状態量がともに所定の条件を満足している場合にのみこ
のシステムは正常に動作していると判断するような制御
システムを考える。すなわち、入力ｘが点Ａのある状態
量を示し、入力ｙが点Ｂのある状態量を示す。この入力
ｘおよびｙをある係数ａで乗算した値ａｘおよびａｙを
ともに所定の基準値ｐおよびｑの値に保持するような制
御システムを考える。このような制御システムの構成例
を図１７に示す。

【００４０】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、各々が互いに独立に選択信号が伝達される複
数の選択信号伝達線と、各々に基準電圧が印加される複
数の基準電位伝達線と、これら複数の選択信号伝達線の
各々に対応して設けられ、各々が対応の選択信号伝達線
に接続される制御電極を有する複数のトランジスタ素子
とこれら複数のトランジスタ素子の一方電極が接続され
る共通ノードとを有するメモリセルと、このメモリセル
の複数のトランジスタ素子各々に対応して設けられる複
数のデータ伝達線を備える。複数のデータ伝達線の各々
は対応のトランジスタ素子および共通ノードを介しての
複数の基準電位伝達線との選択的な接続または非接続お
よびいずれかの基準電位伝達線への接続時には接続され
た基準電位伝達線に伝達される基準電位に従って決定さ
れるメモリセルの記憶情報を伝達する。請求項２に係る
半導体記憶装置は、各々に基準電位が印加される複数の
基準電位伝達線と、これら複数の基準電位伝達線のいず
れか１つに接続される基準ノードと、各々が１対の導通
電極と制御電極とを有し、一方の導通電極が前記基準ノ
ードに接続される複数のトランジスタ素子とを有するメ
モリセルと、このメモリセルの複数のトランジスタ素子
各々に対応して設けられ、各々が対応のトランジスタ素
子の制御電極に接続されかつ互いに独立に選択信号が伝
達される複数の選択信号伝達線と、メモリセルの複数の
トランジスタ素子各々に対応して設けられ、各々が対応
するトランジスタ素子の他方導通電極に接続されてメモ
リセルの記憶情報を伝達するための複数のデータ伝達線
を備える。請求項３に係る半導体記憶装置は、行および
列のマトリックス状に配設され、各々が第１および第２
のトランジスタ素子と、これら第１および第２のトラン
ジスタ素子のそれぞれの一方導通端子が接続される共通
ノードとを有する複数のメモリセルと、これら複数のメ
モリセルの各行に対応して配設され、各々が対応の行の
メモリセルの第１のトランジスタ素子を接続する第１の
ワード線と該対応の行の第２のトランジスタ素子を接続
する第２のワード線とを有する複数のワード線の組と、
複数のメモリセルの各列に対応して配設され、各々が対
応の列のメモリセルの第１のトランジスタ素子に対して
設けられる第１のビット線と該対応の列のメモリセルの
第２のトランジスタ素子に対して設けられる第２のビッ
ト線とを有する複数のビット線対と、複数のメモリセル
各々に対し複数の基準電位を伝達するための複数の基準
電位伝達線とを備える。複数のメモリセルの各々の記憶
情報は対応の共通ノードと複数の基準電位伝達線との接
続態様および接続時に伝達される基準電位により決定さ
れる。請求項４に係る半導体記憶装置は、行および列の
マトリックス状に配設され、かつ各々が第１および第２
のトランジスタ素子と、これら第１および第２のトラン
ジスタ素子のそれぞれの一方導通端子が共通に接続され
る共通ノードとを有する複数のメモリセルと、これら複
数のメモリセルの各行に対応して配設され、各々が対応
の行の第１のトランジスタ素子の制御電極を接続する第
１のワード線と、該対応の行の第２のトランジスタ素子
の制御電極を接続する第２のワード線とを有する複数の
ワード線の組と、複数のメモリセルの各列に対応して配
設され、各々が対応の列のメモリセルの第１のトランジ
スタ素子に対して設けられる第１のビット線と該対応の
列のメモリセルの第２のトランジスタ素子に対して設け
られる第２のビット線とを有する複数のビット線の組
と、複数のメモリセル各々に対し、予め定められた一定
の基準電位と変更可能な第２および第３の基準電位をそ
れぞれ伝達する少なくとも３本の基準電位伝達線とを備
える。複数のメモリセルの各々の記憶情報は該対応の共
通ノードと少なくとも３本の基準電位伝達線との接続態
様および接続時に伝達される基準電位により決定され
る。請求項５に係る半導体記憶装置は、各々に基準電位
が印加される複数の基準電位伝達線と、複数行および複
数列のマトリックス状に配設され、各々が、複数の出力
ノードと、これら複数の出力ノードに対応した制御ノー
ドと、複数の基準電位伝達線と選択的に接続または非接
続とされる共通ノードと、複数の出力ノードに対応して
設けられ、対応の出力ノードと共通ノードとの間に接続
されるとともに制御電極が対応の制御ノードに接続され
る複数のトランジスタ素子とを有する複数のメモリセル
と、複数行に配設され、それぞれが対応の行に配設され
た複数のメモリセルの複数の制御ノードそれぞれに接続
される複数のワード線を有する複数のワード線群と、複
数列に配設され、各々が対応の列に配設された複数のメ
モリセルの複数の出力ノードそれぞれに接続される複数
のビット線を有する複数のビット線群を備える。請求項
６に係る半導体記憶装置は、各々に基準電位が印加され
る複数の基準電位伝達線と、複数行および複数列のマト
リックス状に配設される複数のメモリセルを有する。こ
れら複数のメモリセル各々は、第１および第２の出力ノ
ードと、第１および第２の制御ノードと、複数の基準電
位伝達線と選択的に接続または非接続とされる共通ノー
ドと、第１の出力ノードと共通ノードとの間に接続され
るとともに該制御電極が第１の制御ノードに接続される
第１のトランジスタ素子と、第２の出力ノードと共通ノ
ードとの間に接続されるとともにその制御電極が第２の
制御ノードに接続される第２のトランジスタ素子とを有
する。請求項６に係る半導体装置はさらに、複数行に配
設され、各々が対応の行に配設された複数のメモリセル
の第１の制御ノードに接続される複数の第１のワード線
と、複数行に配設され、各々が対応した行に配設された
複数のメモリセルの第２の制御ノードに接続される複数
の第２のワード線と、複数列に配設され、各々が対応し
た列に配設された複数のメモリセルの第１の出力ノード
に接続される複数の第１のビット線、複数列に配設さ
れ、各々が対応した列に配設された複数のメモリセルの
第２の出力ノードに接続される複数の第２のビット線を
備える。好ましくは複数の基準電位伝達線は３本設けら
れ、これら３本の基準電位電圧線のうち第１の基準電位
伝達線には接地電位が印加され、第２および第３の基準
電位伝達線には相補な論理の関係となる基準電位が印加
される。また好ましくは、第２および第３の基準電位伝
達線に互いに相補な論理の関係となる基準電位を印加す
るための基準電位発生手段をさらに備える。また好まし
くは、複数の第１のビット線および複数の第２のビット
線をそれぞれ所定電位にプリチャージするためのプリチ
ャージ手段をさらに備える。また好ましくは、複数の基
準電位伝達線は４本設けられる。これら４本の基準電位
伝達線のうち、第１の基準電位伝達線には接地電位が印
加され、第２の基準電位伝達線には電源電位が印加さ
れ、第３および第４の基準電位伝達線には相補な論理の
関係となる基準電位が印加される。

【００４１】演算回路４５は、減算器４３からの出力ａ
ｘ−ｐが所定値（許容誤差）θ１以下にあり、かつ減算
器４４の出力ａｙ−ｑが所定の値θ２以下の場合にのみ
システム正常指示信号を出力する。この場合、入力ｘお
よびｙは同時に処理される必要があるため、同一の係数
を記憶する第１のＲＯＭ４１と第２のＲＯＭ４２と２つ
のＲＯＭが必要とされる。この場合、第１および第２の
ＲＯＭ４１および４２の記憶内容は同一のものである
が、１つのＲＯＭに対して別々の異なる入力ｘおよびｙ
を同時に与えることはできない。したがって、このよう
な制御システムをコンパクトに小占有面積で形成するこ
とができないという問題が生じる。

【００４２】それゆえ、この発明の目的は上述の従来の
ＲＯＭの欠点を除去し、同一占有面積で記憶容量を大幅
に増大することができるＲＯＭを提供することである。

【００４３】この発明の他の目的は、１つのメモリサイ
クルで複数のアドレスを指定することのできる小占有面
積のＲＯＭを提供することである。

【００４４】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、各々に互いに独立に選択信号が伝達される複
数の選択信号伝達線と、各々に基準電位が伝達される複
数の基準電位伝達線と、複数の選択信号伝達線各々に対
して設けられる複数のトランジスタ素子を含むメモリセ
ルを備える。この複数のトランジスタ素子の各々は、対
応の選択信号伝達線に接続される制御電極と、これらの
複数のトランジスタ素子に共通に設けられる共通ノード
に接続される一方導通端子とを含む。

【００４５】

【００４６】

【作用】請求項１なしし６各々において、メモリセルの
各トランジスタ素子は、対応の選択信号伝達線またはワ
ード線への信号の活性時における、対応のデータ伝達線
またはビット線と複数な基準電位伝達線との接続態様お
よび基準電位伝達接続時に伝達される基準電位により決
定される情報を記憶している。複数の選択信号伝達線ま
たはワード線へはそれぞれ互いに独立に選択信号が伝達
される。したがってメモリセル内の複数のトランジスタ
素子は互いに独立に選択状態とすることができ、したが
って１つのメモリセルを複数種類の選択信号により同時
に選択することができ、そのメモリセルの記憶情報をそ
れぞれ対応のデータ伝達線またはビット線を介して並列
に読出すことができる。

【００４７】また、この構成により、異なるアドレスの
メモリセルを同時に選択状態とし、選択された複数のメ
モリセルの情報を同時にデータ伝達線上へ伝達して読出
すことができる。これにより、１つのメモリサイクルで
複数のアドレスを指定することのできる半導体記憶装置
を得ることができる。

【００４８】

【発明の実施例】図２はこの発明の一実施例である半導
体記憶装置の全体の構成を示す図である。図２におい
て、半導体記憶装置６００は、メモリセルが行列状に配
置されたメモリセルアレイ１０６を含む。このメモリセ
ルアレイ１０６の内部構造は後に詳細に説明するが、１
つのメモリセルに対し、互いに独立に複数の経路を介し
てアクセス可能である。この図２に示す構成においては
メモリセルアレイ１０６に対し２つの経路を介してアク
セス可能な場合の構成が示される。この半導体記憶装置
６００はさらに、第１のアドレス入力ＡＤＡをデコード
し、メモリセルアレイ１０６の対応の行を選択する第１
のデコーダ１０８ａと、第２のアドレス入力ＡＤＢをデ
コードし、メモリセルアレイ１０６の対応の行を選択す
るデコーダ１０８ｂと、メモリセルアレイ１０６内の、
デコーダ１０８ａにより選択されたメモリセルのデータ
を出力する第１の出力回路１０９ａと、メモリセルアレ
イ１０６内の、デコーダ１０８ｂにより選択されたメモ
リセルのデータを出力する第２の出力回路１０９ｂを含
む。第１の出力回路１０９ａから出力データＤＡが出力
され、第２の出力回路１０９ｂから出力データＤＢが出
力される。

【００４９】この半導体記憶装置６００は、さらに、外
部から与えられる制御信号／ＣＥおよび／ＯＥに応答し
て各種内部制御信号ＡＴＡ′、ＡＴＢ′、ＯＥＡ、ＯＥ
ＢおよびφｐＡ，φｐＢを出力する制御回路１２０と、
内部制御信号φｐＡ，φｐＢに応答してメモリセルアレ
イ１０６内の内部データ伝達線であるビット線電位のプ
リチャージを行なうプリチャージ回路１１０ａおよび１
１０ｂと、外部から与えられる基準電位設定信号Ｓに応
答して、メモリセルアレイ１０６内の各メモリセルの記
憶情報を設定するための基準電位を発生する基準電位設
定回路１１１を含む。制御信号ＡＴＡ′およびＡＴＢ′
はそれぞれ第１および第２のデコーダ１０８ａおよび１
０８ｂの動作タイミングを与える。制御信号ＯＥＡおよ
びＯＥＢは出力回路１０９ａおよび１０９ｂの出力デー
タＤＡおよびＤＢの出力タイミングを与える。

【００５０】制御回路１２０からは、内部制御信号φｐ
Ａ、φｐＢ、ＡＴＡ′、ＡＴＢ′、ＯＥＢおよびＯＥＡ
が、外部からの制御信号／ＣＥおよび／ＯＥに応答して
発生されている。この図２で示す構成の場合、デコーダ
１０８ａとデコーダ１０８ｂは同一のタイミングで動作
し、またプリチャージ回路１１０ａとプリチャージ回路
１１０ｂも同一のタイミングで動作し、さらに出力回路
１０９ａと出力回路１０９ｂも同一のタイミングで動作
する。しかしながら、この各回路の動作タイミングは、
それぞれ異なっていてもよい。この場合、外部からの制
御信号／ＣＥおよび／ＯＥをそれぞれ２種類すなわち／
ＣＥＡ、／ＣＥＢ、／ＯＥＡ、および／ＯＥＢを制御回
路１２０へ与える構成とすれば、一方のグループのみを
活性化することができる。しかし、以下の説明において
は、各回路ブロックは、同一のタイミングで動作するも
のとして説明する。また、デコーダ１０８ａおよび１０
８ｂへはアドレス入力ＡＤＡおよびＡＤＢが与えられて
いるが、通常、外部からのアドレス入力を受けて内部ア
ドレスを発生するアドレスバッファからのアドレス入力
が各デコーダ１０８ａおよび１０８ｂへ与えられるが、
このアドレスバッファは、図面を簡略化するために省略
されている。

【００５１】図３は、この図２に示す半導体記憶装置の
要部の構成を概略的に示す図である。図３において、メ
モリセルアレイ１０６は、行方向に配列され、デコーダ
１０８ａからの行選択信号を受けるワード線（選択信号
伝達線）ＷＡ１と、デコーダ１０８ｂからの選択信号を
受けるワード線ＷＢ１と、選択されたワード線に接続さ
れるメモリセル２０の記憶する情報が伝達されるビット
線（内部デコーダ伝達線）ＢＡ１、ＢＢ１、ＢＡ２、Ｂ
Ｂ２、ＢＡｎ、ＢＢｎを含む。ここで、デコーダ１０８
ａおよび１０８ｂの出力を受けるワード線はそれぞれ複
数本設けられているが、この図３においては、デコーダ
１０８ａおよび１０８ｂの１つの出力を受けるワード線
ＷＡ１およびＷＢ１のみが代表的に示される。メモリセ
ル２０の各々は、ワード線ＷＡ１上の選択信号に応答し
て選択状態となり、その記憶情報を対応のビット線ＢＡ
ｉ（ｉ＝１〜ｎ）へ伝達する第１の記憶素子１ａと、ワ
ード線ＷＢ１上の選択信号に応答して選択状態となり、
その記憶情報をビット線ＢＢｉ（ｉ＝１〜ｎ）へ伝達す
る第２の記憶素子１ｂを含む。

【００５２】メモリセルアレイ１０６はさらにビット線
ＢＡ１〜ＢＡｎの各々に対応して設けられてデコーダ１
０８ａからの選択信号に応答してオン状態となり、対応
のビット線を出力回路１０９ａへ接続する列選択トラン
ジスタＳＡＴ１〜ＳＴＡｎと、ビット線ＢＢ１〜ＢＢｎ
の各々に対応して設けられ、デコーダ１０８ｂからの選
択信号に応答してオン状態となり、対応のビット線を出
力回路１０９ｂへ接続する列選択トランジスタＳＴＢ１
〜ＳＴＢｎを含む。この選択トランジスタＳＴＡ１〜Ｓ
ＴＡｎの各々へはデゴーダ１０８ａから列選択信号が与
えられ、これらのうちの１つがオン状態となる。同様に
選択トランジスタＳＴＢ１〜ＳＴＢｎもそれぞれのゲー
トへデコーダ１０８ｂから列選択信号が与えられ、これ
らのうち１つの選択トランジスタのみがオン状態とな
る。ここで、図３においては、デコーダ１０８ａおよび
１０８ｂから出力される列選択用の選択信号伝達線はｎ
ビット幅で示されている。出力回路１０９ａおよび１０
９ｂは、それぞれ選択されたメモリセルのデータを検知
し増幅して出力するセンスアンプ１１９ａおよび１１９
ｂをそれぞれ含む。この図３に示すように、１つのメモ
リセル２０が、２つの互いに独立に選択可能な記憶素子
１ａおよび１ｂを含んでいるため、同時に２つのメモリ
セルのデータを出力することができるとともに、同一の
メモリセルデータを２つの出力回路１０９ａおよび１０
９ｂから出力することも可能である。

【００５３】図１は、この図３に示すメモリセル２０の
具体的構成を示す図である。図１において、メモリセル
２０は、２個のメモリトランジスタ１ａおよび１ｂを含
む。メモリトランジスタ１ａはそのゲートがワード線２
ａに接続され、そのドレインがビット線３ａに接続さ
れ、そのソースが共通ノードＮＡに接続される。メモリ
トランジスタ１ｂはそのゲートがワード線２ｂに接続さ
れ、そのドレインがビット線３ｂに接続され、そのソー
スが共通ノードＮＡに接続される。ここで、ワード線２
ａおよび２ｂはそれぞれ図３に示すワード線ＷＡ１およ
びＷＢ１に対応する。また、ビット線３ａおよび３ｂ
は、それぞれビット線ＢＡｉおよびＢＢｉに対応する。

【００５４】メモリセル２０はさらに、それぞれに、基
準電位が伝達される基準電位伝達線５ａ，５ｂおよび４
を含む。ここで基準電位伝達線４はその電位がたとえば
接地電位レベルの“Ｌ”レベルに設定される。この基準
電位伝達線５ａおよび５ｂへは図２に示す基準電位発生
回路１１１からの基準電位が伝達される。ビット線３ａ
および３ｂの一方側にはそれぞれプリチャージ信号φｐ
ＡおよびφｐＢに応答してオン状態となり、ビット線３
ａおよび３ｂをそれぞれたとえば動作電源電位Ｖｃｃレ
ベルの“Ｈ”にプリチャージするプリチャージトランジ
スタＴＰＡおよびＴＰＢが設けられる。ビット線３ａお
よび３ｂの他方端は選択トランジスタＳＴＡｉ，ＳＴＢ
ｉに接続される。

【００５５】基準電位伝達線５ａおよび５ｂへ与えられ
る基準電位の組合わせは以下の２つの場合がある。

【００５６】ケース１：基準電位伝達線５ａが“Ｈ”に
設定されかつ基準電位伝達線５ｂが“Ｌ”。ケース２：基準電位伝達線５ａが“Ｌ”、基準電位伝達
線５ｂが“Ｈ”。

【００５７】このメモリトランジスタ１ａおよび１ｂの
ソース端子が共通ノードＮＡを介して接地電位伝達線４
に接続されているか、第１の基準電位伝達線５ａに接続
されているか、第２の基準電位伝達線５ｂに接続されて
いるか、あるいはこの共通ノードＮＡが開放状態（いず
れの基準電位伝達線とも非接続状態）とされているかに
よりその記憶情報が決定される。ここで、メモリトラン
ジスタ１ａおよび１ｂのソースおよびドレイン端子は、
その使用用途により決定され、一意的に決定されるもの
ではないが、以下の説明においては、ビット線に接続さ
れる共通端子（導通電極）をドレイン、共通ノードＮＡ
に接続される導通端子をソース端子と称する。これらの
メモリトランジスタ１ａおよび１ｂは共通ノードＮＡと
基準電位伝達線４、５ａおよび５ｂとの接続状態に応じ
て同一の情報を記憶することになる。次に、このメモリ
セル２０の動作について第１のメモリトランジスタ１
ａ、ワード線２ａおよびビット線３ａを用いてこのメモ
リセルの情報を記憶する動作およびこの記憶情報読出動
作について説明する。第２のメモリトランジスタ１ｂを
用いたデータ読出しも同時に行なわれる。上述のケース
１およびケース２各々の場合におけるメモリトランジス
タ１ａのソースと基準電位伝達線との接続態様とそのと
きの記憶情報との関係を一覧にして図５に示す。また、
図１、図２および図５を参照してこの発明の一実施例で
ある半導体記憶装置のデータ読出動作について説明す
る。メモリセルトランジスタ１ａおよび１ｂの共通ノー
ドＮＡと基準電位伝達線４，５ａおよび５ｂとの接続関
係によりメモリセル２０の記憶情報が決定されている。
まず、ケース１の場合について説明する。

【００５８】まず従来と同様にして、ビット線３ａをプ
リチャージトランジスタＴＰＡを介して動作電源電位Ｖ
ｃｃレベルの“Ｈ”にプリチャージする。このプリチャ
ージ完了後、デコーダ１０８ａへアドレス入力ＡＤＡが
与えられ、ワード線２ａが選択される。この選択ワード
線２ａ上へはデコーダ１０８ａから行選択信号ＷＬが伝
達され、これによりワード線２ａの電位が“Ｈ”に立上
がる。

【００５９】今、図５に示すように、第１の基準電位伝
達線５ａの電位は“Ｈ”、第２の基準電位伝達線５ｂの
電位は“Ｌ”に設定されている。メモリセルトランジス
タ１ａがこの選択ワード線２ａ上の選択信号ＷＬに応答
してオン状態となれば、ビット線３ａは共通ノードＮＡ
に接続される。この共通ノードＮＡが接地電位伝達線４
または第２の基準電位伝達線５ｂに接続されている場合
には、ビット線３ａにプリチャージされた電荷がこのメ
モリセルトランジスタ１ａを介して放電されビット線３
ａの電位が低下し、データ“０”が読出される。

【００６０】この共通ノードＮＡが第１の基準電位伝達
線５ａに接続されているかまたは開放状態（無接続状
態）に設定されていれば、ビット線３ａにプリチャージ
された電荷は放電されず、ビット線３ａはプリチャージ
電位を維持し、これによりデータ“１”が読出される。

【００６１】次に、ケース２の場合について説明する。
この場合、第１の基準電位伝達線５ａの電位は“Ｌ”、
第２の基準電位伝達線５ｂの電位は“Ｈ”である。上述
のケース１の場合と同様、ビット線３ａのプリチャージ
完了後、選択ワード線２ａの電位が“Ｈ”に立上がりメ
モリセルトランジスタ１ａがオン状態となる。共通ノー
ドＮＡが接地電位伝達線４または第１の基準電位伝達線
５ａに接続されている場合には、ビット線３ａのプリチ
ャージされた電荷が放電され、データ“０”が読出され
る。

【００６２】共通ノードＮＡが第１の基準電位伝達線５
ｂに接続されているかまたは開放状態とされている場
合、ビット線３ａのプリチャージ電位は変化せず、デー
タ“１”が読出される。このように、これらの第１およ
び第２の基準電位伝達線５ａおよび５ｂの基準電位を切
換えることにより、１つのメモリセル２０を用いて２種
類のデータを記憶することができる。この基準電位伝達
線５ａおよび５ｂへ伝達される基準電位は図２に示す基
準電位発生回路１１１により設定される。基準電位設定
回路１１１は外部からの基準電位設定信号Ｓに応答して
その基準電位伝達線５ａおよび５ｂの基準電位を設定す
る。この基準電位設定信号Ｓは、動作モード指示信号、
バンク選択信号、およびアドレス信号等のいずれであっ
てもよい。したがって、基準電位伝達線５ａ、５ｂおよ
び接地電位伝達線４をすべてのメモリセル２０に対し共
通に配設することにより、すべてのメモリセル２０は２
種類のデータを記憶することができる。

【００６３】メモリセル２０は２つのメモリセルトラン
ジスタ１ａおよび１ｂを含んでいる。メモリセルトラン
ジスタ１ａはワード線２ａ上の選択信号ＷＬに応答して
オン状態となる。一方メモリセルトランジスタ１ｂはワ
ード線２ｂ上の選択信号ＷＬに応答してオン状態とな
る。したがって、ワード線２ａが選択状態となったと
き、このメモリセル２０の記憶情報はビット線３ａへ伝
達され、またこのとき同時にワード線２ｂが選択状態と
されてもメモリセル２０の記憶情報はビット線３ｂへメ
モリセルトランジスタ１ｂを介して伝達される。したが
って、１つのメモリセル２０へ同時にアクセスし、この
メモリセルの情報を２つの経路から読出すことができ
る。また、逆に言えば、このメモリセル２０と別のメモ
リセルを同時にアクセスし、この２つのメモリセルデー
タを並列に読出すこともできる。次に、同一のメモリサ
イクルで異なるアドレスに同時にアクセスする場合の動
作について説明する。

【００６４】図４は、この図１に示すメモリセルを用い
た２ワード（１ワード１ビット）の配置の一例を示す図
である。図４において、メモリセル２０ａはワード線２
ａおよび２ｂのいずれかにより選択状態とされる。メモ
リセル２０ａはワード線２ａが選択状態となったとき、
その記憶情報をビット線３ａに伝達する。ワード線２ｂ
がが選択状態となったとき、メモリセル２０ａはその記
憶情報をビット線３ｂに伝達する。メモリセル２０ｂ
は、ワード線２ｃおよび２ｄより選択される。ワード線
２ｃが選択状態となったとき、メモリセル２０ｂはその
記憶情報をビット線３ａ上へ伝達する。ワード線２ｄが
選択状態となったとき、メモリセル２０ｂがその記憶情
報をビット線３ｂへ伝達する。すなわちワード線２ａお
よび２ｃは図３に示すデコーダ１０８ａにより選択さ
れ、ワード線２ｂおよび２ｄは図３に示すデコーダ１０
８ｂにより選択される。今メモリセル２０ａに対しワー
ド線２ａが選択状態となった場合を考える。このとき、
メモリセル２０ａの記憶データはビット線３ａへ伝達さ
れる。このとき、メモリセル２０ｂに対し、デコーダ１
０８ｂよりワード線２ｄを選択状態とすることができ
る。この場合、メモリセル２０ｂの記憶情報はビット線
３ｂ上へ伝達される。このビット線３ａおよび３ｂ上の
データは、それぞれ独立に列選択トランジスタＳＴＡｉ
およびＳＴＢｊを介して出力回路１０９ａおび１０９ｂ
へ伝達することができる。したがって、１つのメモリサ
イクルにおいてメモリセル２０ａの記憶情報とメモリセ
ル２０ｂの記憶情報を同時に読出すことができる。

【００６５】この場合、ワード線２ｂおよび２ｃをそれ
ぞれ選択状態とし、メモリセル２０ａおよび２０ｂの記
憶情報をビット線３ｂおよび３ａ上へそれぞれ伝達する
こともできる。したがって、このデコーダ１０８ａおよ
び１０８ｂをそれぞれ同時に駆動することにより、２つ
のメモリセルを選択してこの選択されたメモリセルの情
報を同時に読出すことができる。

【００６６】この図４におけるメモリセルの選択におい
ても、図５に示すように、基準電位伝達線に伝達される
基準電位と共通ノードＮＡと基準電位伝達線との接続関
係とにより各メモリセル２０ａおよび２０ｂの記憶情報
は決定される。この場合、各メモリセル２０ａおよび２
０ｂはそれぞれ複数のワードを記憶することができる。
したがって、１つのメモリセルが、その動作モードに応
じ複数ワードの情報を記憶することができ、かつＲＯＭ
の占有面積を従来のＲＯＭのそれの１／２以下に低減す
ることができる。また、このＲＯＭは同時に複数のメモ
リセルのデータを読出すことができるため従来のＲＯＭ
の２つのチップが占有する面積よりもその占有面積が小
さくなる。これにより小占有面積で大記憶容量を有する
ＲＯＭを得ることができる。図６に、図２に示す基準電
位発生回路１１１の具体的構成を示す。

【００６７】図６において、基準電位発生回路１１１
は、２段の縦続接続されたインバータＩＶ１およびＩＶ
２を含む。インバータＩＶ１は電位設定信号Ｓを受け
る。インバータＩＶ１の出力が基準電位伝達線５ｂへ伝
達される。インバータＩＶ２はインバータＩＶ１の出力
を受ける。インバータＩＶ２の出力が基準電位伝達線５
ａへ伝達される。この図６に示す構成においては、電位
設定信号Ｓの“Ｈ”および“Ｌ”に応じて基準電位伝達
線５ａおよび５ｂの電位を設定することができる。

【００６８】図１に示すメモリセルの構造においては、
基準電位伝達線が３本設けられている。この構成に代え
て、基準電位伝達線を４本設け、メモリセルトランジス
タ１ａおよび１ｂの共通ノードＮＡをこの４本の基準電
位伝達線のいずれかに必ず接続するように構成すること
もできる。

【００６９】図７は、この発明の他の実施例であるＲＯ
Ｍのメモリセルの構造を示す図である。この図７におい
ては、３本の基準電位伝達線４，５ａおよび５ｂに加え
て、さらにたとえば動作電源電圧である基準電位Ｖｃｃ
を伝達する第４の基準電位伝達線（電源線）７０が追加
される。メモリセルトランジスタ１ａおよび１ｂの共通
ノードＮＡがこの基準電位伝達線４，５ａ，５ｂおよび
７０のいずれに接続されるかによりこのメモリセルの記
憶データが設定される。この場合、メモリセルトランジ
スタ１ａおよび１ｂの共通ノードＮＡは必ずこれらの４
本の基準電位伝達線４，５ａ，５ｂおよび７０のいずれ
か１本に接続される。接地電位伝達線４へは常に“Ｌ”
の電位が伝達され、電源電位伝達線７０には、常に、
“Ｈ”の電位が伝達される。第１および第２の基準電位
伝達線５ａおよび５ｂの電位は電位設定信号Ｓに応答し
て“Ｈ”および“Ｌ”のいずれかに設定される。

【００７０】この図７に示すメモリセルの動作について
簡単に説明する。このメモリセルトランジスタ１ａおよ
び１ｂが導通状態となる動作は同様であり、単にその選
択ワード線および接続ビット線が異なるだけであるた
め、以下においては、このメモリセルトランジスタ１ａ
の選択動作について説明する。今、共通ノードＮＡが電
源電位伝達線７０に接続されている場合を考える。この
場合、基準電位伝達線５ａおよび５ｂの電位にかかわら
ず、メモリセルトランジスタ１ａが選択状態となった場
合、ビット線３ａの電位は変化せずプリチャージ電位
“Ｈ”を維持するため、このメモリセルトランジスタ１
ａからはデータ“１”が読出される。共通ノードＮＡが
他の基準電位伝達線４，５ａおよび５ｂのいずれかに接
続されている場合は図１に示すメモリセルの場合と同様
の動作が行なわれる。この図７に示すメモリセルの記憶
情報を図８に一覧にして示す。

【００７１】この図７に示すメモリセルの構造において
は、いずれの接続状態においてもビット線３ａおよび３
ｂを充放電することができるため、ビット線３ａおよび
３ｂのプリチャージを行なわなくてもデータの読出しを
行なうことができるＲＯＭを得ることができる。したが
って、プリチャージ回路１１０ａおよび１１０ｂを設け
る必要がなく、またこのビット線プリチャージに必要と
される時間Ｔｂ（図１１参照）を考慮する必要がなくな
り、小占有面積で高速動作をするＲＯＭを得ることがで
きる。また、この図７に示すＲＯＭのメモリセル構成に
おいては、ビット線３ａおよび３ｂを電源電位Ｖｃｃに
プリチャージせず、たとえばＶｃｃ／２の中間電位にプ
リチャージするようなプリチャージ方式においても、そ
のデータ読出し時におけるビット線の充放電は中間電位
から“Ｈ”または“Ｌ”へ行なわれるため、この充放電
に要する時間を従来のＲＯＭに比べて短縮することがで
き、かつそのときに流れる消費電流も低減することがで
き、高速かつ低消費電流のＲＯＭを得ることができる。

【００７２】上述の実施例においては、３本または４本
の基準電位伝達線を用いてメモリセルにおいて４つの状
態の表現を可能にしている。この構成においては、１つ
のメモリセルが従来のＲＯＭのメモリセル２個の機能を
果たしていることになる。したがって、１つのＲＯＭを
用いて２バンクを実現することができる。

【００７３】この上述のメモリセルの構成はさらに、１
つのメモリセルが従来のメモリセルのＮ個の機能を実現
する構成に拡張することができる。１つのメモリセルが
Ｎ個のメモリセルの状態を表現するためには、各状態は
“０”および“１”の２状態をとることができるため、
合計２^N の状態の表現を必要とする。したがって、接地
電位伝達線を含んで基準電位伝達線としては２^N −１本
または電源電位伝達線および接地電位伝達線両者を含む
基準電位伝達線として２^N 本の基準電位伝達線を設けれ
ばよい。

【００７４】なお上記実施例においては、メモリセルが
２つのメモリセルトランジスタを含んでおり、この半導
体記憶装置から２つのメモリセルデータを並列に読出す
構成について説明したが、このメモリセルに含まれるト
ランジスタの数は３個以上あってもよい。

【００７５】また、図２に示す半導体記憶装置の構成に
おいては、制御回路１２０が制御信号／ＣＥおよび／Ｏ
Ｅに応答しれ各種内部制御信号を発生している。しかし
ながら、この場合、外部からのアドレス入力ＡＤＡおよ
びＡＤＢの変化を検出するアドレス遷移検出回路を設
け、このアドレス遷移検出回路出力を内部動作タイミン
グを規制するための制御信号として用いてもよい。ま
た、デコーダ１０８ａおよび１０８ｂのデコード動作タ
イミングは、制御回路１２０からの制御信号により決定
されるのではなく、アドレス入力ＡＤＡおよびＡＤＢを
常にデコードする構成であってもよい。この場合、デコ
ーダ１０８ａおよび１０８ｂの出力状態はアドレス入力
ＡＤＡおよびＡＤＢが変化しなければそのときの状態を
維持する。

【００７６】さらに、メモリセルトランジスタ１ａおよ
び１ｂの開放状態は、このメモリセルトランジスタ１ａ
または１ｂとビット線３ａまたは３ｂとの間を無接続と
することにより実現してもよい。また、このメモリセル
トランジスタ１ａおよび１ｂの構造は、任意である。

【００７７】この基準電位伝達線４および７０へ伝達さ
れる接地電位および電源電位は外部から与える構成とし
てもよい。

【００７８】上述のメモリセル構造を用いることによ
り、図１７に示すような制御システムを構築する場合１
個のＲＯＭのみを用いて構築することができ、小占有面
積の制御システムを構築することができる。

【００７９】

【発明の効果】以上のように、この発明によれば、１つ
のメモリセルを、各々が異なる経路で独立にアクセス可
能な複数のメモリセルトランジスタで構成し、このメモ
リセルの記憶情報を複数のメモリセルトランジスタの一
方導通端子が接続される共通ノードを介した、各々に基
準電位が伝達される複数の基準電位伝達線とビット線と
の接続関係により決定するように構成したので、１つの
メモリセルが複数個のワードを記憶することができ、か
つ同一サイクルで複数のメモリセルを同時にアクセスす
ることができ、かつさらに同一のメモリサイクルで同一
のメモリセルをアクセスすることもでき、１個の半導体
記憶装置で従来の複数個の半導体記憶装置の機能を持
つ、小占有面積かつ大記憶容量の半導体記憶装置を得る
ことができる。

【図面の簡単な説明】

【図１】この発明による半導体記憶装置のメモリセルの
構成を示す図である。

【図２】この発明の一実施例である半導体記憶装置の全
体の構成を示す図である。

【図３】図２に示す半導体記憶装置の要部の構成を概念
的に示す図である。

【図４】この発明の半導体記憶装置の動作態様を説明す
るための図である。

【図５】図１に示すメモリセルの記憶情報と共通ノード
と基準電位伝達線の接続との対応関係を一覧にして示す
図である。

【図６】図２に示す基準電位発生回路の具体的構成の一
例を示す図である。

【図７】この発明の他の実施例である半導体記憶装置の
メモリセルの構造を示す図である。

【図８】図７に示すメモリセルの記憶データと共通ノー
ドと基準電位伝達線との接続との対応関係を一覧にして
示す図である。

【図９】従来の半導体記憶装置の全体の構成を示す図で
ある。

【図１０】従来の半導体記憶装置のメモリセルの構造を
示す図である。

【図１１】従来の半導体記憶装置の動作を示す信号波系
図である。

【図１２】従来の半導体記憶装置のメモリセルアレイの
構成の一例を示す図である。

【図１３】図１２に示す半導体記憶装置の動作を一覧に
して示す図である。

【図１４】従来の係数ＲＯＭの使用態様を例示する図で
ある。

【図１５】従来の係数ＲＯＭをバンクで構成した際のシ
ステムの一例を概略的に示す図である。

【図１６】ＲＯＭがプログラムＲＯＭとして用いられる
際のシステムの構成の一例を示す図である。

【図１７】従来のＲＯＭを用いた制御システムの構成の
一例を示す図である。

【符号の説明】

１ａ，１ｂメモリトランジスタ２ａ，２ｂ，ＷＬＡ，ＷＬＢワード線３ａ，３ｂ，ＢＡ１〜ＢＡｎ，ＢＢ１〜ＢＢｎビット
線４接地電位伝達信号線５ａ，５ｂ基準電位伝達信号線２０メモリセルＮＡメモリトランジスタの共通ノード

───────────────────────────────────────────────────── フロントページの続き (72)発明者松村哲哉兵庫県伊丹市瑞原４丁目１番地三菱電機株式会社エル・エス・アイ研究所内 (72)発明者瀬川浩兵庫県伊丹市瑞原４丁目１番地三菱電機株式会社エル・エス・アイ研究所内 (56)参考文献特開昭60−57962（ＪＰ，Ａ) 特開昭58−130494（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】各々が互いに独立に選択信号が伝達される
複数の選択信号伝達線、各々に基準電圧が印加される複数の基準電位伝達線、前記複数の選択信号伝達線の各々に対応して設けられ、
各々が対応の選択信号伝達線に接続される制御電極を有
する複数のトランジスタ素子と、前記複数のトランジス
タ素子の一方電極が接続される共通ノードとを有するメ
モリセル、および前記メモリセルの複数のトランジスタ素子各々に対応し
て設けられる複数のデータ伝達線を備え、前記複数のデータ伝達線の各々は対応のトランジスタ素
子および共通ノードを介しての前記複数の基準電位伝達
線との選択的な接続または非接続およびいずれかの基準
電位伝達線への接続時には該接続された基準電位伝達線
に伝達される基準電位に従って決定される前記メモリセ
ルの記憶情報を伝達する、半導体記憶装置。
【請求項２】各々に基準電位が印加される複数の基準電
位伝達線、前記複数の基準電位伝達線のいずれか１つに接続される
基準ノードと、各々が１対の導通電極と制御電極とを有
し、一方の導通電極が前記基準ノードに接続される複数
のトランジスタ素子とを有するメモリセル、前記メモリセルの複数のトランジスタ素子各々に対応し
て設けられ、各々が対応のトランジスタ素子の制御電極
に接続されるとともに、互いに独立に選択信号が伝達さ
れる複数の選択信号伝達線、および前記メモリセルの複数のトランジスタ素子各々に対応し
て設けられ、各々が対応するトランジスタ素子の他方の
導通電極に接続され、前記メモリセルの記憶情報を伝達
するための複数のデータ伝達線を備える、半導体記憶装
置。
【請求項３】行および列のマトリックス状に配設され、
かつ各々が第１および第２のトランジスタ素子と、前記
第１および第２のトランジスタ素子のそれぞれの一方導
通端子が接続される共通ノードとを有する複数のメモリ
セル、前記複数のメモリセルの各行に対応して配設され、各々
が対応の行のメモリセルの第１のトランジスタ素子の制
御電極を接続する第１のワード線と該対応の行の第２の
トランジスタ素子の制御電極を接続する第２のワード線
とを有する複数のワード線の組と、前記複数のメモリセルの各列に対応して配設され、各々
が対応の列のメモリセルの第１のトランジスタ素子に対
して設けられる第１のビット線と該対応の列のメモリセ
ルの第２のトランジスタ素子に対して設けられる第２の
ビット線とを有する複数のビット線の組と、前記複数のメモリセル各々に対し複数の基準電位を伝達
するための複数の基準電位伝達線とを備え、前記複数の
メモリセルの各々の記憶情報は対応の共通ノードと前記
複数の基準電位伝達線との接続態様および接続時に伝達
される基準電位により決定される、半導体記憶装置。
【請求項４】行および列のマトリックス状に配設され、
かつ各々が第１および第２のトランジスタ素子と、前記
第１および第２のトランジスタ素子のそれぞれの一方導
通端子が共通に接続される共通ノードとを有する複数の
メモリセルと、前記複数のメモリセルの各行に対応して配設され、各々
が対応の行の第１のトランジスタ素子の制御電極を接続
する第１のワード線と、該対応の行の第２のトランジス
タ素子の制御電極を接続する第２のワード線とを有する
複数のワード線の組と、前記複数のメモリセルの各列に対応して配設され、各々
が対応の列のメモリセルの第１のトランジスタ素子に対
して設けられる第１のビット線と該対応の列のメモリセ
ルの第２のトランジスタ素子に対して設けられる第２の
ビット線とを有する複数のビット線の組と、前記複数のメモリセル各々に対し、予め定められた一定
の基準電位と変更可能な第２および第３の基準電位をそ
れぞれ伝達する少なくとも３本の基準電位伝達線とを備
え、前記複数のメモリセルの各々の記憶情報は該対応の
共通ノードと前記少なくとも３本の基準電位伝達線との
接続態様および接続時に伝達される基準電位により決定
される、半導体記憶装置。
【請求項５】各々に基準電位が印加される複数の基準電
位伝達線、複数行および複数列のマトリックス状に配設され、各々
が、複数の出力ノードと、前記複数の出力ノードに対応
した制御ノードと、前記複数の基準電位伝達線と選択的
に接続または非接続とされる共通ノードと、前記複数の
出力ノードに対応して設けられ、対応の出力ノードと前
記共通ノードとの間に接続されるとともに制御電極が対
応の制御ノードに接続される複数のトランジスタ素子と
を有する複数のメモリセル、前記複数行に配設され、各々が対応の行に配設された複
数のメモリセルの複数の制御ノードそれぞれに接続され
る複数のワード線を有する複数のワード線群と、前記複数列に配設され、各々が対応の列に配設された複
数のメモリセルの複数の出力ノードそれぞれに接続され
る複数のビット線を有する複数のビット線群を備える、
半導体記憶装置。
【請求項６】各々に基準電位が印加される複数の基準電
位伝達線、複数行および複数列のマトリックス状に配設され、各々
が、第１および第２の出力ノードと、第１および第２の
制御ノードと、前記複数の基準電位伝達線と選択的に接
続または非接続される共通ノードと、前記第１の出力ノ
ードと前記共通ノードとの間に接続されるとともに該制
御電極が前記第１の制御ノードに接続される第１のトラ
ンジスタ素子と、前記第２の出力ノードと前記共通ノー
ドとの間に接続されるとともに該制御電極が前記第２の
制御ノードに接続される第２のトランジスタ素子とを有
する複数のメモリセル、前記複数行に配設され、各々が対応した行に配設された
複数のメモリセルの第１の制御ノードに接続される複数
の第１のワード線、前記複数行に配設され、各々が対応した行に配設された
複数のメモリセルの第２の制御ノードに接続される複数
の第２のワード線、前記複数列に配設され、各々が対応した列に配設された
複数のメモリセルの第１の出力ノードに接続される複数
の第１のビット線、および前記複数列に配設され、各々が対応した列に配設された
複数のメモリセルの第２の出力ノードに接続される複数
の第２のビット線を備える、半導体記憶装置。
【請求項７】前記複数の基準電位伝達線は、接地電位が
印加される第１の基準電位伝達線と、互いに相補な論理
を表わす基準電位が印加される第２および第３の基準電
位伝達線を含む、請求項６記載の半導体記憶装置。
【請求項８】前記第２および第３の基準電位伝達線に前
記互いに相補な論理を表わす基準電位を印加するための
基準電位発生手段をさらに備える、請求項７記載の半導
体記憶装置。
【請求項９】前記複数の第１のビット線および複数の第
２のビット線を所定電位にプリチャージするためのプリ
チャージ手段をさらに備える、請求項６ないし８のいず
れかに記載の半導体記憶装置。
【請求項１０】前記複数の基準電位伝達線は、接地電圧
が印加される第１の基準電位伝達線と、電源電位が印加
される第２の基準電位伝達線と、互いに相補な論理関係
となる基準電位が印加される第３および第４の基準電位
伝達線を含む、請求項６記載の半導体記憶装置。