JP2611873B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2611873B2 JP2611873B2 JP40008190A JP40008190A JP2611873B2 JP 2611873 B2 JP2611873 B2 JP 2611873B2 JP 40008190 A JP40008190 A JP 40008190A JP 40008190 A JP40008190 A JP 40008190A JP 2611873 B2 JP2611873 B2 JP 2611873B2
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- lines
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Description
【0001】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特にデジタル信号処理用途に用いられる読出し専用
半導体記憶装置に関する。
し、特にデジタル信号処理用途に用いられる読出し専用
半導体記憶装置に関する。
【0002】
【従来の技術】半導体記憶装置の1つに、一定のプログ
ラムまたはデータなどの情報を記憶する読出し専用半導
体記憶装置(リード・オンリー・メモリ、以下、ROM
と称す)と呼ばれるものがあり、このROMは種々の用
途に広く用いられている。
ラムまたはデータなどの情報を記憶する読出し専用半導
体記憶装置(リード・オンリー・メモリ、以下、ROM
と称す)と呼ばれるものがあり、このROMは種々の用
途に広く用いられている。
【0003】デジタル信号処理用途においても、係数の
保持手段またはテーブル・ルック・アップ方式の演算を
行なうための記憶手段などとしてこのROMは用いられ
る。ここで、テーブル・ルック・アップ方式の演算と
は、入力に対応する演算結果がテーブル状に予め記憶さ
れており、入力が与えられたとき対応の演算結果をこの
テーブル内から検索して出力する方式である。ROM内
にこのようなテーブルが記憶されている場合、入力がア
ドレスとして用いられ、この各アドレスに対応して演算
結果が格納される。
保持手段またはテーブル・ルック・アップ方式の演算を
行なうための記憶手段などとしてこのROMは用いられ
る。ここで、テーブル・ルック・アップ方式の演算と
は、入力に対応する演算結果がテーブル状に予め記憶さ
れており、入力が与えられたとき対応の演算結果をこの
テーブル内から検索して出力する方式である。ROM内
にこのようなテーブルが記憶されている場合、入力がア
ドレスとして用いられ、この各アドレスに対応して演算
結果が格納される。
【0004】デジタル信号処理専用の集積回路装置にお
いては、ROMはこの集積回路装置内に組込まれる。こ
のような信号処理用途にROMが用いられる最大の理由
は、1個のメモリセルが1個のトランジスタで構成され
るため、同一容量のデータを記憶する場合、他の記憶装
置たとえばSRAM(スタティック・ランダム・アクセ
ス・メモリ)などと比べてそのハードウェアが小規模と
なるからである。すなわち、ROMは安価でありまたそ
の占有面積が比較的小さいために、このような用途によ
く用いられる。
いては、ROMはこの集積回路装置内に組込まれる。こ
のような信号処理用途にROMが用いられる最大の理由
は、1個のメモリセルが1個のトランジスタで構成され
るため、同一容量のデータを記憶する場合、他の記憶装
置たとえばSRAM(スタティック・ランダム・アクセ
ス・メモリ)などと比べてそのハードウェアが小規模と
なるからである。すなわち、ROMは安価でありまたそ
の占有面積が比較的小さいために、このような用途によ
く用いられる。
【0005】図9はROMの一般的な構成を概略的に示
す図である。図9において、ROMは、情報を記憶する
ためのメモリセルが行および列からなるマトリックス状
に配列されたメモリセルアレイ6と、メモリセルアレイ
6から所望のメモリセルを選択するための、アドレスバ
ッファ7およびアドレスデコーダ8を含む。
す図である。図9において、ROMは、情報を記憶する
ためのメモリセルが行および列からなるマトリックス状
に配列されたメモリセルアレイ6と、メモリセルアレイ
6から所望のメモリセルを選択するための、アドレスバ
ッファ7およびアドレスデコーダ8を含む。
【0006】アドレスバッファは外部から与えられるア
ドレス入力を受け、このアドレス入力に対応する内部ア
ドレスを発生する。アドレスデコーダ8は、アドレスバ
ッファ7からの内部アドレスをデコードし、メモリセル
アレイ6の対応するメモリセルを選択する。
ドレス入力を受け、このアドレス入力に対応する内部ア
ドレスを発生する。アドレスデコーダ8は、アドレスバ
ッファ7からの内部アドレスをデコードし、メモリセル
アレイ6の対応するメモリセルを選択する。
【0007】アドレス入力は、メモリセルアレイ6の行
および列をそれぞれ指定する行アドレスおよび列アドレ
スをともに含んでもよく、また行アドレスのみを含んで
もよい。メモリセルアレイ6の1行が1ワードで構成さ
れる場合のように、1行のメモリセルのデータが同時に
読出される構成のROMの場合、列アドレスは不要であ
る。したがって、この場合、アドレス入力は行アドレス
のみを含む。1行が1頁であり、複数ワードを含む構成
のROMの場合、1行のメモリセルから所望のメモリセ
ルのデータを読出す必要がある。この場合、メモリセル
の行および列をそれぞれ指定する行アドレスおよび列ア
ドレス両者が必要とされる。この場合、したがって、ア
ドレス入力は行アドレスおよび列アドレス両者を含む。
および列をそれぞれ指定する行アドレスおよび列アドレ
スをともに含んでもよく、また行アドレスのみを含んで
もよい。メモリセルアレイ6の1行が1ワードで構成さ
れる場合のように、1行のメモリセルのデータが同時に
読出される構成のROMの場合、列アドレスは不要であ
る。したがって、この場合、アドレス入力は行アドレス
のみを含む。1行が1頁であり、複数ワードを含む構成
のROMの場合、1行のメモリセルから所望のメモリセ
ルのデータを読出す必要がある。この場合、メモリセル
の行および列をそれぞれ指定する行アドレスおよび列ア
ドレス両者が必要とされる。この場合、したがって、ア
ドレス入力は行アドレスおよび列アドレス両者を含む。
【0008】アドレスデコーダ8も、したがって、この
ROMの構成に従って、メモリセルアレイ6の行のみを
選択する行デコーダのみを踏む場合、ならびにこのメモ
リセルアレイ6から行および列をそれぞれ選択する行デ
コーダおよび列デコーダ両者を含む場合とがある。図9
に示すROMにおいては、このアドレスデコーダ8は、
上述の両方の場合を含むように一般的に示される。
ROMの構成に従って、メモリセルアレイ6の行のみを
選択する行デコーダのみを踏む場合、ならびにこのメモ
リセルアレイ6から行および列をそれぞれ選択する行デ
コーダおよび列デコーダ両者を含む場合とがある。図9
に示すROMにおいては、このアドレスデコーダ8は、
上述の両方の場合を含むように一般的に示される。
【0009】図9に示すROMはさらに、外部からの制
御信号/CE,/OEに応答して内部制御信号AT,A
T′,φpおよびOE等を発生する制御信号発生回路1
0と、内部制御信号OEに応答して活性化され、アドレ
スデコーダ8により選択されたメモリセルのデータを検
知し増幅して出力データDとしてROM外部へ出力する
出力回路9と、ROMのスタンバイ時等においてメモリ
セルアレイ6内のビット線(内部データ伝達線であり、
これについては後述する)をたとえば電源電位Vccレ
ベルである所定の基準電位にプリチャージするプリチャ
ージ回路41を含む。
御信号/CE,/OEに応答して内部制御信号AT,A
T′,φpおよびOE等を発生する制御信号発生回路1
0と、内部制御信号OEに応答して活性化され、アドレ
スデコーダ8により選択されたメモリセルのデータを検
知し増幅して出力データDとしてROM外部へ出力する
出力回路9と、ROMのスタンバイ時等においてメモリ
セルアレイ6内のビット線(内部データ伝達線であり、
これについては後述する)をたとえば電源電位Vccレ
ベルである所定の基準電位にプリチャージするプリチャ
ージ回路41を含む。
【0010】内部制御信号ATは、アドレスバッファ7
におけるアドレス入力を取込み内部アドレスを発生する
タイミングを与える。内部制御信号AT′はアドレスデ
コーダ8におけるアドレスデコードのタイミングを与え
る。出力回路9はメモリセルアレイ6の選択されたメモ
リセルのデータを増幅する増幅器(センスアップ)およ
びこの増幅器出力をバッファ処理して出力データを導出
する出力バッファとを一般に含む。この内部制御信号O
Eは、この出力回路9を活性化するタイミングを規定す
る。この出力バッファは制御信号OEが不活性状態のと
き、出力がハイインピーダンス状態となってもよく、ま
たその出力が所定の基準電位に固定される構成であって
もよい。増幅器(センスアップ)はこの内部制御信号O
Eに応答して活性化されて増幅動作を実行する。
におけるアドレス入力を取込み内部アドレスを発生する
タイミングを与える。内部制御信号AT′はアドレスデ
コーダ8におけるアドレスデコードのタイミングを与え
る。出力回路9はメモリセルアレイ6の選択されたメモ
リセルのデータを増幅する増幅器(センスアップ)およ
びこの増幅器出力をバッファ処理して出力データを導出
する出力バッファとを一般に含む。この内部制御信号O
Eは、この出力回路9を活性化するタイミングを規定す
る。この出力バッファは制御信号OEが不活性状態のと
き、出力がハイインピーダンス状態となってもよく、ま
たその出力が所定の基準電位に固定される構成であって
もよい。増幅器(センスアップ)はこの内部制御信号O
Eに応答して活性化されて増幅動作を実行する。
【0011】プリチャージ回路41は内部制御信号φp
に応答して活性化して、各ビット線を所定の基準電位に
プリチャージする。
に応答して活性化して、各ビット線を所定の基準電位に
プリチャージする。
【0012】外部からの制御信号/CEはこのROMを
イネーブル状態に設定するための制御信号である。制御
信号/OEはこのROMのデータ出力タイミングを与え
る制御信号である。プリチャージ信号φpは、通常、制
御信号/CEが不活性状態にあるときに活性状態とされ
る。
イネーブル状態に設定するための制御信号である。制御
信号/OEはこのROMのデータ出力タイミングを与え
る制御信号である。プリチャージ信号φpは、通常、制
御信号/CEが不活性状態にあるときに活性状態とされ
る。
【0013】図13は、図9に示すROMのメモリセル
アレイ6に含まれるメモリセルの構造を概略的に示す図
である。図10において、ROMメモリセルMCは、1
個のMOSトランジスタ(絶縁ゲート型電界効果トラン
ジスタ)1を含む。このMOSトランジスタ1は、その
ゲートがワード線2に接続され、そのソースがたとえば
接地電位である基準電圧Vssを与える基準電位線4に
接続される。MOSトランジスタ1のドレインはこのメ
モリセルMCの記憶データに応じてビット線3へ接続ま
たは非接続とされる。ここで、MOSトランジスタ1の
ソースおよびドレインは、その使用用途に応じて決定さ
れるが、この以下の説明においては、ビット線に接続さ
れる導通端子をドレインと称す。図10において破線の
丸印で囲んだ領域16の接続/非接続はトランジスタ製
造工程において配線をマスクするかしないかにより設定
される。ビット線3の一方端には、プリチャージ信号φ
pに応答してビット線3をたとえば動作電源電位である
第2の基準電位Vccに接続するプリチャージトランジ
スタ15が設けられる。次にこの図9および図10に示
すROMの動作をその動作波形図である図11を参照し
て説明する。
アレイ6に含まれるメモリセルの構造を概略的に示す図
である。図10において、ROMメモリセルMCは、1
個のMOSトランジスタ(絶縁ゲート型電界効果トラン
ジスタ)1を含む。このMOSトランジスタ1は、その
ゲートがワード線2に接続され、そのソースがたとえば
接地電位である基準電圧Vssを与える基準電位線4に
接続される。MOSトランジスタ1のドレインはこのメ
モリセルMCの記憶データに応じてビット線3へ接続ま
たは非接続とされる。ここで、MOSトランジスタ1の
ソースおよびドレインは、その使用用途に応じて決定さ
れるが、この以下の説明においては、ビット線に接続さ
れる導通端子をドレインと称す。図10において破線の
丸印で囲んだ領域16の接続/非接続はトランジスタ製
造工程において配線をマスクするかしないかにより設定
される。ビット線3の一方端には、プリチャージ信号φ
pに応答してビット線3をたとえば動作電源電位である
第2の基準電位Vccに接続するプリチャージトランジ
スタ15が設けられる。次にこの図9および図10に示
すROMの動作をその動作波形図である図11を参照し
て説明する。
【0014】制御信号/CEが“H”にあり、ROMが
ディスエーブル状態のスタンバイ状態にある場合、プリ
チャージ信号φpは“H”レベルにある。したがって、
プリチャージトランジスタ15はオン状態にあり、ビッ
ト線3は電源電位Vccレベルの“H”にプリチャージ
される。
ディスエーブル状態のスタンバイ状態にある場合、プリ
チャージ信号φpは“H”レベルにある。したがって、
プリチャージトランジスタ15はオン状態にあり、ビッ
ト線3は電源電位Vccレベルの“H”にプリチャージ
される。
【0015】制御信号/CEが“L”へ立下がると、こ
のROMはイネーブル状態となり、メモリサイクルが始
まる。この制御信号/CEの立下がりに応答して、アド
レスバッファ7は外部から与えられるアドレス入力を取
込み、内部アドレスを発生する。この内部アドレスを発
生するタイミングは制御信号ATにより決定される。ア
ドレスデコーダ8は、このアドレスバッファ7からの内
部アドレスをデコードし、メモリセルアレイ6の対応の
行を選択し、この選択された行に対応するワード線上へ
行選択信号WLを伝達する。アドレスデコーダ8におけ
るデコードタイミングは内部制御信号AT′により決定
される。選択ワード線上に行選択信号WLが伝達され、
その電位が“H”へ上昇すると、この選択ワード線に接
続されるメモリセルMCのトランジスタ1がオン状態と
なる。
のROMはイネーブル状態となり、メモリサイクルが始
まる。この制御信号/CEの立下がりに応答して、アド
レスバッファ7は外部から与えられるアドレス入力を取
込み、内部アドレスを発生する。この内部アドレスを発
生するタイミングは制御信号ATにより決定される。ア
ドレスデコーダ8は、このアドレスバッファ7からの内
部アドレスをデコードし、メモリセルアレイ6の対応の
行を選択し、この選択された行に対応するワード線上へ
行選択信号WLを伝達する。アドレスデコーダ8におけ
るデコードタイミングは内部制御信号AT′により決定
される。選択ワード線上に行選択信号WLが伝達され、
その電位が“H”へ上昇すると、この選択ワード線に接
続されるメモリセルMCのトランジスタ1がオン状態と
なる。
【0016】今、図10においてトランジスタ1のドレ
インが領域16を介してビット線3に接続されている場
合を考える。ビット線3に接続されるプリチャージ用ト
ランジスタ15は、メモリサイクルの開始により、オフ
状態となり、ビット線3は“H”のフローティング状態
に保持されている。この場合、ビット線3のプリチャー
ジ電荷はオン状態のトランジスタ1を介して第1の基準
電位Vssへと放電され、このビット線3の電位が下降
する。
インが領域16を介してビット線3に接続されている場
合を考える。ビット線3に接続されるプリチャージ用ト
ランジスタ15は、メモリサイクルの開始により、オフ
状態となり、ビット線3は“H”のフローティング状態
に保持されている。この場合、ビット線3のプリチャー
ジ電荷はオン状態のトランジスタ1を介して第1の基準
電位Vssへと放電され、このビット線3の電位が下降
する。
【0017】トランジスタ1とビット線3との間の領域
16に配線が形成されていない場合、トランジスタ1と
ビット線3との間に電荷の放電経路は存在しない。この
状態においては、ビット線3はそのプリチャージ電位を
保持する。このビット線3上の電位は、次に出力回路9
に含まれる増幅器により検知・増幅される。
16に配線が形成されていない場合、トランジスタ1と
ビット線3との間に電荷の放電経路は存在しない。この
状態においては、ビット線3はそのプリチャージ電位を
保持する。このビット線3上の電位は、次に出力回路9
に含まれる増幅器により検知・増幅される。
【0018】次いで、制御信号/OEが“L”へ立下が
ると出力回路9(出力バッファ)の活性化が行なわれ、
選択されたメモリセルのデータが出力データDとして出
力される。ここで、信号/OEが“H”の場合、この出
力データDはハイインピーダンス状態とされている場合
が図11において示される。また、出力制御信号/OE
が“L”へ立下がったとき、出力データDが最初無効と
され、所定時間経過後有効データとされるのは、この制
御信号/OE立下がり時点における出力データDの値が
選択されたメモリセルのデータであるか否か不明である
ためである。すなわち、出力回路9に含まれる増幅器の
活性化タイミングはこの制御信号/OEにより決定され
ており、この出力回路9が活性状態とされた場合、この
増幅器により増幅された選択メモリセルのデータ出力バ
ッファを介して出力データDとして出力されているか否
か不明であるためである。
ると出力回路9(出力バッファ)の活性化が行なわれ、
選択されたメモリセルのデータが出力データDとして出
力される。ここで、信号/OEが“H”の場合、この出
力データDはハイインピーダンス状態とされている場合
が図11において示される。また、出力制御信号/OE
が“L”へ立下がったとき、出力データDが最初無効と
され、所定時間経過後有効データとされるのは、この制
御信号/OE立下がり時点における出力データDの値が
選択されたメモリセルのデータであるか否か不明である
ためである。すなわち、出力回路9に含まれる増幅器の
活性化タイミングはこの制御信号/OEにより決定され
ており、この出力回路9が活性状態とされた場合、この
増幅器により増幅された選択メモリセルのデータ出力バ
ッファを介して出力データDとして出力されているか否
か不明であるためである。
【0019】図11に示す動作波形図においては、図1
0に示す領域16が切断されており、ビット線3がプリ
チャージ電位を保持する場合をメモリセルMCがデータ
“1”を保持する状態に対応させ、この領域16が接続
状態にあり、ビット線3の電位が下降する場合を、デー
タ“0”をメモリセルMCが保持する状態に対応させて
いる場合が一例として示されている。
0に示す領域16が切断されており、ビット線3がプリ
チャージ電位を保持する場合をメモリセルMCがデータ
“1”を保持する状態に対応させ、この領域16が接続
状態にあり、ビット線3の電位が下降する場合を、デー
タ“0”をメモリセルMCが保持する状態に対応させて
いる場合が一例として示されている。
【0020】1つのメモリサイクルが完了すると、制御
信号/CEは“H”に立上がる。この制御信号/CE
は、プリチャージ時間Tbが経過しなければ次に再び
“L”へ立下がることはできない。この時間Tbは、ビ
ット線3を動作電源電位Vccレベルにプリチャージす
るのに必要とされる時間である。
信号/CEは“H”に立上がる。この制御信号/CE
は、プリチャージ時間Tbが経過しなければ次に再び
“L”へ立下がることはできない。この時間Tbは、ビ
ット線3を動作電源電位Vccレベルにプリチャージす
るのに必要とされる時間である。
【0021】
【発明が解決しようとする課題】上述のごとく、ROM
は簡単なメモリセル構造およびその高集積性のために、
変更する必要のないデータおよびプログラム等を記憶す
るために広く一般に用いられている。しかしながら、R
OMは1メモリセルが1トランジスタで構成されるた
め、その記憶容量に等しい数のトランジスタを必要とす
る。図12に8ワード×1ビットのROMの構成を示
す。
は簡単なメモリセル構造およびその高集積性のために、
変更する必要のないデータおよびプログラム等を記憶す
るために広く一般に用いられている。しかしながら、R
OMは1メモリセルが1トランジスタで構成されるた
め、その記憶容量に等しい数のトランジスタを必要とす
る。図12に8ワード×1ビットのROMの構成を示
す。
【0022】図12において、8本のワード線2e,2
f,2h,2i,2j,2kおよび2lと1本のビット
線3とのそれぞれの交点にメモリセルトランジスタ1
e,1f,1g,1h,1i,1j,1kおよび1lが
設けられる。
f,2h,2i,2j,2kおよび2lと1本のビット
線3とのそれぞれの交点にメモリセルトランジスタ1
e,1f,1g,1h,1i,1j,1kおよび1lが
設けられる。
【0023】メモリトランジスタ1e,1g,1i,1
jはそのドレインが領域16を介してビット線3に接続
される。メモリトランジスタ1f,1h,1kおよび1
lのドレインは配線領域16においてビット線3と切離
されている。メモリトランジスタ1e〜1lそれぞれの
ソースはたとえば接地電位である基準電位(以下、単に
接地電位と称す)を供給する接地線4に接続れ、それぞ
れのゲートが対応のワード線2e〜2lに接続される。
jはそのドレインが領域16を介してビット線3に接続
される。メモリトランジスタ1f,1h,1kおよび1
lのドレインは配線領域16においてビット線3と切離
されている。メモリトランジスタ1e〜1lそれぞれの
ソースはたとえば接地電位である基準電位(以下、単に
接地電位と称す)を供給する接地線4に接続れ、それぞ
れのゲートが対応のワード線2e〜2lに接続される。
【0024】これらのメモリセルトランジスタを指定す
るためのアドレス入力は外部から与えられ、アドレスデ
コーダ8(図9参照)でデコードされ、このアドレス入
力が指定するワード線上に行選択信号WLが伝達され
る。この図12に示す構成においては、ワード線2e〜
2lのいずれかへ行選択信号WLが伝達される。今、ワ
ード線2e〜2lがアドレス1〜アドレス8にそれぞれ
対応するものとする。
るためのアドレス入力は外部から与えられ、アドレスデ
コーダ8(図9参照)でデコードされ、このアドレス入
力が指定するワード線上に行選択信号WLが伝達され
る。この図12に示す構成においては、ワード線2e〜
2lのいずれかへ行選択信号WLが伝達される。今、ワ
ード線2e〜2lがアドレス1〜アドレス8にそれぞれ
対応するものとする。
【0025】このような8ワード×1ビットのROMの
場合の、アドレス入力とワード線上の電位と選択される
メモリセルトランジスタ(オン状態のトランジスタ)と
そのときに読出されるデータの関係を一覧にして図13
に示す。
場合の、アドレス入力とワード線上の電位と選択される
メモリセルトランジスタ(オン状態のトランジスタ)と
そのときに読出されるデータの関係を一覧にして図13
に示す。
【0026】たとえばアドレス入力がアドレス1の場
合、ワード線2eが選択され、その電位が“H”に立上
がり、メモリセルトランジスタ1eがオン状態となる。
このメモリセルトランジスタ1eはそのドレインがビッ
ト線3に接続されているため、ビット線3の電位は
“L”に立下がり、読出されるデータは“0”となる。
同様にして、他のメモリセルトランジスタにおいても、
アドレス入力に応じて対応のワード線の電位が“H”に
立上がり、この選択ワード線に接続されるメモリセルト
ランジスタがオン状態となり、そのドレインのビット線
3との接続状態に応じて読出されるデータが決定され
る。
合、ワード線2eが選択され、その電位が“H”に立上
がり、メモリセルトランジスタ1eがオン状態となる。
このメモリセルトランジスタ1eはそのドレインがビッ
ト線3に接続されているため、ビット線3の電位は
“L”に立下がり、読出されるデータは“0”となる。
同様にして、他のメモリセルトランジスタにおいても、
アドレス入力に応じて対応のワード線の電位が“H”に
立上がり、この選択ワード線に接続されるメモリセルト
ランジスタがオン状態となり、そのドレインのビット線
3との接続状態に応じて読出されるデータが決定され
る。
【0027】上述のように、8ワード×1ビットのRO
Mのメモリセルアレイを構成するためには、各メモリセ
ルに対し1個のトランジスタすなわち8個のトランジス
タを必要とする。一般に、Nワード×MビットのROM
を構成する場合、そのメモリセルアレイ内にはN×M個
のトランジスタが必要となる。したがって、ROMが大
容量化されるにつれそこに含まれるメモリセルトランジ
スタの数も多くなり、その占有面積は大きくなるという
問題が生じる。また、メモリセルアレイ面積が限られて
いる場合、十分な面積のメモリセルトランジスタ形成領
域を確保するのが困難となり、信頼性の高いメモリセル
トランジスタを得ることができなくなる。
Mのメモリセルアレイを構成するためには、各メモリセ
ルに対し1個のトランジスタすなわち8個のトランジス
タを必要とする。一般に、Nワード×MビットのROM
を構成する場合、そのメモリセルアレイ内にはN×M個
のトランジスタが必要となる。したがって、ROMが大
容量化されるにつれそこに含まれるメモリセルトランジ
スタの数も多くなり、その占有面積は大きくなるという
問題が生じる。また、メモリセルアレイ面積が限られて
いる場合、十分な面積のメモリセルトランジスタ形成領
域を確保するのが困難となり、信頼性の高いメモリセル
トランジスタを得ることができなくなる。
【0028】また、このようなROMがデジタル信号処
理用途に用いられる場合、その処理内容に応じてROM
を切換えるいわゆるバンク構成がとられることが多い。
たとえば図14は、テーブル・ルック・アップ方式の演
算を実現するROMの構成を概略的に示す図である。
理用途に用いられる場合、その処理内容に応じてROM
を切換えるいわゆるバンク構成がとられることが多い。
たとえば図14は、テーブル・ルック・アップ方式の演
算を実現するROMの構成を概略的に示す図である。
【0029】図14において、それぞれの動作モードに
応じた係数の組を記憶する第1のROM31aおよび第
2のROM31bが示される。この第1および第2のR
OM31aおよび31bのいずれか一方をその動作モー
ドすなわち処理内容に応じて選択するために動作モード
指定信号SAが第1および第2のROM31aおよび3
1bの選択入力SEへ与えられる。
応じた係数の組を記憶する第1のROM31aおよび第
2のROM31bが示される。この第1および第2のR
OM31aおよび31bのいずれか一方をその動作モー
ドすなわち処理内容に応じて選択するために動作モード
指定信号SAが第1および第2のROM31aおよび3
1bの選択入力SEへ与えられる。
【0030】ROM31aは、入力xに対する出力結果
a・xを格納しており、ROM31bは入力xに対する
出力b・xを格納している。この入力xはROM31a
および31bへそれぞれアドレス入力として与えられ
る。
a・xを格納しており、ROM31bは入力xに対する
出力b・xを格納している。この入力xはROM31a
および31bへそれぞれアドレス入力として与えられ
る。
【0031】このようなROMバンク構成の場合、動作
モード指定信号SAがROM31aを選択している場
合、入力xに対し出力z=a・xが得られる。動作モー
ド指定信号SAがROM31bを選択している場合、入
力xに対する出力z=b・xが得られる。このようなバ
ンク構成の一例としては、たとえば一方のROMは入力
xを2倍し、他方のROMは入力xを2で割った結果を
それぞれ出力する場合などが考えられる。
モード指定信号SAがROM31aを選択している場
合、入力xに対し出力z=a・xが得られる。動作モー
ド指定信号SAがROM31bを選択している場合、入
力xに対する出力z=b・xが得られる。このようなバ
ンク構成の一例としては、たとえば一方のROMは入力
xを2倍し、他方のROMは入力xを2で割った結果を
それぞれ出力する場合などが考えられる。
【0032】このようなバンク構成をとり、動作モード
に応じてバンクを切換える場合、ROMを複数個必要と
し、このためデジタル信号処理専用の集積回路装置内に
このようなROMを組込む場合、その占有面積が大きく
なるという問題が生じる。この場合、入力xと動作モー
ド指定信号SAとを組合わせたものをアドレスとして用
い、1個のROMのみで2つのバンクを実現することも
可能であるが、この場合においても1個のROMの記憶
容量には図14に示すROMの2個分の記憶容量が必要
となり、その規模が大きくなる。
に応じてバンクを切換える場合、ROMを複数個必要と
し、このためデジタル信号処理専用の集積回路装置内に
このようなROMを組込む場合、その占有面積が大きく
なるという問題が生じる。この場合、入力xと動作モー
ド指定信号SAとを組合わせたものをアドレスとして用
い、1個のROMのみで2つのバンクを実現することも
可能であるが、この場合においても1個のROMの記憶
容量には図14に示すROMの2個分の記憶容量が必要
となり、その規模が大きくなる。
【0033】また、デジタル信号処理用途の典型的な例
としては画像処理用途がある。このような画像処理分野
においては、直交変換、サンプリング周波数の変換等が
頻繁に行なわれる。たとえば、離散フーリエ変換におい
ては、フーリエ変換、逆フーリエ変換およびバタフライ
演算を行なうための行列置換などを行なうための係数が
それぞれ別のROMに格納される。
としては画像処理用途がある。このような画像処理分野
においては、直交変換、サンプリング周波数の変換等が
頻繁に行なわれる。たとえば、離散フーリエ変換におい
ては、フーリエ変換、逆フーリエ変換およびバタフライ
演算を行なうための行列置換などを行なうための係数が
それぞれ別のROMに格納される。
【0034】図15はこのような画像処理専用半導体集
積回路装置におけるマトリックス演算回路部分の構成を
概略的に示す図である。この図15に示す信号処理用集
積回路装置の構成は、たとえば日経エレクトロニクス、
1990年2月5日号(第492号)の第174頁ない
し第175頁に示されている。図15においては、2次
元の離散コサイン変換を行なう回路構成の一部が示され
ており、この装置はマトリックス演算回路33と、各々
が予め定められた係数の組を格納するROM32a,3
2b,32cおよび32dを含む。このROM32aな
いし32dのいずれか1つを選択状態とするために、外
部から与えられる動作モード指定信号SA(2ビット)
が各ROM32a〜32dの選択入力SEへ与えられ
る。
積回路装置におけるマトリックス演算回路部分の構成を
概略的に示す図である。この図15に示す信号処理用集
積回路装置の構成は、たとえば日経エレクトロニクス、
1990年2月5日号(第492号)の第174頁ない
し第175頁に示されている。図15においては、2次
元の離散コサイン変換を行なう回路構成の一部が示され
ており、この装置はマトリックス演算回路33と、各々
が予め定められた係数の組を格納するROM32a,3
2b,32cおよび32dを含む。このROM32aな
いし32dのいずれか1つを選択状態とするために、外
部から与えられる動作モード指定信号SA(2ビット)
が各ROM32a〜32dの選択入力SEへ与えられ
る。
【0035】マトリックス演算回路33は、予め定めら
れたn行m列(たとえば8行8列)の画素を1つの単位
として変換処理を行なう。すなわち、画初Xijの1つ
の単位ブロックが与えられたとき、マトリックス演算回
路33はこのROM32a〜32dのいずれかからの係
数をこの与えられた入力Xijに乗算し、その乗算結果
を順次累積して出力ΣAij・Xijを出力する。ここ
で、Aijは選択されたROMから出力される係数であ
る。
れたn行m列(たとえば8行8列)の画素を1つの単位
として変換処理を行なう。すなわち、画初Xijの1つ
の単位ブロックが与えられたとき、マトリックス演算回
路33はこのROM32a〜32dのいずれかからの係
数をこの与えられた入力Xijに乗算し、その乗算結果
を順次累積して出力ΣAij・Xijを出力する。ここ
で、Aijは選択されたROMから出力される係数であ
る。
【0036】この図15に示すような構成の場合、その
動作モードに応じて1つの係数ROMが選択され、マト
リックス演算回路33において入力Xijとこの選択さ
れたROMからの係数とによる予め定められた演算が行
なわれている。この場合、入力Xijの分解度(構成ビ
ット数すなわちデータ幅)が増加し、かつマトリックス
演算回路33が扱う単位ブロックの規模が大きくなれ
ば、各ROM32a〜32dが格納する係数の数も多く
なり、かつその係数のデータ幅も多くなるためROMの
容量が増大する。したがって、このようなROMをそれ
ぞれ動作モードに応じて切換える構成の場合において
も、複数のROMが必要とされかつ係数を記憶するRO
M部分の規模が増大し、高集積化に対する1つの障害と
なる。
動作モードに応じて1つの係数ROMが選択され、マト
リックス演算回路33において入力Xijとこの選択さ
れたROMからの係数とによる予め定められた演算が行
なわれている。この場合、入力Xijの分解度(構成ビ
ット数すなわちデータ幅)が増加し、かつマトリックス
演算回路33が扱う単位ブロックの規模が大きくなれ
ば、各ROM32a〜32dが格納する係数の数も多く
なり、かつその係数のデータ幅も多くなるためROMの
容量が増大する。したがって、このようなROMをそれ
ぞれ動作モードに応じて切換える構成の場合において
も、複数のROMが必要とされかつ係数を記憶するRO
M部分の規模が増大し、高集積化に対する1つの障害と
なる。
【0037】ここで、図15に示す構成において4つの
係数ROMが用いられているのは、離散コサイン変換用
係数を格納するROM、逆離散コサイン変換を行なうた
めの係数を格納するためのROM、バタフライ演算を行
なうための行列置換を実行するための係数を格納するた
めのROM、および離散コサイン変換による復号化時に
おいて生じたブロック歪を軽減するためのループ内フィ
ルタ(ローパスフィルタ)として機能させるための係数
を格納するためのROMをサポートするためである。こ
のループ内フィルタとして機能させる場合、マトリック
ス演算回路33は1つのデジタルフィルタとして機能す
る。
係数ROMが用いられているのは、離散コサイン変換用
係数を格納するROM、逆離散コサイン変換を行なうた
めの係数を格納するためのROM、バタフライ演算を行
なうための行列置換を実行するための係数を格納するた
めのROM、および離散コサイン変換による復号化時に
おいて生じたブロック歪を軽減するためのループ内フィ
ルタ(ローパスフィルタ)として機能させるための係数
を格納するためのROMをサポートするためである。こ
のループ内フィルタとして機能させる場合、マトリック
ス演算回路33は1つのデジタルフィルタとして機能す
る。
【0038】また、図16に示すように、ROMは所定
のプログラムを格納するプログラムROMとして用いら
れることも多い。このプログラムROM35は、通常、
マイクロコード化されたプログラムを格納しており、C
PU(中央演算処理装置)36が所定の処理プログラム
を外部記憶装置にアクセスすることなく高速で実行する
ことが可能になるという利点を有している。制御分野等
においては、このようなCPU36およびプログラムR
OM35が制御回路として用いられる場合ワンチップマ
イクロコンピュータとして用いられる場合が多い。この
プログラムROM35に格納される処理プログラムの規
模が大きくなれば、応じてプログラムROM35の規模
も大きくなり、このような制御回路をワッチップでコン
パクトに構成することができなくなる。
のプログラムを格納するプログラムROMとして用いら
れることも多い。このプログラムROM35は、通常、
マイクロコード化されたプログラムを格納しており、C
PU(中央演算処理装置)36が所定の処理プログラム
を外部記憶装置にアクセスすることなく高速で実行する
ことが可能になるという利点を有している。制御分野等
においては、このようなCPU36およびプログラムR
OM35が制御回路として用いられる場合ワンチップマ
イクロコンピュータとして用いられる場合が多い。この
プログラムROM35に格納される処理プログラムの規
模が大きくなれば、応じてプログラムROM35の規模
も大きくなり、このような制御回路をワッチップでコン
パクトに構成することができなくなる。
【0039】また、ある点Aのある状態量と点Bのある
状態量がともに所定の条件を満足している場合にのみこ
のシステムは正常に動作していると判断するような制御
システムを考える。すなわち、入力xが点Aのある状態
量を示し、入力yが点Bのある状態量を示す。この入力
xおよびyをある係数aで乗算した値axおよびayを
ともに所定の基準値pおよびqの値に保持するような制
御システムを考える。このような制御システムの構成例
を図17に示す。
状態量がともに所定の条件を満足している場合にのみこ
のシステムは正常に動作していると判断するような制御
システムを考える。すなわち、入力xが点Aのある状態
量を示し、入力yが点Bのある状態量を示す。この入力
xおよびyをある係数aで乗算した値axおよびayを
ともに所定の基準値pおよびqの値に保持するような制
御システムを考える。このような制御システムの構成例
を図17に示す。
【0040】
【課題を解決するための手段】請求項1に係る半導体記
憶装置は、各々が互いに独立に選択信号が伝達される複
数の選択信号伝達線と、各々に基準電圧が印加される複
数の基準電位伝達線と、これら複数の選択信号伝達線の
各々に対応して設けられ、各々が対応の選択信号伝達線
に接続される制御電極を有する複数のトランジスタ素子
とこれら複数のトランジスタ素子の一方電極が接続され
る共通ノードとを有するメモリセルと、このメモリセル
の複数のトランジスタ素子各々に対応して設けられる複
数のデータ伝達線を備える。複数のデータ伝達線の各々
は対応のトランジスタ素子および共通ノードを介しての
複数の基準電位伝達線との選択的な接続または非接続お
よびいずれかの基準電位伝達線への接続時には接続され
た基準電位伝達線に伝達される基準電位に従って決定さ
れるメモリセルの記憶情報を伝達する。請求項2に係る
半導体記憶装置は、各々に基準電位が印加される複数の
基準電位伝達線と、これら複数の基準電位伝達線のいず
れか1つに接続される基準ノードと、各々が1対の導通
電極と制御電極とを有し、一方の導通電極が前記基準ノ
ードに接続される複数のトランジスタ素子とを有するメ
モリセルと、このメモリセルの複数のトランジスタ素子
各々に対応して設けられ、各々が対応のトランジスタ素
子の制御電極に接続されかつ互いに独立に選択信号が伝
達される複数の選択信号伝達線と、メモリセルの複数の
トランジスタ素子各々に対応して設けられ、各々が対応
するトランジスタ素子の他方導通電極に接続されてメモ
リセルの記憶情報を伝達するための複数のデータ伝達線
を備える。請求項3に係る半導体記憶装置は、行および
列のマトリックス状に配設され、各々が第1および第2
のトランジスタ素子と、これら第1および第2のトラン
ジスタ素子のそれぞれの一方導通端子が接続される共通
ノードとを有する複数のメモリセルと、これら複数のメ
モリセルの各行に対応して配設され、各々が対応の行の
メモリセルの第1のトランジスタ素子を接続する第1の
ワード線と該対応の行の第2のトランジスタ素子を接続
する第2のワード線とを有する複数のワード線の組と、
複数のメモリセルの各列に対応して配設され、各々が対
応の列のメモリセルの第1のトランジスタ素子に対して
設けられる第1のビット線と該対応の列のメモリセルの
第2のトランジスタ素子に対して設けられる第2のビッ
ト線とを有する複数のビット線対と、複数のメモリセル
各々に対し複数の基準電位を伝達するための複数の基準
電位伝達線とを備える。複数のメモリセルの各々の記憶
情報は対応の共通ノードと複数の基準電位伝達線との接
続態様および接続時に伝達される基準電位により決定さ
れる。請求項4に係る半導体記憶装置は、行および列の
マトリックス状に配設され、かつ各々が第1および第2
のトランジスタ素子と、これら第1および第2のトラン
ジスタ素子のそれぞれの一方導通端子が共通に接続され
る共通ノードとを有する複数のメモリセルと、これら複
数のメモリセルの各行に対応して配設され、各々が対応
の行の第1のトランジスタ素子の制御電極を接続する第
1のワード線と、該対応の行の第2のトランジスタ素子
の制御電極を接続する第2のワード線とを有する複数の
ワード線の組と、複数のメモリセルの各列に対応して配
設され、各々が対応の列のメモリセルの第1のトランジ
スタ素子に対して設けられる第1のビット線と該対応の
列のメモリセルの第2のトランジスタ素子に対して設け
られる第2のビット線とを有する複数のビット線の組
と、複数のメモリセル各々に対し、予め定められた一定
の基準電位と変更可能な第2および第3の基準電位をそ
れぞれ伝達する少なくとも3本の基準電位伝達線とを備
える。複数のメモリセルの各々の記憶情報は該対応の共
通ノードと少なくとも3本の基準電位伝達線との接続態
様および接続時に伝達される基準電位により決定され
る。請求項5に係る半導体記憶装置は、各々に基準電位
が印加される複数の基準電位伝達線と、複数行および複
数列のマトリックス状に配設され、各々が、複数の出力
ノードと、これら複数の出力ノードに対応した制御ノー
ドと、複数の基準電位伝達線と選択的に接続または非接
続とされる共通ノードと、複数の出力ノードに対応して
設けられ、対応の出力ノードと共通ノードとの間に接続
されるとともに制御電極が対応の制御ノードに接続され
る複数のトランジスタ素子とを有する複数のメモリセル
と、複数行に配設され、それぞれが対応の行に配設され
た複数のメモリセルの複数の制御ノードそれぞれに接続
される複数のワード線を有する複数のワード線群と、複
数列に配設され、各々が対応の列に配設された複数のメ
モリセルの複数の出力ノードそれぞれに接続される複数
のビット線を有する複数のビット線群を備える。請求項
6に係る半導体記憶装置は、各々に基準電位が印加され
る複数の基準電位伝達線と、複数行および複数列のマト
リックス状に配設される複数のメモリセルを有する。こ
れら複数のメモリセル各々は、第1および第2の出力ノ
ードと、第1および第2の制御ノードと、複数の基準電
位伝達線と選択的に接続または非接続とされる共通ノー
ドと、第1の出力ノードと共通ノードとの間に接続され
るとともに該制御電極が第1の制御ノードに接続される
第1のトランジスタ素子と、第2の出力ノードと共通ノ
ードとの間に接続されるとともにその制御電極が第2の
制御ノードに接続される第2のトランジスタ素子とを有
する。請求項6に係る半導体装置はさらに、複数行に配
設され、各々が対応の行に配設された複数のメモリセル
の第1の制御ノードに接続される複数の第1のワード線
と、複数行に配設され、各々が対応した行に配設された
複数のメモリセルの第2の制御ノードに接続される複数
の第2のワード線と、複数列に配設され、各々が対応し
た列に配設された複数のメモリセルの第1の出力ノード
に接続される複数の第1のビット線、複数列に配設さ
れ、各々が対応した列に配設された複数のメモリセルの
第2の出力ノードに接続される複数の第2のビット線を
備える。好ましくは複数の基準電位伝達線は3本設けら
れ、これら3本の基準電位電圧線のうち第1の基準電位
伝達線には接地電位が印加され、第2および第3の基準
電位伝達線には相補な論理の関係となる基準電位が印加
される。また好ましくは、第2および第3の基準電位伝
達線に互いに相補な論理の関係となる基準電位を印加す
るための基準電位発生手段をさらに備える。また好まし
くは、複数の第1のビット線および複数の第2のビット
線をそれぞれ所定電位にプリチャージするためのプリチ
ャージ手段をさらに備える。また好ましくは、複数の基
準電位伝達線は4本設けられる。これら4本の基準電位
伝達線のうち、第1の基準電位伝達線には接地電位が印
加され、第2の基準電位伝達線には電源電位が印加さ
れ、第3および第4の基準電位伝達線には相補な論理の
関係となる基準電位が印加される。
憶装置は、各々が互いに独立に選択信号が伝達される複
数の選択信号伝達線と、各々に基準電圧が印加される複
数の基準電位伝達線と、これら複数の選択信号伝達線の
各々に対応して設けられ、各々が対応の選択信号伝達線
に接続される制御電極を有する複数のトランジスタ素子
とこれら複数のトランジスタ素子の一方電極が接続され
る共通ノードとを有するメモリセルと、このメモリセル
の複数のトランジスタ素子各々に対応して設けられる複
数のデータ伝達線を備える。複数のデータ伝達線の各々
は対応のトランジスタ素子および共通ノードを介しての
複数の基準電位伝達線との選択的な接続または非接続お
よびいずれかの基準電位伝達線への接続時には接続され
た基準電位伝達線に伝達される基準電位に従って決定さ
れるメモリセルの記憶情報を伝達する。請求項2に係る
半導体記憶装置は、各々に基準電位が印加される複数の
基準電位伝達線と、これら複数の基準電位伝達線のいず
れか1つに接続される基準ノードと、各々が1対の導通
電極と制御電極とを有し、一方の導通電極が前記基準ノ
ードに接続される複数のトランジスタ素子とを有するメ
モリセルと、このメモリセルの複数のトランジスタ素子
各々に対応して設けられ、各々が対応のトランジスタ素
子の制御電極に接続されかつ互いに独立に選択信号が伝
達される複数の選択信号伝達線と、メモリセルの複数の
トランジスタ素子各々に対応して設けられ、各々が対応
するトランジスタ素子の他方導通電極に接続されてメモ
リセルの記憶情報を伝達するための複数のデータ伝達線
を備える。請求項3に係る半導体記憶装置は、行および
列のマトリックス状に配設され、各々が第1および第2
のトランジスタ素子と、これら第1および第2のトラン
ジスタ素子のそれぞれの一方導通端子が接続される共通
ノードとを有する複数のメモリセルと、これら複数のメ
モリセルの各行に対応して配設され、各々が対応の行の
メモリセルの第1のトランジスタ素子を接続する第1の
ワード線と該対応の行の第2のトランジスタ素子を接続
する第2のワード線とを有する複数のワード線の組と、
複数のメモリセルの各列に対応して配設され、各々が対
応の列のメモリセルの第1のトランジスタ素子に対して
設けられる第1のビット線と該対応の列のメモリセルの
第2のトランジスタ素子に対して設けられる第2のビッ
ト線とを有する複数のビット線対と、複数のメモリセル
各々に対し複数の基準電位を伝達するための複数の基準
電位伝達線とを備える。複数のメモリセルの各々の記憶
情報は対応の共通ノードと複数の基準電位伝達線との接
続態様および接続時に伝達される基準電位により決定さ
れる。請求項4に係る半導体記憶装置は、行および列の
マトリックス状に配設され、かつ各々が第1および第2
のトランジスタ素子と、これら第1および第2のトラン
ジスタ素子のそれぞれの一方導通端子が共通に接続され
る共通ノードとを有する複数のメモリセルと、これら複
数のメモリセルの各行に対応して配設され、各々が対応
の行の第1のトランジスタ素子の制御電極を接続する第
1のワード線と、該対応の行の第2のトランジスタ素子
の制御電極を接続する第2のワード線とを有する複数の
ワード線の組と、複数のメモリセルの各列に対応して配
設され、各々が対応の列のメモリセルの第1のトランジ
スタ素子に対して設けられる第1のビット線と該対応の
列のメモリセルの第2のトランジスタ素子に対して設け
られる第2のビット線とを有する複数のビット線の組
と、複数のメモリセル各々に対し、予め定められた一定
の基準電位と変更可能な第2および第3の基準電位をそ
れぞれ伝達する少なくとも3本の基準電位伝達線とを備
える。複数のメモリセルの各々の記憶情報は該対応の共
通ノードと少なくとも3本の基準電位伝達線との接続態
様および接続時に伝達される基準電位により決定され
る。請求項5に係る半導体記憶装置は、各々に基準電位
が印加される複数の基準電位伝達線と、複数行および複
数列のマトリックス状に配設され、各々が、複数の出力
ノードと、これら複数の出力ノードに対応した制御ノー
ドと、複数の基準電位伝達線と選択的に接続または非接
続とされる共通ノードと、複数の出力ノードに対応して
設けられ、対応の出力ノードと共通ノードとの間に接続
されるとともに制御電極が対応の制御ノードに接続され
る複数のトランジスタ素子とを有する複数のメモリセル
と、複数行に配設され、それぞれが対応の行に配設され
た複数のメモリセルの複数の制御ノードそれぞれに接続
される複数のワード線を有する複数のワード線群と、複
数列に配設され、各々が対応の列に配設された複数のメ
モリセルの複数の出力ノードそれぞれに接続される複数
のビット線を有する複数のビット線群を備える。請求項
6に係る半導体記憶装置は、各々に基準電位が印加され
る複数の基準電位伝達線と、複数行および複数列のマト
リックス状に配設される複数のメモリセルを有する。こ
れら複数のメモリセル各々は、第1および第2の出力ノ
ードと、第1および第2の制御ノードと、複数の基準電
位伝達線と選択的に接続または非接続とされる共通ノー
ドと、第1の出力ノードと共通ノードとの間に接続され
るとともに該制御電極が第1の制御ノードに接続される
第1のトランジスタ素子と、第2の出力ノードと共通ノ
ードとの間に接続されるとともにその制御電極が第2の
制御ノードに接続される第2のトランジスタ素子とを有
する。請求項6に係る半導体装置はさらに、複数行に配
設され、各々が対応の行に配設された複数のメモリセル
の第1の制御ノードに接続される複数の第1のワード線
と、複数行に配設され、各々が対応した行に配設された
複数のメモリセルの第2の制御ノードに接続される複数
の第2のワード線と、複数列に配設され、各々が対応し
た列に配設された複数のメモリセルの第1の出力ノード
に接続される複数の第1のビット線、複数列に配設さ
れ、各々が対応した列に配設された複数のメモリセルの
第2の出力ノードに接続される複数の第2のビット線を
備える。好ましくは複数の基準電位伝達線は3本設けら
れ、これら3本の基準電位電圧線のうち第1の基準電位
伝達線には接地電位が印加され、第2および第3の基準
電位伝達線には相補な論理の関係となる基準電位が印加
される。また好ましくは、第2および第3の基準電位伝
達線に互いに相補な論理の関係となる基準電位を印加す
るための基準電位発生手段をさらに備える。また好まし
くは、複数の第1のビット線および複数の第2のビット
線をそれぞれ所定電位にプリチャージするためのプリチ
ャージ手段をさらに備える。また好ましくは、複数の基
準電位伝達線は4本設けられる。これら4本の基準電位
伝達線のうち、第1の基準電位伝達線には接地電位が印
加され、第2の基準電位伝達線には電源電位が印加さ
れ、第3および第4の基準電位伝達線には相補な論理の
関係となる基準電位が印加される。
【0041】演算回路45は、減算器43からの出力a
x−pが所定値(許容誤差)θ1以下にあり、かつ減算
器44の出力ay−qが所定の値θ2以下の場合にのみ
システム正常指示信号を出力する。この場合、入力xお
よびyは同時に処理される必要があるため、同一の係数
を記憶する第1のROM41と第2のROM42と2つ
のROMが必要とされる。この場合、第1および第2の
ROM41および42の記憶内容は同一のものである
が、1つのROMに対して別々の異なる入力xおよびy
を同時に与えることはできない。したがって、このよう
な制御システムをコンパクトに小占有面積で形成するこ
とができないという問題が生じる。
x−pが所定値(許容誤差)θ1以下にあり、かつ減算
器44の出力ay−qが所定の値θ2以下の場合にのみ
システム正常指示信号を出力する。この場合、入力xお
よびyは同時に処理される必要があるため、同一の係数
を記憶する第1のROM41と第2のROM42と2つ
のROMが必要とされる。この場合、第1および第2の
ROM41および42の記憶内容は同一のものである
が、1つのROMに対して別々の異なる入力xおよびy
を同時に与えることはできない。したがって、このよう
な制御システムをコンパクトに小占有面積で形成するこ
とができないという問題が生じる。
【0042】それゆえ、この発明の目的は上述の従来の
ROMの欠点を除去し、同一占有面積で記憶容量を大幅
に増大することができるROMを提供することである。
ROMの欠点を除去し、同一占有面積で記憶容量を大幅
に増大することができるROMを提供することである。
【0043】この発明の他の目的は、1つのメモリサイ
クルで複数のアドレスを指定することのできる小占有面
積のROMを提供することである。
クルで複数のアドレスを指定することのできる小占有面
積のROMを提供することである。
【0044】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、各々に互いに独立に選択信号が伝達される複
数の選択信号伝達線と、各々に基準電位が伝達される複
数の基準電位伝達線と、複数の選択信号伝達線各々に対
して設けられる複数のトランジスタ素子を含むメモリセ
ルを備える。この複数のトランジスタ素子の各々は、対
応の選択信号伝達線に接続される制御電極と、これらの
複数のトランジスタ素子に共通に設けられる共通ノード
に接続される一方導通端子とを含む。
憶装置は、各々に互いに独立に選択信号が伝達される複
数の選択信号伝達線と、各々に基準電位が伝達される複
数の基準電位伝達線と、複数の選択信号伝達線各々に対
して設けられる複数のトランジスタ素子を含むメモリセ
ルを備える。この複数のトランジスタ素子の各々は、対
応の選択信号伝達線に接続される制御電極と、これらの
複数のトランジスタ素子に共通に設けられる共通ノード
に接続される一方導通端子とを含む。
【0045】
【0046】
【作用】請求項1なしし6各々において、メモリセルの
各トランジスタ素子は、対応の選択信号伝達線またはワ
ード線への信号の活性時における、対応のデータ伝達線
またはビット線と複数な基準電位伝達線との接続態様お
よび基準電位伝達接続時に伝達される基準電位により決
定される情報を記憶している。複数の選択信号伝達線ま
たはワード線へはそれぞれ互いに独立に選択信号が伝達
される。したがってメモリセル内の複数のトランジスタ
素子は互いに独立に選択状態とすることができ、したが
って1つのメモリセルを複数種類の選択信号により同時
に選択することができ、そのメモリセルの記憶情報をそ
れぞれ対応のデータ伝達線またはビット線を介して並列
に読出すことができる。
各トランジスタ素子は、対応の選択信号伝達線またはワ
ード線への信号の活性時における、対応のデータ伝達線
またはビット線と複数な基準電位伝達線との接続態様お
よび基準電位伝達接続時に伝達される基準電位により決
定される情報を記憶している。複数の選択信号伝達線ま
たはワード線へはそれぞれ互いに独立に選択信号が伝達
される。したがってメモリセル内の複数のトランジスタ
素子は互いに独立に選択状態とすることができ、したが
って1つのメモリセルを複数種類の選択信号により同時
に選択することができ、そのメモリセルの記憶情報をそ
れぞれ対応のデータ伝達線またはビット線を介して並列
に読出すことができる。
【0047】また、この構成により、異なるアドレスの
メモリセルを同時に選択状態とし、選択された複数のメ
モリセルの情報を同時にデータ伝達線上へ伝達して読出
すことができる。これにより、1つのメモリサイクルで
複数のアドレスを指定することのできる半導体記憶装置
を得ることができる。
メモリセルを同時に選択状態とし、選択された複数のメ
モリセルの情報を同時にデータ伝達線上へ伝達して読出
すことができる。これにより、1つのメモリサイクルで
複数のアドレスを指定することのできる半導体記憶装置
を得ることができる。
【0048】
【発明の実施例】図2はこの発明の一実施例である半導
体記憶装置の全体の構成を示す図である。図2におい
て、半導体記憶装置600は、メモリセルが行列状に配
置されたメモリセルアレイ106を含む。このメモリセ
ルアレイ106の内部構造は後に詳細に説明するが、1
つのメモリセルに対し、互いに独立に複数の経路を介し
てアクセス可能である。この図2に示す構成においては
メモリセルアレイ106に対し2つの経路を介してアク
セス可能な場合の構成が示される。この半導体記憶装置
600はさらに、第1のアドレス入力ADAをデコード
し、メモリセルアレイ106の対応の行を選択する第1
のデコーダ108aと、第2のアドレス入力ADBをデ
コードし、メモリセルアレイ106の対応の行を選択す
るデコーダ108bと、メモリセルアレイ106内の、
デコーダ108aにより選択されたメモリセルのデータ
を出力する第1の出力回路109aと、メモリセルアレ
イ106内の、デコーダ108bにより選択されたメモ
リセルのデータを出力する第2の出力回路109bを含
む。第1の出力回路109aから出力データDAが出力
され、第2の出力回路109bから出力データDBが出
力される。
体記憶装置の全体の構成を示す図である。図2におい
て、半導体記憶装置600は、メモリセルが行列状に配
置されたメモリセルアレイ106を含む。このメモリセ
ルアレイ106の内部構造は後に詳細に説明するが、1
つのメモリセルに対し、互いに独立に複数の経路を介し
てアクセス可能である。この図2に示す構成においては
メモリセルアレイ106に対し2つの経路を介してアク
セス可能な場合の構成が示される。この半導体記憶装置
600はさらに、第1のアドレス入力ADAをデコード
し、メモリセルアレイ106の対応の行を選択する第1
のデコーダ108aと、第2のアドレス入力ADBをデ
コードし、メモリセルアレイ106の対応の行を選択す
るデコーダ108bと、メモリセルアレイ106内の、
デコーダ108aにより選択されたメモリセルのデータ
を出力する第1の出力回路109aと、メモリセルアレ
イ106内の、デコーダ108bにより選択されたメモ
リセルのデータを出力する第2の出力回路109bを含
む。第1の出力回路109aから出力データDAが出力
され、第2の出力回路109bから出力データDBが出
力される。
【0049】この半導体記憶装置600は、さらに、外
部から与えられる制御信号/CEおよび/OEに応答し
て各種内部制御信号ATA′、ATB′、OEA、OE
BおよびφpA,φpBを出力する制御回路120と、
内部制御信号φpA,φpBに応答してメモリセルアレ
イ106内の内部データ伝達線であるビット線電位のプ
リチャージを行なうプリチャージ回路110aおよび1
10bと、外部から与えられる基準電位設定信号Sに応
答して、メモリセルアレイ106内の各メモリセルの記
憶情報を設定するための基準電位を発生する基準電位設
定回路111を含む。制御信号ATA′およびATB′
はそれぞれ第1および第2のデコーダ108aおよび1
08bの動作タイミングを与える。制御信号OEAおよ
びOEBは出力回路109aおよび109bの出力デー
タDAおよびDBの出力タイミングを与える。
部から与えられる制御信号/CEおよび/OEに応答し
て各種内部制御信号ATA′、ATB′、OEA、OE
BおよびφpA,φpBを出力する制御回路120と、
内部制御信号φpA,φpBに応答してメモリセルアレ
イ106内の内部データ伝達線であるビット線電位のプ
リチャージを行なうプリチャージ回路110aおよび1
10bと、外部から与えられる基準電位設定信号Sに応
答して、メモリセルアレイ106内の各メモリセルの記
憶情報を設定するための基準電位を発生する基準電位設
定回路111を含む。制御信号ATA′およびATB′
はそれぞれ第1および第2のデコーダ108aおよび1
08bの動作タイミングを与える。制御信号OEAおよ
びOEBは出力回路109aおよび109bの出力デー
タDAおよびDBの出力タイミングを与える。
【0050】制御回路120からは、内部制御信号φp
A、φpB、ATA′、ATB′、OEBおよびOEA
が、外部からの制御信号/CEおよび/OEに応答して
発生されている。この図2で示す構成の場合、デコーダ
108aとデコーダ108bは同一のタイミングで動作
し、またプリチャージ回路110aとプリチャージ回路
110bも同一のタイミングで動作し、さらに出力回路
109aと出力回路109bも同一のタイミングで動作
する。しかしながら、この各回路の動作タイミングは、
それぞれ異なっていてもよい。この場合、外部からの制
御信号/CEおよび/OEをそれぞれ2種類すなわち/
CEA、/CEB、/OEA、および/OEBを制御回
路120へ与える構成とすれば、一方のグループのみを
活性化することができる。しかし、以下の説明において
は、各回路ブロックは、同一のタイミングで動作するも
のとして説明する。また、デコーダ108aおよび10
8bへはアドレス入力ADAおよびADBが与えられて
いるが、通常、外部からのアドレス入力を受けて内部ア
ドレスを発生するアドレスバッファからのアドレス入力
が各デコーダ108aおよび108bへ与えられるが、
このアドレスバッファは、図面を簡略化するために省略
されている。
A、φpB、ATA′、ATB′、OEBおよびOEA
が、外部からの制御信号/CEおよび/OEに応答して
発生されている。この図2で示す構成の場合、デコーダ
108aとデコーダ108bは同一のタイミングで動作
し、またプリチャージ回路110aとプリチャージ回路
110bも同一のタイミングで動作し、さらに出力回路
109aと出力回路109bも同一のタイミングで動作
する。しかしながら、この各回路の動作タイミングは、
それぞれ異なっていてもよい。この場合、外部からの制
御信号/CEおよび/OEをそれぞれ2種類すなわち/
CEA、/CEB、/OEA、および/OEBを制御回
路120へ与える構成とすれば、一方のグループのみを
活性化することができる。しかし、以下の説明において
は、各回路ブロックは、同一のタイミングで動作するも
のとして説明する。また、デコーダ108aおよび10
8bへはアドレス入力ADAおよびADBが与えられて
いるが、通常、外部からのアドレス入力を受けて内部ア
ドレスを発生するアドレスバッファからのアドレス入力
が各デコーダ108aおよび108bへ与えられるが、
このアドレスバッファは、図面を簡略化するために省略
されている。
【0051】図3は、この図2に示す半導体記憶装置の
要部の構成を概略的に示す図である。図3において、メ
モリセルアレイ106は、行方向に配列され、デコーダ
108aからの行選択信号を受けるワード線(選択信号
伝達線)WA1と、デコーダ108bからの選択信号を
受けるワード線WB1と、選択されたワード線に接続さ
れるメモリセル20の記憶する情報が伝達されるビット
線(内部デコーダ伝達線)BA1、BB1、BA2、B
B2、BAn、BBnを含む。ここで、デコーダ108
aおよび108bの出力を受けるワード線はそれぞれ複
数本設けられているが、この図3においては、デコーダ
108aおよび108bの1つの出力を受けるワード線
WA1およびWB1のみが代表的に示される。メモリセ
ル20の各々は、ワード線WA1上の選択信号に応答し
て選択状態となり、その記憶情報を対応のビット線BA
i(i=1〜n)へ伝達する第1の記憶素子1aと、ワ
ード線WB1上の選択信号に応答して選択状態となり、
その記憶情報をビット線BBi(i=1〜n)へ伝達す
る第2の記憶素子1bを含む。
要部の構成を概略的に示す図である。図3において、メ
モリセルアレイ106は、行方向に配列され、デコーダ
108aからの行選択信号を受けるワード線(選択信号
伝達線)WA1と、デコーダ108bからの選択信号を
受けるワード線WB1と、選択されたワード線に接続さ
れるメモリセル20の記憶する情報が伝達されるビット
線(内部デコーダ伝達線)BA1、BB1、BA2、B
B2、BAn、BBnを含む。ここで、デコーダ108
aおよび108bの出力を受けるワード線はそれぞれ複
数本設けられているが、この図3においては、デコーダ
108aおよび108bの1つの出力を受けるワード線
WA1およびWB1のみが代表的に示される。メモリセ
ル20の各々は、ワード線WA1上の選択信号に応答し
て選択状態となり、その記憶情報を対応のビット線BA
i(i=1〜n)へ伝達する第1の記憶素子1aと、ワ
ード線WB1上の選択信号に応答して選択状態となり、
その記憶情報をビット線BBi(i=1〜n)へ伝達す
る第2の記憶素子1bを含む。
【0052】メモリセルアレイ106はさらにビット線
BA1〜BAnの各々に対応して設けられてデコーダ1
08aからの選択信号に応答してオン状態となり、対応
のビット線を出力回路109aへ接続する列選択トラン
ジスタSAT1〜STAnと、ビット線BB1〜BBn
の各々に対応して設けられ、デコーダ108bからの選
択信号に応答してオン状態となり、対応のビット線を出
力回路109bへ接続する列選択トランジスタSTB1
〜STBnを含む。この選択トランジスタSTA1〜S
TAnの各々へはデゴーダ108aから列選択信号が与
えられ、これらのうちの1つがオン状態となる。同様に
選択トランジスタSTB1〜STBnもそれぞれのゲー
トへデコーダ108bから列選択信号が与えられ、これ
らのうち1つの選択トランジスタのみがオン状態とな
る。ここで、図3においては、デコーダ108aおよび
108bから出力される列選択用の選択信号伝達線はn
ビット幅で示されている。出力回路109aおよび10
9bは、それぞれ選択されたメモリセルのデータを検知
し増幅して出力するセンスアンプ119aおよび119
bをそれぞれ含む。この図3に示すように、1つのメモ
リセル20が、2つの互いに独立に選択可能な記憶素子
1aおよび1bを含んでいるため、同時に2つのメモリ
セルのデータを出力することができるとともに、同一の
メモリセルデータを2つの出力回路109aおよび10
9bから出力することも可能である。
BA1〜BAnの各々に対応して設けられてデコーダ1
08aからの選択信号に応答してオン状態となり、対応
のビット線を出力回路109aへ接続する列選択トラン
ジスタSAT1〜STAnと、ビット線BB1〜BBn
の各々に対応して設けられ、デコーダ108bからの選
択信号に応答してオン状態となり、対応のビット線を出
力回路109bへ接続する列選択トランジスタSTB1
〜STBnを含む。この選択トランジスタSTA1〜S
TAnの各々へはデゴーダ108aから列選択信号が与
えられ、これらのうちの1つがオン状態となる。同様に
選択トランジスタSTB1〜STBnもそれぞれのゲー
トへデコーダ108bから列選択信号が与えられ、これ
らのうち1つの選択トランジスタのみがオン状態とな
る。ここで、図3においては、デコーダ108aおよび
108bから出力される列選択用の選択信号伝達線はn
ビット幅で示されている。出力回路109aおよび10
9bは、それぞれ選択されたメモリセルのデータを検知
し増幅して出力するセンスアンプ119aおよび119
bをそれぞれ含む。この図3に示すように、1つのメモ
リセル20が、2つの互いに独立に選択可能な記憶素子
1aおよび1bを含んでいるため、同時に2つのメモリ
セルのデータを出力することができるとともに、同一の
メモリセルデータを2つの出力回路109aおよび10
9bから出力することも可能である。
【0053】図1は、この図3に示すメモリセル20の
具体的構成を示す図である。図1において、メモリセル
20は、2個のメモリトランジスタ1aおよび1bを含
む。メモリトランジスタ1aはそのゲートがワード線2
aに接続され、そのドレインがビット線3aに接続さ
れ、そのソースが共通ノードNAに接続される。メモリ
トランジスタ1bはそのゲートがワード線2bに接続さ
れ、そのドレインがビット線3bに接続され、そのソー
スが共通ノードNAに接続される。ここで、ワード線2
aおよび2bはそれぞれ図3に示すワード線WA1およ
びWB1に対応する。また、ビット線3aおよび3b
は、それぞれビット線BAiおよびBBiに対応する。
具体的構成を示す図である。図1において、メモリセル
20は、2個のメモリトランジスタ1aおよび1bを含
む。メモリトランジスタ1aはそのゲートがワード線2
aに接続され、そのドレインがビット線3aに接続さ
れ、そのソースが共通ノードNAに接続される。メモリ
トランジスタ1bはそのゲートがワード線2bに接続さ
れ、そのドレインがビット線3bに接続され、そのソー
スが共通ノードNAに接続される。ここで、ワード線2
aおよび2bはそれぞれ図3に示すワード線WA1およ
びWB1に対応する。また、ビット線3aおよび3b
は、それぞれビット線BAiおよびBBiに対応する。
【0054】メモリセル20はさらに、それぞれに、基
準電位が伝達される基準電位伝達線5a,5bおよび4
を含む。ここで基準電位伝達線4はその電位がたとえば
接地電位レベルの“L”レベルに設定される。この基準
電位伝達線5aおよび5bへは図2に示す基準電位発生
回路111からの基準電位が伝達される。ビット線3a
および3bの一方側にはそれぞれプリチャージ信号φp
AおよびφpBに応答してオン状態となり、ビット線3
aおよび3bをそれぞれたとえば動作電源電位Vccレ
ベルの“H”にプリチャージするプリチャージトランジ
スタTPAおよびTPBが設けられる。ビット線3aお
よび3bの他方端は選択トランジスタSTAi,STB
iに接続される。
準電位が伝達される基準電位伝達線5a,5bおよび4
を含む。ここで基準電位伝達線4はその電位がたとえば
接地電位レベルの“L”レベルに設定される。この基準
電位伝達線5aおよび5bへは図2に示す基準電位発生
回路111からの基準電位が伝達される。ビット線3a
および3bの一方側にはそれぞれプリチャージ信号φp
AおよびφpBに応答してオン状態となり、ビット線3
aおよび3bをそれぞれたとえば動作電源電位Vccレ
ベルの“H”にプリチャージするプリチャージトランジ
スタTPAおよびTPBが設けられる。ビット線3aお
よび3bの他方端は選択トランジスタSTAi,STB
iに接続される。
【0055】基準電位伝達線5aおよび5bへ与えられ
る基準電位の組合わせは以下の2つの場合がある。
る基準電位の組合わせは以下の2つの場合がある。
【0056】ケース1:基準電位伝達線5aが“H”に
設定されかつ基準電位伝達線5bが“L”。 ケース2:基準電位伝達線5aが“L”、基準電位伝達
線5bが“H”。
設定されかつ基準電位伝達線5bが“L”。 ケース2:基準電位伝達線5aが“L”、基準電位伝達
線5bが“H”。
【0057】このメモリトランジスタ1aおよび1bの
ソース端子が共通ノードNAを介して接地電位伝達線4
に接続されているか、第1の基準電位伝達線5aに接続
されているか、第2の基準電位伝達線5bに接続されて
いるか、あるいはこの共通ノードNAが開放状態(いず
れの基準電位伝達線とも非接続状態)とされているかに
よりその記憶情報が決定される。ここで、メモリトラン
ジスタ1aおよび1bのソースおよびドレイン端子は、
その使用用途により決定され、一意的に決定されるもの
ではないが、以下の説明においては、ビット線に接続さ
れる共通端子(導通電極)をドレイン、共通ノードNA
に接続される導通端子をソース端子と称する。これらの
メモリトランジスタ1aおよび1bは共通ノードNAと
基準電位伝達線4、5aおよび5bとの接続状態に応じ
て同一の情報を記憶することになる。次に、このメモリ
セル20の動作について第1のメモリトランジスタ1
a、ワード線2aおよびビット線3aを用いてこのメモ
リセルの情報を記憶する動作およびこの記憶情報読出動
作について説明する。第2のメモリトランジスタ1bを
用いたデータ読出しも同時に行なわれる。上述のケース
1およびケース2各々の場合におけるメモリトランジス
タ1aのソースと基準電位伝達線との接続態様とそのと
きの記憶情報との関係を一覧にして図5に示す。また、
図1、図2および図5を参照してこの発明の一実施例で
ある半導体記憶装置のデータ読出動作について説明す
る。メモリセルトランジスタ1aおよび1bの共通ノー
ドNAと基準電位伝達線4,5aおよび5bとの接続関
係によりメモリセル20の記憶情報が決定されている。
まず、ケース1の場合について説明する。
ソース端子が共通ノードNAを介して接地電位伝達線4
に接続されているか、第1の基準電位伝達線5aに接続
されているか、第2の基準電位伝達線5bに接続されて
いるか、あるいはこの共通ノードNAが開放状態(いず
れの基準電位伝達線とも非接続状態)とされているかに
よりその記憶情報が決定される。ここで、メモリトラン
ジスタ1aおよび1bのソースおよびドレイン端子は、
その使用用途により決定され、一意的に決定されるもの
ではないが、以下の説明においては、ビット線に接続さ
れる共通端子(導通電極)をドレイン、共通ノードNA
に接続される導通端子をソース端子と称する。これらの
メモリトランジスタ1aおよび1bは共通ノードNAと
基準電位伝達線4、5aおよび5bとの接続状態に応じ
て同一の情報を記憶することになる。次に、このメモリ
セル20の動作について第1のメモリトランジスタ1
a、ワード線2aおよびビット線3aを用いてこのメモ
リセルの情報を記憶する動作およびこの記憶情報読出動
作について説明する。第2のメモリトランジスタ1bを
用いたデータ読出しも同時に行なわれる。上述のケース
1およびケース2各々の場合におけるメモリトランジス
タ1aのソースと基準電位伝達線との接続態様とそのと
きの記憶情報との関係を一覧にして図5に示す。また、
図1、図2および図5を参照してこの発明の一実施例で
ある半導体記憶装置のデータ読出動作について説明す
る。メモリセルトランジスタ1aおよび1bの共通ノー
ドNAと基準電位伝達線4,5aおよび5bとの接続関
係によりメモリセル20の記憶情報が決定されている。
まず、ケース1の場合について説明する。
【0058】まず従来と同様にして、ビット線3aをプ
リチャージトランジスタTPAを介して動作電源電位V
ccレベルの“H”にプリチャージする。このプリチャ
ージ完了後、デコーダ108aへアドレス入力ADAが
与えられ、ワード線2aが選択される。この選択ワード
線2a上へはデコーダ108aから行選択信号WLが伝
達され、これによりワード線2aの電位が“H”に立上
がる。
リチャージトランジスタTPAを介して動作電源電位V
ccレベルの“H”にプリチャージする。このプリチャ
ージ完了後、デコーダ108aへアドレス入力ADAが
与えられ、ワード線2aが選択される。この選択ワード
線2a上へはデコーダ108aから行選択信号WLが伝
達され、これによりワード線2aの電位が“H”に立上
がる。
【0059】今、図5に示すように、第1の基準電位伝
達線5aの電位は“H”、第2の基準電位伝達線5bの
電位は“L”に設定されている。メモリセルトランジス
タ1aがこの選択ワード線2a上の選択信号WLに応答
してオン状態となれば、ビット線3aは共通ノードNA
に接続される。この共通ノードNAが接地電位伝達線4
または第2の基準電位伝達線5bに接続されている場合
には、ビット線3aにプリチャージされた電荷がこのメ
モリセルトランジスタ1aを介して放電されビット線3
aの電位が低下し、データ“0”が読出される。
達線5aの電位は“H”、第2の基準電位伝達線5bの
電位は“L”に設定されている。メモリセルトランジス
タ1aがこの選択ワード線2a上の選択信号WLに応答
してオン状態となれば、ビット線3aは共通ノードNA
に接続される。この共通ノードNAが接地電位伝達線4
または第2の基準電位伝達線5bに接続されている場合
には、ビット線3aにプリチャージされた電荷がこのメ
モリセルトランジスタ1aを介して放電されビット線3
aの電位が低下し、データ“0”が読出される。
【0060】この共通ノードNAが第1の基準電位伝達
線5aに接続されているかまたは開放状態(無接続状
態)に設定されていれば、ビット線3aにプリチャージ
された電荷は放電されず、ビット線3aはプリチャージ
電位を維持し、これによりデータ“1”が読出される。
線5aに接続されているかまたは開放状態(無接続状
態)に設定されていれば、ビット線3aにプリチャージ
された電荷は放電されず、ビット線3aはプリチャージ
電位を維持し、これによりデータ“1”が読出される。
【0061】次に、ケース2の場合について説明する。
この場合、第1の基準電位伝達線5aの電位は“L”、
第2の基準電位伝達線5bの電位は“H”である。上述
のケース1の場合と同様、ビット線3aのプリチャージ
完了後、選択ワード線2aの電位が“H”に立上がりメ
モリセルトランジスタ1aがオン状態となる。共通ノー
ドNAが接地電位伝達線4または第1の基準電位伝達線
5aに接続されている場合には、ビット線3aのプリチ
ャージされた電荷が放電され、データ“0”が読出され
る。
この場合、第1の基準電位伝達線5aの電位は“L”、
第2の基準電位伝達線5bの電位は“H”である。上述
のケース1の場合と同様、ビット線3aのプリチャージ
完了後、選択ワード線2aの電位が“H”に立上がりメ
モリセルトランジスタ1aがオン状態となる。共通ノー
ドNAが接地電位伝達線4または第1の基準電位伝達線
5aに接続されている場合には、ビット線3aのプリチ
ャージされた電荷が放電され、データ“0”が読出され
る。
【0062】共通ノードNAが第1の基準電位伝達線5
bに接続されているかまたは開放状態とされている場
合、ビット線3aのプリチャージ電位は変化せず、デー
タ“1”が読出される。このように、これらの第1およ
び第2の基準電位伝達線5aおよび5bの基準電位を切
換えることにより、1つのメモリセル20を用いて2種
類のデータを記憶することができる。この基準電位伝達
線5aおよび5bへ伝達される基準電位は図2に示す基
準電位発生回路111により設定される。基準電位設定
回路111は外部からの基準電位設定信号Sに応答して
その基準電位伝達線5aおよび5bの基準電位を設定す
る。この基準電位設定信号Sは、動作モード指示信号、
バンク選択信号、およびアドレス信号等のいずれであっ
てもよい。したがって、基準電位伝達線5a、5bおよ
び接地電位伝達線4をすべてのメモリセル20に対し共
通に配設することにより、すべてのメモリセル20は2
種類のデータを記憶することができる。
bに接続されているかまたは開放状態とされている場
合、ビット線3aのプリチャージ電位は変化せず、デー
タ“1”が読出される。このように、これらの第1およ
び第2の基準電位伝達線5aおよび5bの基準電位を切
換えることにより、1つのメモリセル20を用いて2種
類のデータを記憶することができる。この基準電位伝達
線5aおよび5bへ伝達される基準電位は図2に示す基
準電位発生回路111により設定される。基準電位設定
回路111は外部からの基準電位設定信号Sに応答して
その基準電位伝達線5aおよび5bの基準電位を設定す
る。この基準電位設定信号Sは、動作モード指示信号、
バンク選択信号、およびアドレス信号等のいずれであっ
てもよい。したがって、基準電位伝達線5a、5bおよ
び接地電位伝達線4をすべてのメモリセル20に対し共
通に配設することにより、すべてのメモリセル20は2
種類のデータを記憶することができる。
【0063】メモリセル20は2つのメモリセルトラン
ジスタ1aおよび1bを含んでいる。メモリセルトラン
ジスタ1aはワード線2a上の選択信号WLに応答して
オン状態となる。一方メモリセルトランジスタ1bはワ
ード線2b上の選択信号WLに応答してオン状態とな
る。したがって、ワード線2aが選択状態となったと
き、このメモリセル20の記憶情報はビット線3aへ伝
達され、またこのとき同時にワード線2bが選択状態と
されてもメモリセル20の記憶情報はビット線3bへメ
モリセルトランジスタ1bを介して伝達される。したが
って、1つのメモリセル20へ同時にアクセスし、この
メモリセルの情報を2つの経路から読出すことができ
る。また、逆に言えば、このメモリセル20と別のメモ
リセルを同時にアクセスし、この2つのメモリセルデー
タを並列に読出すこともできる。次に、同一のメモリサ
イクルで異なるアドレスに同時にアクセスする場合の動
作について説明する。
ジスタ1aおよび1bを含んでいる。メモリセルトラン
ジスタ1aはワード線2a上の選択信号WLに応答して
オン状態となる。一方メモリセルトランジスタ1bはワ
ード線2b上の選択信号WLに応答してオン状態とな
る。したがって、ワード線2aが選択状態となったと
き、このメモリセル20の記憶情報はビット線3aへ伝
達され、またこのとき同時にワード線2bが選択状態と
されてもメモリセル20の記憶情報はビット線3bへメ
モリセルトランジスタ1bを介して伝達される。したが
って、1つのメモリセル20へ同時にアクセスし、この
メモリセルの情報を2つの経路から読出すことができ
る。また、逆に言えば、このメモリセル20と別のメモ
リセルを同時にアクセスし、この2つのメモリセルデー
タを並列に読出すこともできる。次に、同一のメモリサ
イクルで異なるアドレスに同時にアクセスする場合の動
作について説明する。
【0064】図4は、この図1に示すメモリセルを用い
た2ワード(1ワード1ビット)の配置の一例を示す図
である。図4において、メモリセル20aはワード線2
aおよび2bのいずれかにより選択状態とされる。メモ
リセル20aはワード線2aが選択状態となったとき、
その記憶情報をビット線3aに伝達する。ワード線2b
がが選択状態となったとき、メモリセル20aはその記
憶情報をビット線3bに伝達する。メモリセル20b
は、ワード線2cおよび2dより選択される。ワード線
2cが選択状態となったとき、メモリセル20bはその
記憶情報をビット線3a上へ伝達する。ワード線2dが
選択状態となったとき、メモリセル20bがその記憶情
報をビット線3bへ伝達する。すなわちワード線2aお
よび2cは図3に示すデコーダ108aにより選択さ
れ、ワード線2bおよび2dは図3に示すデコーダ10
8bにより選択される。今メモリセル20aに対しワー
ド線2aが選択状態となった場合を考える。このとき、
メモリセル20aの記憶データはビット線3aへ伝達さ
れる。このとき、メモリセル20bに対し、デコーダ1
08bよりワード線2dを選択状態とすることができ
る。この場合、メモリセル20bの記憶情報はビット線
3b上へ伝達される。このビット線3aおよび3b上の
データは、それぞれ独立に列選択トランジスタSTAi
およびSTBjを介して出力回路109aおび109b
へ伝達することができる。したがって、1つのメモリサ
イクルにおいてメモリセル20aの記憶情報とメモリセ
ル20bの記憶情報を同時に読出すことができる。
た2ワード(1ワード1ビット)の配置の一例を示す図
である。図4において、メモリセル20aはワード線2
aおよび2bのいずれかにより選択状態とされる。メモ
リセル20aはワード線2aが選択状態となったとき、
その記憶情報をビット線3aに伝達する。ワード線2b
がが選択状態となったとき、メモリセル20aはその記
憶情報をビット線3bに伝達する。メモリセル20b
は、ワード線2cおよび2dより選択される。ワード線
2cが選択状態となったとき、メモリセル20bはその
記憶情報をビット線3a上へ伝達する。ワード線2dが
選択状態となったとき、メモリセル20bがその記憶情
報をビット線3bへ伝達する。すなわちワード線2aお
よび2cは図3に示すデコーダ108aにより選択さ
れ、ワード線2bおよび2dは図3に示すデコーダ10
8bにより選択される。今メモリセル20aに対しワー
ド線2aが選択状態となった場合を考える。このとき、
メモリセル20aの記憶データはビット線3aへ伝達さ
れる。このとき、メモリセル20bに対し、デコーダ1
08bよりワード線2dを選択状態とすることができ
る。この場合、メモリセル20bの記憶情報はビット線
3b上へ伝達される。このビット線3aおよび3b上の
データは、それぞれ独立に列選択トランジスタSTAi
およびSTBjを介して出力回路109aおび109b
へ伝達することができる。したがって、1つのメモリサ
イクルにおいてメモリセル20aの記憶情報とメモリセ
ル20bの記憶情報を同時に読出すことができる。
【0065】この場合、ワード線2bおよび2cをそれ
ぞれ選択状態とし、メモリセル20aおよび20bの記
憶情報をビット線3bおよび3a上へそれぞれ伝達する
こともできる。したがって、このデコーダ108aおよ
び108bをそれぞれ同時に駆動することにより、2つ
のメモリセルを選択してこの選択されたメモリセルの情
報を同時に読出すことができる。
ぞれ選択状態とし、メモリセル20aおよび20bの記
憶情報をビット線3bおよび3a上へそれぞれ伝達する
こともできる。したがって、このデコーダ108aおよ
び108bをそれぞれ同時に駆動することにより、2つ
のメモリセルを選択してこの選択されたメモリセルの情
報を同時に読出すことができる。
【0066】この図4におけるメモリセルの選択におい
ても、図5に示すように、基準電位伝達線に伝達される
基準電位と共通ノードNAと基準電位伝達線との接続関
係とにより各メモリセル20aおよび20bの記憶情報
は決定される。この場合、各メモリセル20aおよび2
0bはそれぞれ複数のワードを記憶することができる。
したがって、1つのメモリセルが、その動作モードに応
じ複数ワードの情報を記憶することができ、かつROM
の占有面積を従来のROMのそれの1/2以下に低減す
ることができる。また、このROMは同時に複数のメモ
リセルのデータを読出すことができるため従来のROM
の2つのチップが占有する面積よりもその占有面積が小
さくなる。これにより小占有面積で大記憶容量を有する
ROMを得ることができる。図6に、図2に示す基準電
位発生回路111の具体的構成を示す。
ても、図5に示すように、基準電位伝達線に伝達される
基準電位と共通ノードNAと基準電位伝達線との接続関
係とにより各メモリセル20aおよび20bの記憶情報
は決定される。この場合、各メモリセル20aおよび2
0bはそれぞれ複数のワードを記憶することができる。
したがって、1つのメモリセルが、その動作モードに応
じ複数ワードの情報を記憶することができ、かつROM
の占有面積を従来のROMのそれの1/2以下に低減す
ることができる。また、このROMは同時に複数のメモ
リセルのデータを読出すことができるため従来のROM
の2つのチップが占有する面積よりもその占有面積が小
さくなる。これにより小占有面積で大記憶容量を有する
ROMを得ることができる。図6に、図2に示す基準電
位発生回路111の具体的構成を示す。
【0067】図6において、基準電位発生回路111
は、2段の縦続接続されたインバータIV1およびIV
2を含む。インバータIV1は電位設定信号Sを受け
る。インバータIV1の出力が基準電位伝達線5bへ伝
達される。インバータIV2はインバータIV1の出力
を受ける。インバータIV2の出力が基準電位伝達線5
aへ伝達される。この図6に示す構成においては、電位
設定信号Sの“H”および“L”に応じて基準電位伝達
線5aおよび5bの電位を設定することができる。
は、2段の縦続接続されたインバータIV1およびIV
2を含む。インバータIV1は電位設定信号Sを受け
る。インバータIV1の出力が基準電位伝達線5bへ伝
達される。インバータIV2はインバータIV1の出力
を受ける。インバータIV2の出力が基準電位伝達線5
aへ伝達される。この図6に示す構成においては、電位
設定信号Sの“H”および“L”に応じて基準電位伝達
線5aおよび5bの電位を設定することができる。
【0068】図1に示すメモリセルの構造においては、
基準電位伝達線が3本設けられている。この構成に代え
て、基準電位伝達線を4本設け、メモリセルトランジス
タ1aおよび1bの共通ノードNAをこの4本の基準電
位伝達線のいずれかに必ず接続するように構成すること
もできる。
基準電位伝達線が3本設けられている。この構成に代え
て、基準電位伝達線を4本設け、メモリセルトランジス
タ1aおよび1bの共通ノードNAをこの4本の基準電
位伝達線のいずれかに必ず接続するように構成すること
もできる。
【0069】図7は、この発明の他の実施例であるRO
Mのメモリセルの構造を示す図である。この図7におい
ては、3本の基準電位伝達線4,5aおよび5bに加え
て、さらにたとえば動作電源電圧である基準電位Vcc
を伝達する第4の基準電位伝達線(電源線)70が追加
される。メモリセルトランジスタ1aおよび1bの共通
ノードNAがこの基準電位伝達線4,5a,5bおよび
70のいずれに接続されるかによりこのメモリセルの記
憶データが設定される。この場合、メモリセルトランジ
スタ1aおよび1bの共通ノードNAは必ずこれらの4
本の基準電位伝達線4,5a,5bおよび70のいずれ
か1本に接続される。接地電位伝達線4へは常に“L”
の電位が伝達され、電源電位伝達線70には、常に、
“H”の電位が伝達される。第1および第2の基準電位
伝達線5aおよび5bの電位は電位設定信号Sに応答し
て“H”および“L”のいずれかに設定される。
Mのメモリセルの構造を示す図である。この図7におい
ては、3本の基準電位伝達線4,5aおよび5bに加え
て、さらにたとえば動作電源電圧である基準電位Vcc
を伝達する第4の基準電位伝達線(電源線)70が追加
される。メモリセルトランジスタ1aおよび1bの共通
ノードNAがこの基準電位伝達線4,5a,5bおよび
70のいずれに接続されるかによりこのメモリセルの記
憶データが設定される。この場合、メモリセルトランジ
スタ1aおよび1bの共通ノードNAは必ずこれらの4
本の基準電位伝達線4,5a,5bおよび70のいずれ
か1本に接続される。接地電位伝達線4へは常に“L”
の電位が伝達され、電源電位伝達線70には、常に、
“H”の電位が伝達される。第1および第2の基準電位
伝達線5aおよび5bの電位は電位設定信号Sに応答し
て“H”および“L”のいずれかに設定される。
【0070】この図7に示すメモリセルの動作について
簡単に説明する。このメモリセルトランジスタ1aおよ
び1bが導通状態となる動作は同様であり、単にその選
択ワード線および接続ビット線が異なるだけであるた
め、以下においては、このメモリセルトランジスタ1a
の選択動作について説明する。今、共通ノードNAが電
源電位伝達線70に接続されている場合を考える。この
場合、基準電位伝達線5aおよび5bの電位にかかわら
ず、メモリセルトランジスタ1aが選択状態となった場
合、ビット線3aの電位は変化せずプリチャージ電位
“H”を維持するため、このメモリセルトランジスタ1
aからはデータ“1”が読出される。共通ノードNAが
他の基準電位伝達線4,5aおよび5bのいずれかに接
続されている場合は図1に示すメモリセルの場合と同様
の動作が行なわれる。この図7に示すメモリセルの記憶
情報を図8に一覧にして示す。
簡単に説明する。このメモリセルトランジスタ1aおよ
び1bが導通状態となる動作は同様であり、単にその選
択ワード線および接続ビット線が異なるだけであるた
め、以下においては、このメモリセルトランジスタ1a
の選択動作について説明する。今、共通ノードNAが電
源電位伝達線70に接続されている場合を考える。この
場合、基準電位伝達線5aおよび5bの電位にかかわら
ず、メモリセルトランジスタ1aが選択状態となった場
合、ビット線3aの電位は変化せずプリチャージ電位
“H”を維持するため、このメモリセルトランジスタ1
aからはデータ“1”が読出される。共通ノードNAが
他の基準電位伝達線4,5aおよび5bのいずれかに接
続されている場合は図1に示すメモリセルの場合と同様
の動作が行なわれる。この図7に示すメモリセルの記憶
情報を図8に一覧にして示す。
【0071】この図7に示すメモリセルの構造において
は、いずれの接続状態においてもビット線3aおよび3
bを充放電することができるため、ビット線3aおよび
3bのプリチャージを行なわなくてもデータの読出しを
行なうことができるROMを得ることができる。したが
って、プリチャージ回路110aおよび110bを設け
る必要がなく、またこのビット線プリチャージに必要と
される時間Tb(図11参照)を考慮する必要がなくな
り、小占有面積で高速動作をするROMを得ることがで
きる。また、この図7に示すROMのメモリセル構成に
おいては、ビット線3aおよび3bを電源電位Vccに
プリチャージせず、たとえばVcc/2の中間電位にプ
リチャージするようなプリチャージ方式においても、そ
のデータ読出し時におけるビット線の充放電は中間電位
から“H”または“L”へ行なわれるため、この充放電
に要する時間を従来のROMに比べて短縮することがで
き、かつそのときに流れる消費電流も低減することがで
き、高速かつ低消費電流のROMを得ることができる。
は、いずれの接続状態においてもビット線3aおよび3
bを充放電することができるため、ビット線3aおよび
3bのプリチャージを行なわなくてもデータの読出しを
行なうことができるROMを得ることができる。したが
って、プリチャージ回路110aおよび110bを設け
る必要がなく、またこのビット線プリチャージに必要と
される時間Tb(図11参照)を考慮する必要がなくな
り、小占有面積で高速動作をするROMを得ることがで
きる。また、この図7に示すROMのメモリセル構成に
おいては、ビット線3aおよび3bを電源電位Vccに
プリチャージせず、たとえばVcc/2の中間電位にプ
リチャージするようなプリチャージ方式においても、そ
のデータ読出し時におけるビット線の充放電は中間電位
から“H”または“L”へ行なわれるため、この充放電
に要する時間を従来のROMに比べて短縮することがで
き、かつそのときに流れる消費電流も低減することがで
き、高速かつ低消費電流のROMを得ることができる。
【0072】上述の実施例においては、3本または4本
の基準電位伝達線を用いてメモリセルにおいて4つの状
態の表現を可能にしている。この構成においては、1つ
のメモリセルが従来のROMのメモリセル2個の機能を
果たしていることになる。したがって、1つのROMを
用いて2バンクを実現することができる。
の基準電位伝達線を用いてメモリセルにおいて4つの状
態の表現を可能にしている。この構成においては、1つ
のメモリセルが従来のROMのメモリセル2個の機能を
果たしていることになる。したがって、1つのROMを
用いて2バンクを実現することができる。
【0073】この上述のメモリセルの構成はさらに、1
つのメモリセルが従来のメモリセルのN個の機能を実現
する構成に拡張することができる。1つのメモリセルが
N個のメモリセルの状態を表現するためには、各状態は
“0”および“1”の2状態をとることができるため、
合計2N の状態の表現を必要とする。したがって、接地
電位伝達線を含んで基準電位伝達線としては2N −1本
または電源電位伝達線および接地電位伝達線両者を含む
基準電位伝達線として2N 本の基準電位伝達線を設けれ
ばよい。
つのメモリセルが従来のメモリセルのN個の機能を実現
する構成に拡張することができる。1つのメモリセルが
N個のメモリセルの状態を表現するためには、各状態は
“0”および“1”の2状態をとることができるため、
合計2N の状態の表現を必要とする。したがって、接地
電位伝達線を含んで基準電位伝達線としては2N −1本
または電源電位伝達線および接地電位伝達線両者を含む
基準電位伝達線として2N 本の基準電位伝達線を設けれ
ばよい。
【0074】なお上記実施例においては、メモリセルが
2つのメモリセルトランジスタを含んでおり、この半導
体記憶装置から2つのメモリセルデータを並列に読出す
構成について説明したが、このメモリセルに含まれるト
ランジスタの数は3個以上あってもよい。
2つのメモリセルトランジスタを含んでおり、この半導
体記憶装置から2つのメモリセルデータを並列に読出す
構成について説明したが、このメモリセルに含まれるト
ランジスタの数は3個以上あってもよい。
【0075】また、図2に示す半導体記憶装置の構成に
おいては、制御回路120が制御信号/CEおよび/O
Eに応答しれ各種内部制御信号を発生している。しかし
ながら、この場合、外部からのアドレス入力ADAおよ
びADBの変化を検出するアドレス遷移検出回路を設
け、このアドレス遷移検出回路出力を内部動作タイミン
グを規制するための制御信号として用いてもよい。ま
た、デコーダ108aおよび108bのデコード動作タ
イミングは、制御回路120からの制御信号により決定
されるのではなく、アドレス入力ADAおよびADBを
常にデコードする構成であってもよい。この場合、デコ
ーダ108aおよび108bの出力状態はアドレス入力
ADAおよびADBが変化しなければそのときの状態を
維持する。
おいては、制御回路120が制御信号/CEおよび/O
Eに応答しれ各種内部制御信号を発生している。しかし
ながら、この場合、外部からのアドレス入力ADAおよ
びADBの変化を検出するアドレス遷移検出回路を設
け、このアドレス遷移検出回路出力を内部動作タイミン
グを規制するための制御信号として用いてもよい。ま
た、デコーダ108aおよび108bのデコード動作タ
イミングは、制御回路120からの制御信号により決定
されるのではなく、アドレス入力ADAおよびADBを
常にデコードする構成であってもよい。この場合、デコ
ーダ108aおよび108bの出力状態はアドレス入力
ADAおよびADBが変化しなければそのときの状態を
維持する。
【0076】さらに、メモリセルトランジスタ1aおよ
び1bの開放状態は、このメモリセルトランジスタ1a
または1bとビット線3aまたは3bとの間を無接続と
することにより実現してもよい。また、このメモリセル
トランジスタ1aおよび1bの構造は、任意である。
び1bの開放状態は、このメモリセルトランジスタ1a
または1bとビット線3aまたは3bとの間を無接続と
することにより実現してもよい。また、このメモリセル
トランジスタ1aおよび1bの構造は、任意である。
【0077】この基準電位伝達線4および70へ伝達さ
れる接地電位および電源電位は外部から与える構成とし
てもよい。
れる接地電位および電源電位は外部から与える構成とし
てもよい。
【0078】上述のメモリセル構造を用いることによ
り、図17に示すような制御システムを構築する場合1
個のROMのみを用いて構築することができ、小占有面
積の制御システムを構築することができる。
り、図17に示すような制御システムを構築する場合1
個のROMのみを用いて構築することができ、小占有面
積の制御システムを構築することができる。
【0079】
【発明の効果】以上のように、この発明によれば、1つ
のメモリセルを、各々が異なる経路で独立にアクセス可
能な複数のメモリセルトランジスタで構成し、このメモ
リセルの記憶情報を複数のメモリセルトランジスタの一
方導通端子が接続される共通ノードを介した、各々に基
準電位が伝達される複数の基準電位伝達線とビット線と
の接続関係により決定するように構成したので、1つの
メモリセルが複数個のワードを記憶することができ、か
つ同一サイクルで複数のメモリセルを同時にアクセスす
ることができ、かつさらに同一のメモリサイクルで同一
のメモリセルをアクセスすることもでき、1個の半導体
記憶装置で従来の複数個の半導体記憶装置の機能を持
つ、小占有面積かつ大記憶容量の半導体記憶装置を得る
ことができる。
のメモリセルを、各々が異なる経路で独立にアクセス可
能な複数のメモリセルトランジスタで構成し、このメモ
リセルの記憶情報を複数のメモリセルトランジスタの一
方導通端子が接続される共通ノードを介した、各々に基
準電位が伝達される複数の基準電位伝達線とビット線と
の接続関係により決定するように構成したので、1つの
メモリセルが複数個のワードを記憶することができ、か
つ同一サイクルで複数のメモリセルを同時にアクセスす
ることができ、かつさらに同一のメモリサイクルで同一
のメモリセルをアクセスすることもでき、1個の半導体
記憶装置で従来の複数個の半導体記憶装置の機能を持
つ、小占有面積かつ大記憶容量の半導体記憶装置を得る
ことができる。
【図1】この発明による半導体記憶装置のメモリセルの
構成を示す図である。
構成を示す図である。
【図2】この発明の一実施例である半導体記憶装置の全
体の構成を示す図である。
体の構成を示す図である。
【図3】図2に示す半導体記憶装置の要部の構成を概念
的に示す図である。
的に示す図である。
【図4】この発明の半導体記憶装置の動作態様を説明す
るための図である。
るための図である。
【図5】図1に示すメモリセルの記憶情報と共通ノード
と基準電位伝達線の接続との対応関係を一覧にして示す
図である。
と基準電位伝達線の接続との対応関係を一覧にして示す
図である。
【図6】図2に示す基準電位発生回路の具体的構成の一
例を示す図である。
例を示す図である。
【図7】この発明の他の実施例である半導体記憶装置の
メモリセルの構造を示す図である。
メモリセルの構造を示す図である。
【図8】図7に示すメモリセルの記憶データと共通ノー
ドと基準電位伝達線との接続との対応関係を一覧にして
示す図である。
ドと基準電位伝達線との接続との対応関係を一覧にして
示す図である。
【図9】従来の半導体記憶装置の全体の構成を示す図で
ある。
ある。
【図10】従来の半導体記憶装置のメモリセルの構造を
示す図である。
示す図である。
【図11】従来の半導体記憶装置の動作を示す信号波系
図である。
図である。
【図12】従来の半導体記憶装置のメモリセルアレイの
構成の一例を示す図である。
構成の一例を示す図である。
【図13】図12に示す半導体記憶装置の動作を一覧に
して示す図である。
して示す図である。
【図14】従来の係数ROMの使用態様を例示する図で
ある。
ある。
【図15】従来の係数ROMをバンクで構成した際のシ
ステムの一例を概略的に示す図である。
ステムの一例を概略的に示す図である。
【図16】ROMがプログラムROMとして用いられる
際のシステムの構成の一例を示す図である。
際のシステムの構成の一例を示す図である。
【図17】従来のROMを用いた制御システムの構成の
一例を示す図である。
一例を示す図である。
1a,1b メモリトランジスタ 2a,2b,WLA,WLB ワード線 3a,3b,BA1〜BAn,BB1〜BBn ビット
線 4 接地電位伝達信号線 5a,5b 基準電位伝達信号線 20 メモリセル NA メモリトランジスタの共通ノード
線 4 接地電位伝達信号線 5a,5b 基準電位伝達信号線 20 メモリセル NA メモリトランジスタの共通ノード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松村 哲哉 兵庫県伊丹市瑞原4丁目1番地 三菱電 機株式会社 エル・エス・アイ研究所内 (72)発明者 瀬川 浩 兵庫県伊丹市瑞原4丁目1番地 三菱電 機株式会社 エル・エス・アイ研究所内 (56)参考文献 特開 昭60−57962(JP,A) 特開 昭58−130494(JP,A)
Claims (10)
- 【請求項1】各々が互いに独立に選択信号が伝達される
複数の選択信号伝達線、 各々に基準電圧が印加される複数の基準電位伝達線、 前記複数の選択信号伝達線の各々に対応して設けられ、
各々が対応の選択信号伝達線に接続される制御電極を有
する複数のトランジスタ素子と、前記複数のトランジス
タ素子の一方電極が接続される共通ノードとを有するメ
モリセル、および 前記メモリセルの複数のトランジスタ素子各々に対応し
て設けられる複数のデータ伝達線を備え、 前記複数のデータ伝達線の各々は対応のトランジスタ素
子および共通ノードを介しての前記複数の基準電位伝達
線との選択的な接続または非接続およびいずれかの基準
電位伝達線への接続時には該接続された基準電位伝達線
に伝達される基準電位に従って決定される前記メモリセ
ルの記憶情報を伝達する、半導体記憶装置。 - 【請求項2】各々に基準電位が印加される複数の基準電
位伝達線、 前記複数の基準電位伝達線のいずれか1つに接続される
基準ノードと、各々が1対の導通電極と制御電極とを有
し、一方の導通電極が前記基準ノードに接続される複数
のトランジスタ素子とを有するメモリセル、 前記メモリセルの複数のトランジスタ素子各々に対応し
て設けられ、各々が対応のトランジスタ素子の制御電極
に接続されるとともに、互いに独立に選択信号が伝達さ
れる複数の選択信号伝達線、および 前記メモリセルの複数のトランジスタ素子各々に対応し
て設けられ、各々が対応するトランジスタ素子の他方の
導通電極に接続され、前記メモリセルの記憶情報を伝達
するための複数のデータ伝達線を備える、半導体記憶装
置。 - 【請求項3】行および列のマトリックス状に配設され、
かつ各々が第1および第2のトランジスタ素子と、前記
第1および第2のトランジスタ素子のそれぞれの一方導
通端子が接続される共通ノードとを有する複数のメモリ
セル、 前記複数のメモリセルの各行に対応して配設され、各々
が対応の行のメモリセルの第1のトランジスタ素子の制
御電極を接続する第1のワード線と該対応の行の第2の
トランジスタ素子の制御電極を接続する第2のワード線
とを有する複数のワード線の組と、 前記複数のメモリセルの各列に対応して配設され、各々
が対応の列のメモリセルの第1のトランジスタ素子に対
して設けられる第1のビット線と該対応の列のメモリセ
ルの第2のトランジスタ素子に対して設けられる第2の
ビット線とを有する複数のビット線の組と、 前記複数のメモリセル各々に対し複数の基準電位を伝達
するための複数の基準電位伝達線とを備え、前記複数の
メモリセルの各々の記憶情報は対応の共通ノードと前記
複数の基準電位伝達線との接続態様および接続時に伝達
される基準電位により決定される、半導体記憶装置。 - 【請求項4】行および列のマトリックス状に配設され、
かつ各々が第1および第2のトランジスタ素子と、前記
第1および第2のトランジスタ素子のそれぞれの一方導
通端子が共通に接続される共通ノードとを有する複数の
メモリセルと、 前記複数のメモリセルの各行に対応して配設され、各々
が対応の行の第1のトランジスタ素子の制御電極を接続
する第1のワード線と、該対応の行の第2のトランジス
タ素子の制御電極を接続する第2のワード線とを有する
複数のワード線の組と、 前記複数のメモリセルの各列に対応して配設され、各々
が対応の列のメモリセルの第1のトランジスタ素子に対
して設けられる第1のビット線と該対応の列のメモリセ
ルの第2のトランジスタ素子に対して設けられる第2の
ビット線とを有する複数のビット線の組と、 前記複数のメモリセル各々に対し、予め定められた一定
の基準電位と変更可能な第2および第3の基準電位をそ
れぞれ伝達する少なくとも3本の基準電位伝達線とを備
え、前記複数のメモリセルの各々の記憶情報は該対応の
共通ノードと前記少なくとも3本の基準電位伝達線との
接続態様および接続時に伝達される基準電位により決定
される、半導体記憶装置。 - 【請求項5】各々に基準電位が印加される複数の基準電
位伝達線、 複数行および複数列のマトリックス状に配設され、各々
が、複数の出力ノードと、前記複数の出力ノードに対応
した制御ノードと、前記複数の基準電位伝達線と選択的
に接続または非接続とされる共通ノードと、前記複数の
出力ノードに対応して設けられ、対応の出力ノードと前
記共通ノードとの間に接続されるとともに制御電極が対
応の制御ノードに接続される複数のトランジスタ素子と
を有する複数のメモリセル、 前記複数行に配設され、各々が対応の行に配設された複
数のメモリセルの複数の制御ノードそれぞれに接続され
る複数のワード線を有する複数のワード線群と、 前記複数列に配設され、各々が対応の列に配設された複
数のメモリセルの複数の出力ノードそれぞれに接続され
る複数のビット線を有する複数のビット線群を備える、
半導体記憶装置。 - 【請求項6】各々に基準電位が印加される複数の基準電
位伝達線、 複数行および複数列のマトリックス状に配設され、各々
が、第1および第2の出力ノードと、第1および第2の
制御ノードと、前記複数の基準電位伝達線と選択的に接
続または非接続される共通ノードと、前記第1の出力ノ
ードと前記共通ノードとの間に接続されるとともに該制
御電極が前記第1の制御ノードに接続される第1のトラ
ンジスタ素子と、前記第2の出力ノードと前記共通ノー
ドとの間に接続されるとともに該制御電極が前記第2の
制御ノードに接続される第2のトランジスタ素子とを有
する複数のメモリセル、 前記複数行に配設され、各々が対応した行に配設された
複数のメモリセルの第1の制御ノードに接続される複数
の第1のワード線、 前記複数行に配設され、各々が対応した行に配設された
複数のメモリセルの第2の制御ノードに接続される複数
の第2のワード線、 前記複数列に配設され、各々が対応した列に配設された
複数のメモリセルの第1の出力ノードに接続される複数
の第1のビット線、および 前記複数列に配設され、各々が対応した列に配設された
複数のメモリセルの第2の出力ノードに接続される複数
の第2のビット線を備える、半導体記憶装置。 - 【請求項7】前記複数の基準電位伝達線は、接地電位が
印加される第1の基準電位伝達線と、互いに相補な論理
を表わす基準電位が印加される第2および第3の基準電
位伝達線を含む、請求項6記載の半導体記憶装置。 - 【請求項8】前記第2および第3の基準電位伝達線に前
記互いに相補な論理を表わす基準電位を印加するための
基準電位発生手段をさらに備える、請求項7記載の半導
体記憶装置。 - 【請求項9】前記複数の第1のビット線および複数の第
2のビット線を所定電位にプリチャージするためのプリ
チャージ手段をさらに備える、請求項6ないし8のいず
れかに記載の半導体記憶装置。 - 【請求項10】前記複数の基準電位伝達線は、接地電圧
が印加される第1の基準電位伝達線と、電源電位が印加
される第2の基準電位伝達線と、互いに相補な論理関係
となる基準電位が印加される第3および第4の基準電位
伝達線を含む、請求項6記載の半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP40008190A JP2611873B2 (ja) | 1990-12-01 | 1990-12-01 | 半導体記憶装置 |
US07/744,098 US5289406A (en) | 1990-08-28 | 1991-08-13 | Read only memory for storing multi-data |
DE4127549A DE4127549A1 (de) | 1990-08-28 | 1991-08-20 | Festwertspeicher zum speichern von mehrfachdaten |
US08/109,509 US5394355A (en) | 1990-08-28 | 1993-08-20 | Read only memory for storing multi-data |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP40008190A JP2611873B2 (ja) | 1990-12-01 | 1990-12-01 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04209397A JPH04209397A (ja) | 1992-07-30 |
JP2611873B2 true JP2611873B2 (ja) | 1997-05-21 |
Family
ID=18509997
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP40008190A Expired - Lifetime JP2611873B2 (ja) | 1990-08-28 | 1990-12-01 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2611873B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8861649B2 (en) | 2009-02-23 | 2014-10-14 | Empire Technology Development Llc | Power reduction in physical layer wireless communications |
JP5453850B2 (ja) * | 2009-03-06 | 2014-03-26 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6057962A (ja) * | 1983-09-09 | 1985-04-03 | Hitachi Ltd | 半導体集積回路装置 |
-
1990
- 1990-12-01 JP JP40008190A patent/JP2611873B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH04209397A (ja) | 1992-07-30 |
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