JPH05347092A - Ｄｒａｍ、ｓｒａｍ組み合わせアレイ - Google Patents
Ｄｒａｍ、ｓｒａｍ組み合わせアレイInfo
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- JPH05347092A JPH05347092A JP4361952A JP36195292A JPH05347092A JP H05347092 A JPH05347092 A JP H05347092A JP 4361952 A JP4361952 A JP 4361952A JP 36195292 A JP36195292 A JP 36195292A JP H05347092 A JPH05347092 A JP H05347092A
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
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- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/108—Wide data ports
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Databases & Information Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 入出力ピンおよびアドレスピンから見て完
全にスタティックなＳＲＡＭとして見えるＤＲＡＭを得
る。 【構成】 本発明のダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）とスタティックランダムアクセスメモ
リ（ＳＲＡＭ）１５０の組み合わせアレイは複数個のＤ
ＲＡＭセンス増幅器８２、８４を含み、各ＤＲＡＭセン
ス増幅器は少なくとも１つのＤＲＡＭビットライン８６
へつながれ、複数個のＤＲＡＭメモリセルが各ビットラ
イン８６へ選択的に接続されている。センス増幅器８
２、８４はグループ化されており、センス増幅器８２、
８４の各グループはそれぞれの真および相補のＩ／Ｏラ
イン１０２、１０４へ選択的に接続されている。前記真
および相補のＩ／Ｏライン１０２、１０４に対して、そ
の対へＳＲＡＭラッチ１５０がつながれている。
全にスタティックなＳＲＡＭとして見えるＤＲＡＭを得
る。 【構成】 本発明のダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）とスタティックランダムアクセスメモ
リ（ＳＲＡＭ）１５０の組み合わせアレイは複数個のＤ
ＲＡＭセンス増幅器８２、８４を含み、各ＤＲＡＭセン
ス増幅器は少なくとも１つのＤＲＡＭビットライン８６
へつながれ、複数個のＤＲＡＭメモリセルが各ビットラ
イン８６へ選択的に接続されている。センス増幅器８
２、８４はグループ化されており、センス増幅器８２、
８４の各グループはそれぞれの真および相補のＩ／Ｏラ
イン１０２、１０４へ選択的に接続されている。前記真
および相補のＩ／Ｏライン１０２、１０４に対して、そ
の対へＳＲＡＭラッチ１５０がつながれている。
Description
【０００１】
【産業上の利用分野】本発明は一般的にはダイナミック
ランダムアクセスメモリとスタティックランダムアクセ
スメモリとに関するものであり、更に詳細にはＤＲＡＭ
メモリとＳＲＡＭメモリとの組み合わせアレイに関する
ものである。
ランダムアクセスメモリとスタティックランダムアクセ
スメモリとに関するものであり、更に詳細にはＤＲＡＭ
メモリとＳＲＡＭメモリとの組み合わせアレイに関する
ものである。
【０００２】
【従来の技術】従来のダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）はページモードアクセス方式を採用す
ることによってデータへの高速アクセスを許容する。こ
のことは、センス増幅器がすでにセンスされていれば、
データは単に共通アドレスをトグルすることで選ばれた
増幅器から読み出すことができることを意味する。過去
において、これでは不十分であって、この方式に関して
いくつかの問題が発生してきた。
モリ（ＤＲＡＭ）はページモードアクセス方式を採用す
ることによってデータへの高速アクセスを許容する。こ
のことは、センス増幅器がすでにセンスされていれば、
データは単に共通アドレスをトグルすることで選ばれた
増幅器から読み出すことができることを意味する。過去
において、これでは不十分であって、この方式に関して
いくつかの問題が発生してきた。
【０００３】まず、１ページで利用できるデータ量が十
分でない。６４メガＤＲＡＭに関して、もし８Ｋのリフ
レッシュサイクルを使用すれば、利用できるデータ量は
８Ｋビットにすぎない。８ビットの出力ＤＲＡＭではこ
れはほんの１Ｋワードに相当する。第２に、ページモー
ド動作はＤＲＡＭのデータリフレッシュを行う必要によ
って中断される。すなわち、オペレーションシステムは
ページモードを中断することを許容しなければならな
い。１つの大きな高密度ＤＲＡＭが全メモリの大半を占
めるシステムではこのことはより重大な問題となる。従
って、Ｉ／Ｏビンおよび列および行アドレスピンから見
て完全にスタティックなＳＲＡＭとして見えるＤＲＡＭ
に対する需要が生ずる。
分でない。６４メガＤＲＡＭに関して、もし８Ｋのリフ
レッシュサイクルを使用すれば、利用できるデータ量は
８Ｋビットにすぎない。８ビットの出力ＤＲＡＭではこ
れはほんの１Ｋワードに相当する。第２に、ページモー
ド動作はＤＲＡＭのデータリフレッシュを行う必要によ
って中断される。すなわち、オペレーションシステムは
ページモードを中断することを許容しなければならな
い。１つの大きな高密度ＤＲＡＭが全メモリの大半を占
めるシステムではこのことはより重大な問題となる。従
って、Ｉ／Ｏビンおよび列および行アドレスピンから見
て完全にスタティックなＳＲＡＭとして見えるＤＲＡＭ
に対する需要が生ずる。
【０００４】
【発明の概要】本発明の１つの態様に従えば、タイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）とスタティッ
クランダムアクセスメモリ（ＳＲＡＭ）との組み合わせ
アレイは複数個のＤＲＡＭセンス増幅器を含み、各ＤＲ
ＡＭセンス増幅器は少なくとも１つのＤＲＡＭビットラ
インへつながれている。各ビットラインはそれへつなが
れた複数個のＤＲＡＭメモリセルを有している。センス
増幅器はグループ化されており、それらの各グループは
そのグループの各センス増幅器に備わった真および相補
Ｉ／Ｏラインへつながれている。真および相補Ｉ／Ｏラ
イン対の各々に対して、１つのＳＲＡＭセルがその対へ
つながれている。
ックランダムアクセスメモリ（ＤＲＡＭ）とスタティッ
クランダムアクセスメモリ（ＳＲＡＭ）との組み合わせ
アレイは複数個のＤＲＡＭセンス増幅器を含み、各ＤＲ
ＡＭセンス増幅器は少なくとも１つのＤＲＡＭビットラ
インへつながれている。各ビットラインはそれへつなが
れた複数個のＤＲＡＭメモリセルを有している。センス
増幅器はグループ化されており、それらの各グループは
そのグループの各センス増幅器に備わった真および相補
Ｉ／Ｏラインへつながれている。真および相補Ｉ／Ｏラ
イン対の各々に対して、１つのＳＲＡＭセルがその対へ
つながれている。
【０００５】本発明の別の１つの態様に従えば、上述の
真および相補Ｉ／Ｏラインは、複数個の選ばれたトラン
ジスタを通してＬＯＣＡＬ Ｉ／Ｏラインの１対へ多重
化されたＳＵＢ Ｉ／Ｏラインである。ＳＵＢ Ｉ／Ｏ
ラインは、１ビットを記憶することのできる回路中に分
離された１つのノードを形成するので、ＳＵＢ Ｉ／Ｏ
ライン対へそれらの状態を保持するためのラッチを接続
することができる。センス増幅器へのパスゲートがター
ンオフされた時には、ＳＵＢ Ｉ／Ｏライン上に浮遊状
態のノードが存在する。
真および相補Ｉ／Ｏラインは、複数個の選ばれたトラン
ジスタを通してＬＯＣＡＬ Ｉ／Ｏラインの１対へ多重
化されたＳＵＢ Ｉ／Ｏラインである。ＳＵＢ Ｉ／Ｏ
ラインは、１ビットを記憶することのできる回路中に分
離された１つのノードを形成するので、ＳＵＢ Ｉ／Ｏ
ライン対へそれらの状態を保持するためのラッチを接続
することができる。センス増幅器へのパスゲートがター
ンオフされた時には、ＳＵＢ Ｉ／Ｏライン上に浮遊状
態のノードが存在する。
【０００６】アレイ構造の主要な技術的利点は、それが
ＤＲＡＭをそれの背後に隠したＳＲＡＭとして動作する
ことである。ビットライン当たり１２０個のセルを備え
た６４メガＤＲＡＭに対して、３２Ｋ ＳＲＡＭを与え
てそれをブロックおよび列アドレスのトグルでアクセス
することができる。３２ＫのＳＲＡＭはセンス増幅器の
パスゲートをターンオフに保つことによってＤＲＡＭと
は完全に独立させることができる。このことはＤＲＡＭ
がリフレッシュサイクルに入った時にも、ＳＲＡＭはそ
れとは独立にデータの送受信を行うことができることを
意味する。更に別の技術的利点は高速アクセスのために
もっと大きいページを使用することができることであ
る。更に、リフレッシュの要求のためにデータの流れを
中断する必要がない。隠されたリフレッシュサイクルが
ここでは真に隠されてしまう。
ＤＲＡＭをそれの背後に隠したＳＲＡＭとして動作する
ことである。ビットライン当たり１２０個のセルを備え
た６４メガＤＲＡＭに対して、３２Ｋ ＳＲＡＭを与え
てそれをブロックおよび列アドレスのトグルでアクセス
することができる。３２ＫのＳＲＡＭはセンス増幅器の
パスゲートをターンオフに保つことによってＤＲＡＭと
は完全に独立させることができる。このことはＤＲＡＭ
がリフレッシュサイクルに入った時にも、ＳＲＡＭはそ
れとは独立にデータの送受信を行うことができることを
意味する。更に別の技術的利点は高速アクセスのために
もっと大きいページを使用することができることであ
る。更に、リフレッシュの要求のためにデータの流れを
中断する必要がない。隠されたリフレッシュサイクルが
ここでは真に隠されてしまう。
【０００７】ＳＲＡＭは実効的に１Ｋビットを並列に読
み書きできるモードにあるキャッシュと考えることがで
きる。すなわち、メモリはＳＲＡＭ部とＤＲＡＭ部とに
区分化され、ＳＲＡＭの１ビットがＤＲＡＭの２Ｋビッ
トによって直接的にサポートされる。本方式の更に別の
利点は、従来のブロックに対する追加行による冗長方式
がＳＲＡＭをサポートする各ブロック中の行および単一
ビットの誤りを修正できることを意味するということで
ある。
み書きできるモードにあるキャッシュと考えることがで
きる。すなわち、メモリはＳＲＡＭ部とＤＲＡＭ部とに
区分化され、ＳＲＡＭの１ビットがＤＲＡＭの２Ｋビッ
トによって直接的にサポートされる。本方式の更に別の
利点は、従来のブロックに対する追加行による冗長方式
がＳＲＡＭをサポートする各ブロック中の行および単一
ビットの誤りを修正できることを意味するということで
ある。
【０００８】本発明の更に別の態様およびそれらの特長
については、以下の図面を参照した詳細な説明から明ら
かになろう。図面では同じ参照符号は同様な部品を示し
ている。
については、以下の図面を参照した詳細な説明から明ら
かになろう。図面では同じ参照符号は同様な部品を示し
ている。
【０００９】
【実施例】図１は本発明に従った、ダイナミックランダ
ムアクセスメモリとスタティックランダムアクセスメモ
リとの両方を含む階層構造多重化データライン（ＨＭ
Ｄ）メモリチップのハイレベル構造を模式的に示す平面
図である。チップは一般的に１０で示してある。図示さ
れたチップ１０は６４メガビットのダイナミックランダ
ムアクセスメモリとそれに付随する３２Ｋビットのスタ
ティックランダムアクセスメモリとを含んでいる。この
メモリは１６個の４メガビットブロック１２−４２で構
成されている。メモリブロック１２−４２の各々はＤＲ
ＡＭセルの５１２Ｋビットアレイを８個含んでいる。
ムアクセスメモリとスタティックランダムアクセスメモ
リとの両方を含む階層構造多重化データライン（ＨＭ
Ｄ）メモリチップのハイレベル構造を模式的に示す平面
図である。チップは一般的に１０で示してある。図示さ
れたチップ１０は６４メガビットのダイナミックランダ
ムアクセスメモリとそれに付随する３２Ｋビットのスタ
ティックランダムアクセスメモリとを含んでいる。この
メモリは１６個の４メガビットブロック１２−４２で構
成されている。メモリブロック１２−４２の各々はＤＲ
ＡＭセルの５１２Ｋビットアレイを８個含んでいる。
【００１０】チップ１０には４個のワイドデータ経路回
路ブロック５０、５２、５４、そして５６が備わってい
る。ワイドデータ経路回路ブロック５０はメモリブロッ
ク１２−１８に付随し、ワイドデータ経路回路ブロック
５２はメモリブロック２０−２６に付随し、ワイドデー
タ経路回路ブロック５４はメモリブロック２８−３４に
付随し、そしてワイドテータ経路回路ブロック５６はメ
モリブロック３６−４２に付随している。メモリセルの
ブロックから付随するワイドデータ経路回路５６へ、模
式的に矢印６０および６２で示されたように、複数個の
真および相補ＬＯＣＡＬ Ｉ／Ｏ（ＬＩＯ）ラインがつ
ながれている。例えば、１組のＬＯＣＡＬ Ｉ／Ｏライ
ン対６０がブロック３６および３８をワイドデータ経路
回路５６へつないでおり、一方、１組のＬＯＣＡＬ Ｉ
／Ｏ対６２がブロック４０および４２に対して同じよう
に働いている。
路ブロック５０、５２、５４、そして５６が備わってい
る。ワイドデータ経路回路ブロック５０はメモリブロッ
ク１２−１８に付随し、ワイドデータ経路回路ブロック
５２はメモリブロック２０−２６に付随し、ワイドデー
タ経路回路ブロック５４はメモリブロック２８−３４に
付随し、そしてワイドテータ経路回路ブロック５６はメ
モリブロック３６−４２に付随している。メモリセルの
ブロックから付随するワイドデータ経路回路５６へ、模
式的に矢印６０および６２で示されたように、複数個の
真および相補ＬＯＣＡＬ Ｉ／Ｏ（ＬＩＯ）ラインがつ
ながれている。例えば、１組のＬＯＣＡＬ Ｉ／Ｏライ
ン対６０がブロック３６および３８をワイドデータ経路
回路５６へつないでおり、一方、１組のＬＯＣＡＬ Ｉ
／Ｏ対６２がブロック４０および４２に対して同じよう
に働いている。
【００１１】８個の上部ブロック１２−２６に対して第
１のＹデコーダブロック６４が設けられ、また下部の８
個のブロック２８−４２に対してＹデコーダブロック６
６が設けられている。Ｙデコーダの片側の４ブロックの
グループに対して、ここでは矢印６８で模式的に示され
た１組のＹ選択ラインがこれらのブロックをそれぞれの
対応するＹデコーダブロックへつないでいる。例えば、
Ｙ選択ラインの組６８はブロック３６−４２をＹデコー
ダブロック６６へつないでいる。同様な組（図示されて
いない）がブロック２８−３４、２０−２６、そして１
２−１８に対して設けられている。４メガバイトブロッ
クの各対１２−１４、１６−１８、２０−２２、２４−
２６、２８−３０、３２−３４、３６−３８、そして４
０−４２には行デコーダ区分７０が備わっている。
１のＹデコーダブロック６４が設けられ、また下部の８
個のブロック２８−４２に対してＹデコーダブロック６
６が設けられている。Ｙデコーダの片側の４ブロックの
グループに対して、ここでは矢印６８で模式的に示され
た１組のＹ選択ラインがこれらのブロックをそれぞれの
対応するＹデコーダブロックへつないでいる。例えば、
Ｙ選択ラインの組６８はブロック３６−４２をＹデコー
ダブロック６６へつないでいる。同様な組（図示されて
いない）がブロック２８−３４、２０−２６、そして１
２−１８に対して設けられている。４メガバイトブロッ
クの各対１２−１４、１６−１８、２０−２２、２４−
２６、２８−３０、３２−３４、３６−３８、そして４
０−４２には行デコーダ区分７０が備わっている。
【００１２】図示されたチップの構造はそのようになっ
ているため、図１の縦方向には、８Ｋのセル、４Ｋのビ
ットライン、そして２Ｋのセンス増幅器がある。水平方
向では８Ｋのセル、１６Ｋのワードライン、そして６８
個のセンス増幅器バンクがある。センス増幅器バンクは
図１では隣接する５１２Ｋメモリセルアレイ４４間の境
界で示されている。そのようなセンス増幅器バンクの１
つは７２で示されている
ているため、図１の縦方向には、８Ｋのセル、４Ｋのビ
ットライン、そして２Ｋのセンス増幅器がある。水平方
向では８Ｋのセル、１６Ｋのワードライン、そして６８
個のセンス増幅器バンクがある。センス増幅器バンクは
図１では隣接する５１２Ｋメモリセルアレイ４４間の境
界で示されている。そのようなセンス増幅器バンクの１
つは７２で示されている
【００１３】次に図２を参照すると、センス増幅器の１
区分８０が示され、それは４個のセンス増幅器８２と４
個のセンス増幅器８４とを含んでいる。センス増幅器８
２と８４は、例えば図１に示された２Ｋのセンス増幅器
バンク７２の８個のセンス増幅器を作り上げている。各
センス増幅器は１対の半ビットライン８６へつながれて
いる。半ビットライン８６は、図２には分かりやすいよ
うに１本しか示されていないが、複数本のワードライン
８８の各々と交差する。ワードライン８８と各半ビット
ライン８６との交点にダイナミックランダムアクセスメ
モリセル（図示されていない）が形成され、それはワー
ドライン８８へつながれたゲートと、半ビットラインの
１つを対応するコンデンサへつなぐ電流経路とを有する
パストランジスタを含んでいる。
区分８０が示され、それは４個のセンス増幅器８２と４
個のセンス増幅器８４とを含んでいる。センス増幅器８
２と８４は、例えば図１に示された２Ｋのセンス増幅器
バンク７２の８個のセンス増幅器を作り上げている。各
センス増幅器は１対の半ビットライン８６へつながれて
いる。半ビットライン８６は、図２には分かりやすいよ
うに１本しか示されていないが、複数本のワードライン
８８の各々と交差する。ワードライン８８と各半ビット
ライン８６との交点にダイナミックランダムアクセスメ
モリセル（図示されていない）が形成され、それはワー
ドライン８８へつながれたゲートと、半ビットラインの
１つを対応するコンデンサへつなぐ電流経路とを有する
パストランジスタを含んでいる。
【００１４】各センス増幅器８４に対して、１対のセン
ス増幅器選択またはパストランジスタ９０および９２が
設けられている。複数本のセンス増幅器選択ライン９４
−１００がセンス増幅器選択トランジスタ９０および９
２の各対のゲートへつながれている。各トランジスタ９
０の電流経路はそれぞれのセンス増幅器をＳＵＢＩ／Ｏ
ライン１０２へつないでおり、また各センス増幅器選択
トランジスタ９２はそれぞれのセンス増幅器を相補反転
ＳＵＢ Ｉ／Ｏライン１０４へつなぐ電流経路を有して
いる。
ス増幅器選択またはパストランジスタ９０および９２が
設けられている。複数本のセンス増幅器選択ライン９４
−１００がセンス増幅器選択トランジスタ９０および９
２の各対のゲートへつながれている。各トランジスタ９
０の電流経路はそれぞれのセンス増幅器をＳＵＢＩ／Ｏ
ライン１０２へつないでおり、また各センス増幅器選択
トランジスタ９２はそれぞれのセンス増幅器を相補反転
ＳＵＢ Ｉ／Ｏライン１０４へつなぐ電流経路を有して
いる。
【００１５】区分選択ライン１０６がＩ／Ｏアクセスト
ランジスタ１０８および１１０対のゲートを制御する。
ＬＯＣＡＬ Ｉ／Ｏライン１１２が区分選択トランジス
タ１０８の電流経路を通してノード１１４へつながれて
いる。反転ＬＯＣＡＬ Ｉ／Ｏライン１１６がアクセス
トランジスタ１１０の電流経路を通してノード１１８へ
つながれている。ＬＯＣＡＬ Ｉ／Ｏライン１１２と反
転ＬＯＣＡＬ Ｉ／Ｏライン１１６は、図１に示された
ＬＯＣＡＬ Ｉ／Ｏ対６０の１つのようなＬＯＣＡＬ
Ｉ／Ｏライン対を形成している。ＬＯＣＡＬ Ｉ／Ｏ対
６０は、図１に示されたように、回路６６のようなワイ
ドデータ経路回路へつながれている。
ランジスタ１０８および１１０対のゲートを制御する。
ＬＯＣＡＬ Ｉ／Ｏライン１１２が区分選択トランジス
タ１０８の電流経路を通してノード１１４へつながれて
いる。反転ＬＯＣＡＬ Ｉ／Ｏライン１１６がアクセス
トランジスタ１１０の電流経路を通してノード１１８へ
つながれている。ＬＯＣＡＬ Ｉ／Ｏライン１１２と反
転ＬＯＣＡＬ Ｉ／Ｏライン１１６は、図１に示された
ＬＯＣＡＬ Ｉ／Ｏ対６０の１つのようなＬＯＣＡＬ
Ｉ／Ｏライン対を形成している。ＬＯＣＡＬ Ｉ／Ｏ対
６０は、図１に示されたように、回路６６のようなワイ
ドデータ経路回路へつながれている。
【００１６】ワードライン８８（１本が図示されてい
る）は図１に示された行デコーダバンク７０の１つへつ
ながれている。
る）は図１に示された行デコーダバンク７０の１つへつ
ながれている。
【００１７】Ｙ選択ライン６８の１対が図１に示された
デコーダバンク５６のような１つのＹデコーダバンクへ
つながれ、ＹＷＲＩＴＥライン１２０とＹＲＥＡＤライ
ン１２２を含んでいる。ＹＲＥＡＤライン１２２はトラ
ンジスタ１２４のゲートへつながれている。ＹＷＲＩＴ
Ｅライン１２０はＷＲＩＴＥトランジスタ１２６および
１２８のゲートへつながれている。
デコーダバンク５６のような１つのＹデコーダバンクへ
つながれ、ＹＷＲＩＴＥライン１２０とＹＲＥＡＤライ
ン１２２を含んでいる。ＹＲＥＡＤライン１２２はトラ
ンジスタ１２４のゲートへつながれている。ＹＷＲＩＴ
Ｅライン１２０はＷＲＩＴＥトランジスタ１２６および
１２８のゲートへつながれている。
【００１８】ＳＵＢ Ｉ／Ｏライン１０２はトランジス
タ１３０のゲートへつながれ、一方反転ＳＵＢ Ｉ／Ｏ
ライン１０４はトランジスタ１３２のゲートへつながれ
ている。トランジスタ１３２の電流経路はノード１１４
をノード１３４へつなぎ、一方トランジスタ１３０の電
流経路はノード１１８をノード１３４へつないでいる。
トランジスタ１３０のゲートはＳＵＢ Ｉ／Ｏライン１
０２へつながれ、一方トランジスタ１３２のゲートは反
転ＳＵＢ Ｉ／Ｏライン１０４へつながれている。
タ１３０のゲートへつながれ、一方反転ＳＵＢ Ｉ／Ｏ
ライン１０４はトランジスタ１３２のゲートへつながれ
ている。トランジスタ１３２の電流経路はノード１１４
をノード１３４へつなぎ、一方トランジスタ１３０の電
流経路はノード１１８をノード１３４へつないでいる。
トランジスタ１３０のゲートはＳＵＢ Ｉ／Ｏライン１
０２へつながれ、一方トランジスタ１３２のゲートは反
転ＳＵＢ Ｉ／Ｏライン１０４へつながれている。
【００１９】トランジスタ１３２を選択的に駆動し、そ
れによってＬＯＣＡＬ Ｉ／Ｏライン１１２および１１
６を選択的にプルダウンすることによって、ＳＵＢ Ｉ
／Ｏライン対１０２および１０４から情報が読み出され
る。データはトランジスタ１２６および１０８（ＳＵＢ
Ｉ／Ｏライン１０２の場合）、トランシスタ１２８お
よび１１０（反転ＳＵＢ Ｉ／Ｏライン１０４の場合）
の電流経路を通ってＳＵＢ Ｉ／Ｏライン対１０２およ
び１０４へ書き込まれる。その他のトランジスタ１０
８、１１０、１２６、そして１２８との組み合わせによ
って、それらのトランジスタは複数本のＳＵＢ Ｉ／Ｏ
ライン対１０２および１０４を単一のＬＯＣＡＬ Ｉ／
Ｏライン対６０へ多重化するように働く。
れによってＬＯＣＡＬ Ｉ／Ｏライン１１２および１１
６を選択的にプルダウンすることによって、ＳＵＢ Ｉ
／Ｏライン対１０２および１０４から情報が読み出され
る。データはトランジスタ１２６および１０８（ＳＵＢ
Ｉ／Ｏライン１０２の場合）、トランシスタ１２８お
よび１１０（反転ＳＵＢ Ｉ／Ｏライン１０４の場合）
の電流経路を通ってＳＵＢ Ｉ／Ｏライン対１０２およ
び１０４へ書き込まれる。その他のトランジスタ１０
８、１１０、１２６、そして１２８との組み合わせによ
って、それらのトランジスタは複数本のＳＵＢ Ｉ／Ｏ
ライン対１０２および１０４を単一のＬＯＣＡＬ Ｉ／
Ｏライン対６０へ多重化するように働く。
【００２０】ワイドデータ経路回路６６はメインＩ／Ｏ
ブロック１４０へつながれている。データ経路１４２が
メインＩ／Ｏブロック１４０をグローバルＩ／Ｏブロッ
ク１４４へつなぐ。別のデータ経路１４６がこのグロー
バルＩ／Ｏブロック１４４を出力回路１４８へつないで
いる。
ブロック１４０へつながれている。データ経路１４２が
メインＩ／Ｏブロック１４０をグローバルＩ／Ｏブロッ
ク１４４へつなぐ。別のデータ経路１４６がこのグロー
バルＩ／Ｏブロック１４４を出力回路１４８へつないで
いる。
【００２１】本発明に従えば、ＳＲＡＭラッチ１５０は
ＳＵＢ Ｉ／Ｏライン１０２へつながれた第１の入力１
５２と、反転ＳＵＢ Ｉ／Ｏライン１０４へつながれた
第２の入力１５４とを有する。ラッチ１５０はまた１対
のラッチイネーブル制御ライン１５６および１５８を有
する。もし、パストランジスタ９０と９２がどちらもタ
ーンオフであれば、ＳＵＢ Ｉ／Ｏライン対１０２およ
び１０４は浮遊ノードとなって、データビットの記憶を
許容する。ＳＲＡＭラッチ１５０はライン１０２および
１０４上へ記憶されるデータビットをラッチする目的で
ＳＵＢ Ｉ／Ｏライン１０２と１０４との間に挿入され
ている。ラッチ１５０はそれに付随するパストランジス
タと一緒になってＳＲＡＭメモリセルとして動作する。
ＳＵＢ Ｉ／Ｏライン１０２へつながれた第１の入力１
５２と、反転ＳＵＢ Ｉ／Ｏライン１０４へつながれた
第２の入力１５４とを有する。ラッチ１５０はまた１対
のラッチイネーブル制御ライン１５６および１５８を有
する。もし、パストランジスタ９０と９２がどちらもタ
ーンオフであれば、ＳＵＢ Ｉ／Ｏライン対１０２およ
び１０４は浮遊ノードとなって、データビットの記憶を
許容する。ＳＲＡＭラッチ１５０はライン１０２および
１０４上へ記憶されるデータビットをラッチする目的で
ＳＵＢ Ｉ／Ｏライン１０２と１０４との間に挿入され
ている。ラッチ１５０はそれに付随するパストランジス
タと一緒になってＳＲＡＭメモリセルとして動作する。
【００２２】図３はＳＲＡＭラッチ１５０およびそれに
有機的に関連づけられたＳＲＡＭラッチ１６０、１６
２、そして１６４のより詳細な模式的電気回路図であ
る。ＳＲＡＭラッチ１５０、１６０、１６２、そして１
６４はそれぞれ矩形の囲みで示されている。ラッチ１５
０についてのみ部品が示されているが、ラッチ１６０−
１６４でも同様であることが望ましい。ラッチ１５０に
おいて、ｐチャネル電界効果トランジスタ１６８は、ノ
ード１７０へつながれたゲート、ラッチイネーブル制御
ライン１５６へつながれたソース、そしてノード１７２
へつながれたドレインを有する。ノード１７２はＳＵＢ
Ｉ／Ｏライン１０２へつながれている。ｎチャネル電
界効果トランジスタ１７４は、ノード１７２へつながれ
たドレイン、ラッチイネーブル制御ライン１５８へつな
がれたソース、そしてノード１７０へつながれたゲート
を有する。ｐチャネル電界効果トランジスタ１７６はラ
ッチイネーブル制御ライン１５６へつながれたソース、
ノード１７０へつながれたドレイン、そしてノード１７
２へつながれたゲートを有する。ｎチャネル電界効果ト
ランジスタ１７８は、ノード１７０へつながれたドレイ
ン、ノード１７２へつながれたゲート、そしてラッチイ
ネーブル制御ライン１５８へつながれたソースを有す
る。ノード１７０は反転ＳＵＢ Ｉ／Ｏライン１０４へ
つながれている。
有機的に関連づけられたＳＲＡＭラッチ１６０、１６
２、そして１６４のより詳細な模式的電気回路図であ
る。ＳＲＡＭラッチ１５０、１６０、１６２、そして１
６４はそれぞれ矩形の囲みで示されている。ラッチ１５
０についてのみ部品が示されているが、ラッチ１６０−
１６４でも同様であることが望ましい。ラッチ１５０に
おいて、ｐチャネル電界効果トランジスタ１６８は、ノ
ード１７０へつながれたゲート、ラッチイネーブル制御
ライン１５６へつながれたソース、そしてノード１７２
へつながれたドレインを有する。ノード１７２はＳＵＢ
Ｉ／Ｏライン１０２へつながれている。ｎチャネル電
界効果トランジスタ１７４は、ノード１７２へつながれ
たドレイン、ラッチイネーブル制御ライン１５８へつな
がれたソース、そしてノード１７０へつながれたゲート
を有する。ｐチャネル電界効果トランジスタ１７６はラ
ッチイネーブル制御ライン１５６へつながれたソース、
ノード１７０へつながれたドレイン、そしてノード１７
２へつながれたゲートを有する。ｎチャネル電界効果ト
ランジスタ１７８は、ノード１７０へつながれたドレイ
ン、ノード１７２へつながれたゲート、そしてラッチイ
ネーブル制御ライン１５８へつながれたソースを有す
る。ノード１７０は反転ＳＵＢ Ｉ／Ｏライン１０４へ
つながれている。
【００２３】ｎチャネル電界効果トランジスタ１８０
は、ノード１７２を１７０へ選択的につなぐ電流経路
と、信号ＳＲＡＭＥＱ源へつながれたゲートを有する。
この信号が活性化された時には、ノード１７２と１７０
とは同一化されて、データビットはもはや記憶されな
い。
は、ノード１７２を１７０へ選択的につなぐ電流経路
と、信号ＳＲＡＭＥＱ源へつながれたゲートを有する。
この信号が活性化された時には、ノード１７２と１７０
とは同一化されて、データビットはもはや記憶されな
い。
【００２４】ラッチ１５０はＳＵＢ Ｉ／Ｏライン対、
ＳＵＢ Ｉ／Ｏ１と反転ＳＵＢＩ／Ｏ１上に存在するデ
ータビットをラッチする。同様に、ラッチ１６０はＳＵ
Ｂ Ｉ／Ｏ２と反転ＳＵＢ Ｉ／Ｏ２上のデータビット
をラッチすることができ、ラッチ１６２はＳＵＢ Ｉ／
Ｏ３と反転ＳＵＢ Ｉ／Ｏ３上のデータビットをラッチ
することができ、そしてラッチ１６４はＳＵＢ Ｉ／Ｏ
４と反転ＳＵＢＩ／Ｏ４上のデータビットをラッチする
ことができる。セル１５０、１６０、１６２、そして１
６４はすべて、ラッチイネーブル制御ライン１５６およ
び１５８によって制御される。単一対のラッチイネーブ
ル制御ライン１５６、１５８で複数個のＳＲＡＭラッチ
を制御するその他の構成についても考えることができ
る。ここに例示する構成では、ｐチャネル電界効果トラ
ンジスタ１８２が、高電圧源をライン１５６へ選択的に
つなぐ電流経路を有している。同様に、ｎチャネル電界
効果トランジスタ１８４が、ラッチイネーブル制御ライ
ン１５８を選択的にアースへつなぐ電流経路を有してい
る
ＳＵＢ Ｉ／Ｏ１と反転ＳＵＢＩ／Ｏ１上に存在するデ
ータビットをラッチする。同様に、ラッチ１６０はＳＵ
Ｂ Ｉ／Ｏ２と反転ＳＵＢ Ｉ／Ｏ２上のデータビット
をラッチすることができ、ラッチ１６２はＳＵＢ Ｉ／
Ｏ３と反転ＳＵＢ Ｉ／Ｏ３上のデータビットをラッチ
することができ、そしてラッチ１６４はＳＵＢ Ｉ／Ｏ
４と反転ＳＵＢＩ／Ｏ４上のデータビットをラッチする
ことができる。セル１５０、１６０、１６２、そして１
６４はすべて、ラッチイネーブル制御ライン１５６およ
び１５８によって制御される。単一対のラッチイネーブ
ル制御ライン１５６、１５８で複数個のＳＲＡＭラッチ
を制御するその他の構成についても考えることができ
る。ここに例示する構成では、ｐチャネル電界効果トラ
ンジスタ１８２が、高電圧源をライン１５６へ選択的に
つなぐ電流経路を有している。同様に、ｎチャネル電界
効果トランジスタ１８４が、ラッチイネーブル制御ライ
ン１５８を選択的にアースへつなぐ電流経路を有してい
る
【００２５】５トランジスタのＳＲＡＭラッチ１５０に
ついて説明してきたが、これの代わりにその他のラッチ
を採用することもできる。
ついて説明してきたが、これの代わりにその他のラッチ
を採用することもできる。
【００２６】動作時には、ＳＲＡＭラッチ１５０へデー
タビットを書き込みたい時には、パストランジスタ９０
および９２の対応する対を励起することによってセンス
増幅器８４の選ばれた１つをＳＵＢ Ｉ／Ｏライン１０
２、１０４へ接続する。ＳＲＡＭラッチ１５０のトラン
ジスタは、センス増幅器によって容易にトグルできるも
ので、それの動作に無理が出ないような寸法のものとす
べきである。センス増幅器が用いられて、各々の半ビッ
トラインへつながれたＤＲＡＭセルの状態を検出するた
めに使用される時には、選択トランジスタ９０および９
２は不活性化され、それによってセンス増幅器８４をＳ
ＵＢ Ｉ／Ｏライン１０２および１０４から分離する。
このように、ＤＲＡＭ動作とＳＲＡＭ動作の両方が同じ
回路中で実現できる。
タビットを書き込みたい時には、パストランジスタ９０
および９２の対応する対を励起することによってセンス
増幅器８４の選ばれた１つをＳＵＢ Ｉ／Ｏライン１０
２、１０４へ接続する。ＳＲＡＭラッチ１５０のトラン
ジスタは、センス増幅器によって容易にトグルできるも
ので、それの動作に無理が出ないような寸法のものとす
べきである。センス増幅器が用いられて、各々の半ビッ
トラインへつながれたＤＲＡＭセルの状態を検出するた
めに使用される時には、選択トランジスタ９０および９
２は不活性化され、それによってセンス増幅器８４をＳ
ＵＢ Ｉ／Ｏライン１０２および１０４から分離する。
このように、ＤＲＡＭ動作とＳＲＡＭ動作の両方が同じ
回路中で実現できる。
【００２７】本発明の構造は、各ＳＲＡＭビットがそれ
自身の小型ＤＲＡＭによってサポートされた高密度ＳＲ
ＡＭと考えることができる。本発明は、データ経路中の
分離されたＳＵＢ Ｉ／Ｏライン１０２および１０４を
ラッチすることによってＳＲＡＭを実現するように本発
明のＤＲＡＭアレイのワイドデータ経路構造を有効に活
用している。
自身の小型ＤＲＡＭによってサポートされた高密度ＳＲ
ＡＭと考えることができる。本発明は、データ経路中の
分離されたＳＵＢ Ｉ／Ｏライン１０２および１０４を
ラッチすることによってＳＲＡＭを実現するように本発
明のＤＲＡＭアレイのワイドデータ経路構造を有効に活
用している。
【００２８】１つの区分中のすべてのラッチはラッチイ
ネーブル制御トランジスタ１８２および１８４のゲート
へ信号を供給することによって駆動するこどができる。
ラッチ上に直流的な条件が整っていれば、データはスタ
ティックに記憶される。更に、このデータは、パストラ
ンジスタ９０および９２の適当な操作によって、４個の
センス増幅器８４のうちの１つから読み出されるか、あ
るいは４個のセンス増幅器のうちの１つへ書き込まれ
る。本発明の１つの技術的な利点は、ビットライン当た
り２８個のセルを備える６４メガＤＲＡＭに対して、ブ
ロックおよび列のアドレスをトグルすることによってア
クセスされる３２ＫのＳＲＡＭが存在するということで
ある。更に、センス増幅器８４へのすべてのパスゲート
９０および９４をターンオフに保つことで、３２ＫのＳ
ＲＡＭを完全にＤＲＡＭから独立させることができる。
このことは、ＤＲＡＭがリフレッシュサイクルに入って
いても、それと独立にＳＲＡＭはデータの送受信を行う
ことができることを意味する。
ネーブル制御トランジスタ１８２および１８４のゲート
へ信号を供給することによって駆動するこどができる。
ラッチ上に直流的な条件が整っていれば、データはスタ
ティックに記憶される。更に、このデータは、パストラ
ンジスタ９０および９２の適当な操作によって、４個の
センス増幅器８４のうちの１つから読み出されるか、あ
るいは４個のセンス増幅器のうちの１つへ書き込まれ
る。本発明の１つの技術的な利点は、ビットライン当た
り２８個のセルを備える６４メガＤＲＡＭに対して、ブ
ロックおよび列のアドレスをトグルすることによってア
クセスされる３２ＫのＳＲＡＭが存在するということで
ある。更に、センス増幅器８４へのすべてのパスゲート
９０および９４をターンオフに保つことで、３２ＫのＳ
ＲＡＭを完全にＤＲＡＭから独立させることができる。
このことは、ＤＲＡＭがリフレッシュサイクルに入って
いても、それと独立にＳＲＡＭはデータの送受信を行う
ことができることを意味する。
【００２９】本発明の構造は以下に述べる更に別の特長
を許容する。もっと大きいページが高速アクセスのため
に利用可能である。リフレッシュの要求のためにデータ
の流れを中断する必要がない。従来の”ヒットおよびリ
フレッシュ”というサイクルはここでは完全に隠されて
しまう。更に、本ＳＲＡＭは実効的に１Ｋの並列続み書
きモードを備えたキャッシュとなる。このように、本メ
モリはＳＲＡＭとＤＲＡＭとに区分化され、各ＳＲＡＭ
ビットが２ＫビットのＤＲＡＭによって直接的にサポー
トされる。
を許容する。もっと大きいページが高速アクセスのため
に利用可能である。リフレッシュの要求のためにデータ
の流れを中断する必要がない。従来の”ヒットおよびリ
フレッシュ”というサイクルはここでは完全に隠されて
しまう。更に、本ＳＲＡＭは実効的に１Ｋの並列続み書
きモードを備えたキャッシュとなる。このように、本メ
モリはＳＲＡＭとＤＲＡＭとに区分化され、各ＳＲＡＭ
ビットが２ＫビットのＤＲＡＭによって直接的にサポー
トされる。
【００３０】本方式の別の特長は、従来のブロックに対
する追加行による冗長方式がＳＲＡＭをサポートする各
ブロック中の行および単一ビットの誤りを修正できるこ
とを意味するということである。列冗長方式に関して
は、付随するすべてのＤＲＡＭビットと一緒にＳＲＡＭ
列を置き換えなければならない。
する追加行による冗長方式がＳＲＡＭをサポートする各
ブロック中の行および単一ビットの誤りを修正できるこ
とを意味するということである。列冗長方式に関して
は、付随するすべてのＤＲＡＭビットと一緒にＳＲＡＭ
列を置き換えなければならない。
【００３１】ＬＯＣＡＬ Ｉ／Ｏライン対当たりのセン
ス増幅器８４の数は柔軟である。更に、メモリのＤＲＡ
Ｍ区分とＳＲＡＭ区分との間の並列読み書きは、電力お
よびクロックの理由でデータ幅を制限することになる。
しかし、ＤＲＡＭセンス増幅器のすべてがラッチできれ
ば、３２Ｋビット並列読み書きが行えない根本的な理由
はない。
ス増幅器８４の数は柔軟である。更に、メモリのＤＲＡ
Ｍ区分とＳＲＡＭ区分との間の並列読み書きは、電力お
よびクロックの理由でデータ幅を制限することになる。
しかし、ＤＲＡＭセンス増幅器のすべてがラッチできれ
ば、３２Ｋビット並列読み書きが行えない根本的な理由
はない。
【００３２】要約すると、新規なメモリ構造が提案され
説明された。それはメモリデータ経路中の分離された１
組のノードを活用しており、それらのノード上に存在す
るデータをラッチするためにＳＲＡＭセルを挿入してい
る。
説明された。それはメモリデータ経路中の分離された１
組のノードを活用しており、それらのノード上に存在す
るデータをラッチするためにＳＲＡＭセルを挿入してい
る。
【００３３】本発明の好適実施例について以上のように
説明したが、本発明はそれらに限定されることなく、本
発明の特許請求の範囲によってのみ制約される。
説明したが、本発明はそれらに限定されることなく、本
発明の特許請求の範囲によってのみ制約される。
【００３４】以上の説明に関して更に以下の項を関示す
る。 （１）ダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）とスタティックランダムアクセスメモリ（ＳＲＡ
Ｍ）の組み合わせアレイであって：複数個のＤＲＡＭセ
ンス増幅器であって、各ＤＲＡＭセンス増幅器が少なく
とも１つのＤＲＡＭビットラインへつながれており、前
記各ビットラインへ複数個のＤＲＡＭメモリセルが選択
的に接続されている複数個のＤＲＡＭセンス増幅器、前
記センス増幅器がグループ化されており、各センス増幅
器のグループがそれぞれの真および相補のＩ／Ｏライン
へ選択的に接続されているセンス増幅器、真および相補
のＩ／Ｏラインの各対に対して、前記対へつながれたＳ
ＲＡＭセル、を含む組み合わせアレイ。
る。 （１）ダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）とスタティックランダムアクセスメモリ（ＳＲＡ
Ｍ）の組み合わせアレイであって：複数個のＤＲＡＭセ
ンス増幅器であって、各ＤＲＡＭセンス増幅器が少なく
とも１つのＤＲＡＭビットラインへつながれており、前
記各ビットラインへ複数個のＤＲＡＭメモリセルが選択
的に接続されている複数個のＤＲＡＭセンス増幅器、前
記センス増幅器がグループ化されており、各センス増幅
器のグループがそれぞれの真および相補のＩ／Ｏライン
へ選択的に接続されているセンス増幅器、真および相補
のＩ／Ｏラインの各対に対して、前記対へつながれたＳ
ＲＡＭセル、を含む組み合わせアレイ。
【００３５】（２）第１項記載のアレイであって、前記
真および相補Ｉ／Ｏラインが真と相補のＳＵＢ Ｉ／Ｏ
ライン、それぞれ前記ＳＵＢ Ｉ／Ｏラインと前記相補
ＳＵＢＩ／Ｏラインとのグループに与えられた高次の真
Ｉ／Ｏラインと高次の相補Ｉ／Ｏライン、を含み、真お
よび相補のＳＵＢ Ｉ／Ｏラインの各グループがそれぞ
れ真および相補の高次Ｉ／Ｏラインへ多重化されている
アレイ。
真および相補Ｉ／Ｏラインが真と相補のＳＵＢ Ｉ／Ｏ
ライン、それぞれ前記ＳＵＢ Ｉ／Ｏラインと前記相補
ＳＵＢＩ／Ｏラインとのグループに与えられた高次の真
Ｉ／Ｏラインと高次の相補Ｉ／Ｏライン、を含み、真お
よび相補のＳＵＢ Ｉ／Ｏラインの各グループがそれぞ
れ真および相補の高次Ｉ／Ｏラインへ多重化されている
アレイ。
【００３６】（３）第１項記載のアレイであって、セン
ス増幅器の各グループが４個のセンス増幅器を含んでい
るアレイ。
ス増幅器の各グループが４個のセンス増幅器を含んでい
るアレイ。
【００３７】（４）第１項記載のアレイであって、更
に、各センス増幅器に対して、１対のセンス増幅器選択
トランジスタであって、前記センス増幅器の各々を前記
真および相補ＳＵＢ Ｉ／Ｏラインへ選択的に接続し、
また前記ＳＲＡＭセルを前記センス増幅器から選択的に
分離するための電流経路を有する１対のセンス増幅器選
択トランジスタを含むアレイ。
に、各センス増幅器に対して、１対のセンス増幅器選択
トランジスタであって、前記センス増幅器の各々を前記
真および相補ＳＵＢ Ｉ／Ｏラインへ選択的に接続し、
また前記ＳＲＡＭセルを前記センス増幅器から選択的に
分離するための電流経路を有する１対のセンス増幅器選
択トランジスタを含むアレイ。
【００３８】（５）階層構造多重化データラインメモリ
デバイスであって：半導体チップの表面に形成された複
数個のメモリセルブロックであって、各ブロックが複数
個のメモリアレイを含み、各アレイが複数個の行および
列を含み、前記行と列との交点にダイナミックランダム
アクセスメモリセルを形成されているメモリセルブロッ
ク、メモリセルブロックの複数個のグループの各々に対
して、複数個の真および相補ＬＯＣＡＬ Ｉ／Ｏライン
を１個のメインＩ／Ｏ回路へ多重化しているワイドデー
タ経路回路、前記メモリアレイの各々が区分化されてお
り、前記メモリセルアレイ中の各区分に対して区分選択
ラインが設けられている区分化メモリセルアレイ、各区
分が複数個のセンス増幅器と少なくとも１対の真および
相補ＳＵＢ Ｉ／Ｏラインを有し、前記区分選択ライン
へつながれた制御電極を有する選択ゲートと、前記ＳＵ
Ｂ Ｉ／Ｏラインを前記ＬＯＣＡＬ Ｉ／Ｏラインへ選
択的に接続する電流経路とを含む区分、前記複数個のセ
ンス増幅器中の各センス増幅器に対して、センス増幅器
選択ライン、複数個のセンス増幅器選択トランジスタ、
前記センス増幅器選択トランジスタの電流経路を通して
前記ＳＵＢ Ｉ／Ｏラインへつながれた前記センス増幅
器のグループ、ＳＵＢ Ｉ／Ｏラインの各対に対して、
それへつながれたスタティックランダムアクセスメモリ
ラッチ、を含むデバイス。
デバイスであって：半導体チップの表面に形成された複
数個のメモリセルブロックであって、各ブロックが複数
個のメモリアレイを含み、各アレイが複数個の行および
列を含み、前記行と列との交点にダイナミックランダム
アクセスメモリセルを形成されているメモリセルブロッ
ク、メモリセルブロックの複数個のグループの各々に対
して、複数個の真および相補ＬＯＣＡＬ Ｉ／Ｏライン
を１個のメインＩ／Ｏ回路へ多重化しているワイドデー
タ経路回路、前記メモリアレイの各々が区分化されてお
り、前記メモリセルアレイ中の各区分に対して区分選択
ラインが設けられている区分化メモリセルアレイ、各区
分が複数個のセンス増幅器と少なくとも１対の真および
相補ＳＵＢ Ｉ／Ｏラインを有し、前記区分選択ライン
へつながれた制御電極を有する選択ゲートと、前記ＳＵ
Ｂ Ｉ／Ｏラインを前記ＬＯＣＡＬ Ｉ／Ｏラインへ選
択的に接続する電流経路とを含む区分、前記複数個のセ
ンス増幅器中の各センス増幅器に対して、センス増幅器
選択ライン、複数個のセンス増幅器選択トランジスタ、
前記センス増幅器選択トランジスタの電流経路を通して
前記ＳＵＢ Ｉ／Ｏラインへつながれた前記センス増幅
器のグループ、ＳＵＢ Ｉ／Ｏラインの各対に対して、
それへつながれたスタティックランダムアクセスメモリ
ラッチ、を含むデバイス。
【００３９】（６）第５項記載のデバイスであって、更
に、各メモリアレイに対して、第１および第２のラッチ
イネーブル制御ライン、第１の電圧を前記第１のラッチ
イネーブル制御ラインへ選択的に接続するための電流経
路を有する第１のラッチイネーブル制御トランジスタ、
前記第２のラッチイネーブル制御ラインを前記第１の電
圧よりも本質的に低い第２の電圧へ選択的に接続するた
めの電流経路を有する第２のラッチイネーブル制御トラ
ンジスタ、を含み、前記アレイが複数個のスタティック
ＲＡＭセルを含み、前記アレイ中の各スタティックＲＡ
Ｍラッチが前記第１と第２のラッチイネーブル制御ライ
ンへつながれているデバイス。
に、各メモリアレイに対して、第１および第２のラッチ
イネーブル制御ライン、第１の電圧を前記第１のラッチ
イネーブル制御ラインへ選択的に接続するための電流経
路を有する第１のラッチイネーブル制御トランジスタ、
前記第２のラッチイネーブル制御ラインを前記第１の電
圧よりも本質的に低い第２の電圧へ選択的に接続するた
めの電流経路を有する第２のラッチイネーブル制御トラ
ンジスタ、を含み、前記アレイが複数個のスタティック
ＲＡＭセルを含み、前記アレイ中の各スタティックＲＡ
Ｍラッチが前記第１と第２のラッチイネーブル制御ライ
ンへつながれているデバイス。
【００４０】（７）メモリアレイであって：複数個のセ
ンス増幅器であって、各センス増幅器が複数個のメモリ
セルへつながれて、それの状態を検出するようになって
おり、前記センス増幅器がグループ化されている複数個
のセンス増幅器、センス増幅器の各グループに対して、
真のＩ／Ｏラインおよび相補のＩ／Ｏライン、前記真の
Ｉ／Ｏラインと前記相補のＩ／Ｏラインへつながれて前
記真および相補のＩ／Ｏラインの状態をラッチするため
のメモリラッチ、を含むメモリアレイ。
ンス増幅器であって、各センス増幅器が複数個のメモリ
セルへつながれて、それの状態を検出するようになって
おり、前記センス増幅器がグループ化されている複数個
のセンス増幅器、センス増幅器の各グループに対して、
真のＩ／Ｏラインおよび相補のＩ／Ｏライン、前記真の
Ｉ／Ｏラインと前記相補のＩ／Ｏラインへつながれて前
記真および相補のＩ／Ｏラインの状態をラッチするため
のメモリラッチ、を含むメモリアレイ。
【００４１】（８）第７項記載のメモリアレイであっ
て、前記真および相補のＩ／Ｏラインへつながれた前記
メモリセルがスタティックランダムアクセスメモリラッ
チを含んでいるメモリアレイ。
て、前記真および相補のＩ／Ｏラインへつながれた前記
メモリセルがスタティックランダムアクセスメモリラッ
チを含んでいるメモリアレイ。
【００４２】（９）第７項記載のメモリアレイであっ
て、更に、前記センス増幅器グループを前記真および相
補のＩ／Ｏラインへ選択的に接続するための複数個の選
択ゲートであって、前記真および相補のＩ／Ｏラインを
前記センス増幅器から分離するように動作する選択ゲー
トを含むメモリアレイ。
て、更に、前記センス増幅器グループを前記真および相
補のＩ／Ｏラインへ選択的に接続するための複数個の選
択ゲートであって、前記真および相補のＩ／Ｏラインを
前記センス増幅器から分離するように動作する選択ゲー
トを含むメモリアレイ。
【００４３】（１０）第７項記載のメモリアレイであっ
て、前記真および相補のＩ／ＯラインがＳＵＢ Ｉ／Ｏ
ライン対を含み、前記ＳＵＢ Ｉ／Ｏライン対の複数個
がグループ化されており、各グループが高次の真および
相補のライン対に対応しており、前記ＳＵＢ Ｉ／Ｏラ
イン対の１つを前記高次のライン対へ選択的に接続する
回路であって、前記ＳＵＢ Ｉ／Ｏライン対を前記高次
のライン対から分離するように動作する回路を含むメモ
リアレイ。
て、前記真および相補のＩ／ＯラインがＳＵＢ Ｉ／Ｏ
ライン対を含み、前記ＳＵＢ Ｉ／Ｏライン対の複数個
がグループ化されており、各グループが高次の真および
相補のライン対に対応しており、前記ＳＵＢ Ｉ／Ｏラ
イン対の１つを前記高次のライン対へ選択的に接続する
回路であって、前記ＳＵＢ Ｉ／Ｏライン対を前記高次
のライン対から分離するように動作する回路を含むメモ
リアレイ。
【００４４】（１１）ダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）とスタティックランダムアクセスメモ
リ（ＳＲＡＭ）の組み合わせであって：複数個のセンス
増幅器であって、各センス増幅器が複数個のＤＲＡＭセ
ルへつながれてそれらの状態を検出するようになったセ
ンス増幅器、センス増幅器の各グループに対して、真の
Ｉ／Ｏラインおよび相補のＩ／Ｏライン、前記センス増
幅器の１つを前記真および相補のＩ／Ｏラインへつなぐ
かあるいはどれもつながないかを選択して実行する回
路、前記真のＩ／Ｏラインと前記相補のＩ／Ｏラインと
の間につながれてぞれの状態をラッチするためのＳＲＡ
Ｍラッチ、前記ＳＲＡＭラッチの複数個のグループの各
々に対して、前記ＳＲＡＭラッチによるデータのラッチ
を許容するためのラッチイネーブル制御回路、を含む組
み合わせ。
モリ（ＤＲＡＭ）とスタティックランダムアクセスメモ
リ（ＳＲＡＭ）の組み合わせであって：複数個のセンス
増幅器であって、各センス増幅器が複数個のＤＲＡＭセ
ルへつながれてそれらの状態を検出するようになったセ
ンス増幅器、センス増幅器の各グループに対して、真の
Ｉ／Ｏラインおよび相補のＩ／Ｏライン、前記センス増
幅器の１つを前記真および相補のＩ／Ｏラインへつなぐ
かあるいはどれもつながないかを選択して実行する回
路、前記真のＩ／Ｏラインと前記相補のＩ／Ｏラインと
の間につながれてぞれの状態をラッチするためのＳＲＡ
Ｍラッチ、前記ＳＲＡＭラッチの複数個のグループの各
々に対して、前記ＳＲＡＭラッチによるデータのラッチ
を許容するためのラッチイネーブル制御回路、を含む組
み合わせ。
【００４５】（１２）真のＳＵＢ Ｉ／Ｏラインと相補
のＳＵＢ Ｉ／Ｏラインの状態をラッチする方法であっ
て：前記真および相補のＳＵＢ Ｉ／Ｏラインをそれら
へ選択的につながれた複数個のセンス増幅器から分離さ
せること、前記真および相補のＳＵＢ Ｉ／Ｏラインを
高次の真および相補のＩ／Ｏラインから分離させるこ
と、前記真および相補のＩ／Ｏライン間につながれたラ
ッチによって前記真および相補のＳＵＢ Ｉ／Ｏライン
をラッチすること、の工程を含む方法。
のＳＵＢ Ｉ／Ｏラインの状態をラッチする方法であっ
て：前記真および相補のＳＵＢ Ｉ／Ｏラインをそれら
へ選択的につながれた複数個のセンス増幅器から分離さ
せること、前記真および相補のＳＵＢ Ｉ／Ｏラインを
高次の真および相補のＩ／Ｏラインから分離させるこ
と、前記真および相補のＩ／Ｏライン間につながれたラ
ッチによって前記真および相補のＳＵＢ Ｉ／Ｏライン
をラッチすること、の工程を含む方法。
【００４６】（１３）ダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）とスタティックランダムアクセスメモ
リ（ＳＲＡＭ）１５０の組み合わせアレイは複数個のＤ
ＲＡＭセンス増幅器８２、８４を含み、各ＤＲＡＭセン
ス増幅器は少なくとも１つのＤＲＡＭビットライン８６
へつながれ、複数個のＤＲＡＭメモリセルが各ビットラ
イン８６へ選択的に接続されている。センス増幅器８
２、８４はグループ化されており、センス増幅器８２、
８４の各グループはそれぞれの真および相補のＩ／Ｏラ
イン１０２、１０４へ選択的に接続されている。前記真
および相補のＩ／Ｏライン１０２、１０４に対して、そ
の対へＳＲＡＭラッチ１５０がつながれている。
モリ（ＤＲＡＭ）とスタティックランダムアクセスメモ
リ（ＳＲＡＭ）１５０の組み合わせアレイは複数個のＤ
ＲＡＭセンス増幅器８２、８４を含み、各ＤＲＡＭセン
ス増幅器は少なくとも１つのＤＲＡＭビットライン８６
へつながれ、複数個のＤＲＡＭメモリセルが各ビットラ
イン８６へ選択的に接続されている。センス増幅器８
２、８４はグループ化されており、センス増幅器８２、
８４の各グループはそれぞれの真および相補のＩ／Ｏラ
イン１０２、１０４へ選択的に接続されている。前記真
および相補のＩ／Ｏライン１０２、１０４に対して、そ
の対へＳＲＡＭラッチ１５０がつながれている。
【図１】本発明に従うＤＲＡＭおよびＳＲＡＭの組み合
わせデバイスの平面図であって、それのハイレベル構造
を示す模式図。
わせデバイスの平面図であって、それのハイレベル構造
を示す模式図。
【図２】本メモリデバイスの一部分の構造を示す模式的
電気回路図。
電気回路図。
【図３】ラッチイネーブル制御ラインの１対へつながれ
たＳＲＡＭセルのグループの模式的電気回路図。
たＳＲＡＭセルのグループの模式的電気回路図。
１０．．．メモリチップ １２−４２．．．４メガブロック ４４．．．ＤＲＡＭセルアレイ ５０，５２，５４，５６．．．ワイドデータ経路回路 ６０，６２．．．ＬＯＣＡＬ Ｉ／Ｏライン対 ６４，６６．．．Ｙデコーダブロック ６８．．．Ｙ選択ライン ７０．．．行デコーダ ８０．．．センス増幅器区分 ８２，８４．．．センス増幅器 ８６．．．半ビットライン対 ８８．．．ワードライン ９０，９２．．．パストランジスタ ９４−１００．．．センス増幅器選択ライン １０２．．．ＳＵＢ Ｉ／Ｏライン １０４．．．反転ＳＵＢ Ｉ／Ｏライン １０６．．．区分選択ライン １０８，１１０．．．Ｉ／Ｏアクセストランジスタ １１２．．．ＬＯＣＡＬ Ｉ／Ｏライン １１４．．．ノード １１６．．．反転ＬＯＣＡＬ Ｉ／Ｏライン １１８．．．ノード １２０．．．ＹＷＲＩＴＥライン １２２．．．ＹＲＥＡＤライン １２４．．．トランジスタ １２６，１２８．．．ＷＲＩＴＥトランジスタ １３０，１３２．．．トランジスタ １３４．．．ノード １４０．．．メインＩ／Ｏブロック １４２．．．データ経路 １４４．．．グローバルＩ／Ｏブロック １４６．．．データ経路 １４８．．．出力回路 １５０．．．ＳＲＡＭラッチ １５２，１５４．．．入力 １５６，１５８．．．ラッチイネーブル制御ライン １６０，１６２，１６４．．．ＳＲＡＭラッチ １６８．．．ｐチャネル電界効果トランジスタ １７０．．．ノード １７２．．．ノード １７４．．．ｎチャネル電界効果トランジスタ １７６．．．ｐチャネル電界効果トランジスタ １７８．．．ｎチャネル電界効果トランジスタ １８０．．．ｎチャネル電界効果トランジスタ １８２．．．ｐチャネル電界効果トランジスタ １８４．．．ｎチャネル電界効果トランジスタ
【手続補正書】
【提出日】平成５年３月９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 ＤＲＡＭ、ＳＲＡＭ組み合わせアレ
イ
イ
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般的にはダイナミック
ランダムアクセスメモリとスタティックランダムアクセ
スメモリとに関するものであり、更に詳細にはＤＲＡＭ
メモリとＳＲＡＭメモリとの組み合わせアレイに関する
ものである。
ランダムアクセスメモリとスタティックランダムアクセ
スメモリとに関するものであり、更に詳細にはＤＲＡＭ
メモリとＳＲＡＭメモリとの組み合わせアレイに関する
ものである。
【０００２】
【従来の技術】従来のダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）はページモードアクセス方式を採用す
ることによってデータへの高速アクセスを許容する。こ
のことは、センス増幅器がすでにセンスされていれば、
データは単に共通アドレスをトグルすることで選ばれた
増幅器から読み出すことができることを意味する。過去
において、これでは不十分であって、この方式に関して
いくつかの問題が発生してきた。
モリ（ＤＲＡＭ）はページモードアクセス方式を採用す
ることによってデータへの高速アクセスを許容する。こ
のことは、センス増幅器がすでにセンスされていれば、
データは単に共通アドレスをトグルすることで選ばれた
増幅器から読み出すことができることを意味する。過去
において、これでは不十分であって、この方式に関して
いくつかの問題が発生してきた。
【０００３】まず、１ページで利用できるデータ量が十
分でない。６４メガＤＲＡＭに関して、もし８Ｋのリフ
レッシュサイクルを使用すれば、利用できるデータ量は
８Ｋビットにすぎない。８ビットの出力ＤＲＡＭではこ
れはほんの１Ｋワードに相当する。第２に、ページモー
ド動作はＤＲＡＭのデータリフレッシュを行う必要によ
って中断される。すなわち、オペレーションシステムは
ページモードを中断することを許容しなければならな
い。１つの大きな高密度ＤＲＡＭが全メモリの大半を占
めるシステムではこのことはより重大な問題となる。従
って、Ｉ／Ｏピンおよび列および行アドレスピンから見
て完全にスタティックなＳＲＡＭとして見えるＤＲＡＭ
に対する需要が生ずる。
分でない。６４メガＤＲＡＭに関して、もし８Ｋのリフ
レッシュサイクルを使用すれば、利用できるデータ量は
８Ｋビットにすぎない。８ビットの出力ＤＲＡＭではこ
れはほんの１Ｋワードに相当する。第２に、ページモー
ド動作はＤＲＡＭのデータリフレッシュを行う必要によ
って中断される。すなわち、オペレーションシステムは
ページモードを中断することを許容しなければならな
い。１つの大きな高密度ＤＲＡＭが全メモリの大半を占
めるシステムではこのことはより重大な問題となる。従
って、Ｉ／Ｏピンおよび列および行アドレスピンから見
て完全にスタティックなＳＲＡＭとして見えるＤＲＡＭ
に対する需要が生ずる。
【０００４】
【発明の概要】本発明の１つの態様に従えば、ダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）とスタティッ
クランダムアクセスメモリ（ＳＲＡＭ）との組み合わせ
アレイは複数個のＤＲＡＭセンス増幅器を含み、各ＤＲ
ＡＭセンス増幅器は少なくとも１つのＤＲＡＭビットラ
インへつながれている。各ビットラインはそれへつなが
れた複数個のＤＲＡＭメモリセルを有している。センス
増幅器はグループ化されており、それらの各グループは
そのグループの各センス増幅器に備わった真および相補
Ｉ／Ｏラインへつながれている。真および相補Ｉ／Ｏラ
イン対の各々に対して、１つのＳＲＡＭセルがその対へ
つながれている。
ックランダムアクセスメモリ（ＤＲＡＭ）とスタティッ
クランダムアクセスメモリ（ＳＲＡＭ）との組み合わせ
アレイは複数個のＤＲＡＭセンス増幅器を含み、各ＤＲ
ＡＭセンス増幅器は少なくとも１つのＤＲＡＭビットラ
インへつながれている。各ビットラインはそれへつなが
れた複数個のＤＲＡＭメモリセルを有している。センス
増幅器はグループ化されており、それらの各グループは
そのグループの各センス増幅器に備わった真および相補
Ｉ／Ｏラインへつながれている。真および相補Ｉ／Ｏラ
イン対の各々に対して、１つのＳＲＡＭセルがその対へ
つながれている。
【０００５】本発明の別の１つの態様に従えば、上述の
真および相補Ｉ／Ｏラインは、複数個の選ばれたトラン
ジスタを通してＬＯＣＡＬ Ｉ／Ｏラインの１対へ多重
化されたＳＵＢ Ｉ／Ｏラインである。ＳＵＢ Ｉ／Ｏ
ラインは、１ビットを記憶することのできる回路中に分
離された１つのノードを形成するので、ＳＵＢ Ｉ／Ｏ
ライン対へそれらの状態を保持するためのラッチを接続
することができる。センス増幅器へのパスゲートがター
ンオフされた時には、ＳＵＢ Ｉ／Ｏライン上に浮遊状
態のノードが存在する。
真および相補Ｉ／Ｏラインは、複数個の選ばれたトラン
ジスタを通してＬＯＣＡＬ Ｉ／Ｏラインの１対へ多重
化されたＳＵＢ Ｉ／Ｏラインである。ＳＵＢ Ｉ／Ｏ
ラインは、１ビットを記憶することのできる回路中に分
離された１つのノードを形成するので、ＳＵＢ Ｉ／Ｏ
ライン対へそれらの状態を保持するためのラッチを接続
することができる。センス増幅器へのパスゲートがター
ンオフされた時には、ＳＵＢ Ｉ／Ｏライン上に浮遊状
態のノードが存在する。
【０００６】アレイ構造の主要な技術的利点は、それが
ＤＲＡＭをそれの背後に隠したＳＲＡＭとして動作する
ことである。ビットライン当たり１２０個のセルを備え
た６４メガＤＲＡＭに対して、３２Ｋ ＳＲＡＭを与え
てそれをブロックおよび列アドレスのトグルでアクセス
することができる。３２ＫのＳＲＡＭはセンス増幅器の
パスゲートをターンオフに保つことによってＤＲＡＭと
は完全に独立させることができる。このことはＤＲＡＭ
がリフレッシュサイクルに入った時にも、ＳＲＡＭはそ
れとは独立にデータの送受信を行うことができることを
意味する。更に別の技術的利点は高速アクセスのために
もっと大きいページを使用することができることであ
る。更に、リフレッシュの要求のためにデータの流れを
中断する必要がない。隠されたリフレッシュサイクルが
ここでは真に隠されてしまう。
ＤＲＡＭをそれの背後に隠したＳＲＡＭとして動作する
ことである。ビットライン当たり１２０個のセルを備え
た６４メガＤＲＡＭに対して、３２Ｋ ＳＲＡＭを与え
てそれをブロックおよび列アドレスのトグルでアクセス
することができる。３２ＫのＳＲＡＭはセンス増幅器の
パスゲートをターンオフに保つことによってＤＲＡＭと
は完全に独立させることができる。このことはＤＲＡＭ
がリフレッシュサイクルに入った時にも、ＳＲＡＭはそ
れとは独立にデータの送受信を行うことができることを
意味する。更に別の技術的利点は高速アクセスのために
もっと大きいページを使用することができることであ
る。更に、リフレッシュの要求のためにデータの流れを
中断する必要がない。隠されたリフレッシュサイクルが
ここでは真に隠されてしまう。
【０００７】ＳＲＡＭは実効的に１Ｋビットを並列に読
み書きできるモードにあるキャッシュと考えることがで
きる。すなわち、メモリはＳＲＡＭ部とＤＲＡＭ部とに
区分化され、ＳＲＡＭの１ビットがＤＲＡＭの２Ｋビッ
トによって直接的にサポートされる。本方式の更に別の
利点は、従来のブロックに対する追加行による冗長方式
がＳＲＡＭをサポートする各ブロック中の行および単一
ビットの誤りを修正できることを意味するということで
ある。
み書きできるモードにあるキャッシュと考えることがで
きる。すなわち、メモリはＳＲＡＭ部とＤＲＡＭ部とに
区分化され、ＳＲＡＭの１ビットがＤＲＡＭの２Ｋビッ
トによって直接的にサポートされる。本方式の更に別の
利点は、従来のブロックに対する追加行による冗長方式
がＳＲＡＭをサポートする各ブロック中の行および単一
ビットの誤りを修正できることを意味するということで
ある。
【０００８】本発明の更に別の態様およびそれらの特長
については、以下の図面を参照した詳細な説明から明ら
かになろう。図面では同じ参照符号は同様な部品を示し
ている。
については、以下の図面を参照した詳細な説明から明ら
かになろう。図面では同じ参照符号は同様な部品を示し
ている。
【０００９】
【実施例】図１は本発明に従った、ダイナミックランダ
ムアクセスメモリとスタティックランダムアクセスメモ
リとの両方を含む階層構造多重化データライン（ＨＭ
Ｄ）メモリチップのハイレベル構造を模式的に示す平面
図である。チップは一般的に１０で示してある。図示さ
れたチップ１０は６４メガビットのダイナミックランダ
ムアクセスメモリとそれに付随する３２Ｋビットのスタ
ティックランダムアクセスメモリとを含んでいる。この
メモリは１６個の４メガビットブロック１２−４２で構
成されている。メモリブロック１２−４２の各々はＤＲ
ＡＭセルの５１２Ｋビットアレイを８個含んでいる。
ムアクセスメモリとスタティックランダムアクセスメモ
リとの両方を含む階層構造多重化データライン（ＨＭ
Ｄ）メモリチップのハイレベル構造を模式的に示す平面
図である。チップは一般的に１０で示してある。図示さ
れたチップ１０は６４メガビットのダイナミックランダ
ムアクセスメモリとそれに付随する３２Ｋビットのスタ
ティックランダムアクセスメモリとを含んでいる。この
メモリは１６個の４メガビットブロック１２−４２で構
成されている。メモリブロック１２−４２の各々はＤＲ
ＡＭセルの５１２Ｋビットアレイを８個含んでいる。
【００１０】チップ１０には４個のワイドデータ経路回
路ブロック５０、５２、５４、そして５６が備わってい
る。ワイドデータ経路回路ブロック５０はメモリブロッ
ク１２−１８に付随し、ワイドデータ経路回路ブロック
５２はメモリブロック２０−２６に付随し、ワイドデー
タ経路回路ブロック５４はメモリブロック２８−３４に
付随し、そしてワイドデータ経路回路ブロック５６はメ
モリブロック３６−４２に付随している。メモリセルの
ブロックから付随するワイドデータ経路回路５６へ、模
式的に矢印６０および６２で示されたように、複数個の
真および相補ＬＯＣＡＬ Ｉ／Ｏ（ＬＩＯ）ラインがつ
ながれている。例えば、１組のＬＯＣＡＬ Ｉ／Ｏライ
ン対６０がブロック３６および３８をワイドデータ経路
回路５６へつないでおり、一方、１組のＬＯＣＡＬ Ｉ
／Ｏ対６２がブロック４０および４２に対して同じよう
に働いている。
路ブロック５０、５２、５４、そして５６が備わってい
る。ワイドデータ経路回路ブロック５０はメモリブロッ
ク１２−１８に付随し、ワイドデータ経路回路ブロック
５２はメモリブロック２０−２６に付随し、ワイドデー
タ経路回路ブロック５４はメモリブロック２８−３４に
付随し、そしてワイドデータ経路回路ブロック５６はメ
モリブロック３６−４２に付随している。メモリセルの
ブロックから付随するワイドデータ経路回路５６へ、模
式的に矢印６０および６２で示されたように、複数個の
真および相補ＬＯＣＡＬ Ｉ／Ｏ（ＬＩＯ）ラインがつ
ながれている。例えば、１組のＬＯＣＡＬ Ｉ／Ｏライ
ン対６０がブロック３６および３８をワイドデータ経路
回路５６へつないでおり、一方、１組のＬＯＣＡＬ Ｉ
／Ｏ対６２がブロック４０および４２に対して同じよう
に働いている。
【００１１】８個の上部ブロック１２−２６に対して第
１のＹデコーダブロック６４が設けられ、また下部の８
個のブロック２８−４２に対してＹデコーダブロック６
６が設けられている。Ｙデコーダの片側の４ブロックの
グループに対して、ここでは矢印６８で模式的に示され
た１組のＹ選択ラインがこれらのブロックをそれぞれの
対応するＹデコーダブロックへつないでいる。例えば、
Ｙ選択ラインの組６８はブロック３６−４２をＹデコー
ダブロック６６へつないでいる。同様な組（図示されて
いない）がブロック２８−３４、２０−２６、そして１
２−１８に対して設けられている。４メガバイトブロッ
クの各対１２−１４、１６−１８、２０−２２、２４−
２６、２８−３０、３２−３４、３６−３８、そして４
０−４２には行デコーダ区分７０が備わっている。
１のＹデコーダブロック６４が設けられ、また下部の８
個のブロック２８−４２に対してＹデコーダブロック６
６が設けられている。Ｙデコーダの片側の４ブロックの
グループに対して、ここでは矢印６８で模式的に示され
た１組のＹ選択ラインがこれらのブロックをそれぞれの
対応するＹデコーダブロックへつないでいる。例えば、
Ｙ選択ラインの組６８はブロック３６−４２をＹデコー
ダブロック６６へつないでいる。同様な組（図示されて
いない）がブロック２８−３４、２０−２６、そして１
２−１８に対して設けられている。４メガバイトブロッ
クの各対１２−１４、１６−１８、２０−２２、２４−
２６、２８−３０、３２−３４、３６−３８、そして４
０−４２には行デコーダ区分７０が備わっている。
【００１２】図示されたチップの構造はそのようになっ
ているため、図１の縦方向には、８Ｋのセル、４Ｋのビ
ットライン、そして２Ｋのセンス増幅器がある。水平方
向では８Ｋのセル、１６Ｋのワードライン、そして６８
個のセンス増幅器バンクがある。センス増幅器バンクは
図１では隣接する５１２Ｋメモリセルアレイ４４間の境
界で示されている。そのようなセンス増幅器バンクの１
つは７２で示されている。
ているため、図１の縦方向には、８Ｋのセル、４Ｋのビ
ットライン、そして２Ｋのセンス増幅器がある。水平方
向では８Ｋのセル、１６Ｋのワードライン、そして６８
個のセンス増幅器バンクがある。センス増幅器バンクは
図１では隣接する５１２Ｋメモリセルアレイ４４間の境
界で示されている。そのようなセンス増幅器バンクの１
つは７２で示されている。
【００１３】次に図２を参照すると、センス増幅器の１
区分８０が示され、それは４個のセンス増幅器８２と４
個のセンス増幅器８４とを含んでいる。センス増幅器８
２と８４は、例えば図１に示された２Ｋのセンス増幅器
バンク７２の８個のセンス増幅器を作り上げている。各
センス増幅器は１対の半ビットライン８６へつながれて
いる。半ビットライン８６は、図２には分かりやすいよ
うに１本しか示されていないが、複数本のワードライン
８８の各々と交差する。ワードライン８８と各半ビット
ライン８６との交点にダイナミックランダムアクセスメ
モリセル（図示されていない）が形成され、それはワー
ドライン８８へつながれたゲートと、半ビットラインの
１つを対応するコンデンサへつなぐ電流経路とを有する
パストランジスタを含んでいる。
区分８０が示され、それは４個のセンス増幅器８２と４
個のセンス増幅器８４とを含んでいる。センス増幅器８
２と８４は、例えば図１に示された２Ｋのセンス増幅器
バンク７２の８個のセンス増幅器を作り上げている。各
センス増幅器は１対の半ビットライン８６へつながれて
いる。半ビットライン８６は、図２には分かりやすいよ
うに１本しか示されていないが、複数本のワードライン
８８の各々と交差する。ワードライン８８と各半ビット
ライン８６との交点にダイナミックランダムアクセスメ
モリセル（図示されていない）が形成され、それはワー
ドライン８８へつながれたゲートと、半ビットラインの
１つを対応するコンデンサへつなぐ電流経路とを有する
パストランジスタを含んでいる。
【００１４】各センス増幅器８４に対して、１対のセン
ス増幅器選択またはパストランジスタ９０および９２が
設けられている。複数本のセンス増幅器選択ライン９４
−１００がセンス増幅器選択トランジスタ９０および９
２の各対のゲートへつながれている。各トランジスタ９
０の電流経路はそれぞれのセンス増幅器をＳＵＢ Ｉ／
Ｏライン１０２へつないでおり、また各センス増幅器選
択トランジスタ９２はそれぞれのセンス増幅器を相補反
転ＳＵＢ Ｉ／Ｏライン１０４へつなぐ電流経路を有し
ている。
ス増幅器選択またはパストランジスタ９０および９２が
設けられている。複数本のセンス増幅器選択ライン９４
−１００がセンス増幅器選択トランジスタ９０および９
２の各対のゲートへつながれている。各トランジスタ９
０の電流経路はそれぞれのセンス増幅器をＳＵＢ Ｉ／
Ｏライン１０２へつないでおり、また各センス増幅器選
択トランジスタ９２はそれぞれのセンス増幅器を相補反
転ＳＵＢ Ｉ／Ｏライン１０４へつなぐ電流経路を有し
ている。
【００１５】区分選択ライン１０６がＩ／Ｏアクセスト
ランジスタ１０８および１１０対のゲートを制御する。
ＬＯＣＡＬ Ｉ／Ｏライン１１２が区分選択トランジス
タ１０８の電流経路を通してノード１１４へつながれて
いる。反転ＬＯＣＡＬ Ｉ／Ｏライン１１６がアクセス
トランジスタ１１０の電流経路を通してノード１１８へ
つながれている。ＬＯＣＡＬ Ｉ／Ｏライン１１２と反
転ＬＯＣＡＬ Ｉ／Ｏライン１１６は、図１に示された
ＬＯＣＡＬ Ｉ／Ｏ対６０の１つのようなＬＯＣＡＬ
Ｉ／Ｏライン対を形成している。ＬＯＣＡＬ Ｉ／Ｏ対
６０は、図１に示されたように、回路６６のようなワイ
ドデータ経路回路へつながれている。
ランジスタ１０８および１１０対のゲートを制御する。
ＬＯＣＡＬ Ｉ／Ｏライン１１２が区分選択トランジス
タ１０８の電流経路を通してノード１１４へつながれて
いる。反転ＬＯＣＡＬ Ｉ／Ｏライン１１６がアクセス
トランジスタ１１０の電流経路を通してノード１１８へ
つながれている。ＬＯＣＡＬ Ｉ／Ｏライン１１２と反
転ＬＯＣＡＬ Ｉ／Ｏライン１１６は、図１に示された
ＬＯＣＡＬ Ｉ／Ｏ対６０の１つのようなＬＯＣＡＬ
Ｉ／Ｏライン対を形成している。ＬＯＣＡＬ Ｉ／Ｏ対
６０は、図１に示されたように、回路６６のようなワイ
ドデータ経路回路へつながれている。
【００１６】ワードライン８８（１本が図示されてい
る）は図１に示された行デコーダバンク７０の１つへつ
ながれている。
る）は図１に示された行デコーダバンク７０の１つへつ
ながれている。
【００１７】Ｙ選択ライン６８の１対が図１に示された
デコーダバンク５６のような１つのＹデコーダバンクへ
つながれ、ＹＷＲＩＴＥライン１２０とＹＲＥＡＤライ
ン１２２を含んでいる。ＹＲＥＡＤライン１２２はトラ
ンジスタ１２４のゲートへつながれている。ＹＷＲＩＴ
Ｅライン１２０はＷＲＩＴＥトランジスタ１２６および
１２８のゲートへつながれている。
デコーダバンク５６のような１つのＹデコーダバンクへ
つながれ、ＹＷＲＩＴＥライン１２０とＹＲＥＡＤライ
ン１２２を含んでいる。ＹＲＥＡＤライン１２２はトラ
ンジスタ１２４のゲートへつながれている。ＹＷＲＩＴ
Ｅライン１２０はＷＲＩＴＥトランジスタ１２６および
１２８のゲートへつながれている。
【００１８】ＳＵＢ Ｉ／Ｏライン１０２はトランジス
タ１３０のゲートへつながれ、一方反転ＳＵＢ Ｉ／Ｏ
ライン１０４はトランジスタ１３２のゲートへつながれ
ている。トランジスタ１３２の電流経路はノード１１４
をノード１３４へつなぎ、一方トランジスタ１３０の電
流経路はノード１１８をノード１３４へつないでいる。
トランジスタ１３０のゲートはＳＵＢ Ｉ／Ｏライン１
０２へつながれ、一方トランジスタ１３２のゲートは反
転ＳＵＢ Ｉ／Ｏライン１０４へつながれている。
タ１３０のゲートへつながれ、一方反転ＳＵＢ Ｉ／Ｏ
ライン１０４はトランジスタ１３２のゲートへつながれ
ている。トランジスタ１３２の電流経路はノード１１４
をノード１３４へつなぎ、一方トランジスタ１３０の電
流経路はノード１１８をノード１３４へつないでいる。
トランジスタ１３０のゲートはＳＵＢ Ｉ／Ｏライン１
０２へつながれ、一方トランジスタ１３２のゲートは反
転ＳＵＢ Ｉ／Ｏライン１０４へつながれている。
【００１９】トランジスタ１３２を選択的に駆動し、そ
れによってＬＯＣＡＬ Ｉ／Ｏライン１１２および１１
６を選択的にプルダウンすることによって、ＳＵＢ Ｉ
／Ｏライン対１０２および１０４から情報が読み出され
る。データはトランジスタ１２６および１０８（ＳＵＢ
Ｉ／Ｏライン１０２の場合）、トランジスタ１２８お
よび１１０（反転ＳＵＢ Ｉ／Ｏライン１０４の場合）
の電流経路を通ってＳＵＢ Ｉ／Ｏライン対１０２およ
び１０４へ書き込まれる。その他のトランジスタ１０
８、１１０、１２６、そして１２８との組み合わせによ
って、それらのトランジスタは複数本のＳＵＢ Ｉ／Ｏ
ライン対１０２および１０４を単一のＬＯＣＡＬ Ｉ／
Ｏライン対６０へ多重化するように働く。
れによってＬＯＣＡＬ Ｉ／Ｏライン１１２および１１
６を選択的にプルダウンすることによって、ＳＵＢ Ｉ
／Ｏライン対１０２および１０４から情報が読み出され
る。データはトランジスタ１２６および１０８（ＳＵＢ
Ｉ／Ｏライン１０２の場合）、トランジスタ１２８お
よび１１０（反転ＳＵＢ Ｉ／Ｏライン１０４の場合）
の電流経路を通ってＳＵＢ Ｉ／Ｏライン対１０２およ
び１０４へ書き込まれる。その他のトランジスタ１０
８、１１０、１２６、そして１２８との組み合わせによ
って、それらのトランジスタは複数本のＳＵＢ Ｉ／Ｏ
ライン対１０２および１０４を単一のＬＯＣＡＬ Ｉ／
Ｏライン対６０へ多重化するように働く。
【００２０】ワイドデータ経路回路６６はメインＩ／Ｏ
ブロック１４０へつながれている。データ経路１４２が
メインＩ／Ｏブロック１４０をグローバルＩ／Ｏブロッ
ク１４４へつなぐ。別のデータ経路１４６がこのグロー
バルＩ／Ｏブロック１４４を出力回路１４８へつないで
いる。
ブロック１４０へつながれている。データ経路１４２が
メインＩ／Ｏブロック１４０をグローバルＩ／Ｏブロッ
ク１４４へつなぐ。別のデータ経路１４６がこのグロー
バルＩ／Ｏブロック１４４を出力回路１４８へつないで
いる。
【００２１】本発明に従えば、ＳＲＡＭラッチ１５０は
ＳＵＢ Ｉ／Ｏライン１０２へつながれた第１の入力１
５２と、反転ＳＵＢ Ｉ／Ｏライン１０４へつながれた
第２の入力１５４とを有する。ラッチ１５０はまた１対
のラッチイネーブル制御ライン１５６および１５８を有
する。もし、パストランジスタ９０と９２がどちらもタ
ーンオフであれば、ＳＵＢ Ｉ／Ｏライン対１０２およ
び１０４は浮遊ノードとなって、データビットの記憶を
許容する。ＳＲＡＭラッチ１５０はライン１０２および
１０４上へ記憶されるデータビットをラッチする目的で
ＳＵＢ Ｉ／Ｏライン１０２と１０４との間に挿入され
ている。ラッチ１５０はそれに付随するパストランジス
タと一緒になってＳＲＡＭメモリセルとして動作する。
ＳＵＢ Ｉ／Ｏライン１０２へつながれた第１の入力１
５２と、反転ＳＵＢ Ｉ／Ｏライン１０４へつながれた
第２の入力１５４とを有する。ラッチ１５０はまた１対
のラッチイネーブル制御ライン１５６および１５８を有
する。もし、パストランジスタ９０と９２がどちらもタ
ーンオフであれば、ＳＵＢ Ｉ／Ｏライン対１０２およ
び１０４は浮遊ノードとなって、データビットの記憶を
許容する。ＳＲＡＭラッチ１５０はライン１０２および
１０４上へ記憶されるデータビットをラッチする目的で
ＳＵＢ Ｉ／Ｏライン１０２と１０４との間に挿入され
ている。ラッチ１５０はそれに付随するパストランジス
タと一緒になってＳＲＡＭメモリセルとして動作する。
【００２２】図３はＳＲＡＭラッチ１５０およびそれに
有機的に関連づけられたＳＲＡＭラッチ１６０、１６
２、そして１６４のより詳細な模式的電気回路図であ
る。ＳＲＡＭラッチ１５０、１６０、１６２、そして１
６４はそれぞれ矩形の囲みで示されている。ラッチ１５
０についてのみ部品が示されているが、ラッチ１６０−
１６４でも同様であることが望ましい。ラッチ１５０に
おいて、ｐチャネル電界効果トランジスタ１６８は、ノ
ード１７０へつながれたゲート、ラッチイネーブル制御
ライン１５６へつながれたソース、そしてノード１７２
へつながれたドレインを有する。ノード１７２はＳＵＢ
Ｉ／Ｏライン１０２へつながれている。ｎチャネル電
界効果トランジスタ１７４は、ノード１７２へつながれ
たドレイン、ラッチイネーブル制御ライン１５８へつな
がれたソース、そしてノード１７０へつながれたゲート
を有する。ｐチャネル電界効果トランジスタ１７６はラ
ッチイネーブル制御ライン１５６へつながれたソース、
ノード１７０へつながれたドレイン、そしてノード１７
２へつながれたゲートを有する。ｎチャネル電界効果ト
ランジスタ１７８は、ノード１７０へつながれたドレイ
ン、ノード１７２へつながれたゲート、そしてラッチイ
ネーブル制御ライン１５８へつながれたソースを有す
る。ノード１７０は反転ＳＵＢ Ｉ／Ｏライン１０４へ
つながれている。
有機的に関連づけられたＳＲＡＭラッチ１６０、１６
２、そして１６４のより詳細な模式的電気回路図であ
る。ＳＲＡＭラッチ１５０、１６０、１６２、そして１
６４はそれぞれ矩形の囲みで示されている。ラッチ１５
０についてのみ部品が示されているが、ラッチ１６０−
１６４でも同様であることが望ましい。ラッチ１５０に
おいて、ｐチャネル電界効果トランジスタ１６８は、ノ
ード１７０へつながれたゲート、ラッチイネーブル制御
ライン１５６へつながれたソース、そしてノード１７２
へつながれたドレインを有する。ノード１７２はＳＵＢ
Ｉ／Ｏライン１０２へつながれている。ｎチャネル電
界効果トランジスタ１７４は、ノード１７２へつながれ
たドレイン、ラッチイネーブル制御ライン１５８へつな
がれたソース、そしてノード１７０へつながれたゲート
を有する。ｐチャネル電界効果トランジスタ１７６はラ
ッチイネーブル制御ライン１５６へつながれたソース、
ノード１７０へつながれたドレイン、そしてノード１７
２へつながれたゲートを有する。ｎチャネル電界効果ト
ランジスタ１７８は、ノード１７０へつながれたドレイ
ン、ノード１７２へつながれたゲート、そしてラッチイ
ネーブル制御ライン１５８へつながれたソースを有す
る。ノード１７０は反転ＳＵＢ Ｉ／Ｏライン１０４へ
つながれている。
【００２３】ｎチャネル電界効果トランジスタ１８０
は、ノード１７２を１７０へ選択的につなぐ電流経路
と、信号ＳＲＡＭＥＱ源へつながれたゲートを有する。
この信号が活性化された時には、ノード１７２と１７０
とは同一化されて、データビットはもはや記憶されな
い。
は、ノード１７２を１７０へ選択的につなぐ電流経路
と、信号ＳＲＡＭＥＱ源へつながれたゲートを有する。
この信号が活性化された時には、ノード１７２と１７０
とは同一化されて、データビットはもはや記憶されな
い。
【００２４】ラッチ１５０はＳＵＢ Ｉ／Ｏライン対、
ＳＵＢ Ｉ／Ｏ１と反転ＳＵＢ Ｉ／Ｏ１上に存在する
データビットをラッチする。同様に、ラッチ１６０はＳ
ＵＢＩ／Ｏ２と反転ＳＵＢ Ｉ／Ｏ２上のデータビット
をラッチすることができ、ラッチ１６２はＳＵＢ Ｉ／
Ｏ３と反転ＳＵＢ Ｉ／Ｏ３上のデータビットをラッチ
することができ、そしてラッチ１６４はＳＵＢ Ｉ／Ｏ
４と反転ＳＵＢ Ｉ／Ｏ４上のデータビットをラッチす
ることができる。セル１５０、１６０、１６２、そして
１６４はすべて、ラッチイネーブル制御ライン１５６お
よび１５８によって制御される。単一対のラッチイネー
ブル制御ライン１５６、１５８で複数個のＳＲＡＭラッ
チを制御するその他の構成についても考えることができ
る。ここに例示する構成では、ｐチャネル電界効果トラ
ンジスタ１８２が、高電圧源をライン１５６へ選択的に
つなぐ電流経路を有している。同様に、ｎチャネル電界
効果トランジスタ１８４が、ラッチイネーブル制御ライ
ン１５８を選択的にアースへつなぐ電流経路を有してい
る。
ＳＵＢ Ｉ／Ｏ１と反転ＳＵＢ Ｉ／Ｏ１上に存在する
データビットをラッチする。同様に、ラッチ１６０はＳ
ＵＢＩ／Ｏ２と反転ＳＵＢ Ｉ／Ｏ２上のデータビット
をラッチすることができ、ラッチ１６２はＳＵＢ Ｉ／
Ｏ３と反転ＳＵＢ Ｉ／Ｏ３上のデータビットをラッチ
することができ、そしてラッチ１６４はＳＵＢ Ｉ／Ｏ
４と反転ＳＵＢ Ｉ／Ｏ４上のデータビットをラッチす
ることができる。セル１５０、１６０、１６２、そして
１６４はすべて、ラッチイネーブル制御ライン１５６お
よび１５８によって制御される。単一対のラッチイネー
ブル制御ライン１５６、１５８で複数個のＳＲＡＭラッ
チを制御するその他の構成についても考えることができ
る。ここに例示する構成では、ｐチャネル電界効果トラ
ンジスタ１８２が、高電圧源をライン１５６へ選択的に
つなぐ電流経路を有している。同様に、ｎチャネル電界
効果トランジスタ１８４が、ラッチイネーブル制御ライ
ン１５８を選択的にアースへつなぐ電流経路を有してい
る。
【００２５】５トランジスタのＳＲＡＭラッチ１５０に
ついて説明してきたが、これの代わりにその他のラッチ
を採用することもできる。
ついて説明してきたが、これの代わりにその他のラッチ
を採用することもできる。
【００２６】動作時には、ＳＲＡＭラッチ１５０へデー
タビットを書き込みたい時には、パストランジスタ９０
および９２の対応する対を励起することによってセンス
増幅器８４の選ばれた１つをＳＵＢ Ｉ／Ｏライン１０
２、１０４へ接続する。ＳＲＡＭラッチ１５０のトラン
ジスタは、センス増幅器によって容易にトグルできるも
ので、それの動作に無理が出ないような寸法のものとす
べきである。センス増幅器が用いられて、各々の半ビッ
トラインへつながれたＤＲＡＭセルの状態を検出するた
めに使用される時には、選択トランジスタ９０および９
２は不活性化され、それによってセンス増幅器８４をＳ
ＵＢ Ｉ／Ｏライン１０２および１０４から分離する。
このように、ＤＲＡＭ動作とＳＲＡＭ動作の両方が同じ
回路中で実現できる。
タビットを書き込みたい時には、パストランジスタ９０
および９２の対応する対を励起することによってセンス
増幅器８４の選ばれた１つをＳＵＢ Ｉ／Ｏライン１０
２、１０４へ接続する。ＳＲＡＭラッチ１５０のトラン
ジスタは、センス増幅器によって容易にトグルできるも
ので、それの動作に無理が出ないような寸法のものとす
べきである。センス増幅器が用いられて、各々の半ビッ
トラインへつながれたＤＲＡＭセルの状態を検出するた
めに使用される時には、選択トランジスタ９０および９
２は不活性化され、それによってセンス増幅器８４をＳ
ＵＢ Ｉ／Ｏライン１０２および１０４から分離する。
このように、ＤＲＡＭ動作とＳＲＡＭ動作の両方が同じ
回路中で実現できる。
【００２７】本発明の構造は、各ＳＲＡＭビットがそれ
自身の小型ＤＲＡＭによってサポートされた高密度ＳＲ
ＡＭと考えることができる。本発明は、データ経路中の
分離されたＳＵＢ Ｉ／Ｏライン１０２および１０４を
ラッチすることによってＳＲＡＭを実現するように本発
明のＤＲＡＭアレイのワイドデータ経路構造を有効に活
用している。
自身の小型ＤＲＡＭによってサポートされた高密度ＳＲ
ＡＭと考えることができる。本発明は、データ経路中の
分離されたＳＵＢ Ｉ／Ｏライン１０２および１０４を
ラッチすることによってＳＲＡＭを実現するように本発
明のＤＲＡＭアレイのワイドデータ経路構造を有効に活
用している。
【００２８】１つの区分中のすべてのラッチはラッチイ
ネーブル制御トランジスタ１８２および１８４のゲート
へ信号を供給することによって駆動することができる。
ラッチ上に直流的な条件が整っていれば、データはスタ
ティックに記憶される。更に、このデータは、パストラ
ンジスタ９０および９２の適当な操作によって、４個の
センス増幅器８４のうちの１つから読み出されるか、あ
るいは４個のセンス増幅器のうちの１つへ書き込まれ
る。本発明の１つの技術的な利点は、ビットライン当た
り２８個のセルを備える６４メガＤＲＡＭに対して、ブ
ロックおよび列のアドレスをトグルすることによってア
クセスされる３２ＫのＳＲＡＭが存在するということで
ある。更に、センス増幅器８４へのすべてのパスゲート
９０および９４をターンオフに保つことで、３２ＫのＳ
ＲＡＭを完全にＤＲＡＭから独立させることができる。
このことは、ＤＲＡＭがリフレッシュサイクルに入って
いても、それと独立にＳＲＡＭはデータの送受信を行う
ことができることを意味する。
ネーブル制御トランジスタ１８２および１８４のゲート
へ信号を供給することによって駆動することができる。
ラッチ上に直流的な条件が整っていれば、データはスタ
ティックに記憶される。更に、このデータは、パストラ
ンジスタ９０および９２の適当な操作によって、４個の
センス増幅器８４のうちの１つから読み出されるか、あ
るいは４個のセンス増幅器のうちの１つへ書き込まれ
る。本発明の１つの技術的な利点は、ビットライン当た
り２８個のセルを備える６４メガＤＲＡＭに対して、ブ
ロックおよび列のアドレスをトグルすることによってア
クセスされる３２ＫのＳＲＡＭが存在するということで
ある。更に、センス増幅器８４へのすべてのパスゲート
９０および９４をターンオフに保つことで、３２ＫのＳ
ＲＡＭを完全にＤＲＡＭから独立させることができる。
このことは、ＤＲＡＭがリフレッシュサイクルに入って
いても、それと独立にＳＲＡＭはデータの送受信を行う
ことができることを意味する。
【００２９】本発明の構造は以下に述べる更に別の特長
を許容する。もっと大きいページが高速アクセスのため
に利用可能である。リフレッシュの要求のためにデータ
の流れを中断する必要がない。従来の”ビットおよびリ
フレッシュ”というサイクルはここでは完全に隠されて
しまう。更に、本ＳＲＡＭは実効的に１Ｋの並列読み書
きモードを備えたキャッシュとなる。このように、本メ
モリはＳＲＡＭとＤＲＡＭとに区分化され、各ＳＲＡＭ
ビットが２ＫビットのＤＲＡＭによって直接的にサポー
トされる。
を許容する。もっと大きいページが高速アクセスのため
に利用可能である。リフレッシュの要求のためにデータ
の流れを中断する必要がない。従来の”ビットおよびリ
フレッシュ”というサイクルはここでは完全に隠されて
しまう。更に、本ＳＲＡＭは実効的に１Ｋの並列読み書
きモードを備えたキャッシュとなる。このように、本メ
モリはＳＲＡＭとＤＲＡＭとに区分化され、各ＳＲＡＭ
ビットが２ＫビットのＤＲＡＭによって直接的にサポー
トされる。
【００３０】本方式の別の特長は、従来のブロックに対
する追加行による冗長方式がＳＲＡＭをサポートする各
ブロック中の行および単一ビットの誤りを修正できるこ
とを意味するということである。列冗長方式に関して
は、付随するすべてのＤＲＡＭビットと一緒にＳＲＡＭ
列を置き換えなければならない。
する追加行による冗長方式がＳＲＡＭをサポートする各
ブロック中の行および単一ビットの誤りを修正できるこ
とを意味するということである。列冗長方式に関して
は、付随するすべてのＤＲＡＭビットと一緒にＳＲＡＭ
列を置き換えなければならない。
【００３１】ＬＯＣＡＬ Ｉ／Ｏライン対当たりのセン
ス増幅器８４の数は柔軟である。更に、メモリのＤＲＡ
Ｍ区分とＳＲＡＭ区分との間の並列読み書きは、電力お
よびクロックの理由でデータ幅を制限することになる。
しかし、ＤＲＡＭセンス増幅器のすべてがラッチできれ
ば、３２Ｋビット並列読み書きが行えない根本的な理由
はない。
ス増幅器８４の数は柔軟である。更に、メモリのＤＲＡ
Ｍ区分とＳＲＡＭ区分との間の並列読み書きは、電力お
よびクロックの理由でデータ幅を制限することになる。
しかし、ＤＲＡＭセンス増幅器のすべてがラッチできれ
ば、３２Ｋビット並列読み書きが行えない根本的な理由
はない。
【００３２】要約すると、新規なメモリ構造が提案され
説明された。それはメモリデータ経路中の分離された１
組のノードを活用しており、それらのノード上に存在す
るデータをラッチするためにＳＲＡＭセルを挿入してい
る。
説明された。それはメモリデータ経路中の分離された１
組のノードを活用しており、それらのノード上に存在す
るデータをラッチするためにＳＲＡＭセルを挿入してい
る。
【００３３】本発明の好適実施例について以上のように
説明したが、本発明はそれらに限定されることなく、本
発明の特許請求の範囲によってのみ制約される。
説明したが、本発明はそれらに限定されることなく、本
発明の特許請求の範囲によってのみ制約される。
【００３４】以上の説明に関して更に以下の項を開示す
る。 （１）ダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）とスタティックランダムアクセスメモリ（ＳＲＡ
Ｍ）の組み合わせアレイであって：複数個のＤＲＡＭセ
ンス増幅器であって、各ＤＲＡＭセンス増幅器が少なく
とも１つのＤＲＡＭビットラインへつながれており、前
記各ビットラインへ複数個のＤＲＡＭメモリセルが選択
的に接続されている複数個のＤＲＡＭセンス増幅器、前
記センス増幅器がグループ化されており、各センス増幅
器のグループがそれぞれの真および相補のＩ／Ｏライン
へ選択的に接続されているセンス増幅器、真および相補
のＩ／Ｏラインの各対に対して、前記対へつながれたＳ
ＲＡＭセル、を含む組み合わせアレイ。
る。 （１）ダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）とスタティックランダムアクセスメモリ（ＳＲＡ
Ｍ）の組み合わせアレイであって：複数個のＤＲＡＭセ
ンス増幅器であって、各ＤＲＡＭセンス増幅器が少なく
とも１つのＤＲＡＭビットラインへつながれており、前
記各ビットラインへ複数個のＤＲＡＭメモリセルが選択
的に接続されている複数個のＤＲＡＭセンス増幅器、前
記センス増幅器がグループ化されており、各センス増幅
器のグループがそれぞれの真および相補のＩ／Ｏライン
へ選択的に接続されているセンス増幅器、真および相補
のＩ／Ｏラインの各対に対して、前記対へつながれたＳ
ＲＡＭセル、を含む組み合わせアレイ。
【００３５】（２）第１項記載のアレイであって、前記
真および相補Ｉ／Ｏラインが真と相補のＳＵＢ Ｉ／Ｏ
ライン、それぞれ前記ＳＵＢ Ｉ／Ｏラインと前記相補
ＳＵＢＩ／Ｏラインとのグループに与えられた高次の真
Ｉ／Ｏラインと高次の相補Ｉ／Ｏライン、を含み、真お
よび相補のＳＵＢ Ｉ／Ｏラインの各グループがそれぞ
れ真および相補の高次Ｉ／Ｏラインへ多重化されている
アレイ。
真および相補Ｉ／Ｏラインが真と相補のＳＵＢ Ｉ／Ｏ
ライン、それぞれ前記ＳＵＢ Ｉ／Ｏラインと前記相補
ＳＵＢＩ／Ｏラインとのグループに与えられた高次の真
Ｉ／Ｏラインと高次の相補Ｉ／Ｏライン、を含み、真お
よび相補のＳＵＢ Ｉ／Ｏラインの各グループがそれぞ
れ真および相補の高次Ｉ／Ｏラインへ多重化されている
アレイ。
【００３６】（３）第１項記載のアレイであって、セン
ス増幅器の各グループが４個のセンス増幅器を含んでい
るアレイ。
ス増幅器の各グループが４個のセンス増幅器を含んでい
るアレイ。
【００３７】（４）第１項記載のアレイであって、更
に、各センス増幅器に対して、１対のセンス増幅器選択
トランジスタであって、前記センス増幅器の各々を前記
真および相補ＳＵＢ Ｉ／Ｏラインへ選択的に接続し、
また前記ＳＲＡＭセルを前記センス増幅器から選択的に
分離するための電流経路を有する１対のセンス増幅器選
択トランジスタを含むアレイ。
に、各センス増幅器に対して、１対のセンス増幅器選択
トランジスタであって、前記センス増幅器の各々を前記
真および相補ＳＵＢ Ｉ／Ｏラインへ選択的に接続し、
また前記ＳＲＡＭセルを前記センス増幅器から選択的に
分離するための電流経路を有する１対のセンス増幅器選
択トランジスタを含むアレイ。
【００３８】（５）階層構造多重化データラインメモリ
デバイスであって：半導体チップの表面に形成された複
数個のメモリセルブロックであって、各ブロックが複数
個のメモリアレイを含み、各アレイが複数個の行および
列を含み、前記行と列との交点にダイナミックランダム
アクセスメモリセルを形成されているメモリセルブロッ
ク、メモリセルブロックの複数個のグループの各々に対
して、複数個の真および相補ＬＯＣＡＬ Ｉ／Ｏライン
を１個のメインＩ／Ｏ回路へ多重化しているワイドデー
タ経路回路、前記メモリアレイの各々が区分化されてお
り、前記メモリセルアレイ中の各区分に対して区分選択
ラインが設けられている区分化メモリセルアレイ、各区
分が複数個のセンス増幅器と少なくとも１対の真および
相補ＳＵＢ Ｉ／Ｏラインを有し、前記区分選択ライン
へつながれた制御電極を有する選択ゲートと、前記ＳＵ
Ｂ Ｉ／Ｏラインを前記ＬＯＣＡＬ Ｉ／Ｏラインへ選
択的に接続する電流経路とを含む区分、前記複数個のセ
ンス増幅器中の各センス増幅器に対して、センス増幅器
選択ライン、複数個のセンス増幅器選択トランジスタ、
前記センス増幅器選択トランジスタの電流経路を通して
前記ＳＵＢ Ｉ／Ｏラインへつながれた前記センス増幅
器のグループ、ＳＵＢ Ｉ／Ｏラインの各対に対して、
それへつながれたスタティックランダムアクセスメモリ
ラッチ、を含むデバイス。
デバイスであって：半導体チップの表面に形成された複
数個のメモリセルブロックであって、各ブロックが複数
個のメモリアレイを含み、各アレイが複数個の行および
列を含み、前記行と列との交点にダイナミックランダム
アクセスメモリセルを形成されているメモリセルブロッ
ク、メモリセルブロックの複数個のグループの各々に対
して、複数個の真および相補ＬＯＣＡＬ Ｉ／Ｏライン
を１個のメインＩ／Ｏ回路へ多重化しているワイドデー
タ経路回路、前記メモリアレイの各々が区分化されてお
り、前記メモリセルアレイ中の各区分に対して区分選択
ラインが設けられている区分化メモリセルアレイ、各区
分が複数個のセンス増幅器と少なくとも１対の真および
相補ＳＵＢ Ｉ／Ｏラインを有し、前記区分選択ライン
へつながれた制御電極を有する選択ゲートと、前記ＳＵ
Ｂ Ｉ／Ｏラインを前記ＬＯＣＡＬ Ｉ／Ｏラインへ選
択的に接続する電流経路とを含む区分、前記複数個のセ
ンス増幅器中の各センス増幅器に対して、センス増幅器
選択ライン、複数個のセンス増幅器選択トランジスタ、
前記センス増幅器選択トランジスタの電流経路を通して
前記ＳＵＢ Ｉ／Ｏラインへつながれた前記センス増幅
器のグループ、ＳＵＢ Ｉ／Ｏラインの各対に対して、
それへつながれたスタティックランダムアクセスメモリ
ラッチ、を含むデバイス。
【００３９】（６）第５項記載のデバイスであって、更
に、各メモリアレイに対して、第１および第２のラッチ
イネーブル制御ライン、第１の電圧を前記第１のラッチ
イネーブル制御ラインへ選択的に接続するための電流経
路を有する第１のラッチイネーブル制御トランジスタ、
前記第２のラッチイネーブル制御ラインを前記第１の電
圧よりも本質的に低い第２の電圧へ選択的に接続するた
めの電流経路を有する第２のラッチイネーブル制御トラ
ンジスタ、を含み、前記アレイが複数個のスタティック
ＲＡＭセルを含み、前記アレイ中の各スタティックＲＡ
Ｍラッチが前記第１と第２のラッチイネーブル制御ライ
ンへつながれているデバイス。
に、各メモリアレイに対して、第１および第２のラッチ
イネーブル制御ライン、第１の電圧を前記第１のラッチ
イネーブル制御ラインへ選択的に接続するための電流経
路を有する第１のラッチイネーブル制御トランジスタ、
前記第２のラッチイネーブル制御ラインを前記第１の電
圧よりも本質的に低い第２の電圧へ選択的に接続するた
めの電流経路を有する第２のラッチイネーブル制御トラ
ンジスタ、を含み、前記アレイが複数個のスタティック
ＲＡＭセルを含み、前記アレイ中の各スタティックＲＡ
Ｍラッチが前記第１と第２のラッチイネーブル制御ライ
ンへつながれているデバイス。
【００４０】（７）メモリアレイであって：複数個のセ
ンス増幅器であって、各センス増幅器が複数個のメモリ
セルへつながれて、それの状態を検出するようになって
おり、前記センス増幅器がグループ化されている複数個
のセンス増幅器、センス増幅器の各グループに対して、
真のＩ／Ｏラインおよび相補のＩ／Ｏライン、前記真の
Ｉ／Ｏラインと前記相補のＩ／Ｏラインへつながれて前
記真および相補のＩ／Ｏラインの状態をラッチするため
のメモリラッチ、を含むメモリアレイ。
ンス増幅器であって、各センス増幅器が複数個のメモリ
セルへつながれて、それの状態を検出するようになって
おり、前記センス増幅器がグループ化されている複数個
のセンス増幅器、センス増幅器の各グループに対して、
真のＩ／Ｏラインおよび相補のＩ／Ｏライン、前記真の
Ｉ／Ｏラインと前記相補のＩ／Ｏラインへつながれて前
記真および相補のＩ／Ｏラインの状態をラッチするため
のメモリラッチ、を含むメモリアレイ。
【００４１】（８）第７項記載のメモリアレイであっ
て、前記真および相補のＩ／Ｏラインへつながれた前記
メモリセルがスタティックランダムアクセスメモリラッ
チを含んでいるメモリアレイ。
て、前記真および相補のＩ／Ｏラインへつながれた前記
メモリセルがスタティックランダムアクセスメモリラッ
チを含んでいるメモリアレイ。
【００４２】（９）第７項記載のメモリアレイであっ
て、更に、前記センス増幅器グループを前記真および相
補のＩ／Ｏラインへ選択的に接続するための複数個の選
択ゲートであって、前記真および相補のＩ／Ｏラインを
前記センス増幅器から分離するように動作する選択ゲー
トを含むメモリアレイ。
て、更に、前記センス増幅器グループを前記真および相
補のＩ／Ｏラインへ選択的に接続するための複数個の選
択ゲートであって、前記真および相補のＩ／Ｏラインを
前記センス増幅器から分離するように動作する選択ゲー
トを含むメモリアレイ。
【００４３】（１０）第７項記載のメモリアレイであっ
て、前記真および相補のＩ／ＯラインがＳＵＢ Ｉ／Ｏ
ライン対を含み、前記ＳＵＢ Ｉ／Ｏライン対の複数個
がグループ化されており、各グループが高次の真および
相補のライン対に対応しており、前記ＳＵＢ Ｉ／Ｏラ
イン対の１つを前記高次のライン対へ選択的に接続する
回路であって、前記ＳＵＢ Ｉ／Ｏライン対を前記高次
のライン対から分離するように動作する回路を含むメモ
リアレイ。
て、前記真および相補のＩ／ＯラインがＳＵＢ Ｉ／Ｏ
ライン対を含み、前記ＳＵＢ Ｉ／Ｏライン対の複数個
がグループ化されており、各グループが高次の真および
相補のライン対に対応しており、前記ＳＵＢ Ｉ／Ｏラ
イン対の１つを前記高次のライン対へ選択的に接続する
回路であって、前記ＳＵＢ Ｉ／Ｏライン対を前記高次
のライン対から分離するように動作する回路を含むメモ
リアレイ。
【００４４】（１１）ダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）とスタティックランダムアクセスメモ
リ（ＳＲＡＭ）の組み合わせであって：複数個のセンス
増幅器であって、各センス増幅器が複数個のＤＲＡＭセ
ルへつながれてそれらの状態を検出するようになったセ
ンス増幅器、センス増幅器の各グループに対して、真の
Ｉ／Ｏラインおよび相補のＩ／Ｏライン、前記センス増
幅器の１つを前記真および相補のＩ／Ｏラインへつなぐ
かあるいはどれもつながないかを選択して実行する回
路、前記真のＩ／Ｏラインと前記相補のＩ／Ｏラインと
の間につながれてぞれの状態をラッチするためのＳＲＡ
Ｍラッチ、前記ＳＲＡＭラッチの複数個のグループの各
々に対して、前記ＳＲＡＭラッチによるデータのラッチ
を許容するためのラッチイネーブル制御回路、を含む組
み合わせ。
モリ（ＤＲＡＭ）とスタティックランダムアクセスメモ
リ（ＳＲＡＭ）の組み合わせであって：複数個のセンス
増幅器であって、各センス増幅器が複数個のＤＲＡＭセ
ルへつながれてそれらの状態を検出するようになったセ
ンス増幅器、センス増幅器の各グループに対して、真の
Ｉ／Ｏラインおよび相補のＩ／Ｏライン、前記センス増
幅器の１つを前記真および相補のＩ／Ｏラインへつなぐ
かあるいはどれもつながないかを選択して実行する回
路、前記真のＩ／Ｏラインと前記相補のＩ／Ｏラインと
の間につながれてぞれの状態をラッチするためのＳＲＡ
Ｍラッチ、前記ＳＲＡＭラッチの複数個のグループの各
々に対して、前記ＳＲＡＭラッチによるデータのラッチ
を許容するためのラッチイネーブル制御回路、を含む組
み合わせ。
【００４５】（１２）真のＳＵＢ Ｉ／Ｏラインと相補
のＳＵＢ Ｉ／Ｏラインの状態をラッチする方法であっ
て：前記真および相補のＳＵＢ Ｉ／Ｏラインをそれら
へ選択的につながれた複数個のセンス増幅器から分離さ
せること、前記真および相補のＳＵＢ Ｉ／Ｏラインを
高次の真および相補のＩ／Ｏラインから分離させるこ
と、前記真および相補のＩ／Ｏライン間につながれたラ
ッチによって前記真および相補のＳＵＢ Ｉ／Ｏライン
をラッチすること、の工程を含む方法。
のＳＵＢ Ｉ／Ｏラインの状態をラッチする方法であっ
て：前記真および相補のＳＵＢ Ｉ／Ｏラインをそれら
へ選択的につながれた複数個のセンス増幅器から分離さ
せること、前記真および相補のＳＵＢ Ｉ／Ｏラインを
高次の真および相補のＩ／Ｏラインから分離させるこ
と、前記真および相補のＩ／Ｏライン間につながれたラ
ッチによって前記真および相補のＳＵＢ Ｉ／Ｏライン
をラッチすること、の工程を含む方法。
【００４６】（１３）ダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）とスタティックランダムアクセスメモ
リ（ＳＲＡＭ）１５０の組み合わせアレイは複数個のＤ
ＲＡＭセンス増幅器８２、８４を含み、各ＤＲＡＭセン
ス増幅器は少なくとも１つのＤＲＡＭビットライン８６
へつながれ、複数個のＤＲＡＭメモリセルが各ビットラ
イン８６へ選択的に接続されている。センス増幅器８
２、８４はグループ化されており、センス増幅器８２、
８４の各グループはそれぞれの真および相補のＩ／Ｏラ
イン１０２、１０４へ選択的に接続されている。前記真
および相補のＩ／Ｏライン１０２、１０４に対して、そ
の対へＳＲＡＭラッチ１５０がつながれている。
モリ（ＤＲＡＭ）とスタティックランダムアクセスメモ
リ（ＳＲＡＭ）１５０の組み合わせアレイは複数個のＤ
ＲＡＭセンス増幅器８２、８４を含み、各ＤＲＡＭセン
ス増幅器は少なくとも１つのＤＲＡＭビットライン８６
へつながれ、複数個のＤＲＡＭメモリセルが各ビットラ
イン８６へ選択的に接続されている。センス増幅器８
２、８４はグループ化されており、センス増幅器８２、
８４の各グループはそれぞれの真および相補のＩ／Ｏラ
イン１０２、１０４へ選択的に接続されている。前記真
および相補のＩ／Ｏライン１０２、１０４に対して、そ
の対へＳＲＡＭラッチ１５０がつながれている。
【図面の簡単な説明】
【図１】本発明に従うＤＲＡＭおよびＳＲＡＭの組み合
わせデバイスの平面図であって、それのハイレベル構造
を示す模式図。
わせデバイスの平面図であって、それのハイレベル構造
を示す模式図。
【図２】本メモリデバイスの一部分の構造を示す模式的
電気回路図。
電気回路図。
【図３】ラッチイネーブル制御ラインの１対へつながれ
たＳＲＡＭセルのグループの模式的電気回路図。
たＳＲＡＭセルのグループの模式的電気回路図。
【符号の説明】 １０ メモリチップ １２−４２ ４メガブロック ４４ ＤＲＡＭセルアレイ ５０，５２，５４，５６ ワイドデータ経路回路 ６０，６２ ＬＯＣＡＬ Ｉ／Ｏライン対 ６４，６６ Ｙデコーダブロック ６８ Ｙ選択ライン ７０ 行デコーダ ８０ センス増幅器区分 ８２，８４ センス増幅器 ８６ 半ビットライン対 ８８ ワードライン ９０，９２ パストランジスタ ９４−１００ センス増幅器選択ライン １０２ ＳＵＢ Ｉ／Ｏライン １０４ 反転ＳＵＢ Ｉ／Ｏライン １０６ 区分選択ライン １０８，１１０ Ｉ／Ｏアクセストランジスタ １１２ ＬＯＣＡＬ Ｉ／Ｏライン １１４ ノード １１６ 反転ＬＯＣＡＬ Ｉ／Ｏライン １１８ ノード １２０ ＹＷＲＩＴＥライン １２２ ＹＲＥＡＤライン １２４ トランジスタ １２６，１２８ ＷＲＩＴＥトランジスタ １３０，１３２ トランジスタ １３４ ノード １４０ メインＩ／Ｏブロック １４２ データ経路 １４４ グローバルＩ／Ｏブロック １４６ データ経路 １４８ 出力回路 １５０ ＳＲＡＭラッチ １５２，１５４ 入力 １５６，１５８ ラッチイネーブル制御ライン １６０，１６２，１６４ ＳＲＡＭラッチ １６８ ｐチャネル電界効果トランジスタ １７０ ノード １７２ ノード １７４ ｎチャネル電界効果トランジスタ １７６ ｐチャネル電界効果トランジスタ １７８ ｎチャネル電界効果トランジスタ １８０ ｎチャネル電界効果トランジスタ １８２ ｐチャネル電界効果トランジスタ １８４ ｎチャネル電界効果トランジスタ
Claims (2)
- 【請求項１】 ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）とスタティックランダムアクセスメモリ
（ＳＲＡＭ）の組み合わせアレイであって：複数個のＤ
ＲＡＭセンス増幅器であって、各ＤＲＡＭセンス増幅器
が少なくとも１つのＤＲＡＭビットラインへつながれて
おり、前記各ビットラインへ複数個のＤＲＡＭメモリセ
ルが選択的に接続されている複数個のＤＲＡＭセンス増
幅器、 前記センス増幅器がグループ化されており、各センス増
幅器のグループがそれぞれの真および相補のＩ／Ｏライ
ンへ選択的に接続されているセンス増幅器、 真および相補のＩ／Ｏラインの各対に対して、前記対へ
つながれたＳＲＡＭセル、 を含む組み合わせアレイ。 - 【請求項２】 真のＳＵＢ Ｉ／Ｏラインと相補のＳＵ
Ｂ Ｉ／Ｏラインの状態をラッチする方法であって：前
記真および相補のＳＵＢ Ｉ／Ｏラインをそれらへ選択
的につながれた複数個のセンス増幅器から分離させるこ
と、 前記真および相補のＳＵＢ Ｉ／Ｏラインを高次の真お
よび相補のＩ／Ｏラインから分離させること、 前記真および相補のＩ／Ｏライン間につながれたラッチ
によって前記真および相補のＳＵＢ Ｉ／Ｏラインをラ
ッチすること、 の工程を含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/812,676 US5291444A (en) | 1991-12-23 | 1991-12-23 | Combination DRAM and SRAM memory array |
| US812676 | 1991-12-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05347092A true JPH05347092A (ja) | 1993-12-27 |
Family
ID=25210310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4361952A Pending JPH05347092A (ja) | 1991-12-23 | 1992-12-24 | Ｄｒａｍ、ｓｒａｍ組み合わせアレイ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5291444A (ja) |
| EP (1) | EP0548964B1 (ja) |
| JP (1) | JPH05347092A (ja) |
| DE (1) | DE69229988T2 (ja) |
| TW (1) | TW212848B (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5226147A (en) * | 1987-11-06 | 1993-07-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device for simple cache system |
| US5652723A (en) * | 1991-04-18 | 1997-07-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US5550782A (en) * | 1991-09-03 | 1996-08-27 | Altera Corporation | Programmable logic array integrated circuits |
| DE69521741T2 (de) * | 1994-05-03 | 2002-05-23 | Sun Microsystems Inc | Direktzugriffspeicher und System für Rasterpuffer |
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| US5796944A (en) * | 1995-07-12 | 1998-08-18 | 3Com Corporation | Apparatus and method for processing data frames in an internetworking device |
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| US9165650B2 (en) * | 2013-02-07 | 2015-10-20 | Qualcomm Incorporated | Hybrid dynamic-static encoder with optional hit and/or multi-hit detection |
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|---|---|---|---|---|
| JPH069114B2 (ja) * | 1983-06-24 | 1994-02-02 | 株式会社東芝 | 半導体メモリ |
| JPS6180597A (ja) * | 1984-09-26 | 1986-04-24 | Hitachi Ltd | 半導体記憶装置 |
| JPH0793009B2 (ja) * | 1984-12-13 | 1995-10-09 | 株式会社東芝 | 半導体記憶装置 |
| JPS62287497A (ja) * | 1986-06-06 | 1987-12-14 | Fujitsu Ltd | 半導体記憶装置 |
| JP2591010B2 (ja) * | 1988-01-29 | 1997-03-19 | 日本電気株式会社 | シリアルアクセスメモリ装置 |
| JPH07109702B2 (ja) * | 1988-09-12 | 1995-11-22 | 株式会社東芝 | ダイナミック型メモリ |
| KR920001075B1 (ko) * | 1989-09-08 | 1992-02-01 | 현대전자산업 주식회사 | 다이나믹램의 센스 증폭기용 래칭부 |
-
1991
- 1991-12-23 US US07/812,676 patent/US5291444A/en not_active Expired - Lifetime
-
1992
- 1992-12-23 DE DE69229988T patent/DE69229988T2/de not_active Expired - Fee Related
- 1992-12-23 EP EP92121928A patent/EP0548964B1/en not_active Expired - Lifetime
- 1992-12-24 JP JP4361952A patent/JPH05347092A/ja active Pending
-
1993
- 1993-04-15 TW TW082102856A patent/TW212848B/zh active
Also Published As
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|---|---|
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