JPH07106417A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 半導体集積回路装置の動作速度の高速化を図
る。 【構成】 互いに絶縁層を介在して積層される複数の配
線層を備え、該配線層の上層配線層に配置された配線９
と、下層配線層に配置された配線６とが交差する部分を
有する半導体集積回路装置において、前記配線の交差す
る部分の少なくとも一方９の配線幅を交差しない部分の
配線幅より細くする。また、前記配線幅を細くした部分
の配線の厚さを当該同一配線の交差しない部分よりも厚
くする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複数の配線層を有し、層
間絶縁膜を介在して配線が交差する半導体集積回路装置
に関し、特に、動作速度の高速化を図る必要のある半導
体集積回路装置に適用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】例えば、ゲートアレイ方式を採用する、
いわゆる特定用途向けの半導体集積回路装置（ＡＳＩ
Ｃ：Ａpplication Ｓpecific Ｉntegrated Ｃircuit）
は、平面形状が方形状に形成された半導体基板を主体に
構成されている。この半導体基板の主面の中央領域には
論理回路が配置されている。この論理回路の周囲には入
出力回路が配置され、その外周には、外部端子（ボンデ
ィングパッド）が夫々配列されている。

【０００３】ゲートアレイ方式を採用する半導体集積回
路装置において、前記論理回路には、基本設計がなされ
た繰り返しパターンの基本単位となる基本セルを行列状
に規則的に配置されている。前記基本セルは、用途に応
じた所望の論理回路がバイポーラトランジスタ等の半導
体素子で構成されている。

【０００４】固定チャネル方式を採用する場合、列方向
に配置された複数の基本セルは、基本セル列を形成して
いる。基本セル列は所定の間隔をおいて行方向に複数配
列され、この基本セル列間には、配線形成領域が設けら
れている。

【０００５】また、前記入出力回路は、基本設計がなさ
れた入出力用の基本セルが配置されている。該基本セル
は、バイポーラトランジスタ等の半導体素子で構成され
ている。

【０００６】論理回路および入出力回路の基本セル内お
よび基本セル間は、層間絶縁膜を介在した複数層の配線
で結線されている。

【０００７】例えば、前記基本セル内および基本セル間
の結線に、アルミニウム配線が配置される配線層を３層
備えた、３層配線構造を採用した場合、第１層目の配線
層には、主に、基本セル内の半導体素子間を結線するセ
ル内配線と、前記配線形成領域の上部に形成されるセル
間配線とが配置される。

【０００８】第２層目の配線層には、主に、前記セル内
配線とセル間配線とを結線する信号配線が配置され、第
３層目の配線層には、前記基本セルに電源を供給する電
源配線が配置される。

【０００９】前記各配線層に配置される各配線の夫々
は、層間絶縁膜で絶縁され、該層間絶縁膜に形成された
接続孔を通じて、他の配線と電気的に接続されている。

【００１０】前記第１層目の配線層において、前記チャ
ネル配線は、互いに交差しないように列方向に延在して
配置されている。第２層目の配線層に形成される信号配
線は、前記チャネル配線とセル内配線を結線するため、
行方向に延在して配置され、第３層目の電源配線は、２
層目の配線層に形成された複数の配線に接続して電源を
供給するため、列方向に延在して配置されている。

【００１１】

【発明が解決しようとする課題】しかしながら、本発明
者は、前記従来技術を検討した結果、以下のような問題
点を見出した。

【００１２】複数の配線層を有する前記半導体集積回路
装置において、配線層に配置される配線は、上層または
下層の配線層に配置される配線と層間絶縁膜を介在して
交差しており、当該配線が持つ配線容量の大半が、前述
の交差部分で生じることを本発明者は見出した。半導体
集積回路装置は、集積度が高くなるにつれて、配線の数
および前記交差部分が増え、配線容量が増加するので、
処理速度を高速化させるためには、信号配線に流す電流
を増やせばよいが、集積度が高いので、前記基本セル１
つ当たりの発熱量は、低減しなければならず、信号配線
に流す電流は逆に減らさなければならない。つまり、半
導体集積回路装置の集積度が上げると、配線容量が増加
して、高速化が図れないという問題があった。

【００１３】本発明の目的は、半導体集積回路装置の高
速化を図ることができる技術を提供することにある。

【００１４】本発明は前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００１５】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００１６】（１） 絶縁層を介在して積層される複数
の配線層を備え、該配線層の上層配線層に配置された配
線と、下層配線層に配置された配線とが交差する部分を
有する半導体集積回路装置において、前記配線の交差す
る部分の少なくとも一方の配線幅を交差しない部分の配
線幅より細くする。

【００１７】（２） 前記（１）に記載の半導体集積回
路装置であって、前記配線幅を細くした部分の配線の厚
さを当該同一配線の交差しない部分よりも厚くする。

【００１８】

【作用】前述した手段（１）によれば、前記配線の交差
部分において、配線幅を細くしているので、交差する面
積が小さくなる。該交差部分で生じる配線容量は、交差
部分の面積に比例するので、配線容量が低減され、半導
体集積回路装置の集積度を上げた場合においても、動作
速度の高速化を図ることができる。

【００１９】しかしながら、前述した（１）の手段は、
半導体集積回路装置の動作速度の高速化を図ることはで
きるが、配線幅を細くするので、配線の断面積が小さく
なり、その部分の電流密度は増え、エレクトロマイグレ
ーションが発生しやすくなるという問題がおこった。

【００２０】前述した手段（２）によれば、前記配線の
配線幅を細くした部分の配線の厚さを厚くするので、前
記配線の断面積が小さくならない。このため、前記交差
部分において、前記配線の電流密度を増やさずに、配線
容量を低減できる。つまり、エレクトロマイグレーショ
ン耐性を保ったまま、半導体集積回路装置の高速化を図
ることができる。

【００２１】以下、本発明の構成について、ゲートアレ
イ方式を採用する半導体集積回路装置に本発明を適用し
た一実施例とともに説明する。

【００２２】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００２３】

【実施例】本実施例は、内部論理回路がバイポーラトラ
ンジスタを主体として構成され、ゲートアレイ方式で設
計された半導体集積回路装置に本発明を適用した一実施
例である。

【００２４】図１は、本発明の一実施例である半導体集
積回路装置のチップレイアウトを示す平面図である。

【００２５】図２は、本発明の一実施例である半導体集
積回路装置の構成を示す要部断面図である。

【００２６】図３は、図２の半導体集積回路装置の配線
の交差部分Ｃを示す要部平面図である。

【００２７】図４は、図２の半導体集積回路装置の配線
の交差部分Ｃを示す要部断面図である。

【００２８】図１に示すように、ゲートアレイ方式を採
用する半導体集積回路装置は、平面形状が方形状の単結
晶珪素からなる基板１を主体に構成される。ゲートアレ
イ方式を採用する半導体集積回路装置は方形状の４つの
辺の夫々に沿った周辺領域に夫々複数個の入出力回路３
および複数個の外部端子２（ボンディングパッド）が配
列される。複数個の外部端子２の夫々は、複数個の入出
力回路３の外周囲に配列される。前記基板１の中央部分
には、内部論理回路が配置される。

【００２９】前記入出力回路３は、１つ（または複数
個）の外部端子２に対応する位置毎に配置される。入出
力回路３はその構成を詳細に示していないが、入力回路
用の基本セルおよび出力回路用の基本セルで構成され
る。入力回路用の基本セルは、例えば、バイポーラトラ
ンジスタを主体に構成される。また、入力回路用の基本
セルは、静電気破壊防止回路を構成する保護抵抗素子が
配置される。出力回路用の基本セルは、バイポーラトラ
ンジスタを主体に構成される。

【００３０】前記内部論理回路は、図１中、規則的に配
置された複数個の論理回路セルで構成される。固定チャ
ネル方式の場合、列方向に配置された複数の基本セル４
は、基本セル列を形成している。基本セル列は所定の間
隔をおいて行方向に複数配列される。行方向に配置され
たこの基本セル列間には配線形成領域が設けられてい
る。

【００３１】論理回路セルは、所定の論理機能（または
記憶装置）を備えたマクロセル（機能回路ブロック）ま
たはこのマクロセルの一部を構成する繰り返しの基本と
なる回路が配置される。論理回路セルは、フリップフロ
ップ回路、ＮＡＮＤゲート回路、ＮＯＲゲート回路、Ｎ
ＯＴゲート回路、ＯＲゲート回路等の論理回路（マクロ
セルまたはマクロセルの一部）が配置される。

【００３２】前記内部論理回路セルは、ＥＣＬ（Ｅmitt
er Ｃoupled Ｌogic）回路が容易に組立られるバイポー
ラトランジスタを主体に構成される。バイポーラトラン
ジスタは、例えば、高速回路動作性能に優れた縦型構造
のｎｐｎ型バイポーラトランジスタが配置される。論理
回路セルは、バイポーラトランジスタに限らず、その他
に複数個の抵抗素子等が配置される。

【００３３】図２に示すように、基板１の一主面にはバ
イポーラトランジスタ等の半導体素子が構成され、この
半導体素子の上層であって、基板１の上部には複数の配
線層が積層される。

【００３４】第１層目の配線層は、前記半導体素子を覆
う絶縁膜７ａの上に積層され、主に、セル内配線５及び
セル間配線６が配置される。該セル内配線５は、絶縁膜
７ａに形成された接続孔（コンタクトホール）を通して
半導体素子の各電極に電気的に接続される。

【００３５】前記セル間配線６は、前記配線形成領域上
に、絶縁膜７ａを介在し、行方向に延在して配置され
る。

【００３６】第２層目の配線層は、第１層目の配線層を
覆う層間絶縁膜７ｂの上に積層される。第２層目の配線
層には、列方向に延在して配線が配置され、主に信号配
線９として使用される。該信号配線９は、層間絶縁膜７
ｂに形成された接続孔を通じて、セル内配線５及びセル
間配線６に接続される。

【００３７】第３層目の配線層は、第２層目の配線層を
覆う層間絶縁膜７ｃの上に積層される。第３層目の配線
層には、主に電源配線１０Ｖ（Ｇ）が、行方向に延在し
て配置される。該電源配線１０Ｖ（Ｇ）は、層間絶縁膜
７ｃに形成された接続孔及び第２層目および第１層目の
配線層に配置された電源配線を通じて、前記基本セルに
接続され、電源を供給する。

【００３８】このように、第１層目配線が行方向に、第
２層目配線が列方向に、第３層目配線が行方向に延在し
て配置されているので、例えば、図２の点線で囲った部
分で、層間絶縁膜を挾んで、配線が交差する。

【００３９】図３に示すように、前記配線の交差部分に
おいて、信号配線９は、層間絶縁膜７ｂを介在して、信
号配線６と交差する部分において、配線幅が細くなって
いる。

【００４０】また、図４に示すように、信号配線９の配
線幅を細くした部分の配線の厚さは、信号配線６と交差
しない部分の配線の厚さより厚くなっている。

【００４１】次に、本実施例の半導体集積回路装置の配
線の交差部分の製造方法を説明する。

【００４２】まず、半導体素子を形成した基板１の主面
上に、絶縁膜７ａを積層し、絶縁膜７ａに接続孔を形成
する。

【００４３】該絶縁膜７ａは、例えばＣＶＤ法やスパッ
タ法により積層された酸化珪素膜である。前記接続孔
は、ホトレジストをマスクとして、ドライエッチング技
術により形成される。

【００４４】そして、絶縁膜７ａ上に第１層目の配線層
を積層し、所定の配線形状に加工する。

【００４５】第１層目の配線層は、例えば、ＣＶＤ法や
スパッタ法で積層されるアルミニウム薄膜である。該ア
ルミニウム薄膜には、エレクトロマイグレーション耐性
を高める銅、アロイスパイク現象を低減する珪素が添加
される。

【００４６】そして、第１層目の配線層の上に層間絶縁
膜７ｂを積層し、接続孔を形成し、その上に、第２層目
の配線層を積層する。このとき、第２層目の配線層は、
所定の厚さより厚く積層する。

【００４７】そして、第２層目の配線層を、加工する。
この加工は、２回のホトマスクによるマスキング及びエ
ッチングにより行う。１回目のエッチングで、配線の平
面形状をパターニングし、２回目のエッチングは、配線
の交差する部分をホトレジストでマスクキングし、配線
の交差しない部分を、エッチングして厚さを所定の厚さ
まで薄くする。

【００４８】そして、第２層目の配線層の上に、層間絶
縁膜７ｃを積層し、接続孔を形成する。

【００４９】前記絶縁膜７ｃは、各配線層の配線形状に
あった凹凸が形成されるが、層間絶縁膜７ｂは、石英バ
イアススパッタ技術（アッシング技術）により平坦化さ
れる。

【００５０】そして、第３層目の配線層を形成し、その
上に、最終保護膜１１を形成し、半導体集積回路装置は
完成する。

【００５１】以上説明したように、本発明の半導体集積
回路装置は、前記配線の交差部分において、配線幅を細
くしているので、動作速度の高速化を図ることができ
る。

【００５２】また、前記配線の配線幅を細くした部分の
配線の厚さを厚くするので、エレクトロマイグレーショ
ン耐性を保ったまま、半導体集積回路装置の動作速度を
高速化できる。

【００５３】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。

【００５４】例えば、前記実施例では、前記配線の交差
部分において、第２層目の配線の配線幅を細くした一実
施例を示したが、第１層目の配線層又は第３層目の配線
層に配置される配線の配線幅を細くしても良い。更に、
交差する配線の上層及び下層に配置される配線の両配線
幅を細くすれば、より配線容量をより低減することがで
きる。

【００５５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００５６】１．半導体集積回路装置の動作速度を高速
化できる。

【００５７】２．半導体集積回路装置のエレクトロマイ
グレーション耐性を低下させずに、動作速度の高速化を
図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体集積回路装置の
チップレイアウトを示す平面図、

【図２】本発明の一実施例である半導体集積回路装置の
構成を示す断面図、

【図３】図２の半導体集積回路装置の配線の交差部分を
示す要部平面図、

【図４】図２の半導体集積回路装置の配線の交差部分を
示す要部断面図。

【符号の説明】

１…基板、２…外部端子、３…入出力回路、４…基本セ
ル、５…セル内配線、６…セル間配線、７ａ…絶縁膜、
７ｂ、７ｃ…層間絶縁膜、８ａ、８ｂ、８ｃ…接続孔、
９…信号配線、１０Ｖ、１０Ｇ…電源配線、１１…最終
保護膜、Ｃ…交差部分。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐々木 圭治 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 絶縁層を介在して積層される複数の配線
   層を備え、該配線層の上層配線層に配置された配線と、
   下層配線層に配置された配線とが交差する部分を有する
   半導体集積回路装置において、前記配線の交差する部分
   の少なくとも一方の配線幅を交差しない部分の配線幅よ
   り細くしたことを特徴とする半導体集積回路装置。
2. 【請求項２】 前記請求項１に記載の半導体集積回路装
   置であって、前記配線幅を細くした部分の配線の厚さを
   当該同一配線の交差しない部分よりも厚くしたことを特
   徴とする半導体集積回路装置。