JPH10242284A

JPH10242284A - 半導体集積回路装置

Info

Publication number: JPH10242284A
Application number: JP9042407A
Authority: JP
Inventors: Shizunori Oyu; 静憲大湯; Norio Hasegawa; 昇雄長谷川; Nobuyoshi Kobayashi; 伸好小林; Yoshifumi Kawamoto; 佳史川本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-02-26
Filing date: 1997-02-26
Publication date: 1998-09-11

Abstract

(57)【要約】【課題】配線加工の加工精度の向上，配線抵抗の低減，
消費電力の大きなロジック部からの発熱の影響を受ける
メモリの情報破壊や情報処理エラーなどの防止。【解決手段】ロジック部とメモリ部が混在する半導体集
積回路装置において、各部の表面に形成された多層配線
の他に、各部の周辺に配線群を追加し、それを各部間の
結線に用いる。また、周辺配線群下の半導体基板に熱伝
導遮断部や熱吸収部を設けたり、メモリ部を消費電力の
大きなロジック部から離して半導体集積回路装置周辺部
に配置する。さらに、ボンディングパッド部およびスク
ライブ領域にも配線群を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路装
置、特にマイクロコンピュータ等のロジック部とメモリ
部とが混在する半導体集積回路装置における装置の小型
化およびメモリ特性の向上に適用して有効な技術に関す
る。

【０００２】

【従来の技術】従来のマイクロコンピュータ等のロジッ
ク部とメモリ部とが混在する半導体集積回路装置は、日
経マイクロデバイス、1994年12月号、P100〜P105に記載
されているように、ロジック部の表面（上部）およびメ
モリ部の表面（上部）に配線（多層配線）を有し、各部
間の配線がロジック部とメモリ部の表面に形成された配
線層で構成されていた。

【０００３】また、従来の半導体集積回路装置は、IEEE
Transactions on Electron Devices 、1992年、39巻、
Ｐ1387〜Ｐ1391に記載されているように、各部間の半導
体基板部分には素子分離のための絶縁膜が埋め込まれた
溝があるのみであった。

【０００４】また、従来の半導体集積回路装置は、Nucl
ear Instruments and Methods in Physics Research 、
1991年B59/60巻、P584〜P591に記載されているように、
ロジック部で発生した少数キャリヤをメモリ部に流入し
ないように、メモリ部を高濃度埋込み層や基板と反対の
導電型層で覆うような構造を用いていた。

【０００５】また、従来の半導体集積回路装置は、周知
のように、装置周辺に殆ど絶縁膜・導電膜が形成されて
いないスクライブエリア（スクライブ領域）を有し、そ
のすぐ内側や装置中央部に端子としてワイヤボンディン
グパッド（ボンディングパッド）が配置されていた。な
お、前記ボンディングパッド下には配線層は形成されて
いない。

【０００６】さらに、前記従来の半導体集積回路装置
は、特開平6-125059に記載のように、配線層や層間絶縁
膜の平坦化技術を用いて形成されていた。

【０００７】

【発明が解決しようとする課題】従来のマイクロコンピ
ュータ等のロジック部とメモリ部とが混在する半導体集
積回路装置では、各部間の電気的接続がロジック部とメ
モリ部の表面に形成された配線を延長させて相互に接続
されている。前記各部間ではその表面高さが前記ロジッ
ク部やメモリ部に比較して一段低くなっていることか
ら、配線長さが長くなって配線抵抗が増加したり、段差
部分では配線が厚くなって配線加工が難しくなるという
問題があった。

【０００８】また、ロジック部やメモリ部の各部間の半
導体基板部分には素子分離のための絶縁膜が埋込まれた
溝や、高濃度埋込み層や、基板と反対の導電型層が形成
されていたが、各部間での熱的干渉については考慮され
ていなかった。

【０００９】一方、本発明者は、消費電力の大きなロジ
ック部にメモリ部を近接させた半導体集積回路装置にお
いては、前記ロジック部で発生した熱の影響を受けて、
メモリの情報破壊や情報処理エラーなどが生ずるという
ことを知見した。

【００１０】さらに、配線層や層間絶縁膜の平坦化技術
を用いて形成されていた前記従来の半導体集積回路装置
は、スクライブエリアやボンディングパッドが配置され
る部分の平坦化については配慮されていなかった。その
ため、配線層からボンディングパッドが配置される部
分、また、ボンディングパッドが配置される部分からス
クライブエリアに向かって大きな表面段差が生じ、その
段差緩和分だけ領域を大きくする必要があり、半導体集
積回路装置面積が大きくなるという問題があった。この
ことは、ロジック部やメモリ部との間の部分もロジック
部表面やメモリ部表面よりも低くなっていることから、
半導体集積回路装置の小型化を妨げている。

【００１１】図２０は、従来の半導体集積回路装置のロ
ジック（ＬＯＧＩＣ）部およびメモリ部のレイアウトを
示す模式的平面図である。半導体基板６の表面（主面）
には、一つのマイクロコンピュータ（ＣＰＵ：ロジック
部）２５と、二つの周辺ロジック回路（ロジック部）２
６，２７と、４つのＤＲＡＭ（メモリ部）２１，２２，
２３，２４が組み込まれている。矩形の半導体基板６の
周縁部分は一定の幅がスクライブ領域１８となり、その
内側に端子３４、たとえばワイヤボンディングパッドが
配設されている。

【００１２】ロジック部やメモリ部との間、すなわち各
部間は広く、ロジック部やメモリ部が設けられる領域よ
りも外側の領域の幅が広くなる。

【００１３】本発明の目的は、ロジック部とメモリ部が
混在する半導体集積回路装置におけるロジック部やメモ
リ部における各部間の配線加工が容易でかつ配線抵抗の
低減化が図れる半導体集積回路装置を提供することにあ
る。

【００１４】本発明の他の目的は、消費電力の大きなロ
ジック部で発生した熱に起因してメモリの情報破壊や情
報処理エラーを起こすことのない半導体集積回路装置を
提供することにある。

【００１５】本発明の他の目的は、ロジック部やメモリ
部における各部間の平坦化や、スクライブ領域や端子配
置領域での平坦化を図ることによって小型化が達成でき
る半導体集積回路装置を提供することにある。

【００１６】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。

【００１７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。

【００１８】（１）周縁に沿う矩形枠状のスクライブ領
域の内側の半導体基板部分に一つ以上のロジック部（た
とえばマイクロコンピュータ等を含む）と一つ以上のメ
モリ部と複数の端子（ワイヤボンディングパッド）を組
み込んでなる混在型の半導体集積回路装置であって、前
記半導体基板の表面を平坦化するために前記ロジック部
およびメモリ部の周辺または周辺と表面に設けられ、少
なくとも３層以上の多層構造からなり、前記ロジック部
の表面の多層配線に電気的に接続されるロジック部配線
群と前記メモリ部の表面の多層配線に電気的に接続され
るメモリ部配線群と、前記スクライブ領域および前記端
子が設けられる領域に設けられる前記配線群と同じ層数
のスクライブ領域配線と端子下配線とを有し、前記ロジ
ック部やメモリ部の各部間の配線の接続は複数の前記配
線群同士の接続によって接続されている。

【００１９】前記配線群が形成される半導体基板部分に
はトランジスタ等の素子が形成されず、前記配線群は半
導体基板上に絶縁膜を介して直接形成されている。

【００２０】相互に隣接するロジック部やメモリ部は前
記ロジック部配線群および前記メモリ部配線群の一部を
相互に共有している。

【００２１】前記スクライブ領域配線と前記端子下配線
は少なくとも前記配線群から電気的に独立している。

【００２２】前記所定のロジック部の表面の多層配線と
他のロジック部の表面の多層配線は複数の前記配線群同
士の接続によって電気的に接続されている。前記所定の
ロジック部の表面の多層配線と他のメモリ部の表面の多
層配線は複数の前記配線群同士の接続によって電気的に
接続されている。

【００２３】前記ロジック部およびメモリ部の表面の多
層配線の層数と前記配線群を構成する多層配線の層数は
一致あるいは近似している。

【００２４】前記半導体基板の表面側の平坦化を図るた
めに、ロジック部およびメモリ部の表面の多層配線の層
数と前記配線群を構成する多層配線の層数を一致あるい
は近似させた場合生じる余分な配線層は、配線に使用さ
れない未使用層としたり、余分な配線層が設けられた部
分以外のロジック部とメモリ部間または各ロジック部間
の配線として使用されている。

【００２５】（２）前記（１）の構成において、前記メ
モリ部に熱が伝わらないないように前記ロジック部の周
辺の配線群，前記メモリ部の周辺の配線群，前記ロジッ
ク部とメモリ部の境界の配線群またはこれらの組み合わ
せにおける配線群が設けられる半導体基板の表層部分に
設けられる熱伝導遮断部および／または熱吸収部が設け
られている。

【００２６】前記熱伝導遮断部は前記各部に沿うように
前記半導体基板の表面に設けられた少なくとも一本の溝
と、前記溝に埋め込まれた熱伝導度が低い物質からなる
熱遮断体とで構成されている。

【００２７】前記熱吸収部は前記各部に沿うように前記
半導体基板の表面に設けられた少なくとも一本の溝と、
前記溝の内面を被う絶縁膜と、前記絶縁膜の内側の溝部
分に埋め込まれた熱伝導性の良好な物質からなる熱吸収
体とで構成されている。

【００２８】前記熱吸収体は配線群のうちの一部の配線
に接続されている。

【００２９】前記熱吸収体が接続された配線は複数の配
線を介して前記端子に熱的に連なる。

【００３０】（３）消費電力の大きいロジック部を前記
半導体基板の中心に配置し、前記半導体基板の周辺に向
かい消費電力の小さなロジック部を配置してメモリ部を
前記半導体基板の最外周部に配置する構成になってい
る。この構成は前記手段（１）および手段（２）の構成
にも組み込まれる。

【００３１】（４）消費電力の大きいロジック部とメモ
リ部を十分に離した位置に配置する構成になっている。
この構成は前記手段（１）および手段（２）の構成にも
組み込まれる。

【００３２】（５）消費電力の大きいロジック部とメモ
リ部の間に前記端子を配置する構成になっている。この
構成は前記手段（１）および手段（２）の構成にも組み
込まれる。

【００３３】（６）メモリ部を矩型状の前記半導体基板
の隅部に配置する構成になっている。この構成は前記手
段（１）および手段（２）の構成にも組み込まれる。

【００３４】前記（１）の手段によれば、（ａ）マイク
ロコンピュータ等のロジック部とメモリ部が混在する半
導体集積回路装置は、ロジック部およびメモリ部の周辺
または周辺と表面に多層配線構造の配線群が設けられて
いることと、ロジック部やメモリ部の各部間の配線群は
トランジスタ等の素子が形成されない半導体基板の表面
に形成されていることから、ロジック部やメモリ部上の
多層配線と、各部間の多層配線の層数は一致または略同
じとなり平坦化されるため、従来のように段差がなくな
り、配線加工が容易になるとともに、配線が短くでき配
線抵抗の低減が達成できる。配線を短くできることによ
って半導体集積回路装置の小型化も達成できる。

【００３５】（ｂ）相互に隣接するロジック部やメモリ
部は、前記ロジック部配線群および前記メモリ部配線群
の一部の配線を相互に共有する構成になっていることか
ら、各部周辺が接した部分では、何れかの配線を用いて
配線できるとともに配線群の張出長さを短くでき、半導
体集積回路装置の小型化が達成できる。

【００３６】（ｃ）スクライブ領域および端子が設けら
れる領域にも前記配線群と同じ層数のスクライブ領域配
線と端子下配線が設けられていることから、端子が設け
られる領域と前記ロジック部やメモリ部との間でも段差
がなくなり、段差緩和分だけ領域を大きくする必要もな
くなり、半導体集積回路装置の小型化が達成できる。

【００３７】（ｄ）端子は端子下配線の上方に設けられ
ていることから、ワイヤボンディングの際前記端子に大
きな応力が加わった場合でも、前記端子下配線がボンデ
ィングの際の応力を吸収するため、半導体基板にクラッ
ク等が発生することもなくなり、半導体集積回路装置の
特性劣化が防止できる。

【００３８】（ｅ）半導体基板の表面側の平坦化を図る
ために発生する余分な配線層は、配線に使用されない未
使用層となるが、前記余分な配線層は余分な配線層を発
生させた部分以外のロジック部とメモリ部間または各ロ
ジック部間の配線として使用できるため、回路設計の自
由度が増大する。また、前記余分な配線層を所定の配線
と並列接続する構成にすることによって配線抵抗の低減
が可能になる。

【００３９】前記（２）の手段によれば、前記手段
（１）による効果に加えて下記の効果を奏する。

【００４０】（ａ）ロジック部の周辺の配線群，メモリ
部の周辺の配線群，ロジック部とメモリ部の境界の配線
群またはこれらの組み合わせにおける配線群が設けられ
る半導体基板の表層部分に熱伝導遮断部が設けられてい
る構成では、ロジック部で発生した熱を前記熱伝導遮断
部で遮断できるため、メモリ部に熱が伝わり難くなり、
温度上昇に伴うメモリ（フラッシュメモリ等）の情報破
壊や情報処理エラーなどが発生しなくなり、半導体集積
回路装置の特性の向上が達成できる。

【００４１】（ｂ）ロジック部の周辺の配線群，メモリ
部の周辺の配線群，ロジック部とメモリ部の境界の配線
群またはこれらの組み合わせにおける配線群が設けられ
る半導体基板の表層部分に熱吸収部が設けられている構
成では、ロジック部で発生した熱を前記熱吸収部で吸収
し、かつ配線を介して外部に放熱するため、メモリ部に
熱が伝わり難くなり、温度上昇に伴うメモリ（フラッシ
ュメモリ等）の情報破壊や情報処理エラーなどが発生し
なくなり、半導体集積回路装置の特性の向上が達成でき
る。特に、熱吸収部の熱吸収体が各部の配線を介して端
子に熱的に連なる構成の場合には、端子に接続されるワ
イヤ等の接続手段を介して外部に放熱できるため、さら
に半導体集積回路装置の特性が安定する。

【００４２】（ｃ）ロジック部の周辺の配線群，メモリ
部の周辺の配線群，ロジック部とメモリ部の境界の配線
群またはこれらの組み合わせにおける配線群が設けられ
る半導体基板の表層部分に熱伝導遮断部と熱吸収部が設
けられている構成においては、ロジック部の周辺の配線
群，メモリ部の周辺の配線群，ロジック部とメモリ部の
境界の配線群またはこれらの組み合わせにおける配線群
が設けられる半導体基板の表層部分では、前述のように
各部間の熱移動は熱伝導遮断部で遮断されるとともに熱
吸収部によって外部に放熱されることから、メモリ部に
熱が伝わり難くなり、温度上昇に伴うメモリ（フラッシ
ュメモリ等）の情報破壊や情報処理エラーなどが発生し
難くなり半導体集積回路装置の特性の向上が達成でき
る。

【００４３】前記（３）の手段によれば、消費電力の大
きいロジック部を前記半導体基板の中心に配置し、前記
半導体基板の周辺に向かい消費電力の小さなロジック部
を配置してメモリ部を前記半導体基板の最外周部に配置
する構成になっていることから、メモリ部に熱が伝わり
難くなり、温度上昇に伴うメモリ（フラッシュメモリ
等）の情報破壊や情報処理エラーなどが発生し難くなり
半導体集積回路装置の特性の向上が達成できる。

【００４４】また、熱伝導遮断部および／または熱吸収
部を有する半導体集積回路装置に適用した場合には、メ
モリ部への熱の伝達を抑えることができ、温度上昇に伴
うメモリ（フラッシュメモリ等）の情報破壊や情報処理
エラーなどが発生し難くなり半導体集積回路装置の特性
の向上が達成できる。

【００４５】前記（４）の手段によれば、消費電力の大
きいロジック部とメモリ部を十分に離した位置に配置す
る構成になっていることから、メモリ部に熱が伝わり難
くなり、温度上昇に伴うメモリ（フラッシュメモリ等）
の情報破壊や情報処理エラーなどが発生し難くなり半導
体集積回路装置の特性の向上が達成できる。

【００４６】また、熱伝導遮断部および／または熱吸収
部を有する半導体集積回路装置に適用した場合には、メ
モリ部への熱の伝達を抑えることができ、温度上昇に伴
うメモリ（フラッシュメモリ等）の情報破壊や情報処理
エラーなどが発生し難くなり半導体集積回路装置の特性
の向上が達成できる。

【００４７】前記（５）の手段によれば、消費電力の大
きいロジック部とメモリ部の間に前記端子を配置する構
成になっていることから、前記端子に熱的に連なる配線
を介して外部へ放熱ができるため、メモリ部に熱が伝わ
り難くなり、温度上昇に伴うメモリ（フラッシュメモリ
等）の情報破壊や情報処理エラーなどが発生し難くなり
半導体集積回路装置の特性の向上が達成できる。

【００４８】また、熱伝導遮断部および／または熱吸収
部を有する半導体集積回路装置に適用した場合には、メ
モリ部への熱の伝達を抑えることができ、温度上昇に伴
うメモリ（フラッシュメモリ等）の情報破壊や情報処理
エラーなどが発生し難くなり半導体集積回路装置の特性
の向上が達成できる。特に、前記端子に熱的に連なる配
線に前記熱吸収部の熱吸収体を接続させる構造では、放
熱の効果はさらに高くなり、半導体集積回路装置の特性
の安定化が図れる。

【００４９】前記（６）の手段によれば、メモリ部を矩
型状の前記半導体基板の隅部に配置する構成になってい
る。半導体基板の隅部は放熱性が他の部分よりも良好で
あることから、メモリ部の温度上昇を抑えることができ
るようになり、温度上昇に伴うメモリ（フラッシュメモ
リ等）の情報破壊や情報処理エラーなどが発生し難くな
り半導体集積回路装置の特性の向上が達成できる。

【００５０】また、熱伝導遮断部および／または熱吸収
部を有する半導体集積回路装置に適用した場合には、メ
モリ部への熱の伝達を抑えることができ、温度上昇に伴
うメモリ（フラッシュメモリ等）の情報破壊や情報処理
エラーなどが発生し難くなり半導体集積回路装置の特性
の向上が達成できる。

【００５１】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。

【００５２】（実施形態１）図１乃至図１２は本発明の
実施形態１に係わる図である。図１はロジック部とメモ
リ部との配線の接続状態を示す一部の断面図であり、図
６は半導体基板６の周辺部分（スクライブ領域等）を示
す断面図である。

【００５３】本実施形態１の半導体集積回路装置は、図
２に示すように、矩形の半導体基板６表面（主面）に、
一つのマイクロコンピュータ（ＣＰＵ：ロジック）２５
と、二つの周辺ロジック回路（ロジック）２６，２７
と、４つのＤＲＡＭ（メモリ）２１，２２，２３，２４
を組み込んだ混在型の半導体集積回路装置であり、半導
体基板６の周縁に沿って端子３４が設けられている。前
記端子３４が配設される領域の外側にはスクライブ領域
１８が広がっている。スクライブ領域１８は半導体基板
６の周縁に沿うことから矩形枠状になっている。

【００５４】前記マイクロコンピュータ２５、周辺ロジ
ック回路２６，２７、ＤＲＡＭ２１，２２，２３，２４
等のロジック部１およびメモリ部２は、それぞれ周辺に
配線群（周辺配線群）３を有している。前記ロジック部
１やメモリ部２等の各部は前記周辺配線群３によって接
続されている。これら配線群３は、半導体基板６上に絶
縁膜を介して直接形成されている。すなわち、配線群３
の下の半導体基板６の表面にはトランジスタ等の素子は
形成されていない。

【００５５】前記周辺配線群３を構成する各配線４は、
図１に示すように、前記各ロジック部１やメモリ部２の
辺に沿う方向に延在する２種類の配線４ａ，４ｂと、上
下の配線４ａ，４ｂを接続する導電性のプラグ４ｃとで
構成されている。ここで、２種類の配線４ａ，４ｂを、
図２乃至図４において、左右に横切る方向に延在する配
線をＸ方向配線４ａとし、上下方向に延在する配線をＹ
方向配線４ｂとする。また、前記プラグ４ｃの延在方向
を、図１に示すようにＺ方向とする。

【００５６】前記周辺配線群３は、本実施形態１ではロ
ジック部１およびメモリ部２の表面に設けられた表面配
線５，１５と同じ層数（６層：第１層乃至第６層）にな
っている。これは、半導体基板上の配線の平坦化によっ
て、各部間の配線の加工性を向上させて微細化に対応で
きるようにすることと、各部間の間隔を短くして配線抵
抗の低減を図るためである。したがって、表面配線５，
１５と周辺配線群３の配線層数は、配線の微細化や配線
抵抗の低減を図ることができる限度において同一層数で
はなく近似していてもよい。

【００５７】図１に示すように、ロジック部１およびメ
モリ部２の表面配線５，１５は、第１層乃至第６層を構
成する各配線５ａ，１５ａと上下の各配線５ａ，１５ａ
を接続するＺ方向に延在する導電性のプラグ５ｂ，１５
ｂと、ロジック部１およびメモリ部２の半導体基板６の
表層に設けられた半導体領域４５等と前記配線５ａ，１
５ａを接続する導電性のプラグ５ｃ，１５ｃとからなっ
ている。

【００５８】図１では半導体領域４５として、ＭＯＳＦ
ＥＴ（Metal Oxide SemiconductorField-Effect-Transi
stor)を構成するソース領域とドレイン領域となる一対
の半導体領域４５を複数組図示してある。

【００５９】また、メモリ部２のＤＲＡＭセル部分で
は、第６層の配線１５ａの所定部分上にキャパシタ絶縁
膜４６を形成するとともに、このキャパシタ絶縁膜４６
上にキャパシタ電極４７を形成して容量Ｃを形成してあ
る。

【００６０】なお、図１において、図が明瞭となるよう
に、各配線はハッチングを施すことなく白抜きパターン
で示し、絶縁膜５０部分にハッチングを施してある（以
下図６，図８乃至図１４，図１６も同様）。

【００６１】前記６層の多層配線構造の各配線は、たと
えば全てＴｉＮ／Ｔｉ／Ａｌ／ＴｉＮ／Ｔｉの積層膜で
形成され、それらの電気的絶縁はシリコンガラス膜を用
いている。また、上記配線間の電気的接続はＷプラグを
用いている。

【００６２】図４はロジック部やメモリ部における各部
間の配線接続状態を示す模式的平面図であり、４個のロ
ジック部やメモリ部が位置する交差部分の十文字状の２
本の配線群３を示す図である。

【００６３】４個のロジック部やメモリ部の縁近傍に描
かれる黒丸（●）は端子ａであり、数値を付してある。

【００６４】各配線群３の配線４において、ハッチング
を施した帯線はｉ層の配線であり、太い破線は前記ｉ層
の上の層（ｉ＋１層）の配線であり、太い実線は前記ｉ
＋１層の上の層（ｉ＋２層）の配線である。前記配線に
おいて細線の部分は電気的に関与しない未使用の配線部
分であり、太線部分は配線として使用した部分、すなわ
ち電流が流れる部分である。

【００６５】白丸（○）はｉ層とｉ＋１層間の接続位置
を示し、二重丸（◎）はｉ＋１層とｉ＋２層間の接続位
置を示す。

【００６６】同一の数字が付された端子ａは、前記○や
◎の部分での接続によって電気的に接続される。図３で
は、１乃至１４の番号を付した端子ａ同士が結線されて
いる。

【００６７】また、図４は各層間の接続をしない前の状
態を示す図である。

【００６８】配線群の設計において、配線群の各配線の
方向は、各部間の配線が低抵抗となるように任意に決め
られる。また、同方向の繰り返し回数，ピッチ等も各部
間の配線が低抵抗となるように任意に決められる。

【００６９】配線群を使用した配線の設計手順は、
（１）各部間で最も低抵抗配線を必要とするルート（た
とえば、端子ａの１と１）を最短で結ぶように、配線
（たとえばｉ＋１層とｉ＋２層の配線）と層間接続穴
（たとえば◎印）を選ぶ。

【００７０】（２）次に、低抵抗を必要とするルートを
順次選ぶ（たとえば、２と２，３と３，・・・・）。

【００７１】（３）不要となった配線（配線の未使用
部）は、半導体基板からの放熱を目的とした配線、低抵
抗配線を実現するための二重配線（並列）に用いたり、
あるいはそのままにする。

【００７２】前記配線群３は隣接する各部間の接続のた
めに、少なくとも３層の配線層が必要である。

【００７３】このように、ＬＳＩ設計においては、必要
とされる機能を得るためには各配線層との交点を与える
だけでよい。

【００７４】一方、図６および図７は半導体基板６の周
辺部分を示す図であり、図６は模式的断面図、図７はス
クライブ領域配線等を示す模式図である。

【００７５】同図に示すように、メモリ部２の外側には
端子形成領域１７が位置し、その外側にはスクライブ領
域１８が位置する。前記端子形成領域１７の表面部分に
は端子３４が設けられている。スクライブ領域１８は半
導体基板６の周縁に沿って延在するため矩形枠状とな
る。

【００７６】前記スクライブ領域１８には前記配線群３
と同じ層数のスクライブ領域配線２０が設けられてい
る。また、前記端子形成領域１７には前記配線群３と同
じ層数の端子下配線１９が設けられている。スクライブ
領域配線２０および端子下配線１９を構成する配線２０
ａ，１９ａは、特に限定はされないが、半導体基板６の
周縁に沿うようにそれぞれ複数列に設けられている。

【００７７】本実施形態１の場合は、前記端子下配線１
９およびスクライブ領域配線２０はそれぞれ電気的に独
立していて、前記ロジック部１やメモリ部２の配線群３
等には接続されていない。

【００７８】端子形成領域１７およびスクライブ領域１
８に端子下配線１９およびスクライブ領域配線２０を形
成することによって、半導体基板６の表面の平坦化が実
現され、端子３４と回路部との間に段差がなくなるた
め、従来のように段差緩和部を設けなくてもよくなり、
半導体集積回路装置の小型化が達成できる。

【００７９】たとえば、本実施形態１によれば、各配線
の幅および間隔を０．３〜０．５μｍ程度にした場合、
スクライブ領域１８と端子３４を配置する端子形成領域
１７の面積を１０％減少できた。

【００８０】なお、半導体基板をスクライブ領域で劈開
させた際、劈開面に導電性の配線２０ａが露出しても、
腐食はスクライブ面に露出した配線（金属）のみの腐食
で済み、腐食の影響は半導体集積回路装置の性能に影響
を与えることがない。

【００８１】また、前記端子３４は端子下配線１９の上
方に設けられていることから、ワイヤボンディングの際
前記端子に大きな応力が加わった場合でも、前記端子下
配線１９がボンディングの際の応力を吸収するため、ロ
ジック部１にクラック等が発生することもなくなり、半
導体集積回路装置の特性劣化が防止できる。

【００８２】本実施形態１の半導体集積回路装置は、平
坦化を図るためにロジック部１およびメモリ部２の表面
の配線層の層数を同一にしていることから、ロジック部
１とメモリ部２とで必要配線層が異なる場合には、どち
らかに未使用層が発生することがある。このような場
合、前記未使用層（未使用配線）をそのままにしてもよ
いが、たとえば、図５に示すように、ロジック部１（マ
イクロコンピュータ２５）で不要な配線１１を用いて周
辺ロジック回路２７とＤＲＡＭ２１を接続したり、メモ
リ部２（ＤＲＡＭ２１，２２，２３）で不要な配線１２
を用いてロジック部１（マイクロコンピュータ２５）と
ＤＲＡＭ２４を接続しても良い。このようにすること
で、配線設計の自由度が高くなる。

【００８３】つぎに、本実施形態１の半導体集積回路装
置の製造方法について図８乃至図１２を用いて説明す
る。

【００８４】図８に示すように、シリコンからなる半導
体基板６の表面（主面）に、所定の厚さに絶縁膜（熱酸
化膜）５０ａを形成するとともにその上にポリシリコン
膜を形成し、ついで前記ポリシリコン膜を選択的にエッ
チングして第１層３ａを形成する。この第１層はＭＯＳ
トランジスタのゲート絶縁膜や各配線群３の第１層を形
成する。

【００８５】つぎに、前記絶縁膜５０ａに選択的に孔５
１を形成し、さらに前記コンタクト孔５１から半導体基
板６の表面に半導体基板６と反対導電型を形成する不純
物をドーピングして半導体領域４５を形成する。この半
導体領域４５はそれぞれＭＯＳトランジスタを形成する
ソース領域およびドレイン領域を形成する半導体領域に
なる。

【００８６】つぎに、図９に示すように、絶縁膜５０ｂ
を堆積後、選択的にコンタクト孔を設け、このコンタク
ト孔に金属を埋め込み平坦化する。これにより各多層配
線でのプラグ部分が形成される。

【００８７】つぎに、図１０に示すように第２層３ｂを
堆積加工し、絶縁膜５０ｃを堆積後、コンタクト孔を明
け、前記コンタクト孔に金属を埋め込みプラグ部分を形
成する。

【００８８】このように順次第３層３ｃ，第４層３ｄ，
第５層３ｅ，第６層３ｆを形成する（図１１，図１２参
照）。

【００８９】つぎに、図１２に示すように、ＤＲＡＭセ
ル部分の所定の第６層３ｆ上にキャパシタ絶縁膜４６を
堆積し、その上にキャパシタ電極４７を形成して容量Ｃ
を形成する。最後に絶縁膜を形成して図１に示すような
絶縁膜５０を形成する。

【００９０】前記第１層３ａ〜第６層３ｆの形成によっ
て各部分の多層配線の配線を形成する。すなわち、図示
はしないが、端子下配線１９およびスクライブ領域配線
２０も同時に形成される。

【００９１】なお、図８乃至図１２において、必要箇所
以外の部分、すなわちプラグ部分，Ｘ方向配線，Ｙ方向
配線等の符号は省略する。

【００９２】本実施形態１の半導体集積回路装置によれ
ば以下の効果を奏する。

【００９３】（１）マイクロコンピュータ等のロジック
部１とメモリ部２が混在する半導体集積回路装置は、ロ
ジック部１およびメモリ部２の周辺と表面に多層配線構
造の配線群３が設けられていることと、ロジック部１や
メモリ部２の各部間の配線群３はトランジスタ等の素子
が形成されない半導体基板６の表面に形成されているこ
とから、ロジック部１やメモリ部２上の多層配線と、各
部間の多層配線の層数は一致し平坦化されるため、従来
のように段差がなくなり、配線加工が容易になるととも
に、配線が短くでき配線抵抗の低減が達成できる。配線
を短くできることによって半導体集積回路装置の小型化
も達成できる。

【００９４】（２）相互に隣接するロジック部１やメモ
リ部２は、前記ロジック部配線群および前記メモリ部配
線群の一部の配線を相互に共有する構成になっているこ
とから、各部周辺が接した部分では、何れかの配線を用
いて配線できるとともに配線群の張出長さを短くでき、
半導体集積回路装置の小型化が達成できる。

【００９５】（３）スクライブ領域１８および端子３４
が設けられる端子形成領域１７にも前記配線群３と同じ
層数のスクライブ領域配線２０と端子下配線１９が設け
られていることから、端子３４が設けられる領域と前記
ロジック部１やメモリ部２との間でも段差がなくなり、
段差緩和分だけ領域を大きくする必要もなくなり、半導
体集積回路装置の小型化が達成できる。たとえば、本実
施形態１によれば、スクライブ領域１８と端子３４を配
置する端子形成領域１７の面積を１０％減少できた。

【００９６】（４）端子３４は端子下配線１９の上方に
設けられていることから、ワイヤボンディングの際前記
端子３４に大きな応力が加わった場合でも、前記端子下
配線１９がボンディングの際の応力を吸収するため、半
導体基板６にクラック等が発生することもなくなり、半
導体集積回路装置の特性劣化が防止できる。

【００９７】（５）半導体基板６の表面側の平坦化を図
るために発生する余分な配線層は、配線に使用されない
未使用層となるが、前記余分な配線層は余分な配線層を
発生させた部分以外のロジック部とメモリ部間または各
ロジック部間の配線として使用できるため、回路設計の
自由度が増大する。また、前記余分な配線層を所定の配
線と並列接続する構成にすることによって配線抵抗の低
減が可能になる。

【００９８】（６）周辺配線群を有した各ロジック部と
各メモリ部を１つのモジュールとしておくことによっ
て、それそれのモジュールを組み合わせることが容易と
なるのでＬＳＩ設計が簡便になった。

【００９９】（７）本実施形態１の半導体集積回路装置
は、ロジック部１やメモリ部２等の各部間の間隔を狭め
ることができるとともに、ロジック部１やメモリ部２が
形成される回路形成部分と端子３４との距離も短くでき
るため、半導体集積回路装置の小型化が達成できる。た
とえば、図２０の従来のロジック・メモリ混在型の半導
体集積回路装置（ＬＳＩ）に比べて、本実施形態１の半
導体集積回路装置を約１３％縮小できた。

【０１００】なお、本実施形態１では、端子３４下の端
子下配線１９の所定配線と前記ロジック部１およびメモ
リ部２の所定配線を電気的に接続することも可能であ
る。その際には、電力供給用の大電流を流すために、複
数の配線を並列に接続して使用することも可能である。

【０１０１】（実施形態２）図１３は本発明の実施形態
２である半導体集積回路装置の一部を示す模式的断面図
である。

【０１０２】本実施形態２は、前記実施形態１の構成
（ただし多層配線は５層）において、ロジック部１で発
生した熱によるメモリの情報破壊や情報処理エラーの発
生を防止するために、ロジック部１の周辺の配線群３，
メモリ部２の周辺の配線群３，ロジック部１とメモリ部
２の境界の配線群３またはこれらの組み合わせにおける
配線群が設けられる半導体基板６の表層部分に熱伝導遮
断部８を設けた構造になっている。

【０１０３】熱伝導遮断部８は、たとえば、半導体基板
６の表面に設けられた少なくとも一本の溝７と、前記溝
７に埋め込まれた熱伝導度が低い物質からなる熱遮断体
７ａとで構成されている。図１３では、熱伝導遮断部８
は各配線群３に対応する半導体基板６の表層部分にそれ
ぞれ３本並列に形成されている。前記熱遮断体７ａは、
たとえば、シリコン酸化膜で形成されている。

【０１０４】前記溝７はロジック部１やメモリ部２の辺
に沿い、たとえばロジック部１やメモリ部２を囲むよう
に連続または不連続に形成されている。

【０１０５】前記溝７は、たとえばその深さが５μｍで
幅が０．３μｍとなっている。

【０１０６】本実施形態２の構成では、ロジック部１で
発生した熱を前記熱伝導遮断部８で遮断できるため、メ
モリ部２に熱が伝わり難くなり、温度上昇に伴うメモリ
の情報破壊や情報処理エラーなどが発生しなくなり、各
部間での熱的干渉を減少でき、半導体集積回路装置の特
性の向上が達成できる。

【０１０７】特にこの構成は、フラッシュメモリに対し
て有効である。

【０１０８】熱伝導遮断部８は多段に配置することによ
って熱遮断効果が高くなる。

【０１０９】実施形態１に本実施形態２を組み込んだ構
成では、前記実施形態１の効果をも有する。

【０１１０】前記熱伝導遮断部８は端子形成領域１７や
スクライブ領域１８にも配置してもよい。

【０１１１】また、本実施形態２は実施形態１以外の構
造の半導体集積回路装置（ＬＳＩ）にも適用できる。

【０１１２】（実施形態３）図１４および図１５は本発
明の実施形態３の半導体集積回路装置に係わる図であ
る。

【０１１３】本実施形態３は、前記実施形態１の構成
（ただし多層配線は５層）において、ロジック部１で発
生した熱によるメモリの情報破壊や情報処理エラーの発
生を防止するために、ロジック部１の周辺の配線群３，
メモリ部２の周辺の配線群３，ロジック部１とメモリ部
２の境界の配線群３またはこれらの組み合わせにおける
配線群が設けられる半導体基板６の表層部分に熱吸収部
１０を設けた構造になっている。

【０１１４】熱吸収部１０は、前記各部（ロジック部
１，メモリ部２）に沿うように前記半導体基板６の表面
に設けられた少なくとも一本の溝９と、前記溝９の内面
を被う絶縁膜１０ａと、前記絶縁膜１０ａの内側の溝部
分に埋め込まれた熱伝導性の良好な物質からなる熱吸収
体１０ｂとで構成されている。

【０１１５】前記熱吸収体１０ｂはロジック部１やメモ
リ部２の辺に沿い、たとえばロジック部１やメモリ部２
を囲むように連続または不連続に形成されている。

【０１１６】図１４では前記熱吸収部１０は各配線群３
に対応する半導体基板６の表層部分に並列にそれぞれ３
本形成されている。

【０１１７】前記溝９は、たとえばその深さが５μｍで
幅が０．３μｍとなっている。また、前記絶縁膜１０ａ
の厚さは１０ｎｍ程度となり、熱吸収体１０ｂの幅は
０．２８μｍ程度となっている。前記絶縁膜１０ａは、
たとえば、シリコン酸化膜からなり、熱吸収体１０ｂは
タングステンで形成されている。

【０１１８】また、前記熱吸収体１０ｂは、図１５に示
すように、第１層３ａの所定の配線４に接続されてい
る。

【０１１９】また、図１５に示すように、前記熱吸収体
１０ｂと端子３４は、途中の各配線（第１層乃至第６層
３ａ，３ｂ，３ｃ，３ｄ，３ｅ）が配線４やプラグ４ｃ
によって接続されるため熱的に接続され、前記熱吸収体
１０ｂで吸収された熱は半導体基板６の表面に位置する
端子３４にまで到達して放熱される。

【０１２０】また、端子３４にはワイヤ６０が接続され
るため、放熱はこのワイヤ６０を介して、あるいはワイ
ヤ６０が固定される他の端子（リード）を介しても行わ
れる。前記端子３４がバンプ電極の場合、このバンプ電
極から配線基板等に伝えられることになり、配線基板か
らの放熱も可能となる。

【０１２１】本実施形態３の構成では、ロジック部１で
発生した熱がメモリ部２に到達する前に吸収して配線を
介して外部に放熱するため、温度上昇に伴うメモリの情
報破壊や情報処理エラーなどが発生しなくなり、各部間
での熱的干渉を減少でき、半導体集積回路装置の特性の
向上が達成できる。

【０１２２】特にこの構成は、フラッシュメモリに対し
て有効である。

【０１２３】熱吸収部１０は多段に配置することによっ
て熱遮断効果が高くなる。

【０１２４】実施形態１に本実施形態３を組み込んだ構
成では、前記実施形態１の効果をも有する。

【０１２５】前記熱吸収部１０は端子形成領域１７やス
クライブ領域１８にも配置してもよい。

【０１２６】また、本実施形態３は実施形態１以外の構
造の半導体集積回路装置（ＬＳＩ）にも適用できる。

【０１２７】（実施形態４）図１６は本発明の実施形態
４である半導体集積回路装置の一部を示す模式的断面図
である。

【０１２８】本実施形態４は、前記実施形態１の構成
（ただし多層配線は５層）、あるいは実施形態１以外の
構成において、ロジック部１で発生した熱によるメモリ
の情報破壊や情報処理エラーの発生を防止するために、
ロジック部１の周辺の配線群３，メモリ部２の周辺の配
線群３，ロジック部１とメモリ部２の境界の配線群３ま
たはこれらの組み合わせにおける配線群が設けられる半
導体基板６の表層部分に熱伝導遮断部８と熱吸収部１０
を設けた構造になっている。

【０１２９】図１６では、ロジック部１とロジック部１
との間では、境界部分に３本熱伝導遮断部８を配置し、
ロジック部１寄りには２本の熱吸収部１０を配置してい
る。また、ロジック部１とメモリ部２との間ではロジッ
ク部１およびメモリ部２寄りにそれぞれ１本の熱伝導遮
断部８を配置するとともに、境界寄りにそれぞれ２本の
熱吸収部１０を配置している。

【０１３０】本発明はこのような配置構成に限定される
ものではなく、メモリ部２に熱が伝わり難くできるよう
ならば他の配置構成でも良い。

【０１３１】本実施形態４では、熱伝導遮断部８と熱吸
収部１０により、各部間（ロジック部１とメモリ部２）
での熱的干渉をさらに減少させることができ、半導体集
積回路装置の動作特性の安定化や劣化を防止することが
できる。

【０１３２】実施形態１に本実施形態４を組み込んだ構
成では、前記実施形態１の効果をも有する。

【０１３３】本実施形態４のように熱伝導遮断部８と熱
吸収部１０を併用した配線群を有する半導体集積回路装
置では、メモリ特性に対するマイクロコンピュータ２５
での発熱の影響を軽減することができた。たとえば、従
来に比べてメモリの情報保持時間を約１０倍にすること
ができた。

【０１３４】（実施形態５）本発明の実施形態５である
半導体集積回路装置におけるロジック部，メモリ部，端
子等のレイアウトを示す模式的平面図である。

【０１３５】本実施形態５はメモリ特性に対するマイク
ロコンピュータ３２での発熱の影響を軽減した半導体集
積回路装置でありメモリはフラッシュメモリ３０として
ある。

【０１３６】本実施形態５では、前記実施形態１の構成
において、消費電力の大きいロジック部（マイクロコン
ピュータ３２）を前記半導体基板６の中心に配置し、前
記半導体基板６の周辺に向かい消費電力の小さなロジッ
ク部（周辺ロジック回路３１）を配置してメモリ部（フ
ラッシュメモリ３０）を前記半導体基板６の最外周部に
配置する構成になっている。

【０１３７】また、この構成においては、図示はしない
が前記熱吸収部１０や熱伝導遮断部８が組み込まれる。
したがって、発熱量の大きいマイクロコンピュータ３２
からフラッシュメモリ３０が遠ざかり、その間に発熱量
の小さい周辺ロジック回路３１が位置するため、フラッ
シュメモリ３０は熱による情報破壊や情報処理エラーは
起き難くなる。

【０１３８】本実施形態５の各部の配置構成は、配線
群，熱伝導遮断部，熱吸収部を有しない半導体集積回路
装置に適用してもメモリの情報破壊や情報処理エラーを
防止する効果がある。

【０１３９】（実施形態６）図１８は本発明の実施形態
６である半導体集積回路装置におけるロジック部，メモ
リ部，端子等のレイアウトを示す模式的平面図である。

【０１４０】本実施形態６はメモリ特性に対するマイク
ロコンピュータ３２での発熱の影響を軽減した半導体集
積回路装置でありメモリはフラッシュメモリ３０として
ある。

【０１４１】本実施形態６では、前記実施形態１の構成
において、消費電力の大きいロジック部（マイクロコン
ピュータ３２）および消費電力の小さなロジック部（周
辺ロジック回路３１）と、フラッシュメモリ３０を離す
とともに、その間に端子形成領域１７を配置している。
この構造では図１５に示すように、熱吸収部１０の絶縁
膜１０ａと端子３４とを熱的に接続することも可能とな
り、ロジック部１で発生した熱がフラッシュメモリ３０
に伝わらなくなる。

【０１４２】この構造では、端子３４が形成される端子
形成領域１７で、マイクロコンピュータ３２や周辺ロジ
ック回路３１からフラッシュメモリ３０を隔離すること
ができる。また、端子形成領域１７に熱伝導遮断部８や
熱吸収部１０を設けることができため、フラッシュメモ
リ３０の温度上昇を最小限に留めることができる。

【０１４３】したがって、フラッシュメモリ３０は熱に
よる情報破壊や情報処理エラーは起き難くなる。

【０１４４】本実施形態６の各部の配置構成は、配線
群，熱伝導遮断部，熱吸収部を有しない半導体集積回路
装置に適用してもメモリの情報破壊や情報処理エラーを
防止する効果がある。

【０１４５】（実施形態７）図１９は本発明の実施形態
７である半導体集積回路装置におけるロジック部，メモ
リ部，端子等のレイアウトを示す模式的平面図である。

【０１４６】本実施形態７では半導体基板６の中心に消
費電力の大きいマイクロコンピュータ３２を配置し、そ
の外側に消費電力の小さな周辺ロジック回路３１を配置
し、さらに４隅にフラッシュメモリ３０を配置した構造
になっている。

【０１４７】半導体基板６の隅部は放熱性が他の部分よ
りも良好であることから、メモリ部の温度上昇を抑える
ことができるようになり、温度上昇に伴うフラッシュメ
モリ３０の情報破壊や情報処理エラーなどが発生し難く
なり半導体集積回路装置の特性の向上が達成できる。

【０１４８】また、熱伝導遮断部および／または熱吸収
部を有する半導体集積回路装置に適用した場合には、メ
モリ部への熱の伝達を抑えることができ、温度上昇に伴
うフラッシュメモリ３０の情報破壊や情報処理エラーな
どが発生し難くなり半導体集積回路装置の特性の向上が
達成できる。

【０１４９】前記実施形態５，実施形態６，実施形態７
によれば、フラッシュメモリのリテンション特性を従来
に比べて２〜１０倍にすることができた。たとえば、図
１７に示す実施形態５の場合では約２倍、図１８に示す
実施形態６の場合では３〜６倍、図１９に示す実施形態
７の場合では約１０倍に向上できた。なお、面積縮小効
果、平坦化の容易さ、および、設計自由度の向上につい
ては、前記実施形態１と同様である。

【０１５０】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない、たとえ
ば、前記端子下配線の一部を電源供給用の端子に接続す
るとともに前記ロジック部やメモリ部の電源供給用の配
線に接続すれば、大電流用の配線を別途設ける必要がな
くなる。

【０１５１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【０１５２】（１）ロジック部やメモリ部上の多層配線
と、各部間の多層配線の層数は同一になることから段差
がなくなり、配線加工が容易になるとともに、配線が短
くでき配線抵抗の低減が達成できる。また、配線を短く
できることによって半導体集積回路装置の小型化も達成
できる。

【０１５３】（２）相互に隣接するロジック部やメモリ
部は、前記ロジック部配線群および前記メモリ部配線群
の一部の配線を相互に共有する構成になっていることか
ら、各部周辺が接した部分では、何れかの配線を用いて
配線できるとともに配線群の張出長さを短くでき、半導
体集積回路装置の小型化が達成できる。

【０１５４】（３）スクライブ領域および端子が設けら
れる領域にも前記配線群と同じ層数のスクライブ領域配
線と端子下配線が設けられていることから、端子が設け
られる領域と前記ロジック部やメモリ部との間でも段差
がなくなり、段差緩和分だけ領域を大きくする必要もな
くなり、半導体集積回路装置の小型化が達成できる。

【０１５５】（４）端子は端子下配線の上方に設けられ
ていることから、ワイヤボンディングのように前記端子
に大きな応力が加わった場合でも、前記端子下配線がボ
ンディングの際の応力を吸収するため、半導体基板にク
ラック等が発生することもなくなり、半導体集積回路装
置の特性劣化が防止できる。

【０１５６】（５）ロジック部の周辺の配線群，メモリ
部の周辺の配線群，ロジック部とメモリ部の境界の配線
群またはこれらの組み合わせにおける配線群が設けられ
る半導体基板の表層部分に熱伝導遮断部が設けられてい
る構成では、ロジック部で発生した熱を前記熱伝導遮断
部で遮断できるため、メモリ部に熱が伝わり難くなり、
温度上昇に伴うメモリの情報破壊や情報処理エラーなど
が発生しなくなり、半導体集積回路装置の特性の向上が
達成できる。

【０１５７】（６）ロジック部の周辺の配線群，メモリ
部の周辺の配線群，ロジック部とメモリ部の境界の配線
群またはこれらの組み合わせにおける配線群が設けられ
る半導体基板の表層部分に熱吸収部が設けられている構
成では、ロジック部で発生した熱を前記熱吸収部で吸収
し、かつ配線を介して外部に放熱するため、メモリ部に
熱が伝わり難くなり、温度上昇に伴うメモリの情報破壊
や情報処理エラーなどが発生しなくなり、半導体集積回
路装置の特性の向上が達成できる。特に、熱吸収部の熱
吸収体が各部の配線を介して端子に熱的に連なる構成の
場合には、端子に接続されるワイヤ等の接続手段を介し
て外部に放熱できるため、さらに半導体集積回路装置の
特性が安定する。

【０１５８】（７）ロジック部の周辺の配線群，メモリ
部の周辺の配線群，ロジック部とメモリ部の境界の配線
群またはこれらの組み合わせにおける配線群が設けられ
る半導体基板の表層部分に熱伝導遮断部と熱吸収部が設
けられている構成においては、ロジック部の周辺の配線
群，メモリ部の周辺の配線群，ロジック部とメモリ部の
境界の配線群またはこれらの組み合わせにおける配線群
が設けられる半導体基板の表層部分では、前述のように
各部間の熱移動は熱伝導遮断部で遮断されるとともに熱
吸収部によって外部に放熱されることから、メモリ部に
熱が伝わり難くなり、温度上昇に伴うメモリの情報破壊
や情報処理エラーなどが発生し難くなり半導体集積回路
装置の特性の向上が達成できる。

【図面の簡単な説明】

【図１】本発明の実施形態１である半導体集積回路装置
の一部を示す模式的断面図である。

【図２】本実施形態１の半導体集積回路装置におけるロ
ジック部およびメモリ部等のレイアウトを示す模式的平
面図である。

【図３】本実施形態１の半導体集積回路装置におけるロ
ジック部やメモリ部における各部間の接続状態を示す模
式的平面図である。

【図４】本実施形態１の半導体集積回路装置におけるロ
ジック部やメモリ部における各部間の接続形態を設計す
る前のレイアウト状態を示す模式的平面図である。

【図５】本実施形態１の半導体集積回路装置において余
分な配線層でロジック部とメモリ部を接続した状態を示
す模式的平面図である。

【図６】本実施形態１の半導体集積回路装置の周辺部分
の断面図である。

【図７】本実施形態１の半導体集積回路装置の周辺部分
のスクライブ領域配線等を示す模式図である。

【図８】本実施形態１の半導体集積回路装置の製造にお
いて第１層配線層が形成された状態を示す一部の断面図
である。

【図９】本実施形態１の半導体集積回路装置の製造にお
いてドレインとソースになる半導体領域が形成された状
態を示す一部の断面図である。

【図１０】本実施形態１の半導体集積回路装置の製造に
おいて第２層配線層が形成された状態を示す一部の断面
図である。

【図１１】本実施形態１の半導体集積回路装置の製造に
おいて第５層配線層が形成された状態を示す一部の断面
図である。

【図１２】本実施形態１の半導体集積回路装置の製造に
おいて第６層配線層，キャパシタ絶縁膜およびＤＲＡＭ
セル部分の電極が形成された状態を示す一部の断面図で
ある。

【図１３】本発明の実施形態２である半導体集積回路装
置の一部を示す模式的断面図である。

【図１４】本発明の実施形態３である半導体集積回路装
置の一部を示す模式的断面図である。

【図１５】本実施形態３の半導体集積回路装置における
熱吸収部等を示す拡大断面図である。

【図１６】本発明の実施形態４である半導体集積回路装
置の一部を示す模式的断面図である。

【図１７】本発明の実施形態５である半導体集積回路装
置におけるロジック部，メモリ部，端子等のレイアウト
を示す模式的平面図である。

【図１８】本発明の実施形態６である半導体集積回路装
置におけるロジック部，メモリ部，端子等のレイアウト
を示す模式的平面図である。

【図１９】本発明の実施形態７である半導体集積回路装
置におけるロジック部，メモリ部，端子等のレイアウト
を示す模式的平面図である。

【図２０】従来の半導体集積回路装置のロジック部，メ
モリ部，端子のレイアウトを示す模式的平面図である。

【符号の説明】

１…ロジック部、２…メモリ部、３…周辺配線群、４，
５ａ，１５ａ，１９ａ，２０ａ…配線、４ａ…Ｘ方向配
線、４ｂ…Ｙ方向配線、４ｃ…プラグ、５，１５…表面
配線、５ｂ，５ｃ，１５ｂ，１５ｃ…プラグ、６…半導
体基板、７，９…溝、７ａ…熱遮断体、８…熱伝導遮断
部、１０…熱吸収部、１０ａ…絶縁膜、１０ｂ…熱吸収
体、１１…ロジック部で不要な配線、１２…メモリ部で
不要な配線、１７…端子形成領域、１８…スクライブ領
域、１９…端子下配線、２０…スクライブ領域配線、２
１，２２，２３，２４…ＤＲＡＭ、２５，３２…マイク
ロコンピュータ、２６，２７，３１…周辺ロジック回
路、３０…フラッシュメモリ、３４…端子（ワイヤボン
ディングパッド）、４５…半導体領域、４６…キャパシ
タ絶縁膜、４７…キャパシタ電極、５０，５０ａ，５０
ｂ，５０ｃ…絶縁膜、６０…ワイヤ。

フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 27/108 Ｈ０１Ｌ 27/10 ６８１Ｆ 21/8242 (72)発明者川本佳史東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】半導体基板にロジック部とメモリ部を有
する半導体集積回路装置であって、前記半導体基板の表
面を平坦化するために前記ロジック部およびメモリ部の
周辺または周辺と表面に設けられ、少なくとも３層以上
の多層構造からなり、前記ロジック部の表面の多層配線
に電気的に接続されるロジック部配線群と前記メモリ部
の表面の多層配線に電気的に接続されるメモリ部配線群
とを有し、前記ロジック部やメモリ部の各部間の配線の
接続は複数の前記配線群同士の接続によって接続されて
いることを特徴とする半導体集積回路装置。
【請求項２】周縁に沿う矩形枠状のスクライブ領域の
内側の半導体基板部分に一つ以上のロジック部と一つ以
上のメモリ部と複数の端子を組み込んでなる混在型の半
導体集積回路装置であって、前記半導体基板の表面を平
坦化するために前記ロジック部およびメモリ部の周辺ま
たは周辺と表面に設けられ、少なくとも３層以上の多層
構造からなり、前記ロジック部の表面の多層配線に電気
的に接続されるロジック部配線群と前記メモリ部の表面
の多層配線に電気的に接続されるメモリ部配線群と、前
記スクライブ領域および前記端子が設けられる領域に設
けられる前記配線群と同じ層数のスクライブ領域配線と
端子下配線とを有し、前記ロジック部やメモリ部の各部
間の配線の接続は複数の前記配線群同士の接続によって
接続されていることを特徴とする半導体集積回路装置。
【請求項３】ロジック部とメモリ部をそれぞれ一つ以
上半導体基板に組み込んでなる混在型の半導体集積回路
装置であって、前記半導体基板の表面を平坦化するため
に前記ロジック部およびメモリ部の周辺または周辺と表
面に設けられ、少なくとも３層以上の多層構造からな
り、前記ロジック部の表面の多層配線に電気的に接続さ
れるロジック部配線群と前記メモリ部の表面の多層配線
に電気的に接続されるメモリ部配線群と、前記メモリ部
に熱が伝わらないないように前記ロジック部の周辺の配
線群，前記メモリ部の周辺の配線群，前記ロジック部と
メモリ部の境界の配線群またはこれらの組み合わせにお
ける配線群が設けられる半導体基板の表層部分に設けら
れる熱伝導遮断部および／または熱吸収部とを有し、前
記ロジック部やメモリ部の各部間の配線の接続は複数の
前記配線群同士の接続によって接続されていることを特
徴とする半導体集積回路装置。
【請求項４】周縁に沿う矩形枠状のスクライブ領域の
内側の半導体基板部分に一つ以上のロジック部と一つ以
上のメモリ部と複数の端子を組み込んでなる混在型の半
導体集積回路装置であって、前記半導体基板の表面を平
坦化するために前記ロジック部およびメモリ部の周辺ま
たは周辺と表面に設けられ、少なくとも３層以上の多層
構造からなり、前記ロジック部の表面の多層配線に電気
的に接続されるロジック部配線群と前記メモリ部の表面
の多層配線に電気的に接続されるメモリ部配線群と、前
記スクライブ領域および前記端子が設けられる領域に設
けられる前記配線群と同じ層数のスクライブ領域配線と
端子下配線と、前記メモリ部に熱が伝わらないないよう
に前記ロジック部の周辺の配線群，前記メモリ部の周辺
の配線群，前記ロジック部とメモリ部の境界の配線群ま
たはこれらの組み合わせにおける配線群が設けられる半
導体基板の表層部分に設けられる熱伝導遮断部および／
または熱吸収部とを有し、前記ロジック部やメモリ部の
各部間の配線の接続は複数の前記配線群同士の接続によ
って接続されていることを特徴とする半導体集積回路装
置。
【請求項５】前記熱伝導遮断部は前記各部に沿うよう
に前記半導体基板の表面に設けられた少なくとも一本の
溝と、前記溝に埋め込まれた熱伝導度が低い物質からな
る熱遮断体とで構成されていることを特徴とする請求項
３または請求項４記載の半導体集積回路装置。
【請求項６】前記熱吸収部は前記各部に沿うように前
記半導体基板の表面に設けられた少なくとも一本の溝
と、前記溝の内面を被う絶縁膜と、前記絶縁膜の内側の
溝部分に埋め込まれた熱伝導性の良好な物質からなる熱
吸収体とで構成されていることを特徴とする請求項３ま
たは請求項４記載の半導体集積回路装置。
【請求項７】前記熱吸収体は配線群のうちの一部の配
線に接続されていることを特徴とする請求項６記載の半
導体集積回路装置。
【請求項８】前記熱吸収体が接続された配線は複数の
配線を介して前記端子に熱的に連なることを特徴とする
請求項７記載の半導体集積回路装置。
【請求項９】相互に隣接するロジック部やメモリ部は
前記ロジック部配線群および前記メモリ部配線群の一部
の配線を相互に共有していることを特徴とする請求項１
乃至請求項８のいずれか１項記載の半導体集積回路装
置。
【請求項１０】前記ロジック部およびメモリ部の表面
の多層配線の層数と前記配線群を構成する多層配線の層
数は一致あるいは近似していることを特徴とする請求項
１乃至請求項９のいずれか１項記載の半導体集積回路装
置。
【請求項１１】前記半導体基板の表面側の平坦化を図
るためにロジック部およびメモリ部の表面の多層配線の
層数と前記配線群を構成する多層配線の層数を一致ある
いは近似させた場合生じる余分な配線層は配線に使用さ
れない未使用層となっていることを特徴とする請求項１
０記載の半導体集積回路装置。
【請求項１２】前記半導体基板の表面側の平坦化を図
るためにロジック部およびメモリ部の表面の多層配線の
層数と前記配線群を構成する多層配線の層数を一致ある
いは近似させた場合生じる余分な配線層は余分な配線層
を発生させた部分以外のロジック部とメモリ部間または
各ロジック部間の配線として使用されていることを特徴
とする請求項１０記載の半導体集積回路装置。
【請求項１３】前記配線群が形成される半導体基板部
分にはトランジスタ等の素子が形成されず、前記配線群
は半導体基板上に絶縁膜を介して直接形成されているこ
とを特徴とする請求項１乃至請求項１２のいずれか１項
記載の半導体集積回路装置。
【請求項１４】前記所定のロジック部の表面の多層配
線と他のロジック部の表面の多層配線は複数の前記配線
群同士の接続によって電気的に接続されていることを特
徴とする請求項１乃至請求項１３のいずれか１項記載の
半導体集積回路装置。
【請求項１５】前記所定のロジック部の表面の多層配
線と他のメモリ部の表面の多層配線は複数の前記配線群
同士の接続によって電気的に接続されていることを特徴
とする請求項１乃至請求項１３のいずれか１項記載の半
導体集積回路装置。
【請求項１６】前記端子下配線の一部を電源供給用の
端子に接続するとともに前記ロジック部やメモリ部の電
源供給用の配線に接続することを特徴とする請求項２ま
たは請求項４乃至請求項１５のいずれか１項記載の半導
体集積回路装置。
【請求項１７】前記スクライブ領域配線と前記端子下
配線は少なくとも前記配線群から電気的に独立している
ことを特徴とする請求項２または請求項４乃至請求項１
５のいずれか１項記載の半導体集積回路装置。
【請求項１８】消費電力の大きいロジック部を前記半
導体基板の中心に配置し、前記半導体基板の周辺に向か
い消費電力の小さなロジック部を配置してメモリ部を前
記半導体基板の最外周部に配置することを特徴とする請
求項１乃至請求項１７のいずれか１項記載の半導体集積
回路装置。
【請求項１９】消費電力の大きいロジック部とメモリ
部を十分に離した位置に配置することを特徴とする請求
項１乃至請求項１７のいずれか１項記載の半導体集積回
路装置。
【請求項２０】消費電力の大きいロジック部とメモリ
部の間に前記端子を配置することを特徴とする請求項１
乃至請求項１７のいずれか１項記載の半導体集積回路装
置。
【請求項２１】メモリ部を矩型状の前記半導体基板の
隅部に配置することを特徴とする請求項１乃至請求項１
７のいずれか１項記載の半導体集積回路装置。
【請求項２２】消費電力の大きいロジック部を前記半
導体基板の中心に配置し、前記半導体基板の周辺に向か
い消費電力の小さなロジック部を配置してメモリ部を前
記半導体基板の最外周部に配置することを特徴とする半
導体集積回路装置。
【請求項２３】消費電力の大きいロジック部とメモリ
部を十分に離した位置に配置することを特徴とする半導
体集積回路装置。
【請求項２４】消費電力の大きいロジック部とメモリ
部の間に前記端子を配置することを特徴とする半導体集
積回路装置。
【請求項２５】メモリ部を矩型状の前記半導体基板の
隅部に配置することを特徴とする半導体集積回路装置。