JP3363724B2 - Microcomputer - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、プログラムメモリ
の内容を確認するのに好適なマイクロコンピュータに関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a microcomputer suitable for confirming the contents of a program memory.

【０００２】[0002]

【従来の技術】１チップマイクロコンピュータは、当該
１チップマイクロコンピュータを動作制御する為のプロ
グラムメモリを同一チップ上に集積化している。その
為、前記プログラムメモリの記憶内容を確認したい場合
は、前記プログラムメモリに記憶内容を確認する為の専
用のプログラム命令を予め書き込んでおく必要がある。
そして、前記プログラムメモリの記憶内容を確認する為
のプログラム命令が実行されると、前記プログラムデー
タの読み出しデータは、テンポラリレジスタに待避され
た後、データバスを介してアキュムレータに格納され、
記憶内容を確認できる様になっていた。2. Description of the Related Art In a one-chip microcomputer, a program memory for controlling the operation of the one-chip microcomputer is integrated on the same chip. Therefore, when it is desired to confirm the stored contents of the program memory, it is necessary to write in advance a dedicated program command for confirming the stored contents in the program memory.
Then, when a program instruction for confirming the stored contents of the program memory is executed, the read data of the program data is stored in the accumulator via the data bus after being saved in the temporary register,
I was able to check the memory contents.

【０００３】[0003]

【発明が解決しようとする課題】しかしながら、前記プ
ログラムメモリの記憶内容を確認するには専用命令を設
定しなければならない為、プログラム量が増える問題が
あった。また、前記プログラムメモリの記憶内容の確認
中は、専用命令の実行中であるが故に、他のプログラム
命令を実行できない問題があった。更に、前記テンポラ
リレジスタは汎用レジスタである為、前記テンポラリレ
ジスタが他のデータを待避させている場合は、前記プロ
グラムメモリの記憶内容の確認は不可能であった。However, there is a problem in that the program amount increases because a dedicated instruction must be set in order to confirm the stored contents of the program memory. Further, during the confirmation of the stored contents of the program memory, another program instruction cannot be executed because the dedicated instruction is being executed. Further, since the temporary register is a general-purpose register, it is impossible to confirm the stored contents of the program memory when the temporary register saves other data.

【０００４】そこで、本発明は、プログラム命令を実行
する一方で、プログラムメモリの記憶内容を確認できる
マイクロコンピュータを提供することを目的とする。Therefore, an object of the present invention is to provide a microcomputer capable of confirming the stored contents of a program memory while executing a program instruction.

【０００５】[0005]

【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、プログラム命令を処
理する為の各マシンサイクルが複数の処理期間に分割さ
れたマイクロコンピュータにおいて、前記複数の処理期
間の中で、所定の処理期間を前記プログラム命令の実行
に使用すると共に、前記プログラム命令の実行に使用さ
れない残余の所定の処理期間をプログラムメモリの読み
出しデータの保持に使用し、各マシンサイクルの期間内
で、前記プログラム命令の実行と前記プログラムメモリ
の読み出しデータの確認と、を行うことを特徴とする。
また、前記プログラムメモリの読み出しデータを前記残
余の所定の処理期間で保持する専用のデータレジスタを
備えたことを特徴とする。また、前記データレジスタの
保持データは、前記残余の所定の処理期間でデータバス
を介してアキュムレータに保持されることを特徴とす
る。また、前記データレジスタと前記アキュムレータと
がデータを保持するタイミングは異なることを特徴とす
る。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and in a microcomputer in which each machine cycle for processing a program instruction is divided into a plurality of processing periods. Of the plurality of processing periods, a predetermined processing period is used for executing the program instruction, and a remaining predetermined processing period that is not used for executing the program instruction is used for holding read data of the program memory. , Within each machine cycle
And executing the program instructions and the program memory
It is characterized in that the read data of is confirmed .
Further, it is provided with a dedicated data register for holding the read data of the program memory in the remaining predetermined processing period. Further, the data held in the data register is held in an accumulator via a data bus during the remaining predetermined processing period. Further, the data register and the accumulator are different in timing of holding data.

【０００６】[0006]

【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。図１は本発明のマイクロコンピュータを
示す回路ブロック図であり、図２は図１の動作を示すタ
イムチャートである。図１において、（１）はプログラ
ムメモリであり、マイクロコンピュータを動作制御する
為のプログラム命令が予め記憶されたものである。プロ
グラムメモリ（１）は、マスクＲＯＭ、フラッシュＲＯ
Ｍ等、プログラム命令が記憶されるメモリであれば如何
なるメモリでも良い。例えば、プログラムメモリ（１）
のアドレスデータは１６ビット、プログラムデータは８
ビット（１ワード）とする。（２）はプログラムカウン
タＰＣであり、プログラムメモリ（１）のプログラム命
令に基づいて前記マイクロコンピュータを動作させる
時、プログラムメモリ（１）をアドレス指定するもので
ある。（３）はアドレスレジスタであり、プログラムメ
モリ（１）のプログラム内容を確認したい時、アドレス
データがアドレスバス（４）を介してセットされ、プロ
グラムメモリ（１）をアドレス指定するものである。
（５）はマルチプレクサであり、プログラムカウンタ
（２）又はアドレスレジスタ（３）の何れか一方のアド
レスデータをプログラムメモリ（１）に選択的に与える
ものである。BEST MODE FOR CARRYING OUT THE INVENTION The details of the present invention will be specifically described with reference to the drawings. FIG. 1 is a circuit block diagram showing a microcomputer of the present invention, and FIG. 2 is a time chart showing the operation of FIG. In FIG. 1, (1) is a program memory in which program instructions for controlling the operation of the microcomputer are stored in advance. The program memory (1) is a mask ROM, flash RO
Any memory such as M may be used as long as the program instructions are stored in the memory. For example, program memory (1)
Address data is 16 bits and program data is 8
It is a bit (1 word). (2) is a program counter PC for addressing the program memory (1) when the microcomputer is operated based on the program instruction of the program memory (1). Reference numeral (3) is an address register for addressing the program memory (1) when address data is set via the address bus (4) when it is desired to confirm the program content of the program memory (1).
Reference numeral (5) is a multiplexer, which selectively supplies the address data of either the program counter (2) or the address register (3) to the program memory (1).

【０００７】（６）はラッチ回路であり、マイクロコン
ピュータの動作制御の為のプログラムデータをラッチす
るものである。図示はしていないが、ラッチ回路（６）
はプログラムデータのビット数に対応して８個設けられ
ている。ラッチ回路（６）のＬ（ラッチ）端子にはプロ
グラムデータの各ビットがパラレル印加され、ラッチ回
路（６）のＣ（クロック）端子にはクロックＡが共通印
加される。（７）はＮＯＲゲートであり、ラッチ回路
（６）と同様に、プログラムデータのビット数に対応し
て８個設けられている。ＮＯＲゲート（７）の一方の入
力端子にはラッチ回路（６）のＱ（出力）端子から得ら
れる各ビットがパラレル印加され、他方の入力端子には
パルスＡがインバータ（１６）を介して共通印加され
る。（８）はＮチャンネル型ＭＯＳトランジスタであ
り、ＮＯＲゲート（７）と同様に、プログラムデータの
ビット数に対応して８個設けられ、ソースは接地されて
いる。Ｎチャンネル型ＭＯＳトランジスタ（８）のゲー
トにはＮＯＲゲート（７）の各出力がパラレル印加され
る。（９）はプリチャージ型の８ビットのデータバスで
あり、各バスラインは抵抗（１００）を介して電源ＶＤ
Ｄにプルアップされると共に各Ｎチャンネル型ＭＯＳト
ランジスタ（８）のドレインと接続されている。即ち、
データバス（９）の各バスラインは、Ｎチャンネル型Ｍ
ＯＳトランジスタ（８）がオフの時はハイレベルとな
り、Ｎチャンネル型ＭＯＳトランジスタ（８）がオンの
時はローレベルとなる。（１０）はインストラクション
レジスタＩＲであり、プログラムデータがデータバス
（９）を介してセットされるものである。（１１）はイ
ンストラクションデコーダＩＤＥＣであり、インストラ
クショレジスタ（１１）の内容を解読し、前記マイクロ
コンピュータを動作制御する為の制御信号を出力するも
のである。A latch circuit (6) latches program data for controlling the operation of the microcomputer. Although not shown, the latch circuit (6)
Are provided corresponding to the number of bits of the program data. Each bit of program data is applied in parallel to the L (latch) terminal of the latch circuit (6), and the clock A is commonly applied to the C (clock) terminal of the latch circuit (6). Reference numeral (7) is a NOR gate, and like the latch circuit (6), eight NOR gates are provided corresponding to the number of bits of the program data. Each bit obtained from the Q (output) terminal of the latch circuit (6) is applied in parallel to one input terminal of the NOR gate (7), and the pulse A is commonly applied to the other input terminal via the inverter (16). Is applied. Reference numeral (8) is an N-channel type MOS transistor, and like the NOR gate (7), eight pieces are provided corresponding to the number of bits of the program data, and the source is grounded. Each output of the NOR gate (7) is applied in parallel to the gate of the N-channel type MOS transistor (8). (9) is a precharge type 8-bit data bus, and each bus line has a power source VD via a resistor (100).
It is pulled up to D and connected to the drain of each N-channel type MOS transistor (8). That is,
Each bus line of the data bus (9) is an N-channel type M
It goes high when the OS transistor (8) is off, and goes low when the N-channel MOS transistor (8) is on. Reference numeral (10) is an instruction register IR for setting program data via the data bus (9). (11) is an instruction decoder IDEC, which decodes the contents of the instruction register (11) and outputs a control signal for controlling the operation of the microcomputer.

【０００８】（１２）はラッチ回路であり、確認すべき
プログラムデータをラッチするものである。図示はして
いないが、ラッチ回路（１２）はプログラムデータのビ
ット数に対応して８個設けられている。ラッチ回路（１
２）のＬ（ラッチ）端子にはプログラムデータの各ビッ
トがパラレル印加され、ラッチ回路（１２）のＣ（クロ
ック）端子にはクロックＢが共通印加される。（１３）
はＮＯＲゲートであり、ラッチ回路（１２）と同様に、
プログラムデータのビット数に対応して８個設けられて
いる。ＮＯＲゲート（１３）の一方の入力端子にはラッ
チ回路（１２）のＱ（出力）端子から得られる各ビット
がパラレル印加され、他方の入力端子にはパルスＢがイ
ンバータ（１７）を介して共通印加される。（１４）は
Ｎチャンネル型ＭＯＳトランジスタであり、ＮＯＲゲー
ト（１３）と同様に、プログラムデータのビット数に対
応して８個設けられ、ソースは接地されている。Ｎチャ
ンネル型ＭＯＳトランジスタ（１４）のゲートにはＮＯ
Ｒゲート（７）の各出力がパラレル印加される。Ｎチャ
ンネル型ＭＯＳトランジスタ（１４）のドレインはデー
タバス（９）の各バスラインと接続されている。即ち、
データバス（９）の各バスラインは、Ｎチャンネル型Ｍ
ＯＳトランジスタ（１４）がオフの時はハイレベルとな
り、Ｎチャンネル型ＭＯＳトランジスタ（１４）がオン
の時はローレベルとなる。（１５）はアキュムレータＡ
ＣＣであり、確認したいプログラムデータを格納するも
のである。(12) is a latch circuit for latching program data to be confirmed. Although not shown, eight latch circuits (12) are provided corresponding to the number of bits of program data. Latch circuit (1
Each bit of the program data is applied in parallel to the L (latch) terminal of 2), and the clock B is commonly applied to the C (clock) terminal of the latch circuit (12). (13)
Is a NOR gate, and like the latch circuit (12),
Eight are provided corresponding to the number of bits of the program data. Each bit obtained from the Q (output) terminal of the latch circuit (12) is applied in parallel to one input terminal of the NOR gate (13), and the pulse B is commonly applied to the other input terminal via the inverter (17). Is applied. Reference numeral (14) is an N-channel type MOS transistor, and like the NOR gate (13), eight are provided corresponding to the number of bits of program data, and the source is grounded. NO is applied to the gate of the N-channel type MOS transistor (14).
Each output of the R gate (7) is applied in parallel. The drain of the N-channel type MOS transistor (14) is connected to each bus line of the data bus (9). That is,
Each bus line of the data bus (9) is an N-channel type M
It goes high when the OS transistor (14) is off, and goes low when the N-channel MOS transistor (14) is on. (15) is accumulator A
The CC stores the program data to be confirmed.

【０００９】マイクロコンピュータにおいて、プログラ
ム命令を処理する為の各マシンサイクルは、Ｓ１〜Ｓ６
の分割された処理期間から成る。マイクロコンピュータ
は、内部のシステムクロック発生回路（図示せず）によ
って、各処理期間Ｓ１〜Ｓ６の前端でハイレベルとなる
システムクロックＰＨ１と、各処理期間Ｓ１〜Ｓ６の後
端でハイレベルとなるシステムクロックＰＨ２との２種
類を発生する。クロックＡは、処理期間Ｓ１、Ｓ４のシ
ステムクロックＰＨ１と同一タイミングで発生する。パ
ルスＡは、処理期間Ｓ１、Ｓ４のシステムクロックＰＨ
２と同一タイミングで発生する。即ち、マイクロコンピ
ュータの動作制御の為のプログラム命令は、処理期間Ｓ
１、Ｓ４で処理されることになる。一方、クロックＢ
は、処理期間Ｓ２のシステムクロックＰＨ２と同一タイ
ミングで発生する。パルスＢは、処理期間Ｓ５のシステ
ムクロックＰＨ２と同一タイミングで発生する。即ち、
プログラムデータの確認は、マイクロコンピュータの動
作制御の為のプログラム命令を処理することのない処理
期間Ｓ２、Ｓ５で実行される。In the microcomputer, each machine cycle for processing a program instruction is S1 to S6.
It consists of divided processing periods. The microcomputer uses an internal system clock generation circuit (not shown) to make the system clock PH1 high level at the front end of each processing period S1 to S6 and the high level system clock PH1 at the rear end of each processing period S1 to S6. Two types are generated, the clock PH2. The clock A is generated at the same timing as the system clock PH1 in the processing periods S1 and S4. The pulse A is the system clock PH for the processing periods S1 and S4.
It occurs at the same timing as 2. That is, the program command for controlling the operation of the microcomputer has the processing period S
1, S4 will be processed. On the other hand, clock B
Occurs at the same timing as the system clock PH2 in the processing period S2. The pulse B is generated at the same timing as the system clock PH2 in the processing period S5. That is,
The confirmation of the program data is executed in the processing periods S2 and S5 in which the program command for controlling the operation of the microcomputer is not processed.

【００１０】プログラムメモリ（１）の読み出しデータ
を確認する場合、処理期間Ｓ１のシステムクロックＰＨ
２の立ち上がりに同期して、アドレスレジスタ（３）に
アドレスデータｍがセットされる。また、処理期間Ｓ１
のシステムクロックＰＨ２の立ち上がりから処理期間Ｓ
２のシステムクロックＰＨ２の立ち下がりまで選択信号
ＳＥＬがハイレベルとなり、マルチプレクサ（５）はア
ドレスレジスタ（３）の値を選択出力する。即ち、プロ
グラムメモリ（１）の指定アドレスは、処理期間Ｓ１の
システムクロックＰＨ２の立ち上がりでｎからｎ＋１へ
変化すべきところ、処理期間Ｓ１のシステムクロックＰ
Ｈ２の立ち上がりでｎからｍへ変化し、処理期間Ｓ２の
システムクロックＰＨ２の立ち下がりでｍからｎ＋１へ
変化する。When confirming the read data of the program memory (1), the system clock PH during the processing period S1
Address data m is set in the address register (3) in synchronization with the rising edge of 2. Also, the processing period S1
Processing period S from the rise of the system clock PH2 of
The selection signal SEL becomes high level until the trailing edge of the system clock PH2 of 2, and the multiplexer (5) selectively outputs the value of the address register (3). That is, the designated address of the program memory (1) should change from n to n + 1 at the rise of the system clock PH2 in the processing period S1, but the system clock P in the processing period S1.
It changes from n to m at the rise of H2, and from m to n + 1 at the fall of the system clock PH2 in the processing period S2.

【００１１】プログラムメモリ（１）のアドレスｎから
読み出されたプログラムデータＤＡＴＡ（ｎ）は、処理
期間Ｓ１のクロックＡの立ち下がりでラッチ回路（６）
にラッチされ、処理期間Ｓ１のパルスＡのハイレベル期
間だけデータバス（９）に転送される。その後、プログ
ラムデータＤＡＴＡ（ｎ）は、インストラクションレジ
スタ（１０）にセットされた後、インストラクションデ
コーダ（１１）で解読され、マイクロコンピュータを動
作制御する為の制御信号が発生することになる。同様
に、プログラムメモリ（１）のアドレスｎ＋１から読み
出されたプログラムデータＤＡＴＡ（ｎ＋１）は、処理
期間Ｓ４のクロックＡの立ち下がりでラッチ回路（６）
にラッチされ、処理期間Ｓ４のパルスＡのハイレベル期
間だけデータバス（９）に転送される。その後、プログ
ラムデータＤＡＴＡ（ｎ＋１）は、インストラクション
レジスタ（１０）にセットされた後、インストラクショ
ンデコーダ（１１）で解読され、マイクロコンピュータ
を動作制御する為の異なる制御信号が発生することにな
る。The program data DATA (n) read from the address n of the program memory (1) is latched by the latch circuit (6) at the trailing edge of the clock A during the processing period S1.
And is transferred to the data bus (9) only during the high level period of the pulse A in the processing period S1. After that, the program data DATA (n) is set in the instruction register (10) and then decoded by the instruction decoder (11) to generate a control signal for controlling the operation of the microcomputer. Similarly, the program data DATA (n + 1) read from the address n + 1 of the program memory (1) is latched by the latch circuit (6) at the falling edge of the clock A in the processing period S4.
And is transferred to the data bus (9) only during the high level period of the pulse A in the processing period S4. After that, the program data DATA (n + 1) is set in the instruction register (10) and then decoded by the instruction decoder (11) to generate different control signals for controlling the operation of the microcomputer.

【００１２】一方、プログラムメモリ（１）のアドレス
ｍから読み出されたプログラムデータＤＡＴＡ（ｍ）
は、処理期間Ｓ２のクロックＢの立ち下がりでラッチ回
路（１２）にラッチされ、処理期間Ｓ５のパルスＢのハ
イレベル期間だけデータバス（９）に転送される。その
後、プログラムデータＤＡＴＡ（ｍ）は、アキュムレー
タ（１５）に格納され、プログラムデータＤＡＴＡ
（ｍ）の確認が可能となる。On the other hand, the program data DATA (m) read from the address m of the program memory (1).
Is latched by the latch circuit (12) at the falling edge of the clock B in the processing period S2 and transferred to the data bus (9) only during the high level period of the pulse B in the processing period S5. After that, the program data DATA (m) is stored in the accumulator (15) and the program data DATA (m) is stored.
It is possible to confirm (m).

【００１３】以上より、１マシンサイクルＳ１〜Ｓ６の
期間内で、プログラムデータＤＡＴＡ（ｎ）、ＤＡＴＡ
（ｎ＋１）を解読してマイクロコンピュータを動作制御
する為の制御信号を出力できると共に、プログラムデー
タ（ｍ）の確認もできることになる。従って、プログラ
ムメモリ（１）の記憶内容を確認するだけの専用命令が
不要となり、プログラム量が増えるのを極力抑えること
ができる。更に、テンポラリレジスタのデータ待避状態
に関わらず、プログラムデータを確認できる。As described above, the program data DATA (n), DATA is generated within one machine cycle S1 to S6.
It is possible to decode (n + 1), output a control signal for controlling the operation of the microcomputer, and confirm the program data (m). Therefore, a dedicated instruction for confirming the stored contents of the program memory (1) is unnecessary, and the increase in the program amount can be suppressed as much as possible. Further, the program data can be confirmed regardless of the data saving state of the temporary register.

【００１４】[0014]

【発明の効果】本発明によれば、マイクロコンピュータ
の各マシンサイクルの期間内で、プログラムデータの実
行とプログラムデータの確認とを実現できる利点が得ら
れる。これによって、プログラムメモリのプログラム量
を極力抑えることができ、テンポラリレジスタのデータ
待避状態に関わらずデータ確認が可能となる。According to the present invention, there is an advantage in that execution of program data and confirmation of program data can be realized within each machine cycle of the microcomputer. As a result, the program amount in the program memory can be suppressed as much as possible, and the data can be confirmed regardless of the data saving state of the temporary register.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明のマイクロコンピュータを示す回路ブロ
ック図である。FIG. 1 is a circuit block diagram showing a microcomputer of the present invention.

【図２】図１の動作を示すタイムチャートである。FIG. 2 is a time chart showing the operation of FIG.

【符号の説明】[Explanation of symbols]

（１） プログラムメモリ （１２） ラッチ回路 （１３） ＮＡＮＤゲート （１４） Ｎチャンネル型ＭＯＳトランジスタ （１５） アキュムレータ (1) Program memory (12) Latch circuit (13) NAND gate (14) N-channel MOS transistor (15) Accumulator

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 11/28 G06F 15/78 ─────────────────────────────────────────────────── ─── Continuation of the front page (58) Fields surveyed (Int.Cl. ⁷ , DB name) G06F 11/28 G06F 15/78

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 プログラム命令を処理する為の各マシン
サイクルが複数の処理期間に分割されたマイクロコンピ
ュータにおいて、 前記複数の処理期間の中で、所定の処理期間を前記プロ
グラム命令の実行に使用すると共に、前記プログラム命
令の実行に使用されない残余の所定の処理期間をプログ
ラムメモリの読み出しデータの保持に使用し、各マシンサイクルの期間内で、前記プログラム命令の実
行と前記プログラムメモリの読み出しデータの確認と、
を行う ことを特徴とするマイクロコンピュータ。1. A microcomputer in which each machine cycle for processing a program instruction is divided into a plurality of processing periods, and a predetermined processing period is used to execute the program instruction among the plurality of processing periods. At the same time, the remaining predetermined processing period which is not used for executing the program instruction is used for holding the read data of the program memory, and the program instruction is executed within the period of each machine cycle.
Confirmation of the row and the read data of the program memory,
A microcomputer characterized by performing . 【請求項２】 前記プログラムメモリの読み出しデータ
を前記残余の所定の処理期間で保持する専用のデータレ
ジスタを備えたことを特徴とする請求項１記載のマイク
ロコンピュータ。2. The microcomputer according to claim 1, further comprising a dedicated data register for holding the read data of the program memory in the remaining predetermined processing period. 【請求項３】 前記データレジスタの保持データは、前
記残余の所定の処理期間でデータバスを介してアキュム
レータに保持されることを特徴とする請求項２記載のマ
イクロコンピュータ。3. The microcomputer according to claim 2, wherein the data held in the data register is held in the accumulator via the data bus during the remaining predetermined processing period. 【請求項４】 前記データレジスタと前記アキュムレー
タとがデータを保持するタイミングは異なることを特徴
とする請求項３記載のマイクロコンピュータ。4. The microcomputer according to claim 3, wherein the data register and the accumulator hold data at different timings.