JPH061638B2 - Shift register - Google Patents
Shift registerInfo
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- JPH061638B2 JPH061638B2 JP61271138A JP27113886A JPH061638B2 JP H061638 B2 JPH061638 B2 JP H061638B2 JP 61271138 A JP61271138 A JP 61271138A JP 27113886 A JP27113886 A JP 27113886A JP H061638 B2 JPH061638 B2 JP H061638B2
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- JP
- Japan
- Prior art keywords
- inverter
- stage
- output
- channel mos
- shift register
- Prior art date
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- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシフトレジスタに関し、特にレーシングを起こ
すことなく安定したシフト動作をさせることができ、か
つ素子数の少ないシフトレジスタに関する。Description: TECHNICAL FIELD The present invention relates to a shift register, and more particularly to a shift register that can perform a stable shift operation without causing racing and has a small number of elements.
従来のスタティックシフトレジスタはＤタイプフリップ
フロップ等の素子数の多いものを記憶素子として使用し
ていた。In the conventional static shift register, one having a large number of elements such as a D-type flip-flop is used as a storage element.
上述した従来のシフトレジスタは、ディジタルは情報を
格納する記憶素子として、Ｄタイプフリップフロップ
（以下Ｄ−Ｆ／Ｆ）が使用されていることが多いが、こ
のＤ−Ｆ／Ｆそのものが素子数が多く、さらにセット，
リセット機能にもたせようとすると素子数が増大し、特
に集積回路上に構成する場合に面積が大きくなってしま
うという欠点があった。In the conventional shift register described above, a D-type flip-flop (hereinafter referred to as DF / F) is often used as a digital storage element for storing information. However, this DF / F itself is the number of elements. There are many, more sets,
If the reset function is provided, the number of elements increases, and there is a drawback that the area becomes large especially when the structure is formed on an integrated circuit.
本発明の目的は、簡単な構成により上記欠点を除去し、
安定に動作するシフトレジスタを提供することにある。The object of the present invention is to eliminate the above drawbacks with a simple structure,
It is to provide a shift register that operates stably.
本発明のシフトレジストの構成は、１ビット分の情報を
格納する第Ｎ段の記憶セルは、第１のイバータの入力と
第２のインバータの出力間および前記第１のインバータ
の出力と前記第２のインバータの入力間が第１の制御線
を共通に接続したゲート入力をもつ第１および第２の単
チャンネルＭＯＳトランジスタを介してそれぞれ接続さ
れ、前記第Ｎ段と第Ｎ＋１段の記憶セル間は前記第Ｎ段
の第２のインバータの入力と前記第Ｎ＋１段に配置され
る記憶セルにおける第１のインバータの出力間および前
記Ｎ段の第２のインバータの出力と前記Ｎ＋１段に配置
される記憶セルにおける第１のインバータの入力間が第
２の制御線を共通に接続したゲート入力をもつ第３およ
び第４の単チャンネルＭＯＳトランジスタを介して接続
され、前記第２および第４の単チャンネルＭＯＳトラン
ジスタは前記第１および第３の単チャンネルＭＯＳトラ
ンジスタよりもオン抵抗が小さくかつ前記第３および第
４の単チャンネルＭＯＳトランジスタ，前記Ｎ段の記憶
セルの第２のインバータ，前記第Ｎ＋１段における記憶
セルの第１のインバータにより、シフト時に一時的に記
憶セルと同じ構成になることを特徴とする。According to the configuration of the shift resist of the present invention, the memory cell at the Nth stage for storing 1-bit information is provided between the input of the first inverter and the output of the second inverter and between the output of the first inverter and the output of the first inverter. The inputs of the two inverters are connected via the first and second single-channel MOS transistors having gate inputs to which the first control line is commonly connected, and between the memory cells of the Nth and (N + 1) th stages. Is arranged between the input of the second inverter of the Nth stage and the output of the first inverter in the memory cell arranged in the N + 1th stage and between the output of the second inverter of the Nth stage and the N + 1th stage. The inputs of the first inverter in the memory cell are connected via third and fourth single-channel MOS transistors having gate inputs commonly connected to the second control line, and the second inverter is connected to the second inverter. And the fourth single-channel MOS transistor has a smaller on-resistance than the first and third single-channel MOS transistors, and the third and fourth single-channel MOS transistors and the second inverter of the N-stage memory cell. The first inverter of the memory cell in the (N + 1) th stage temporarily has the same configuration as the memory cell at the time of shifting.
次に、本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の一実施令の双方向シフトレジスタの部
分回路図、第２図（ａ），（ｂ）は第１図のシフト動作
時のタイミングチャートである。FIG. 1 is a partial circuit diagram of a bidirectional shift register according to an embodiment of the present invention, and FIGS. 2 (a) and 2 (b) are timing charts during the shift operation of FIG.
第１図において１〜４は記憶素子を構成するＣＭＯＳイ
ンバータ、５〜７，５′〜７′はＮチャネルエンハンス
メントＭＯＳトランジスタ（以下Ｎチャンネルトランジ
スタと略す。ただし、５〜７は５′〜７′よりオン抵抗
が小さいＮチャンネルトランジスタである。）、８はＡ
ＮＤゲート、９はＮＡＮＤゲート、１０はインバータ、
１１はシフト制御端子、１２〜１３はクロック入力端
子、１４，１５はそれぞれ第Ｎ段目，第Ｎ＋１段目の記
憶素子である。In FIG. 1, 1 to 4 are CMOS inverters constituting a memory element, 5 to 7 and 5'to 7'are N channel enhancement MOS transistors (hereinafter abbreviated as N channel transistors. However, 5 to 7 are 5'to 7 '. 8 is A.
ND gate, 9 is a NAND gate, 10 is an inverter,
Reference numeral 11 is a shift control terminal, 12 to 13 are clock input terminals, and 14 and 15 are storage elements in the Nth and (N + 1) th stages, respectively.
シフト動作させる時には、端子１１にハイレベル電圧を
加え、端子１２，１３には第２図（ａ）に示すクロック
パルスのφ１，φ２をそれぞれ与えておく。これにより
ゲート８，９には、それぞれ第２図（ｂ）に示すように
クロックパルスφ１，φ２が出力される。When the shift operation is performed, a high level voltage is applied to the terminal 11 and the clock pulses φ 1 and φ 2 shown in FIG. 2A are applied to the terminals 12 and 13, respectively. As a result, clock pulses φ 1 and φ 2 are output to the gates 8 and 9, respectively, as shown in FIG.
第２図（ｂ）において区間ＩではＮチャンネルトランジ
スタ５〜７および５′〜７′がすべてオフするため、Ｎ
段およびＮ＋１段目の記憶素子１４および１５に貯えら
れているデータはＣＭＯＳインバータ１〜４のゲート容
量に一時的に保存されたままの状態になる。区間IIでは
Ｎチャンネルトランジスタ６と６′のみがオンするた
め、ＣＭＯＳインバータ２，３は電気的に接続される
が、Ｎチャンネルトランジスタ６のオン抵抗が６′のも
のより小さいため、ＣＭＯＳインバータ２のゲート容量
に貯えられていたデータの方が先にＣＭＯＳインバータ
３に伝わり、そのデータが再びＣＭＯＳインバータ２に
フィードバックされるため、ＣＭＯＳインバータ２のも
のデータを確実にＣＭＯＳインバータ３に転送すること
ができる。In section I in FIG. 2B, all of the N-channel transistors 5 to 7 and 5'to 7'are turned off.
The data stored in the memory elements 14 and 15 of the first and N + 1th stages are temporarily stored in the gate capacitances of the CMOS inverters 1 to 4. In the section II, only the N-channel transistors 6 and 6'are turned on, so that the CMOS inverters 2 and 3 are electrically connected. However, since the on-resistance of the N-channel transistor 6 is smaller than that of 6 ', the CMOS inverter 2 has Since the data stored in the gate capacitance is transmitted to the CMOS inverter 3 first and the data is fed back to the CMOS inverter 2, the data of the CMOS inverter 2 can be reliably transferred to the CMOS inverter 3. .
区間IIIでは区間Ｉと同様にすべてのＮチャンネルトラ
ンジスタ５〜７および５′〜７′がオフされるので、第
Ｎ段目のデータはＣＭＯＳインバータ３のゲート容量に
保存されたままになっている。区間IVではＮチャンネル
トランジスタ５，５′，７，７′がオンするのでＣＭＯ
Ｓインバータ１，２および３，４が電気的に接続される
が第Ｎ＋１段目の記憶素子１５に着目してみると、７の
オン抵抗が７′のものより小さいため、ＣＭＯＳインバ
ータ３で保存されていたデータの方が先にＣＭＯＳイン
バータ４に伝わり、再びＣＭＯＳインバータ３フィード
バックされるのでＣＭＯＳインバータ３の持つデータを
確実に転送することができ、結果的には、第Ｎ段目の記
憶素子１４に格納されていたデータが第Ｎ＋１段目の記
憶素子１５にシフトされたことになる。In the section III, as in the section I, all the N-channel transistors 5 to 7 and 5'to 7'are turned off, so that the data of the Nth stage is still stored in the gate capacitance of the CMOS inverter 3. . In section IV, the N-channel transistors 5, 5 ', 7, 7'are turned on, so CMO
The S inverters 1, 2 and 3, 4 are electrically connected, but focusing on the memory element 15 of the (N + 1) th stage, since the on resistance of 7 is smaller than that of 7 ', it is stored in the CMOS inverter 3. The stored data is transmitted to the CMOS inverter 4 first and is fed back to the CMOS inverter 3 again, so that the data possessed by the CMOS inverter 3 can be reliably transferred, and as a result, the memory element of the Nth stage This means that the data stored in 14 is shifted to the memory element 15 in the (N + 1) th stage.
端子１１にロウレベル電圧を加えると、ゲート８の出力
はロウレベルに、またゲート９の出力はハイレベルにな
るため、Ｎチャンネルトランジスタ５，７はオンたまま
になるためシフト動作は行なわず、それぞれの記憶素子
はデータを保持した状態を安定に保っている。When a low level voltage is applied to the terminal 11, the output of the gate 8 becomes low level and the output of the gate 9 becomes high level, so that the N-channel transistors 5 and 7 remain on and the shift operation is not performed. The memory element maintains a stable state of holding data.
以上説明したように本発明は２つのインバータを単チャ
ンネルＭＯＳトランジスタを介して接続されて記憶素子
を構成し、さらに記憶素子間を別の単チャンネルＭＯＳ
トランジスタを介して接続させることにより、レーシン
グのない安定したシフト動作を行なわすことができ、か
つ素子数の少ないシフトレジスタを構成することができ
る。As described above, according to the present invention, two inverters are connected via a single-channel MOS transistor to form a storage element, and another single-channel MOS is provided between the storage elements.
By connecting via a transistor, a stable shift operation without racing can be performed, and a shift register having a small number of elements can be configured.
またセット，リセット機能の追加にも若干のトランジス
タの追加により実現できる。Also, the addition of a set / reset function can be realized by adding a few transistors.
第１図は本発明の一実施例の双方向シフトレジスタの部
分回路図、第２図（ａ），（ｂ）は第１図のシフト動作
時のタイミングチャートである。 １〜４…ＣＭＯＳインバータ、５〜７，５′〜７′…チ
ャンネルエンハンスメントＭＯＳトランジスタ、８…Ａ
ＮＤゲート、９…ＮＡＮＤゲート、１０…インバータ、
１１…シフト制御端子、１２〜１３…クロック入力端
子、１４…第Ｎ段目の記憶素子、１５…第Ｎ＋１段目の
記憶素子。FIG. 1 is a partial circuit diagram of a bidirectional shift register according to an embodiment of the present invention, and FIGS. 2 (a) and 2 (b) are timing charts during the shift operation of FIG. 1 to 4 ... CMOS inverter, 5 to 7, 5'to 7 '... Channel enhancement MOS transistor, 8 ... A
ND gate, 9 ... NAND gate, 10 ... Inverter,
11 ... Shift control terminal, 12 to 13 ... Clock input terminal, 14 ... Nth stage storage element, 15 ... N + 1th stage storage element.
Claims (1)
セルは、第１のイバータの入力と第２のインバータの出
力間および前記第１のインバータの出力と前記第２のイ
ンバータの入力間が第１の制御線を共通に接続したゲー
ト入力をもつ第１および第２の単チャンネルＭＯＳトラ
ンジスタを介してそれぞれ接続され、前記第Ｎ段と第Ｎ
＋１段の記憶セル間は前記第Ｎ段の第２のインバータの
入力と前記第Ｎ＋１段に配置される記憶セルにおける第
１のインバータの出力間および前記Ｎ段の第２のインバ
ータの出力と前記Ｎ＋１段に配置される記憶セルにおけ
る第１のインバータの入力間が第２の制御線を共通に接
続したゲート入力をもつ第３および第４の単チャンネル
ＭＯＳトランジスタを介して接続され、前記第２および
第４の単チャンネルＭＯＳトランジスタは前記第１およ
び第３の単チャンネルＭＯＳトランジスタよりもオン抵
抗が小さく、かつ、前記第３および第４の単チャンネル
ＭＯＳトランジスタ，前記Ｎ段の記憶セルの第２のイン
バータ，前記第Ｎ＋１段における記憶セルの第１のイン
バータにより、シフト時に一時的に記憶セルと同じ構成
になることを特徴とするシフトレジスタ。1. An Nth stage memory cell for storing 1-bit information is provided between an input of a first inverter and an output of a second inverter, and between an output of the first inverter and an output of the second inverter. The inputs are connected to each other via first and second single-channel MOS transistors having gate inputs to which the first control line is commonly connected, and the Nth stage and the Nth stage are connected.
Between the memory cells of the + 1th stage, between the input of the second inverter of the Nth stage and the output of the first inverter of the memory cells arranged in the (N + 1) th stage and between the output of the second inverter of the Nth stage and The inputs of the first inverter in the memory cells arranged in N + 1 stages are connected via the third and fourth single-channel MOS transistors having gate inputs to which the second control line is commonly connected, and the second And the fourth single-channel MOS transistor has a smaller on-resistance than the first and third single-channel MOS transistors, and the third and fourth single-channel MOS transistors and the second of the N-stage memory cells. And the first inverter of the memory cell in the (N + 1) th stage temporarily have the same configuration as the memory cell at the time of shifting. Shift register.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61271138A JPH061638B2 (en) | 1986-11-14 | 1986-11-14 | Shift register |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61271138A JPH061638B2 (en) | 1986-11-14 | 1986-11-14 | Shift register |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63127497A JPS63127497A (en) | 1988-05-31 |
| JPH061638B2 true JPH061638B2 (en) | 1994-01-05 |
Family
ID=17495845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61271138A Expired - Lifetime JPH061638B2 (en) | 1986-11-14 | 1986-11-14 | Shift register |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061638B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2683348B1 (en) * | 1991-11-06 | 1994-01-14 | Etat Francais Delegue Armement | PERIODIC TWO-DIMENSIONAL STORAGE AND BOOLEEN IMAGE PROCESSING NETWORK. |
| FR2777138B1 (en) * | 1998-04-06 | 2000-09-08 | France Etat | METHOD AND DEVICE FOR PROCESSING BINARY INFORMATION |
-
1986
- 1986-11-14 JP JP61271138A patent/JPH061638B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63127497A (en) | 1988-05-31 |
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