JPH01121964A - Integrated circuit - Google Patents
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- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 241000219198 Brassica Species 0.000 description 1
- 235000003351 Brassica cretica Nutrition 0.000 description 1
- 235000003343 Brassica rupestris Nutrition 0.000 description 1
- QKSKPIVNLNLAAV-UHFFFAOYSA-N bis(2-chloroethyl) sulfide Chemical compound ClCCSCCCl QKSKPIVNLNLAAV-UHFFFAOYSA-N 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 235000010460 mustard Nutrition 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路に係り、特に入出力兼用信号バスを簡
単に制御するのに好適な方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to integrated circuits, and particularly to a method suitable for easily controlling an input/output signal bus.
半導体集積回路の大規模化、多機能化に伴い外部と信号
を交換する入力ピン、出力ピンの数も増大する傾向にあ
る。しかし、ピン数を増大させることは、チップ面積や
パッケージを大きくすることになり、経済面で不利であ
る。そこで、入出力兼用ピンがしばしば用いられる。こ
のピンは、信号を入力する時には入力ピンとなり、また
信号を出力する時には出力ピンとなる様に制御される。As semiconductor integrated circuits become larger and more functional, the number of input pins and output pins for exchanging signals with the outside tends to increase. However, increasing the number of pins increases the chip area and package, which is economically disadvantageous. Therefore, dual-purpose input/output pins are often used. This pin is controlled so that it becomes an input pin when inputting a signal, and becomes an output pin when outputting a signal.
従来は第７図の様に入出力を制御していた。即ち、ＡＮ
Ｄ、○Ｒ１あるいはＮＡＮＤ、ＮＯＲゲートから構成さ
れる入出力制御回路５０に、制御信号を加え、得られた
信号５１で３値ゲートを制御する。５１がＨの時、３値
出力バツフア４が導通、３値インバータ３が非導通にな
り、出力モードに設定される。逆に５１がＬの時、４が
非導通、３が導通になり、ポンディングパッド５からバ
ッファ２を通して信号を入力する入力モードに設定され
る。ところで、入出力ピン、（従って３や４）の数が増
大し、且、これらの入出力モードを個別に制御する時、
入出力制御回路５０に加える制御信号と５０から出力さ
れる３値ゲート５１の数が増大し、且、５０の回路自身
も複雑になる。これらの信号線やゲート数の増大は、チ
ップ面積の増大となり集積回路の価格を上げることにな
る。Conventionally, input and output were controlled as shown in FIG. That is, A.N.
A control signal is applied to an input/output control circuit 50 composed of D, ○R1, NAND, and NOR gates, and the obtained signal 51 controls the ternary gate. When 51 is H, the ternary output buffer 4 becomes conductive, the ternary inverter 3 becomes non-conductive, and the output mode is set. Conversely, when 51 is L, 4 becomes non-conductive and 3 becomes conductive, setting the input mode in which a signal is input from the bonding pad 5 through the buffer 2. By the way, when the number of input/output pins (thus 3 or 4) increases and these input/output modes are controlled individually,
The number of control signals applied to the input/output control circuit 50 and the number of ternary gates 51 output from the input/output control circuit 50 increases, and the circuit of the input/output control circuit 50 itself becomes complex. An increase in the number of these signal lines and gates increases the chip area and increases the price of the integrated circuit.
入出力ピン等の構成を示す例として、例えば。For example, as an example showing the configuration of input/output pins, etc.
森 亮−監修「ワンチップマイクロコンピュータ」第６
４頁図３．２４ （ａ）に示されているものがある。Supervised by Ryo Mori “One Chip Microcomputer” No. 6
There is one shown in Figure 3.24 (a) on page 4.
上記従来技術は、入出力ピンを個別に制御する場合の制
御信号数の増大及び制御回路の複雑化に対する考慮がな
されていなかった。従って、この場合に、チップ面積の
増大をまねく問題があった。The above conventional technology does not take into consideration the increase in the number of control signals and the complexity of the control circuit when controlling input/output pins individually. Therefore, in this case, there was a problem that the chip area increased.
本発明は、制御信号数の削減及び制御回路の簡単化を目
的とする。The present invention aims to reduce the number of control signals and simplify the control circuit.
上記目的は、入出力信号線自身を制御信号線とすること
により達成される。The above object is achieved by using the input/output signal line itself as a control signal line.
本発明では、所定のタイミングで、入出力兼用ピン（又
は信号線）自身から制御信号を入力する。In the present invention, a control signal is input from the input/output pin (or signal line) itself at a predetermined timing.
即ち、入出力兼用ピン（又は信号線）が制御信号線の動
作をする。入力された情報はフリップフロップ等に記憶
され、入出力モードを設定する。That is, the input/output pin (or signal line) operates as a control signal line. The input information is stored in a flip-flop or the like and sets the input/output mode.
以下１本発明の第１の実施例を第１図により説明する。 A first embodiment of the present invention will be described below with reference to FIG.
同図（ａ）２〜５は、第７図２〜５に対応する。１は入
出力情報記憶用のフリップフロップである。同図（ｂ）
は（ａ）のクロック、リセット、入出力信号のタイムチ
ャートである。この実施例の動作は次の通りである。ま
ず、リセット端子をＨにすることにより、入出力設定モ
ードとなる。このモード中は、制御信号を入力する期間
であるので、外部との本来のデータのやりとりは行えな
い。リセット端子がＨの間にＱ出力がＬになり３値出力
バツフアのエネーブル端子ＥＮがＬになって、４の出力
はオープンになる。これにより、入力バッファ２はポン
ディングパッド５を通して外部からの制御信号を受ける
０例えば外部からＬを入力したとする。リセット信号を
Ｌにもどした後、クロックパルスを入力するとＤ端子に
はＨが入力されているからＱもＨとなる。その結果４の
エネーブル端子Ｅ Ｎ−１＋Ｈと、なり４は導通になり
、３はイネーブル端子ＥＮの働きで遮断になる。2-5 in FIG. 7A correspond to FIG. 7 2-5. 1 is a flip-flop for storing input/output information. Same figure (b)
is a time chart of the clock, reset, and input/output signals in (a). The operation of this embodiment is as follows. First, by setting the reset terminal to H, the input/output setting mode is entered. During this mode, a control signal is input, so data cannot be exchanged with the outside. While the reset terminal is H, the Q output becomes L, the enable terminal EN of the ternary output buffer becomes L, and the output of 4 becomes open. As a result, the input buffer 2 receives a control signal from the outside through the bonding pad 5. Assume that 0, for example, L is input from the outside. After returning the reset signal to L, when a clock pulse is input, since H is input to the D terminal, Q also becomes H. As a result, the enable terminal EN of 4 becomes conductive, and the enable terminal 3 becomes disconnected due to the action of the enable terminal EN.
これにより、出力モードが設定され、再度フリップフロ
ップが書き換えられるまでこのモードを保つ、逆に、入
出力設定モード中に外部からＨを入力すればＱはＬとな
り入力モードが設定される。As a result, the output mode is set and this mode is maintained until the flip-flop is rewritten again. Conversely, if H is input from the outside during the input/output setting mode, Q becomes L and the input mode is set.
本実施例から明らかな様に、複数の入出力ピンの入出力
モードを個別に制御する場合でも、リセットとクロック
の２本の信号線で制御可能である。As is clear from this embodiment, even when the input/output modes of a plurality of input/output pins are individually controlled, the control can be performed using two signal lines: reset and clock.
又、制御回路もフリップフロップ１個を用いるだけの簡
単なもので済む。Further, the control circuit can be simple, using only one flip-flop.
次に１本発明の第２の実施例を第２図により説明する。Next, a second embodiment of the present invention will be described with reference to FIG.
同図（ａ）１〜５は第１図（ａ）１〜５に対応する。同
図（ｂ）は（ａ）のタイムチャートである６本実施例で
は、クロック信号自身が入出力設定モードを決める。ク
ロック信号をＨにするとインバータ８の出力がＬとなり
ＮＡＮＤゲート６の出力はＨ、インバータ７の出力はＬ
となり、４が遮断になり、入力バッファ２は外部からの
信号を受けられる様になる０例えば外部からしを入力す
るとＤ端子がＨになる。この状態でクロック信号をＬに
するとＣＫ端子がＨになり、Ｑｔｉ−Ｈにセットする。1-5 in FIG. 1 correspond to FIG. 1(a) 1-5. FIG. 6B is a time chart of FIG. 6A. In this embodiment, the clock signal itself determines the input/output setting mode. When the clock signal becomes H, the output of inverter 8 becomes L, the output of NAND gate 6 becomes H, and the output of inverter 7 becomes L.
4 is cut off, and the input buffer 2 becomes able to receive signals from the outside.0 For example, when external mustard is input, the D terminal becomes H. When the clock signal is set to L in this state, the CK terminal becomes H, setting Qti-H.
８の出力はＨになっているから６はインバータとして働
き、６の出力はり、７の出力はＨとなり、出力モードが
設定される。逆に外部からＨを入力すると入力モードが
設定される１本実施例では、クロック信号１本だけの信
号で入出力モードを設定できる。Since the output of 8 is H, 6 works as an inverter, the output of 6 and the output of 7 are H, and the output mode is set. Conversely, in this embodiment, where the input mode is set by inputting H from the outside, the input/output mode can be set with only one clock signal.
次に、本発明の第３の実施例を第３図により説明する。Next, a third embodiment of the present invention will be described with reference to FIG.
同図１〜５は第１図１〜５と対応する。1-5 correspond to FIGS. 1-5.
本実施例ではゲート９，１１．１２を追加する。In this embodiment, gates 9, 11, and 12 are added.
これにより、リセット端子がＨの時、ゲート３と４を非
導通にし、内部の信号線をオープンにすることが可能で
ある。従って、内部の信号線を他の端子から制御可能と
なる。更に、本実施例では、ゲート１０により、非反転
入力バッファ１３を導通にし、５から信号を入力するこ
とが可能になる。Thereby, when the reset terminal is at H, it is possible to make the gates 3 and 4 non-conductive and open the internal signal line. Therefore, the internal signal lines can be controlled from other terminals. Furthermore, in this embodiment, the gate 10 makes the non-inverting input buffer 13 conductive, allowing a signal to be input from the gate 10 .
この利点は次の通りである。一般に、入出力信号線又は
バスは配線が長いこと、又は多くのゲートが接続される
ことにより、浮遊容量、寄生容量Ｃｘが大きくなる。従
って、入出力信号線又はバスにより高速に信号を伝える
ことは困蔑である。The advantages of this are as follows. In general, input/output signal lines or buses have long wiring or are connected to many gates, so that stray capacitance and parasitic capacitance Cx become large. Therefore, it is difficult to transmit signals at high speed through input/output signal lines or buses.
本実施例では、ポンディングパッド５から信号を入力し
、浮遊容量Ｃ２の小さい信号線により高速に信号を伝達
することが可能となる。In this embodiment, it is possible to input a signal from the bonding pad 5 and transmit the signal at high speed through a signal line with a small stray capacitance C2.
次に、本発明の第４の実施例を第４図により説明する。Next, a fourth embodiment of the present invention will be described with reference to FIG.
同図において、２０，２１．２２は複数個の機能ブロッ
クであり、３０，３１．３２はこれらのブロックと信号
線（バス）４２を接続するためのスイッチである。、４
０はシフトレジスタで最初ＱｚのみＨで他のＱがＬにセ
ットされ、クロックが入力されるとＱｌがり、ＱｚがＨ
ｖ Ｑ ａ以降がＬとなる。以後、クロックが入力され
る毎にＨが伝ばんされる回路とする。４１は、第１〜第
３の実施例で述べた入出力制御回路が１個又は複数個用
いられた入出力バッファである。さて、大規模なＬＳＩ
では、機能デバッグ又はテスティング時に、２０〜２２
の様な機能ブロックを個別に評価できると便利である０
本実施例では最初Ｑ１がＨになっており３０により２０
を４２に接続し、４１．４２を通じて２０に信号の入出
力が可能である。４２．従って２０の端子が複数である
時、入出力の制御を４１により個別に出来るので便利で
ある０次にクロックを入力し、実施例１〜３の方法によ
り、入出力を再設定すると同時にＱｌをＨとし、２１に
信号を入出力することが可能となる。以下、同様に個々
の機能ブロックに信号を入出力し、評価することかでき
る。この様に、１〜２本の制御信号（第４図ではクロッ
ク線１本）により多数の信号線の入出力を容易に制御で
きる。In the figure, 20, 21, and 22 are a plurality of functional blocks, and 30, 31, and 32 are switches for connecting these blocks to a signal line (bus) 42. , 4
0 is a shift register, initially only Qz is set to H and the other Q's are set to L, and when a clock is input, Ql goes up and Qz goes to H.
v Q After a becomes L. From now on, the circuit is assumed to be one in which H is transmitted every time a clock is input. Reference numeral 41 denotes an input/output buffer using one or more of the input/output control circuits described in the first to third embodiments. Now, large-scale LSI
Then, during functional debugging or testing, 20 to 22
It would be convenient to be able to individually evaluate functional blocks such as 0
In this example, Q1 is initially H, and 20 by 30.
is connected to 42, and signals can be input and output to 20 through 41 and 42. 42. Therefore, when there are multiple terminals of 20, input/output can be controlled individually by 41, which is convenient.By inputting the 0th order clock, and resetting the input/output using the method of Examples 1 to 3, Ql can be set at the same time. H, and it becomes possible to input and output signals to and from 21. Thereafter, signals can be input/output to and evaluated from each functional block in the same way. In this way, input/output of a large number of signal lines can be easily controlled using one or two control signals (one clock line in FIG. 4).
次に本発明の第５の実施例を第５図により説明する０本
実施例は、２個以上の論理（又は記憶）ブロック６０，
６１．７０間のデータバスを制御する場合に関する。ブ
ロック６０，６１．７０は同一チップ上に集積される場
合もあるし、別チップに分かれている場合もある。ブロ
ック７０のバッファ回路は省略しである。また第５図で
は、第１図〜第３図で２．３の２段構成であった入力バ
ッファが１段のバッファとして書かれているのが。Next, a fifth embodiment of the present invention will be described with reference to FIG. 5. In this embodiment, two or more logic (or memory) blocks 60,
This example relates to the case where a data bus between 61 and 70 is controlled. The blocks 60, 61, and 70 may be integrated on the same chip or may be separated into separate chips. The buffer circuit of block 70 is omitted. Also, in FIG. 5, the input buffer 2.3, which had a two-stage configuration in FIGS. 1 to 3, is shown as a one-stage buffer.
第１図〜第３図と同じ構成も勿論可能である０本実施例
の動作は第１の実施例と同様である。リセットとクロッ
ク端子により、６０から入出力設定信号を出力して、入
出力モードを設定する。リセット端子にするタイミング
でフリップフロップＱがＬとなり６０から６１の方向へ
信号を送ることが可能になるためフリップフロップ６２
．６３の両方が、６０からの入出力設定信号により設定
される０本実施例では、データバスの中の所望の信号線
を入力モードに、他の信号線を出力モードに設定可能で
ある。又、ブロックイネーブル端子の制御により任意の
ブロックへのデータ転送が可能である。Of course, the same configuration as in FIGS. 1 to 3 is also possible.The operation of this embodiment is similar to that of the first embodiment. An input/output setting signal is output from 60 using the reset and clock terminals to set the input/output mode. Flip-flop Q becomes L at the timing of setting it as a reset terminal, and it becomes possible to send a signal in the direction from 60 to 61, so flip-flop 62
．． 63 are set by input/output setting signals from 60. In this embodiment, desired signal lines in the data bus can be set to input mode, and other signal lines can be set to output mode. Furthermore, data can be transferred to any block by controlling the block enable terminal.
次に本発明の第６の実施例を第６図により説明する。基
本的な動作は第５の実施例と同様である。Next, a sixth embodiment of the present invention will be described with reference to FIG. The basic operation is the same as that of the fifth embodiment.
本実施例では６４．６５としてセット、リセット付のＤ
型フリップフロップを用いる。入出力設定モード中セッ
ト端子をＨにすることによりＱがＨとなり、ブロック６
１から６０の方向へ信号を送ることが可能となる。従っ
て、６１から入出力設定の制御信号を出力することがで
きる。リセット端子をＨにすることにより６０から入出
力モードを設定できることは第５の実施例と同じである
。In this example, D is set as 64.65 and reset.
type flip-flop is used. By setting the set terminal to H during input/output setting mode, Q becomes H, and block 6
It becomes possible to send signals in directions from 1 to 60. Therefore, control signals for input/output settings can be output from 61. As in the fifth embodiment, the input/output mode can be set from 60 by setting the reset terminal to H.
以上の様に６０．６１の両方からデータバスの入出力モ
ードが設定できることが本実施例の特長である。As described above, the feature of this embodiment is that the input/output mode of the data bus can be set from both 60 and 61.
本発明によれば、入出力兼用ピンあるいは入出力兼用バ
スの入出力モードを１〜２本のタイミング信号で制御で
き、制御回路もフリップフロップと数個のゲートで簡単
に構成できる。従って、配線面積及び制御回路の面積が
低減される効果がある。According to the present invention, the input/output mode of the input/output pin or the input/output bus can be controlled by one or two timing signals, and the control circuit can be easily configured with flip-flops and several gates. Therefore, there is an effect that the wiring area and the area of the control circuit are reduced.
第１図は本発明の第１の実施例の構成図とタイミング図
、第２図は本発明の第２の実施例の構成図とタイミング
図、第３図は本発明の第３の実施例の構成図、第４図は
本発明の第４の実施例の構成図、第５図は本発明の第５
の実施例の構成図、第６図は本発明の第６の実施例の構
成図、第７図は従来の構成を示す図である。
１．６２，６３，６４，６５・・・Ｄ型フリップフロッ
プ、２・・・反転入力バッファ、３・・・３値インバー
タ、４・・・非反転３値出力バッファ、５・・・ポンデ
ィングパッド、６・・・ＮＡＮＤゲート、７，８，９゜
１０・・・インバータ、１１・・・ＡＮＤゲート、１２
・・・ＯＲゲート、１３・・・非反転入力バッファ、２
０゜２１．２２・・・論理機能ブロック、３０，３１゜
３２・・・ブロック選択スイッチ、４０・・・シフトレ
ジスタ、４１・・・人出力バッファ、４２・・・データ
バス、５０・・・入出力制御回路、５１・・・３値ゲ一
ト制御信号、６０，６１，７０・・・論理（又は記憶）
ブロック。Fig. 1 is a block diagram and timing diagram of a first embodiment of the present invention, Fig. 2 is a block diagram and timing diagram of a second embodiment of the present invention, and Fig. 3 is a block diagram of a third embodiment of the present invention. 4 is a block diagram of the fourth embodiment of the present invention, and FIG. 5 is a block diagram of the fifth embodiment of the present invention.
FIG. 6 is a diagram showing the configuration of the sixth embodiment of the present invention, and FIG. 7 is a diagram showing the conventional configuration. 1. 62, 63, 64, 65...D-type flip-flop, 2...Inverting input buffer, 3...Three-level inverter, 4...Non-inverting three-level output buffer, 5...Ponding Pad, 6... NAND gate, 7, 8, 9° 10... Inverter, 11... AND gate, 12
...OR gate, 13...Non-inverting input buffer, 2
0゜21.22...Logic function block, 30,31゜32...Block selection switch, 40...Shift register, 41...Person output buffer, 42...Data bus, 50... Input/output control circuit, 51... ternary gate control signal, 60, 61, 70... logic (or memory)
block.
Claims (1)
回路において、該信号線又はピンから所定の期間に制御
信号を入力し、該制御信号を記憶させて入出力モードを
設定することを特徴とする集積回路。1. In an integrated circuit having a dual-purpose input/output signal line or a dual-purpose input/output pin, a control signal is input from the signal line or pin during a predetermined period, and the input/output mode is set by storing the control signal. integrated circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27921687A JPH01121964A (en) | 1987-11-06 | 1987-11-06 | Integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27921687A JPH01121964A (en) | 1987-11-06 | 1987-11-06 | Integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01121964A true JPH01121964A (en) | 1989-05-15 |
Family
ID=17608046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27921687A Pending JPH01121964A (en) | 1987-11-06 | 1987-11-06 | Integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01121964A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62239257A (en) * | 1986-04-10 | 1987-10-20 | Nec Corp | Microprocessor |
-
1987
- 1987-11-06 JP JP27921687A patent/JPH01121964A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62239257A (en) * | 1986-04-10 | 1987-10-20 | Nec Corp | Microprocessor |
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