JPH07104841A - プログラマブルコントローラの異常検出方法 - Google Patents
プログラマブルコントローラの異常検出方法Info
- Publication number
- JPH07104841A JPH07104841A JP5247770A JP24777093A JPH07104841A JP H07104841 A JPH07104841 A JP H07104841A JP 5247770 A JP5247770 A JP 5247770A JP 24777093 A JP24777093 A JP 24777093A JP H07104841 A JPH07104841 A JP H07104841A
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- Japan
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- cpu
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- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】
【目的】 雑音影響によるバスの異常を従来よりも早く
検出する。 【構成】 ＣＰＵ１は、シーケンス演算処理（スキャン
処理）を実行する毎にメモリ７Ａに対してリードライト
チェックをかけることによりバス８、９の異常の有無
を、ＣＰＵ１が暴走する前に検出する。
検出する。 【構成】 ＣＰＵ１は、シーケンス演算処理（スキャン
処理）を実行する毎にメモリ７Ａに対してリードライト
チェックをかけることによりバス８、９の異常の有無
を、ＣＰＵ１が暴走する前に検出する。
Description
【０００１】
【産業上の利用分野】本発明は、電子機器を制御するプ
ログラマブルコントローラに関する。
ログラマブルコントローラに関する。
【０００２】
【従来の技術】従来、プログラマブルコントローラは、
ユーザが制御内容を自由に組変えることができる制御機
器として知られている。プログラマブルコントローラ本
体に故障がおきると、システム全体が異常を来すので、
従来では次のような方法でプログラマブルコントローラ
の異常を検出している。プログラマブルコントローラ内
に、一定時間を検知すると、異常検知信号を発生するウ
オッチドッグタイマーを設ける。プログラマブルコント
ローラ内のＣＰＵから、上記一定時間より短い時間でウ
オッチドッグタイマーに対してリセットをかける。この
ため、ＣＰＵが正常に作動している間は、ウオッチドッ
グタイマーは異常検知信号を発生しない。けれども、Ｃ
ＰＵが接続されているバスに雑音が発生したり、断線異
常によりＣＰＵが異常停止したり、暴走した場合、リセ
ットがウオッチドッグタイマーにかからないので、ウオ
ッチドッグタイマーから異常検知信号が発生される。こ
の異常検知信号によりシステム停止回路が作動して、シ
ステム全体を初期状態に設定する。
ユーザが制御内容を自由に組変えることができる制御機
器として知られている。プログラマブルコントローラ本
体に故障がおきると、システム全体が異常を来すので、
従来では次のような方法でプログラマブルコントローラ
の異常を検出している。プログラマブルコントローラ内
に、一定時間を検知すると、異常検知信号を発生するウ
オッチドッグタイマーを設ける。プログラマブルコント
ローラ内のＣＰＵから、上記一定時間より短い時間でウ
オッチドッグタイマーに対してリセットをかける。この
ため、ＣＰＵが正常に作動している間は、ウオッチドッ
グタイマーは異常検知信号を発生しない。けれども、Ｃ
ＰＵが接続されているバスに雑音が発生したり、断線異
常によりＣＰＵが異常停止したり、暴走した場合、リセ
ットがウオッチドッグタイマーにかからないので、ウオ
ッチドッグタイマーから異常検知信号が発生される。こ
の異常検知信号によりシステム停止回路が作動して、シ
ステム全体を初期状態に設定する。
【０００３】
【発明が解決しようとする課題】このような異常検知方
法を採用することでプログラマブルコントローラ内の異
常には対処できるようになった。しかしながら、最近
は、プログラマブルコントローラの処理速度が高速化し
ているので上述のウオッチドッグタイマーが異常を検知
してから、システム停止までの間に、システムに悪影響
を与えてしまう。これに加えて、バススイッチやインタ
ーフェースを介してプログラマブルコントローラに接続
した増設ユニット側に故障が発生しても、バススイッチ
によりバスが遮断されているので、ＣＰＵ側ではその異
常に気が付かない。
法を採用することでプログラマブルコントローラ内の異
常には対処できるようになった。しかしながら、最近
は、プログラマブルコントローラの処理速度が高速化し
ているので上述のウオッチドッグタイマーが異常を検知
してから、システム停止までの間に、システムに悪影響
を与えてしまう。これに加えて、バススイッチやインタ
ーフェースを介してプログラマブルコントローラに接続
した増設ユニット側に故障が発生しても、バススイッチ
によりバスが遮断されているので、ＣＰＵ側ではその異
常に気が付かない。
【０００４】そこで、本発明は、上述の点に鑑みて、Ｃ
ＰＵが正常に作動している間はプログラマブルコントロ
ーラの内部バスの異常や外部接続したユニットの異常を
検知できるようにウオッチドッグタイマーの異常検知時
間よりも早く上記バス異常を検知することの可能なプロ
グラマブルコントローラの異常検知方法を提供すること
を目的とする。
ＰＵが正常に作動している間はプログラマブルコントロ
ーラの内部バスの異常や外部接続したユニットの異常を
検知できるようにウオッチドッグタイマーの異常検知時
間よりも早く上記バス異常を検知することの可能なプロ
グラマブルコントローラの異常検知方法を提供すること
を目的とする。
【０００５】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、ＣＰＵを有し、該ＣＰＵによりシ
ーケンス演算を繰り返し実行することにより電子機器の
自動制御を実行するプログラマブルコントローラの異常
検出方法において、前記シーケンス演算の繰り返し毎
に、前記ＣＰＵは、当該ＣＰＵとバスを介して接続する
メモリに特定データの書き込みを行い、次に、書き込ま
れたデータの読み出しを行い、当該読み出されたデータ
および前記書き込みを行ったデータの一致判定を行い、
不一致判定が得られた時は、前記バスまたは前記メモリ
に異常が発生したことを検出することを特徴とする。
るために、本発明は、ＣＰＵを有し、該ＣＰＵによりシ
ーケンス演算を繰り返し実行することにより電子機器の
自動制御を実行するプログラマブルコントローラの異常
検出方法において、前記シーケンス演算の繰り返し毎
に、前記ＣＰＵは、当該ＣＰＵとバスを介して接続する
メモリに特定データの書き込みを行い、次に、書き込ま
れたデータの読み出しを行い、当該読み出されたデータ
および前記書き込みを行ったデータの一致判定を行い、
不一致判定が得られた時は、前記バスまたは前記メモリ
に異常が発生したことを検出することを特徴とする。
【０００６】
【作用】本発明は、信号線やメモリの異常検出方法とし
てメモリに書き込んだデータの読み出しを行って、その
データが書き込みデータと一致することを確認する方法
があることに着目し、この異常検出方法をＣＰＵのシー
ケンス演算に同期して実行することでバス異常によりＣ
ＰＵが暴走する前にバス異常を検出する。
てメモリに書き込んだデータの読み出しを行って、その
データが書き込みデータと一致することを確認する方法
があることに着目し、この異常検出方法をＣＰＵのシー
ケンス演算に同期して実行することでバス異常によりＣ
ＰＵが暴走する前にバス異常を検出する。
【０００７】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【０００８】本発明の説明に先立って本発明を適用した
プログラマブルコントローラのシステム構成を図２を用
いて説明する。図２において、中央演算処理装置（ＣＰ
Ｕ）１はシステムＲＯＭ（リードオンリーメモリ）３に
格納されたシステムプログラムに従って、内部バス８、
外部バス９に接続された以下の回路の制御を実行する。
ＣＰＵ１はビット演算プロセッサ（Ｂ．Ｐ）２と共にユ
ーザが予め作成したシーケンスプログラム、すなわち、
自動制御の対象の制御内容を規定したプログラムを実行
する。一般的にはＣＰＵ１は数値計算、データ関連の処
理を実行し、Ｂ．Ｐ２はアンド、オアなどのビット演算
を実行する。これらの処理を実行するためのシーケンス
プログラムはシステムＲＡＭ（ランダムアクセスメモ
リ）４に格納されている。データメモリ５は自動制御の
対象の電子機器から受信し、シーケンス演算に使用する
接点データ、シーケンス演算の結果、定められる接点デ
ータを記憶する。バススイッチ６は複数の入出力ユニッ
ト（不図示）の他、増設ユニット７と接続し、ＣＰＵ１
が増設ユニット７のアドレスを指定した時に内部バス８
と外部バス９とを接続する。本実施例の増設ユニット７
は入出力ユニットであり、制御信号レベルの接点データ
を電子機器との間の転送信号レベルに相互変換する。こ
の信号変換のために増設ユニット７内には接点データを
一時記憶しておくためのＲＡＭ７Ａが設けられている。
プログラマブルコントローラのシステム構成を図２を用
いて説明する。図２において、中央演算処理装置（ＣＰ
Ｕ）１はシステムＲＯＭ（リードオンリーメモリ）３に
格納されたシステムプログラムに従って、内部バス８、
外部バス９に接続された以下の回路の制御を実行する。
ＣＰＵ１はビット演算プロセッサ（Ｂ．Ｐ）２と共にユ
ーザが予め作成したシーケンスプログラム、すなわち、
自動制御の対象の制御内容を規定したプログラムを実行
する。一般的にはＣＰＵ１は数値計算、データ関連の処
理を実行し、Ｂ．Ｐ２はアンド、オアなどのビット演算
を実行する。これらの処理を実行するためのシーケンス
プログラムはシステムＲＡＭ（ランダムアクセスメモ
リ）４に格納されている。データメモリ５は自動制御の
対象の電子機器から受信し、シーケンス演算に使用する
接点データ、シーケンス演算の結果、定められる接点デ
ータを記憶する。バススイッチ６は複数の入出力ユニッ
ト（不図示）の他、増設ユニット７と接続し、ＣＰＵ１
が増設ユニット７のアドレスを指定した時に内部バス８
と外部バス９とを接続する。本実施例の増設ユニット７
は入出力ユニットであり、制御信号レベルの接点データ
を電子機器との間の転送信号レベルに相互変換する。こ
の信号変換のために増設ユニット７内には接点データを
一時記憶しておくためのＲＡＭ７Ａが設けられている。
【０００９】このようなシステム構成において実行され
る異常検知処理を図１を用いて説明する。図１はＲＯＭ
３に格納されたシステムプログラムの処理内容を示す。
電源投入、シーケンスプログラムのＲＡＭ４への格納の
後、ユーザからの起動の指示により図１のプログラムが
ＣＰＵ１において実行される。ＣＰＵ１はスキャンベー
ス処理をステップＳ１で実行する。スキャンベース処理
とは、データメモリ５に記憶されている接点データを読
み出して、入出力ユニットや増設ユニット７に転送する
処理、これらのユニットから接点データを読み出してデ
ータメモリ５に格納する処理、プログラマブルコントロ
ーラ内の回路の故障診断処理を実行する処理のことであ
る。次に、ＣＰＵ１は増設ユニット７内のＲＡＭ７Ａの
特定領域に特定データを書き込み、次にその特定データ
を読み出す（ステップＳ２→Ｓ３）。ＣＰＵ１は読み出
したデータが書き込みのデータと一致しているか否かを
調べることにより増設ユニット７の異常の有無を判定す
る。一致判定が得られない場合、すなわち、外部バス９
もしくは増設ユニット７内に異常がある場合は上記特定
データがＲＡＭ７Ａに書き込まれないので、ＣＰＵ１の
読み出し処理により外部バス９上に現われるデータは特
定データとは異なったものとなる。このようにして異常
を検出したＣＰＵ１は異常検出の旨の警報を発生するな
どの従来と同様の異常処理を実行する（ステップＳ４→
Ｓ６）。
る異常検知処理を図１を用いて説明する。図１はＲＯＭ
３に格納されたシステムプログラムの処理内容を示す。
電源投入、シーケンスプログラムのＲＡＭ４への格納の
後、ユーザからの起動の指示により図１のプログラムが
ＣＰＵ１において実行される。ＣＰＵ１はスキャンベー
ス処理をステップＳ１で実行する。スキャンベース処理
とは、データメモリ５に記憶されている接点データを読
み出して、入出力ユニットや増設ユニット７に転送する
処理、これらのユニットから接点データを読み出してデ
ータメモリ５に格納する処理、プログラマブルコントロ
ーラ内の回路の故障診断処理を実行する処理のことであ
る。次に、ＣＰＵ１は増設ユニット７内のＲＡＭ７Ａの
特定領域に特定データを書き込み、次にその特定データ
を読み出す（ステップＳ２→Ｓ３）。ＣＰＵ１は読み出
したデータが書き込みのデータと一致しているか否かを
調べることにより増設ユニット７の異常の有無を判定す
る。一致判定が得られない場合、すなわち、外部バス９
もしくは増設ユニット７内に異常がある場合は上記特定
データがＲＡＭ７Ａに書き込まれないので、ＣＰＵ１の
読み出し処理により外部バス９上に現われるデータは特
定データとは異なったものとなる。このようにして異常
を検出したＣＰＵ１は異常検出の旨の警報を発生するな
どの従来と同様の異常処理を実行する（ステップＳ４→
Ｓ６）。
【００１０】一方、異常なしの判定が得られたばあい
は、ＣＰＵ１はデータメモリ５内の入力接点データを用
いて、ＲＡＭ４のシーケンスプログラム（ユーザプログ
ラム）によりシーケンス演算を実行する。この演算の結
果、得られる接点データが出力用としてデータメモリ５
に書き込まれる（ステップＳ５）。図１の処理手順はス
テップ１に戻り、上述の手順が繰り返し実行される（ス
テップＳ１ Ｓ５のループ処理）。ウオッチドッグタイ
マーのカウントアップ時間は、通常、上記ループ周期よ
り長く設定されるので、従来では増設ユニットに異常が
発生した場合、この異常の発生によりＣＰＵ１が暴走し
た後、ウオッチドッグタイマーがカウントアップして初
めて異常が検出された。これに対して本実施例では１ル
ープ処理時間後に異常が検出される。
は、ＣＰＵ１はデータメモリ５内の入力接点データを用
いて、ＲＡＭ４のシーケンスプログラム（ユーザプログ
ラム）によりシーケンス演算を実行する。この演算の結
果、得られる接点データが出力用としてデータメモリ５
に書き込まれる（ステップＳ５）。図１の処理手順はス
テップ１に戻り、上述の手順が繰り返し実行される（ス
テップＳ１ Ｓ５のループ処理）。ウオッチドッグタイ
マーのカウントアップ時間は、通常、上記ループ周期よ
り長く設定されるので、従来では増設ユニットに異常が
発生した場合、この異常の発生によりＣＰＵ１が暴走し
た後、ウオッチドッグタイマーがカウントアップして初
めて異常が検出された。これに対して本実施例では１ル
ープ処理時間後に異常が検出される。
【００１１】本実施例の他に次の例を実施できる。
【００１２】１）本実施例では増設ユニットのみの異常
を検出する例を説明したが図２の内部バス８および外部
バス９接続する回路の異常をも検出できる。この場合、
異常の検出の対象の回路内に特定データを書き込み、記
憶するラッチ、レジスタ、メモリ等の記憶回路を設け
る。また、メモリ自信がバスに接続されている場合は、
特定データ記憶領域を設ける。さらに回路ごとに異なる
特定データを割り当てておくと、バスの異常と回路の異
常を識別できる。たとえば、図２の内部バス８が断線し
た場合、すべての回路について異常判定（図１のＳ４の
処理）が得られる。また、外部バス９が断線した場合
は、外部バス９に接続した回路が異常の判定となり、内
部バス８の回路については正常の判定となる。また、外
部バス９や内部バス８のそれぞれに複数の回路が接続さ
れている場合には、バス自身が異常の時は、そのバスに
接続の回路全てについて異常の判定が得られる。そこ
で、内部バス８が異常となった時の異常判定のパター
ン、外部バス９が異常となった時の異常判定のパター
ン、個々の回路が異常となった時の異常判定のパターン
をＲＯＭ４内に用意しておき図１のステップＳ４の正常
有無判定時に異常判定が得られたときにどの異常判定パ
ターンに合致するかをＣＰＵ１により識別すると、異常
箇所を限定することができる。このための処理手順は特
に記載しなくても当業者であれば容易に理解し得よう。
を検出する例を説明したが図２の内部バス８および外部
バス９接続する回路の異常をも検出できる。この場合、
異常の検出の対象の回路内に特定データを書き込み、記
憶するラッチ、レジスタ、メモリ等の記憶回路を設け
る。また、メモリ自信がバスに接続されている場合は、
特定データ記憶領域を設ける。さらに回路ごとに異なる
特定データを割り当てておくと、バスの異常と回路の異
常を識別できる。たとえば、図２の内部バス８が断線し
た場合、すべての回路について異常判定（図１のＳ４の
処理）が得られる。また、外部バス９が断線した場合
は、外部バス９に接続した回路が異常の判定となり、内
部バス８の回路については正常の判定となる。また、外
部バス９や内部バス８のそれぞれに複数の回路が接続さ
れている場合には、バス自身が異常の時は、そのバスに
接続の回路全てについて異常の判定が得られる。そこ
で、内部バス８が異常となった時の異常判定のパター
ン、外部バス９が異常となった時の異常判定のパター
ン、個々の回路が異常となった時の異常判定のパターン
をＲＯＭ４内に用意しておき図１のステップＳ４の正常
有無判定時に異常判定が得られたときにどの異常判定パ
ターンに合致するかをＣＰＵ１により識別すると、異常
箇所を限定することができる。このための処理手順は特
に記載しなくても当業者であれば容易に理解し得よう。
【００１３】
【発明の効果】以上説明したように、本発明によれば、
従来よりも早く、異常を検出できるので、プログラマブ
ルコントローラが自動制御している電子機器に与える影
響が低減する。雑音（ノイズ）影響によりバスに異常が
発生しても、その異常を迅速に対処でき、プログラマブ
ルコントローラの信頼性を高めることができる。
従来よりも早く、異常を検出できるので、プログラマブ
ルコントローラが自動制御している電子機器に与える影
響が低減する。雑音（ノイズ）影響によりバスに異常が
発生しても、その異常を迅速に対処でき、プログラマブ
ルコントローラの信頼性を高めることができる。
【図１】図２のＣＰＵ１が実行する処理手順を示すフロ
ーチャートである。
ーチャートである。
【図２】本発明実施例のシステム構成を示すブロック図
である。
である。
１ ＣＰＵ ２ Ｂ．Ｐ ３ システムＲＯＭ ４ システムＲＡＭ ５ データメモリ ６ バススイッチ ７ 増設メモリ ８ 内部バス ９ 外部バス
Claims (1)
- 【請求項１】 ＣＰＵを有し、該ＣＰＵによりシーケン
ス演算を繰り返し実行することにより電子機器の自動制
御を実行するプログラマブルコントローラの異常検出方
法において、 前記シーケンス演算の繰り返し毎に、前記ＣＰＵは、当
該ＣＰＵとバスを介して接続するメモリに特定データの
書き込みを行い、 次に、書き込まれたデータの読み出しを行い、 当該読み出されたデータおよび前記書き込みを行ったデ
ータの一致判定を行い、 不一致判定が得られた時は、前記バスまたは前記メモリ
に異常が発生したことを検出することを特徴とするプロ
グラマブルコントローラの異常検出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5247770A JPH07104841A (ja) | 1993-10-04 | 1993-10-04 | プログラマブルコントローラの異常検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5247770A JPH07104841A (ja) | 1993-10-04 | 1993-10-04 | プログラマブルコントローラの異常検出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07104841A true JPH07104841A (ja) | 1995-04-21 |
Family
ID=17168397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5247770A Pending JPH07104841A (ja) | 1993-10-04 | 1993-10-04 | プログラマブルコントローラの異常検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07104841A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011044177A (ja) * | 2010-11-05 | 2011-03-03 | Canon Inc | 温度制御装置 |
-
1993
- 1993-10-04 JP JP5247770A patent/JPH07104841A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011044177A (ja) * | 2010-11-05 | 2011-03-03 | Canon Inc | 温度制御装置 |
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