JPH07104841A - Abnormality detecting method for programmable controller - Google Patents

Abstract

PURPOSE:To detect the bus abnormality before the runaway of a CPU by read ing data written in a memory and confirming matching between those data and write data. CONSTITUTION:After a sequence program is stored in a RAM 4, the program is executed at a CPU 1 according to the instruction of start given by a user. Next, specified data are written in the specified area of a RAM 7A inside an extended unit 9 by the CPU 1 and afterwards, those specified data are read out. The CPU 1 decides the presence/absence of abnormality at the extended unit 7 by investigating whether the read data are matched with the written data or not. When macthing is not decided, namely, when any abnormality generates at an external bus 9 or inside the extended unit 7, since the specified data are not written in the RAM 7A, data appearing on appear on the external bus 9 with the read processing of the CPU 1 are different from the specified data, and the CPU 1 issues an alarm showing the detection of abnormality.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、電子機器を制御するプ
ログラマブルコントローラに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a programmable controller for controlling electronic equipment.

【０００２】[0002]

【従来の技術】従来、プログラマブルコントローラは、
ユーザが制御内容を自由に組変えることができる制御機
器として知られている。プログラマブルコントローラ本
体に故障がおきると、システム全体が異常を来すので、
従来では次のような方法でプログラマブルコントローラ
の異常を検出している。プログラマブルコントローラ内
に、一定時間を検知すると、異常検知信号を発生するウ
オッチドッグタイマーを設ける。プログラマブルコント
ローラ内のＣＰＵから、上記一定時間より短い時間でウ
オッチドッグタイマーに対してリセットをかける。この
ため、ＣＰＵが正常に作動している間は、ウオッチドッ
グタイマーは異常検知信号を発生しない。けれども、Ｃ
ＰＵが接続されているバスに雑音が発生したり、断線異
常によりＣＰＵが異常停止したり、暴走した場合、リセ
ットがウオッチドッグタイマーにかからないので、ウオ
ッチドッグタイマーから異常検知信号が発生される。こ
の異常検知信号によりシステム停止回路が作動して、シ
ステム全体を初期状態に設定する。2. Description of the Related Art Conventionally, programmable controllers are
It is known as a control device that allows the user to freely change the control contents. If the programmable controller fails, the entire system will malfunction.
Conventionally, the abnormality of the programmable controller is detected by the following method. A watchdog timer that generates an abnormality detection signal when a fixed time is detected is provided in the programmable controller. From the CPU in the programmable controller, the watchdog timer is reset in a time shorter than the above fixed time. Therefore, the watchdog timer does not generate an abnormality detection signal while the CPU is operating normally. But C
When the bus to which the PU is connected generates noise, the CPU abnormally stops due to a disconnection abnormality, or runs out of control, the watchdog timer is not reset and therefore the watchdog timer generates an abnormality detection signal. This abnormality detection signal activates the system stop circuit to set the entire system to the initial state.

【０００３】[0003]

【発明が解決しようとする課題】このような異常検知方
法を採用することでプログラマブルコントローラ内の異
常には対処できるようになった。しかしながら、最近
は、プログラマブルコントローラの処理速度が高速化し
ているので上述のウオッチドッグタイマーが異常を検知
してから、システム停止までの間に、システムに悪影響
を与えてしまう。これに加えて、バススイッチやインタ
ーフェースを介してプログラマブルコントローラに接続
した増設ユニット側に故障が発生しても、バススイッチ
によりバスが遮断されているので、ＣＰＵ側ではその異
常に気が付かない。By adopting such an abnormality detecting method, it becomes possible to cope with an abnormality in the programmable controller. However, recently, since the processing speed of the programmable controller has been increased, the system is adversely affected between the time when the watchdog timer detects an abnormality and the time when the system is stopped. In addition to this, even if a failure occurs on the extension unit side connected to the programmable controller via the bus switch or interface, the bus is blocked by the bus switch, so the CPU side does not notice the abnormality.

【０００４】そこで、本発明は、上述の点に鑑みて、Ｃ
ＰＵが正常に作動している間はプログラマブルコントロ
ーラの内部バスの異常や外部接続したユニットの異常を
検知できるようにウオッチドッグタイマーの異常検知時
間よりも早く上記バス異常を検知することの可能なプロ
グラマブルコントローラの異常検知方法を提供すること
を目的とする。Therefore, in view of the above points, the present invention provides C
Programmable to detect the above bus abnormality earlier than the watchdog timer abnormality detection time so that the internal bus abnormality of the programmable controller and the abnormality of the externally connected unit can be detected while the PU is operating normally An object is to provide a method of detecting an abnormality in a controller.

【０００５】[0005]

【課題を解決するための手段】このような目的を達成す
るために、本発明は、ＣＰＵを有し、該ＣＰＵによりシ
ーケンス演算を繰り返し実行することにより電子機器の
自動制御を実行するプログラマブルコントローラの異常
検出方法において、前記シーケンス演算の繰り返し毎
に、前記ＣＰＵは、当該ＣＰＵとバスを介して接続する
メモリに特定データの書き込みを行い、次に、書き込ま
れたデータの読み出しを行い、当該読み出されたデータ
および前記書き込みを行ったデータの一致判定を行い、
不一致判定が得られた時は、前記バスまたは前記メモリ
に異常が発生したことを検出することを特徴とする。In order to achieve such an object, the present invention provides a programmable controller which has a CPU and which automatically executes electronic control by repeatedly executing a sequence operation by the CPU. In the abnormality detection method, each time the sequence operation is repeated, the CPU writes specific data to a memory connected to the CPU via a bus, then reads the written data, and reads the read data. The data that has been written and the data that has been written is determined to match,
When a non-coincidence determination is obtained, it is detected that an abnormality has occurred in the bus or the memory.

【０００６】[0006]

【作用】本発明は、信号線やメモリの異常検出方法とし
てメモリに書き込んだデータの読み出しを行って、その
データが書き込みデータと一致することを確認する方法
があることに着目し、この異常検出方法をＣＰＵのシー
ケンス演算に同期して実行することでバス異常によりＣ
ＰＵが暴走する前にバス異常を検出する。The present invention focuses on the fact that there is a method of detecting the abnormality of the signal line or the memory by reading the data written in the memory and confirming that the data matches the written data. By executing the method in synchronism with the sequence operation of the CPU, C
A bus error is detected before the PU goes out of control.

【０００７】[0007]

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。Embodiments of the present invention will now be described in detail with reference to the drawings.

【０００８】本発明の説明に先立って本発明を適用した
プログラマブルコントローラのシステム構成を図２を用
いて説明する。図２において、中央演算処理装置（ＣＰ
Ｕ）１はシステムＲＯＭ（リードオンリーメモリ）３に
格納されたシステムプログラムに従って、内部バス８、
外部バス９に接続された以下の回路の制御を実行する。
ＣＰＵ１はビット演算プロセッサ（Ｂ．Ｐ）２と共にユ
ーザが予め作成したシーケンスプログラム、すなわち、
自動制御の対象の制御内容を規定したプログラムを実行
する。一般的にはＣＰＵ１は数値計算、データ関連の処
理を実行し、Ｂ．Ｐ２はアンド、オアなどのビット演算
を実行する。これらの処理を実行するためのシーケンス
プログラムはシステムＲＡＭ（ランダムアクセスメモ
リ）４に格納されている。データメモリ５は自動制御の
対象の電子機器から受信し、シーケンス演算に使用する
接点データ、シーケンス演算の結果、定められる接点デ
ータを記憶する。バススイッチ６は複数の入出力ユニッ
ト（不図示）の他、増設ユニット７と接続し、ＣＰＵ１
が増設ユニット７のアドレスを指定した時に内部バス８
と外部バス９とを接続する。本実施例の増設ユニット７
は入出力ユニットであり、制御信号レベルの接点データ
を電子機器との間の転送信号レベルに相互変換する。こ
の信号変換のために増設ユニット７内には接点データを
一時記憶しておくためのＲＡＭ７Ａが設けられている。Prior to the description of the present invention, the system configuration of a programmable controller to which the present invention is applied will be described with reference to FIG. In FIG. 2, a central processing unit (CP
U) 1 is an internal bus 8 according to a system program stored in a system ROM (read only memory) 3.
The control of the following circuits connected to the external bus 9 is executed.
The CPU 1 is a sequence program created in advance by the user together with the bit arithmetic processor (BP) 2, that is,
Executes a program that defines the control contents of the automatic control target. Generally, the CPU 1 executes numerical calculation and data-related processing, and P2 executes bit operations such as AND and OR. A sequence program for executing these processes is stored in the system RAM (random access memory) 4. The data memory 5 stores contact data received from an electronic device to be automatically controlled and used for sequence calculation, a result of the sequence calculation, and predetermined contact data. The bus switch 6 is connected to not only a plurality of input / output units (not shown) but also an extension unit 7,
Internal bus 8 when the address of extension unit 7 is specified
And the external bus 9 are connected. Expansion unit 7 of this embodiment
Is an input / output unit, which mutually converts contact data at a control signal level into a transfer signal level with an electronic device. A RAM 7A for temporarily storing contact data in the extension unit 7 for this signal conversion is provided.

【０００９】このようなシステム構成において実行され
る異常検知処理を図１を用いて説明する。図１はＲＯＭ
３に格納されたシステムプログラムの処理内容を示す。
電源投入、シーケンスプログラムのＲＡＭ４への格納の
後、ユーザからの起動の指示により図１のプログラムが
ＣＰＵ１において実行される。ＣＰＵ１はスキャンベー
ス処理をステップＳ１で実行する。スキャンベース処理
とは、データメモリ５に記憶されている接点データを読
み出して、入出力ユニットや増設ユニット７に転送する
処理、これらのユニットから接点データを読み出してデ
ータメモリ５に格納する処理、プログラマブルコントロ
ーラ内の回路の故障診断処理を実行する処理のことであ
る。次に、ＣＰＵ１は増設ユニット７内のＲＡＭ７Ａの
特定領域に特定データを書き込み、次にその特定データ
を読み出す（ステップＳ２→Ｓ３）。ＣＰＵ１は読み出
したデータが書き込みのデータと一致しているか否かを
調べることにより増設ユニット７の異常の有無を判定す
る。一致判定が得られない場合、すなわち、外部バス９
もしくは増設ユニット７内に異常がある場合は上記特定
データがＲＡＭ７Ａに書き込まれないので、ＣＰＵ１の
読み出し処理により外部バス９上に現われるデータは特
定データとは異なったものとなる。このようにして異常
を検出したＣＰＵ１は異常検出の旨の警報を発生するな
どの従来と同様の異常処理を実行する（ステップＳ４→
Ｓ６）。The abnormality detection processing executed in such a system configuration will be described with reference to FIG. Figure 1 ROM
3 shows the processing contents of the system program stored in FIG.
After the power is turned on and the sequence program is stored in the RAM 4, the CPU 1 executes the program shown in FIG. The CPU 1 executes scan-based processing in step S1. Scan-based processing is processing for reading contact data stored in the data memory 5 and transferring it to the input / output unit or extension unit 7, processing for reading contact data from these units and storing it in the data memory 5, programmable It is a process of executing a failure diagnosis process of a circuit in the controller. Next, the CPU 1 writes specific data in a specific area of the RAM 7A in the expansion unit 7, and then reads the specific data (steps S2 → S3). The CPU 1 determines whether or not there is an abnormality in the extension unit 7 by checking whether the read data matches the written data. When the coincidence judgment cannot be obtained, that is, the external bus 9
Alternatively, when there is an abnormality in the extension unit 7, the specific data is not written in the RAM 7A, so that the data appearing on the external bus 9 by the reading process of the CPU 1 is different from the specific data. The CPU 1 that has detected the abnormality in this way executes the same abnormality processing as in the conventional method such as issuing an alarm indicating that the abnormality has been detected (step S4 →
S6).

【００１０】一方、異常なしの判定が得られたばあい
は、ＣＰＵ１はデータメモリ５内の入力接点データを用
いて、ＲＡＭ４のシーケンスプログラム（ユーザプログ
ラム）によりシーケンス演算を実行する。この演算の結
果、得られる接点データが出力用としてデータメモリ５
に書き込まれる（ステップＳ５）。図１の処理手順はス
テップ１に戻り、上述の手順が繰り返し実行される（ス
テップＳ１ Ｓ５のループ処理）。ウオッチドッグタイ
マーのカウントアップ時間は、通常、上記ループ周期よ
り長く設定されるので、従来では増設ユニットに異常が
発生した場合、この異常の発生によりＣＰＵ１が暴走し
た後、ウオッチドッグタイマーがカウントアップして初
めて異常が検出された。これに対して本実施例では１ル
ープ処理時間後に異常が検出される。On the other hand, when it is determined that there is no abnormality, the CPU 1 uses the input contact data in the data memory 5 to execute the sequence operation by the sequence program (user program) of the RAM 4. The contact data obtained as a result of this calculation is output to the data memory 5 for output.
Is written in (step S5). The processing procedure of FIG. 1 returns to step 1, and the above procedure is repeatedly executed (loop processing of steps S1 and S5). Normally, the count-up time of the watchdog timer is set longer than the above loop cycle. Therefore, when an abnormality occurs in the extension unit, the watchdog timer counts up after the CPU1 runs out of control due to the abnormality. The first time an abnormality was detected. On the other hand, in this embodiment, the abnormality is detected after one loop processing time.

【００１１】本実施例の他に次の例を実施できる。In addition to this embodiment, the following example can be implemented.

【００１２】１）本実施例では増設ユニットのみの異常
を検出する例を説明したが図２の内部バス８および外部
バス９接続する回路の異常をも検出できる。この場合、
異常の検出の対象の回路内に特定データを書き込み、記
憶するラッチ、レジスタ、メモリ等の記憶回路を設け
る。また、メモリ自信がバスに接続されている場合は、
特定データ記憶領域を設ける。さらに回路ごとに異なる
特定データを割り当てておくと、バスの異常と回路の異
常を識別できる。たとえば、図２の内部バス８が断線し
た場合、すべての回路について異常判定（図１のＳ４の
処理）が得られる。また、外部バス９が断線した場合
は、外部バス９に接続した回路が異常の判定となり、内
部バス８の回路については正常の判定となる。また、外
部バス９や内部バス８のそれぞれに複数の回路が接続さ
れている場合には、バス自身が異常の時は、そのバスに
接続の回路全てについて異常の判定が得られる。そこ
で、内部バス８が異常となった時の異常判定のパター
ン、外部バス９が異常となった時の異常判定のパター
ン、個々の回路が異常となった時の異常判定のパターン
をＲＯＭ４内に用意しておき図１のステップＳ４の正常
有無判定時に異常判定が得られたときにどの異常判定パ
ターンに合致するかをＣＰＵ１により識別すると、異常
箇所を限定することができる。このための処理手順は特
に記載しなくても当業者であれば容易に理解し得よう。1) In this embodiment, an example of detecting an abnormality in only the extension unit has been described, but an abnormality in the circuit connected to the internal bus 8 and the external bus 9 in FIG. 2 can also be detected. in this case,
A storage circuit, such as a latch, a register, or a memory, for writing and storing specific data is provided in the circuit of the abnormality detection target. Also, if the memory confidence is connected to the bus,
Provide a specific data storage area. Further, by assigning different specific data to each circuit, it is possible to identify a bus abnormality and a circuit abnormality. For example, when the internal bus 8 of FIG. 2 is disconnected, abnormality determination (processing of S4 of FIG. 1) can be obtained for all circuits. When the external bus 9 is disconnected, the circuit connected to the external bus 9 is determined to be abnormal, and the circuit of the internal bus 8 is determined to be normal. Further, when a plurality of circuits are connected to each of the external bus 9 and the internal bus 8, when the bus itself is abnormal, it is possible to obtain the abnormality determination for all the circuits connected to the bus. Therefore, an abnormality determination pattern when the internal bus 8 becomes abnormal, an abnormality determination pattern when the external bus 9 becomes abnormal, and an abnormality determination pattern when individual circuits become abnormal are stored in the ROM 4. If the CPU 1 identifies which abnormality determination pattern matches when the abnormality determination is obtained in the normality determination in step S4 of FIG. 1, the abnormal location can be limited. Those skilled in the art can easily understand the processing procedure for this purpose, even if they are not particularly described.

【００１３】[0013]

【発明の効果】以上説明したように、本発明によれば、
従来よりも早く、異常を検出できるので、プログラマブ
ルコントローラが自動制御している電子機器に与える影
響が低減する。雑音（ノイズ）影響によりバスに異常が
発生しても、その異常を迅速に対処でき、プログラマブ
ルコントローラの信頼性を高めることができる。As described above, according to the present invention,
Since the abnormality can be detected earlier than before, the influence of the programmable controller on the electronic device automatically controlled is reduced. Even if an abnormality occurs in the bus due to the influence of noise, the abnormality can be dealt with quickly and the reliability of the programmable controller can be improved.

【図面の簡単な説明】[Brief description of drawings]

【図１】図２のＣＰＵ１が実行する処理手順を示すフロ
ーチャートである。FIG. 1 is a flowchart showing a processing procedure executed by a CPU 1 of FIG.

【図２】本発明実施例のシステム構成を示すブロック図
である。FIG. 2 is a block diagram showing a system configuration of an embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１ ＣＰＵ ２ Ｂ．Ｐ ３ システムＲＯＭ ４ システムＲＡＭ ５ データメモリ ６ バススイッチ ７ 増設メモリ ８ 内部バス ９ 外部バス 1 CPU 2 B. P 3 System ROM 4 System RAM 5 Data memory 6 Bus switch 7 Expansion memory 8 Internal bus 9 External bus

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 ＣＰＵを有し、該ＣＰＵによりシーケン
ス演算を繰り返し実行することにより電子機器の自動制
御を実行するプログラマブルコントローラの異常検出方
法において、 前記シーケンス演算の繰り返し毎に、前記ＣＰＵは、当
該ＣＰＵとバスを介して接続するメモリに特定データの
書き込みを行い、 次に、書き込まれたデータの読み出しを行い、 当該読み出されたデータおよび前記書き込みを行ったデ
ータの一致判定を行い、 不一致判定が得られた時は、前記バスまたは前記メモリ
に異常が発生したことを検出することを特徴とするプロ
グラマブルコントローラの異常検出方法。1. A method for detecting an abnormality in a programmable controller, comprising a CPU, wherein the CPU repeatedly executes a sequence operation to automatically control an electronic device, wherein the CPU is configured to: Specific data is written to the memory connected to the CPU via the bus, then the written data is read, the read data and the written data are checked for a match, and a mismatch is determined. When the above is obtained, it is detected that an abnormality has occurred in the bus or the memory.