JPH01204462A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ＭＯＳトランジスタとキャパシタによりメモ
リセルを構成するダイナミック型半導体記憶装置（ＤＲ
ＡＭ）に関する。

（従来の技術） ＤＲＡＭは高集積化の一途を辿っている。高集積化に伴
うキャパシタ面積の減少により、蓄積できる情報電荷量
が小さくなると、それだけＤＲＡＭの信頼性は低下する
。この様な高集積化による信頼性低下を補償するＤＲＡ
Ｍ構造として、キャパシタ領域に溝を掘って、占有面積
を拡大することなく実質的にキャパシタ容量の拡大を図
る構造が知られている。

第３図（ａ）（ｂ）はその様な従来の溝掘り型ＤＲＡＭ
の構造を示す平面図とそのＡ−Ａ’断面図である。図で
は、ビット線方向に隣接する２メモリセル部分を示して
いる。ｐ−型Ｓｉ基板２１の素子分離絶縁膜２２で囲ま
れたメモリセル領域に溝２３が形成され、この溝２３内
にキャパシタ絶縁膜２４を介して多結晶シリコン膜によ
るキャパシタ電極２６が埋込み形成されている。ＭＯＳ
トランジスタは、溝２３の外の＼１１坦而にゲート絶縁
膜２７を介してゲート電極３０が形成され、このゲート
電極′うＯをマスクとしてソース、ドレイン拡散層とな
るｎ十型層２８．２９が形成されて（１−！成されてい
る。溝ゼ３の内壁面には、ｎ＋型層２９とつながって記
憶ノードとなるキャパシタ電極を構成するｎ″″型層２
５が形成されている。素子形成された）Ｊ、板表面はＣ
ＶＤ絶縁膜３１で覆われ、これにコンタクト孔が開けら
れてビット線となるＡｉ配線３２が配設されている。

この球な構成とすれば、溝２３の内側面をキャパシタと
して利用できるため、キャパシタ容量を溝を握らない場
合の２〜３倍に増加させることができる。この結果、メ
モリセルを微細化しても蓄積電荷量が減少するのを防止
することができる。

しかし、この溝掘り型メモリセル構造では、隣接する溝
の間隔（第３図のｄ）が小さくなると、蓄積電荷が失わ
れてデータに誤りが生じる。これは例えば、第３図にお
いて、一方の溝２３１のｎ−型層２５１に電６：Ｉが蓄
えられており、他方の溝２３２のｒ）−型層２５２に゛
電荷がない場合に、バンチスルーにより電荷が移動する
ことにより生じる。これを防ぐには、溝の間隔を大きく
することが必要になり、これは高集積化の妨げとなる。

また、更に微細化、高集積化が進んだ場合、溝掘り型と
はいっても蓄積電荷量はより少なくなり、α線によりデ
ータが破壊される、いわゆるソフトエラーの確率が大き
くなる。

（発明か解決しようとする課題） 以上のように従来の溝堀り型キャパシタ構造では、ＤＲ
ＡＭの一層の高集積化を図る上で（，４顆性上問題があ
る。

本発明は、この様な問題を解決した溝掘り型キャパシタ
＋１４造をもつＤＲＡＭを提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明にかかるＤＲＡＭは、メモリセル領域内に溝を掘
り、この溝内にキャパシタを形成することを基本とする
。この場合、溝内には、基板から絶縁膜により分離され
、相互間も絶縁膜により分離された３層のキャパシタ電
極が埋め込まれる。

３層のキャパシタ電極のうち、第２層キャパシタ電極が
記憶ノードとして用いられて溝の上部側壁に露出するＭ
ＯＳトランジスタの拡散層にコンタクトし、第１層およ
び第３層キャパシタ電極は固定電位ノードとして用いら
れる。

（作用） この様な構成とすれば、記憶ノードとなる第２層キャパ
シタ電極は、ＭＯＳトランジスタのソースまたはドレイ
ン拡散層と接触する微小部分を除き、溝内壁からは電気
的に分離され、しかもこの第２層キャパシタ電極と基板
の間に更に基板とは分離されて固定電位に設定される第
１層キャパシタ電極が配設されているから、隣接するメ
モリセルの溝間て基板内に電界が形成されることはない
。従って溝間隔を可能な限り小さくしてもパンチスルー
が生じることはなく、メモリセルの一層の微細化が図ら
れる。また、記憶ノードとなる第２層キャパシタ電極は
、その上下の第１層および第３層キャパシタ電極に対向
するから、小さい面積で大きい蓄積容量を実現すること
ができる。更に、記憶ノードが基板から電気的に分離さ
れている結果、ソフトエラーに対する耐性が非常に強い
ものとなる。

（実施例） 以下、本発明の詳細な説明する。

第１図は、一実施例のＤＲＡＭの隣接する２メモリセル
部分の構造を、従来の第３図（ｂ）に対応させて示す断
面図である。ｐ−型Ｓｉ基板１の素子分離絶縁膜２で囲
まれた各メモリセル領域内に、反応性イオンエツチング
により溝３　（３１。

３２）が形成されている。溝３の内部底面および側面に
は絶縁膜４が形成され、この絶縁膜４により基板１から
電気的に分離されて、第１層キャバシタ電極５が溝３内
部に埋込み形成されている。

第１層キャパシタ電極５は例えばドープト多結晶シリコ
ン膜であり、ＭＯＳ）ランジスタ側の溝上部側面は覆わ
ないように、また隣接する溝３．。

３、間ては素子分離領域上でつながって連続するように
パターン形成されている。第１層キャパシタ電極５の表
面には、熱酸化膜等によりキャパシタ絶縁膜６が形成さ
れ、このキャパシタ絶縁膜６を介して第１層キャパシタ
電ｌ！１１１５に対向する第２層キャパシタ電極７（７
１，７２）が溝３内に埋込み形成されている。この第２
層キャパシタ電極７もドープト多結晶シリコン膜である
。この第２層キャパシタ電極７は、各メモリセル毎に独
立であり、溝３の上部側面においてＭＯＳトランジスタ
のｎ生型拡散層１　Ｂ　（１Ｂ＋　、１．３２）とコン
タクトシて、記憶ノードとして用いられる。第２層キャ
パシタ電極７の表面には熱酸化膜等のキャパシタ絶縁膜
８が形成され、このキャパシタ絶縁膜８を介して第２層
キャパシタ電極７に対向する第３層キャパシタ電極９が
溝３内に埋め込まれている。この第３層キャパシタ電極
９もドープト多結晶シリコン膜である。この第３層キャ
パシタ電極９は、隣接するメモリセル間の素子分離領域
上をまたがって連続的にパターン形成されている。

こうして、第２層キャパシタ電極７を記憶ノードとし、
これに上下から対向する第１層キャパシタ電極５および
第３層キャパシタ電極９を固定電位ノードとして、ＭＯ
Ｓキャパシタが構成されている。

ＭＯＳトランジスタは、溝３の外部の平坦面上に、ゲー
ト絶縁膜１０を介してゲート電極１１（１１１，１１２
）を形成し、このゲート電極１１をマスクとして不純物
をイオン注入してソース、ドレインとなるｎ十型層１２
（１２＋。

１２２）、１’３　（１３１，１３□）を形成して、構
成されている。ｎ十型層１２．１３のうち記憶ノードに
つながるｎ十型層１３は、溝３の上部側壁に露出するよ
うに拡散形成され、前述のように第２層キャパシタ電極
７がこのｎ十型層１３にλ・１して、溝３の上部側壁面
で接触する。デーｌ−電極１１は、図の面に垂直方向に
配列される複数のメモリセルについて連続的にパターン
形成され、ワード線となる。

このように素子形成された基板表面はＣＶＤ絶縁膜１４
により覆われ、これにコンタクトホールが開けられて、
ビット線となるＡｉ配線１５が配設されている。

第２図は、このように構成されたＤＲＡＭのメモリセル
等ｌ１１１ｉ回路である。図示のように、メモリ・キャ
パシタは、第２層キャパシタ電極７と第１層キャパシタ
電極５の間に形成されるキャパシタＣ１と、第２層キャ
パシタ電極７と第３層キャパシタ電極９の間に形成され
るキャパシタＣ２の並列接続されたものとなる。それぞ
れの固定電位Ｖ、】とＶ　ｐ　２とは、同じであっても
よいし、異なってもよい。これら固定電位Ｖｌ’ｌ、Ｖ
Ｐ２を同一にする場合には例えば、素子分離領域上に第
１層キャパシタ電極５に達する貫通孔を開けて、第１層
キャパシタ電極５と第３層キャパシタ電極９を金属膜等
により共通接続して電源端子に導けばよい。

この実施例によれば、溝の深さおよび占有面積が従来の
溝掘りセルと同程度であれば、キャパシタ容量は従来の
２倍近い値が得られる。これにより、メモリ・キャパシ
タに蓄積できる電荷量が増大し、ＤＲＡＭの信頼性向上
が図られる。蓄積容量を従来と同程度でよいとすれば、
溝の深さあるいは占有面積を従来より小さくすることが
できる。

これは、加工を容易にし、あるいはＤＲＡＭセルの一層
の微細化、高集積化を可能にする。また、記憶ノードか
基板とは電気的にほぼ完全に分離されているから、隣接
するメモリセルの溝間でパンチスルーが生じることはな
く、これも信頼性向上および高集積化に寄与する。同様
の理由で、耐ソフトエラー特性も大きく向上する。

［発明の効果］ 以上述べたように本発明によれば、３層のキャパシタ電
極の埋込み構造を用いることにより、ＤＲＡＭの信頼性
向上および高集積化を図ることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例のＤＲＡＭセル構造を示す
断面図、第２図はその１メモリセルの等価回路図、第３
図（ａ）（ｂ）は従来のＤＲＡＭセルの構造を示す下面
図とそのＡ−Ａ’断面図である。 １・・・ｐ−型Ｓｉ基板、２・・・素子分離絶縁膜、３
・・・溝、４・・・絶縁膜、５・・・第１層キャパシタ
電極、６・・・キャパシタ絶縁膜、７・・・第２層キャ
パシタ電極、８・・・キャパシタ絶縁膜、９・・・第３
層キャパシタ電極、１０・・・ゲート絶縁膜、１１・・
・ゲート電極、１２．１３・　ｎ＋型型数散層１４　・
ＣＶ　Ｄ絶縁膜、１５・・・Ａ、ｆｌ’配線。 出願人代理人　　弁理士　鈴江武彦

Claims (1)

1. 【特許請求の範囲】 半導体基板の素子分離された各メモリセル領域内に溝が
   形成され、この溝内に埋込み形成されたキャパシタと、
   溝の外の平坦面に形成されたＭＯＳトランジスタとから
   メモリセルが構成される半導体記憶装置において、 前記ＭＯＳトランジスタのソースまたはドレイン拡散層
   は前記溝の側面に露出し、 前記キャパシタは、前記溝内部に基板から絶縁膜により
   分離されかつ相互に絶縁膜により分離されて埋込み形成
   された３層のキャパシタ電極を有し、第２層キャパシタ
   電極が前記溝側面で前記ＭＯＳトランジスタのソースま
   たはドレイン拡散層とコンタクトして記憶ノードとなり
   、第２層および第３層キャパシタ電極は固定電位ノード
   となる、 ことを特徴とする半導体記憶装置。