JPH0689903A - Ｍｏｓ型電界効果トランジスタの製造方法 - Google Patents
Ｍｏｓ型電界効果トランジスタの製造方法Info
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- JPH0689903A JPH0689903A JP4265378A JP26537892A JPH0689903A JP H0689903 A JPH0689903 A JP H0689903A JP 4265378 A JP4265378 A JP 4265378A JP 26537892 A JP26537892 A JP 26537892A JP H0689903 A JPH0689903 A JP H0689903A
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Abstract
(57)【要約】
【目的】 低コストにて高耐圧及び高電流を確保するた
めの自己分離を行い、またドレインとソース間に濃度勾
配を容易に形成でき、かつ高耐圧化及び高電流化の最適
化を図るようにする。 【構成】 Ｐ型基板２０の上に、フォトエッチング工程
でゲートポリシリコン３４となるゲート電極部２３をパ
ターンニングした後、上記ゲート電極部２３のフォトレ
ジストを残したまま斜め方向からイオン注入し、ソース
方向へ濃度勾配のある低濃度Ｎ型層（イオン注入層）を
形成する。このイオン注入は、６０度、４５度、３０度
等と注入角度を変えて複数回行うことにより、濃度勾配
を容易かつ高密度で設けることができる。
めの自己分離を行い、またドレインとソース間に濃度勾
配を容易に形成でき、かつ高耐圧化及び高電流化の最適
化を図るようにする。 【構成】 Ｐ型基板２０の上に、フォトエッチング工程
でゲートポリシリコン３４となるゲート電極部２３をパ
ターンニングした後、上記ゲート電極部２３のフォトレ
ジストを残したまま斜め方向からイオン注入し、ソース
方向へ濃度勾配のある低濃度Ｎ型層（イオン注入層）を
形成する。このイオン注入は、６０度、４５度、３０度
等と注入角度を変えて複数回行うことにより、濃度勾配
を容易かつ高密度で設けることができる。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ型電界効果トラン
ジスタの製造方法、特に高耐圧・大電流が必要となる集
積回路に用いられる拡散型ＭＯＳ構造のトランジスタの
製造方法に関する。
ジスタの製造方法、特に高耐圧・大電流が必要となる集
積回路に用いられる拡散型ＭＯＳ構造のトランジスタの
製造方法に関する。
【０００２】
【従来の技術】従来から、モータドライバ、電源等に使
用されるＩＣ（集積回路）としては、Ｂｉｐ．型ＩＣが
主流であったが、最近ではＭＯＳ型、特に高耐圧化に適
したものとしてＤＭＯＳ（Diffused Metal-Oxide Semic
onductor）が用いられるようになってきた。これは、Ｍ
ＯＳ型が小数キャリアのライフタイムの問題がなく、Ｂ
ｉｐ．型ＩＣのように、コレクタのサチレーションの問
題もなく、更に高耐圧を図るためには、拡散型が適して
いるからである。この拡散型のＤＭＯＳの中でも、上部
から電極を取り出すことができて、ＩＣ化を図る上で都
合がよい横型ＤＭＯＳ（ＬＤＭＯＳ）が縦型ＤＭＯＳよ
りも多く利用される。
用されるＩＣ（集積回路）としては、Ｂｉｐ．型ＩＣが
主流であったが、最近ではＭＯＳ型、特に高耐圧化に適
したものとしてＤＭＯＳ（Diffused Metal-Oxide Semic
onductor）が用いられるようになってきた。これは、Ｍ
ＯＳ型が小数キャリアのライフタイムの問題がなく、Ｂ
ｉｐ．型ＩＣのように、コレクタのサチレーションの問
題もなく、更に高耐圧を図るためには、拡散型が適して
いるからである。この拡散型のＤＭＯＳの中でも、上部
から電極を取り出すことができて、ＩＣ化を図る上で都
合がよい横型ＤＭＯＳ（ＬＤＭＯＳ）が縦型ＤＭＯＳよ
りも多く利用される。
【０００３】図４には、従来のＬ（横型）ＤＭＯＳ型Ｆ
ＥＴトランジスタでＮ型エピタキシャル層を基板とした
場合の構成が示されており、これはＮ型エピタキシャル
層に形成されたＰ型拡散層によって自己分離をしたもの
である。即ち、図示のＮ型エピタキシャル基板層１に
は、薄い酸化膜（不図示）を介してゲートポリシリコン
２が形成された後に、当該ゲートポリシリコン２を拡散
マスクとし、チャネル用Ｐ型拡散層３が拡散処理によっ
て形成される。その後に、ドレイン側のＮ型拡散層４、
ソース側のＮ型拡散層５、基板電極取り出し用Ｐ型拡散
層６が形成され、更に絶縁層７を設けた後に、ドレイン
電極８、ソース電極９が形成されている。これによれ
ば、濃度の薄いチャネル用Ｐ型拡散層３によって、ドレ
インがソースと分離される。
ＥＴトランジスタでＮ型エピタキシャル層を基板とした
場合の構成が示されており、これはＮ型エピタキシャル
層に形成されたＰ型拡散層によって自己分離をしたもの
である。即ち、図示のＮ型エピタキシャル基板層１に
は、薄い酸化膜（不図示）を介してゲートポリシリコン
２が形成された後に、当該ゲートポリシリコン２を拡散
マスクとし、チャネル用Ｐ型拡散層３が拡散処理によっ
て形成される。その後に、ドレイン側のＮ型拡散層４、
ソース側のＮ型拡散層５、基板電極取り出し用Ｐ型拡散
層６が形成され、更に絶縁層７を設けた後に、ドレイン
電極８、ソース電極９が形成されている。これによれ
ば、濃度の薄いチャネル用Ｐ型拡散層３によって、ドレ
インがソースと分離される。
【０００４】図５には、従来のマスクＬＤＭＯＳ型ＦＥ
ＴトランジスタでＰ型基板とした場合の構成が示されて
おり、図示のＰ型基板１０には、イオンインプラントに
よって低濃度Ｎ型層１２が形成された後に、薄い酸化膜
を介してゲートポリシリコン１３が形成されている。そ
の後に、上記と同様にドレイン側のＮ型拡散層１４、ソ
ース側のＮ型拡散層１５、基板電極取り出し用Ｐ型拡散
層１６が形成され、更に絶縁層１７、ドレイン電極１
８、ソース電極１９が形成される。これによれば、低濃
度Ｎ型層１２によってドレインとソース間が自己分離さ
れることになり、ある程度の高耐圧及び高電流を確保す
ることができる。
ＴトランジスタでＰ型基板とした場合の構成が示されて
おり、図示のＰ型基板１０には、イオンインプラントに
よって低濃度Ｎ型層１２が形成された後に、薄い酸化膜
を介してゲートポリシリコン１３が形成されている。そ
の後に、上記と同様にドレイン側のＮ型拡散層１４、ソ
ース側のＮ型拡散層１５、基板電極取り出し用Ｐ型拡散
層１６が形成され、更に絶縁層１７、ドレイン電極１
８、ソース電極１９が形成される。これによれば、低濃
度Ｎ型層１２によってドレインとソース間が自己分離さ
れることになり、ある程度の高耐圧及び高電流を確保す
ることができる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
ＭＯＳ型ＦＥＴトランジスタでは、上記高耐圧及び高電
流を確保するための工程においてコストがかかり、しか
も最適な状態で高耐圧化及び高電流化を図ることができ
ないという問題があった。即ち、図４に示されるＬＤＭ
ＯＳ型ＦＥＴトランジスタでは、ドレインをソースから
分離するために、Ｎ型エピタキシャル層１の形成やＰ型
拡散層３のアイソレーション拡散が必要となり、この工
程によってコスト高となる。
ＭＯＳ型ＦＥＴトランジスタでは、上記高耐圧及び高電
流を確保するための工程においてコストがかかり、しか
も最適な状態で高耐圧化及び高電流化を図ることができ
ないという問題があった。即ち、図４に示されるＬＤＭ
ＯＳ型ＦＥＴトランジスタでは、ドレインをソースから
分離するために、Ｎ型エピタキシャル層１の形成やＰ型
拡散層３のアイソレーション拡散が必要となり、この工
程によってコスト高となる。
【０００６】また、図５に示されるマスクＬＤＭＯＳ型
ＦＥＴトランジスタでは、アライメント精度を利用した
自己分離ができるので、ＩＣ化には都合がよいが、高価
なステッパの使用が不可欠であり、更にこの場合は低濃
度Ｎ型層１２がソース方向へ濃度勾配がなく、充分な高
耐圧及び高電流を確保することができなかった。
ＦＥＴトランジスタでは、アライメント精度を利用した
自己分離ができるので、ＩＣ化には都合がよいが、高価
なステッパの使用が不可欠であり、更にこの場合は低濃
度Ｎ型層１２がソース方向へ濃度勾配がなく、充分な高
耐圧及び高電流を確保することができなかった。
【０００７】本発明は上記問題点を解決するためになさ
れたものであり、その目的は、低コストにて高耐圧及び
高電流を確保するための自己分離を行い、またドレイン
とソース間に濃度勾配を容易に形成でき、かつ高耐圧化
及び高電流化の最適化を図ることができるＭＯＳ型電界
効果トランジスタの製造方法を提供することにある。
れたものであり、その目的は、低コストにて高耐圧及び
高電流を確保するための自己分離を行い、またドレイン
とソース間に濃度勾配を容易に形成でき、かつ高耐圧化
及び高電流化の最適化を図ることができるＭＯＳ型電界
効果トランジスタの製造方法を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、第１請求項の発明に係るＭＯＳ型電界効果トランジ
スタの製造方法は、ゲートシリコン（ゲートポリシリコ
ン）をフォトエッチングした後、上記ゲートシリコンの
フォトレジストを残したままゲートシリコンの底部へ向
けて斜め方向からイオン注入し、対極方向へ濃度勾配の
ある低濃度イオン注入層を形成するようにしたことを特
徴とする。
に、第１請求項の発明に係るＭＯＳ型電界効果トランジ
スタの製造方法は、ゲートシリコン（ゲートポリシリコ
ン）をフォトエッチングした後、上記ゲートシリコンの
フォトレジストを残したままゲートシリコンの底部へ向
けて斜め方向からイオン注入し、対極方向へ濃度勾配の
ある低濃度イオン注入層を形成するようにしたことを特
徴とする。
【０００９】第２請求項の発明は、上記斜め方向からの
イオン注入を、注入角度を変えて複数回行うようにした
ことを特徴とする。
イオン注入を、注入角度を変えて複数回行うようにした
ことを特徴とする。
【００１０】
【作用】上記の構成によれば、フォトレジストを残した
例えばゲートポリシリコンの斜め方向からイオンインプ
ラントが行われ、このイオンインプラントは、注入角度
を変えて、例えば水平方向に対して６０度、４５度、３
０度の傾きで、複数回行うことができる。例えば、Ｐ型
基板に適用する場合は低濃度のＮ型イオン注入層がドレ
イン側に上記斜めイオンインプラントによって形成され
ることになるが、このイオン注入層の形成はドレイン側
に行うのが最適であるが、ソース側で行うようにするこ
ともできる。
例えばゲートポリシリコンの斜め方向からイオンインプ
ラントが行われ、このイオンインプラントは、注入角度
を変えて、例えば水平方向に対して６０度、４５度、３
０度の傾きで、複数回行うことができる。例えば、Ｐ型
基板に適用する場合は低濃度のＮ型イオン注入層がドレ
イン側に上記斜めイオンインプラントによって形成され
ることになるが、このイオン注入層の形成はドレイン側
に行うのが最適であるが、ソース側で行うようにするこ
ともできる。
【００１１】そして、フォトレジストの斜め側からイオ
ン注入が行われると、フォトレジストの厚い部分を通過
するイオンはその濃度が薄くなって基板に到達し、一方
フォトレジストの薄い部分を通過するイオンはその濃度
が低下せずに基板に到達する。この結果、基板にはゲー
トポリシリコンの底部の端部から中央部にかけて濃度が
低くなるイオン注入層が精度よく形成され、濃度勾配が
高密度で付加されることになる。従って、ステッパ等を
用いることなく自己分離ができ、高耐圧及び高電流状態
を容易に確保することが可能となる。
ン注入が行われると、フォトレジストの厚い部分を通過
するイオンはその濃度が薄くなって基板に到達し、一方
フォトレジストの薄い部分を通過するイオンはその濃度
が低下せずに基板に到達する。この結果、基板にはゲー
トポリシリコンの底部の端部から中央部にかけて濃度が
低くなるイオン注入層が精度よく形成され、濃度勾配が
高密度で付加されることになる。従って、ステッパ等を
用いることなく自己分離ができ、高耐圧及び高電流状態
を容易に確保することが可能となる。
【００１２】
【実施例】図１には、実施例に係るＭＯＳ型電界効果ト
ランジスタ（ＦＥＴ）の製造方法の主要工程が示され、
図２には最終的に形成された状態が示されており、実施
例はＰ型基板を用いる場合を説明する。まず、図１
（ａ）のステップでは、２〜１０Ωｃｍ程度の厚さのＰ
型基板（ＣＭＯＳのときはＰ型ウェル）２０に、５０ｎ
ｍ（５００オングストローム）のゲート酸化膜２１が形
成される。このゲート酸化膜２１は、高耐圧にする場合
は厚めに設定されるが、高電流を優先する場合は薄めに
することが好ましい。
ランジスタ（ＦＥＴ）の製造方法の主要工程が示され、
図２には最終的に形成された状態が示されており、実施
例はＰ型基板を用いる場合を説明する。まず、図１
（ａ）のステップでは、２〜１０Ωｃｍ程度の厚さのＰ
型基板（ＣＭＯＳのときはＰ型ウェル）２０に、５０ｎ
ｍ（５００オングストローム）のゲート酸化膜２１が形
成される。このゲート酸化膜２１は、高耐圧にする場合
は厚めに設定されるが、高電流を優先する場合は薄めに
することが好ましい。
【００１３】次の、図１（ｂ）のステップでは、上記ゲ
ート酸化膜２１が形成された後に、３５０ｎｍ（２００
ｎｍ〜５００ｎｍが好ましい）のポリシリコン２２が形
成（デポジション）され、図１（ｃ）のフォトエッチン
グ工程にてゲート電極部２３がパターンニングされる。
そして、従来であればゲート電極部２３のフォトレジス
トが除去されるが、本発明ではこのフォトレジストを残
したまま、イオンインプラント工程に移る。
ート酸化膜２１が形成された後に、３５０ｎｍ（２００
ｎｍ〜５００ｎｍが好ましい）のポリシリコン２２が形
成（デポジション）され、図１（ｃ）のフォトエッチン
グ工程にてゲート電極部２３がパターンニングされる。
そして、従来であればゲート電極部２３のフォトレジス
トが除去されるが、本発明ではこのフォトレジストを残
したまま、イオンインプラント工程に移る。
【００１４】図１（ｄ）のイオンインプラント工程で
は、まず図示のように水平方向から６０度の注入角度
で、リン（Ｐ）を２００ｋｅＶ〜１０００ｋｅＶのエネ
ルギで１Ｅ１３（１×１０13個／ｃｍ2 ）程度打ち込む
ことになり、これによってＰ型基板２０に低濃度Ｎ型層
（ドレイン層）２５が形成される。次に、注入角度を４
５度にし、同様にリン（Ｐ）を１００ｋｅＶ〜５００ｋ
ｅＶのエネルギで１Ｅ１３程度打ち込み、更に注入角度
を３０度にしてリン（Ｐ）を１００ｋｅＶ〜２００ｋｅ
Ｖのエネルギで１Ｅ１３程度打ち込むことになり、これ
によってＰ型基板２０に上記低濃度Ｎ型層２５より順に
濃くなる低濃度Ｎ型層２６（鎖線），２７（実線）が形
成される。
は、まず図示のように水平方向から６０度の注入角度
で、リン（Ｐ）を２００ｋｅＶ〜１０００ｋｅＶのエネ
ルギで１Ｅ１３（１×１０13個／ｃｍ2 ）程度打ち込む
ことになり、これによってＰ型基板２０に低濃度Ｎ型層
（ドレイン層）２５が形成される。次に、注入角度を４
５度にし、同様にリン（Ｐ）を１００ｋｅＶ〜５００ｋ
ｅＶのエネルギで１Ｅ１３程度打ち込み、更に注入角度
を３０度にしてリン（Ｐ）を１００ｋｅＶ〜２００ｋｅ
Ｖのエネルギで１Ｅ１３程度打ち込むことになり、これ
によってＰ型基板２０に上記低濃度Ｎ型層２５より順に
濃くなる低濃度Ｎ型層２６（鎖線），２７（実線）が形
成される。
【００１５】このイオンインプラントでは、フォトレジ
ストを有するゲート電極部（ゲートポリシリコン部）２
３の斜め方向からのイオン打ち込みを行うので、図のよ
うに打ち込まれる位置でイオンの透過距離が異なること
になり、各打ち込みによって形成された低濃度Ｎ型層２
５，２６，２７のそれぞれでは、矢示２００の方へ向う
に従って濃度が薄くなる低濃度Ｎ型領域が形成される。
しかも、実施例では角度を変えて３回、イオンインプラ
ントを行うので、矢示２００の方向で濃度が順に高密度
に変化する低濃度イオン注入層が形成されることにな
る。逆にいえば、上記斜からのイオン注入は所定の角度
から一回行うだけでも、濃度勾配の付加について相当の
効果があり、従って上記イオンインプラントは一回でも
よいし、その回数は求められる耐圧、チャネル長の長さ
等に応じて適宜選択することが好ましい。
ストを有するゲート電極部（ゲートポリシリコン部）２
３の斜め方向からのイオン打ち込みを行うので、図のよ
うに打ち込まれる位置でイオンの透過距離が異なること
になり、各打ち込みによって形成された低濃度Ｎ型層２
５，２６，２７のそれぞれでは、矢示２００の方へ向う
に従って濃度が薄くなる低濃度Ｎ型領域が形成される。
しかも、実施例では角度を変えて３回、イオンインプラ
ントを行うので、矢示２００の方向で濃度が順に高密度
に変化する低濃度イオン注入層が形成されることにな
る。逆にいえば、上記斜からのイオン注入は所定の角度
から一回行うだけでも、濃度勾配の付加について相当の
効果があり、従って上記イオンインプラントは一回でも
よいし、その回数は求められる耐圧、チャネル長の長さ
等に応じて適宜選択することが好ましい。
【００１６】なお、上記ゲート電極部２３の厚さは、注
入されるイオンのエネルギとの関係で設定されることに
なり、少なくとも上記低濃度Ｎ型層２５よりもソース側
の図のＱ点にはイオンが到達しない厚さとされる。
入されるイオンのエネルギとの関係で設定されることに
なり、少なくとも上記低濃度Ｎ型層２５よりもソース側
の図のＱ点にはイオンが到達しない厚さとされる。
【００１７】そして、最後に従来と同様に砒素（Ａｓ）
［リンでもよい］が５Ｅ１５（５×１０15個／ｃｍ2 ）
程度打ち込まれ、高濃度Ｎ型層２８が形成される（もち
ろん拡散処理により拡散層としてもよい）。このとき、
上記砒素がゲート酸化膜２１を突き抜けられるように、
イオンインプラント前にゲート酸化膜２１を３０ｎｍ程
度になるようにフッ酸で処理している。また、図２に示
されるように、上記高濃度Ｎ型層２８と共に、ソース側
にも高濃度Ｎ型拡散層３０が形成され、更には基板電極
取り出し用Ｐ型拡散層３１が形成される。
［リンでもよい］が５Ｅ１５（５×１０15個／ｃｍ2 ）
程度打ち込まれ、高濃度Ｎ型層２８が形成される（もち
ろん拡散処理により拡散層としてもよい）。このとき、
上記砒素がゲート酸化膜２１を突き抜けられるように、
イオンインプラント前にゲート酸化膜２１を３０ｎｍ程
度になるようにフッ酸で処理している。また、図２に示
されるように、上記高濃度Ｎ型層２８と共に、ソース側
にも高濃度Ｎ型拡散層３０が形成され、更には基板電極
取り出し用Ｐ型拡散層３１が形成される。
【００１８】次に、図１（ｅ）に示されように、ゲート
電極部２３のフォトレジストが除去され、最終的なゲー
トポリシリコン３４が形成される。そして、この後の工
程は、従来の製造工程と同様であり、図１（ｆ）に示さ
れるように、絶縁層３５が形成された後に、図２に示さ
れるように、所定の位置にドレイン電極３６、ソース電
極３７が形成される。このようにして、実施例ではドレ
インからソースへ向けて（矢示２００）順次濃度が低く
なる低濃度Ｎ型層２５，２６，２７を形成することがで
きるので、高耐圧及び高電流のＦＥＴ素子を得ることが
可能となる。しかも、イオン注入層（２５，２６，２
７）の濃度を高密度で変化させることができるので、短
いチャネル長で高耐圧化及び高電流化を実現できるとい
う利点がある。
電極部２３のフォトレジストが除去され、最終的なゲー
トポリシリコン３４が形成される。そして、この後の工
程は、従来の製造工程と同様であり、図１（ｆ）に示さ
れるように、絶縁層３５が形成された後に、図２に示さ
れるように、所定の位置にドレイン電極３６、ソース電
極３７が形成される。このようにして、実施例ではドレ
インからソースへ向けて（矢示２００）順次濃度が低く
なる低濃度Ｎ型層２５，２６，２７を形成することがで
きるので、高耐圧及び高電流のＦＥＴ素子を得ることが
可能となる。しかも、イオン注入層（２５，２６，２
７）の濃度を高密度で変化させることができるので、短
いチャネル長で高耐圧化及び高電流化を実現できるとい
う利点がある。
【００１９】上記のような製造方法は、図３に示される
ＣＭＯＳ（Complementary ＭＯＳ）に適用することがで
きる。即ち、図３のように、Ｎ型シリコン基板３８にＰ
型ウェル３９が設けられ、このＰ型ウェル３９に高濃度
Ｎ（Ｎ+ ）型拡散層４０，４１が拡散形成されると共
に、酸化膜４２を介してゲートポリシリコン４３が形成
されることによって、ＮＭＯＳが作られる。一方、Ｎ型
シリコン基板３８側にはＰ（Ｐ+ ）型拡散層４４，４５
が形成されると共に、酸化膜４２を介してゲートポリシ
リコン４６が形成されることによって、ＰＭＯＳが作ら
れる。
ＣＭＯＳ（Complementary ＭＯＳ）に適用することがで
きる。即ち、図３のように、Ｎ型シリコン基板３８にＰ
型ウェル３９が設けられ、このＰ型ウェル３９に高濃度
Ｎ（Ｎ+ ）型拡散層４０，４１が拡散形成されると共
に、酸化膜４２を介してゲートポリシリコン４３が形成
されることによって、ＮＭＯＳが作られる。一方、Ｎ型
シリコン基板３８側にはＰ（Ｐ+ ）型拡散層４４，４５
が形成されると共に、酸化膜４２を介してゲートポリシ
リコン４６が形成されることによって、ＰＭＯＳが作ら
れる。
【００２０】そして、上記ＮＭＯＳのゲートポリシリコ
ン４３のフォトレジストを残したまま（図ではレジスト
が除去されている）、斜め方向からのイオンインプラン
トによって、ドレイン側に上述した製造法と同様にし
て、矢示２００の方向に濃度が薄くなる低濃度Ｎ型層４
８を形成する。一方、ＰＭＯＳについてもゲートポリシ
リコン４６のフォトレジストを残したまま、矢示２０１
の方向に濃度が薄くなる低濃度Ｐ型層４９を形成する。
上記において、ＮＭＯＳ、ＰＭＯＳのゲートポリシリコ
ン４３，４６は別々にエッチングすることによって、ポ
リシリコン４３，４６の上にフォトレジストを容易に残
すことができる。
ン４３のフォトレジストを残したまま（図ではレジスト
が除去されている）、斜め方向からのイオンインプラン
トによって、ドレイン側に上述した製造法と同様にし
て、矢示２００の方向に濃度が薄くなる低濃度Ｎ型層４
８を形成する。一方、ＰＭＯＳについてもゲートポリシ
リコン４６のフォトレジストを残したまま、矢示２０１
の方向に濃度が薄くなる低濃度Ｐ型層４９を形成する。
上記において、ＮＭＯＳ、ＰＭＯＳのゲートポリシリコ
ン４３，４６は別々にエッチングすることによって、ポ
リシリコン４３，４６の上にフォトレジストを容易に残
すことができる。
【００２１】このようにして、斜め方向からのイオンイ
ンプラントによって、ＮＭＯＳ、ＰＭＯＳの両者におい
て自己分離ができ、高耐圧及び高電流用のＣＭＯＳを得
ることが可能となる。例えば、実施例の構成を上記図４
のチャネル領域拡散型のＤＭＯＳと比較すると、図４の
チャネル用Ｐ拡散層３のチャネル部分Ａの濃度が濃くな
るのに対して、実施例のチャネル部分の低濃度Ｎ型層
（イオン注入層）２５，２６，２７は薄くなるので、キ
ャリアの移動度も大きくなるという利点がある。
ンプラントによって、ＮＭＯＳ、ＰＭＯＳの両者におい
て自己分離ができ、高耐圧及び高電流用のＣＭＯＳを得
ることが可能となる。例えば、実施例の構成を上記図４
のチャネル領域拡散型のＤＭＯＳと比較すると、図４の
チャネル用Ｐ拡散層３のチャネル部分Ａの濃度が濃くな
るのに対して、実施例のチャネル部分の低濃度Ｎ型層
（イオン注入層）２５，２６，２７は薄くなるので、キ
ャリアの移動度も大きくなるという利点がある。
【００２２】上記実施例では、ドレイン領域に、ソース
方向へ濃度勾配のある低濃度層を形成するようにした
が、同様の考え方でソース領域にドレイン方向へ濃度勾
配がある低濃度層を形成することも可能である。即ち、
図１及び図２に示されるゲートポリシリコン３４の左側
からイオンインプラントを行えば、図１及び図２の場合
の構成と対称となる低濃度層をソース領域に形成するこ
とができる。
方向へ濃度勾配のある低濃度層を形成するようにした
が、同様の考え方でソース領域にドレイン方向へ濃度勾
配がある低濃度層を形成することも可能である。即ち、
図１及び図２に示されるゲートポリシリコン３４の左側
からイオンインプラントを行えば、図１及び図２の場合
の構成と対称となる低濃度層をソース領域に形成するこ
とができる。
【００２３】
【発明の効果】以上説明したように、第１請求項の発明
によれば、ゲートシリコンをフォトエッチングした後、
上記ゲートシリコンのフォトレジストを残したままゲー
トシリコンの底部へ向けて斜め方向からイオン注入し、
対極方向へ濃度勾配のある低濃度のイオン打込み層を形
成できるようにしたので、低コストにて自己分離を行
い、かつＭＯＳ型ＦＥＴにおいて最適な高耐圧化及び高
電流化を図ることが可能となる。
によれば、ゲートシリコンをフォトエッチングした後、
上記ゲートシリコンのフォトレジストを残したままゲー
トシリコンの底部へ向けて斜め方向からイオン注入し、
対極方向へ濃度勾配のある低濃度のイオン打込み層を形
成できるようにしたので、低コストにて自己分離を行
い、かつＭＯＳ型ＦＥＴにおいて最適な高耐圧化及び高
電流化を図ることが可能となる。
【００２４】また、第２請求項の発明によれば、角度を
変えた複数回のイオン注入により、濃度勾配を容易に付
けることができ、また高密度の濃度勾配とすることがで
きるので、高耐圧化及び高電流化が効率よく実現され、
チャンネル長を短くすることができるという利点があ
る。
変えた複数回のイオン注入により、濃度勾配を容易に付
けることができ、また高密度の濃度勾配とすることがで
きるので、高耐圧化及び高電流化が効率よく実現され、
チャンネル長を短くすることができるという利点があ
る。
【図１】本発明の実施例に係るＭＯＳ型電界効果トラン
ジスタ（ＦＥＴ）の製造工程を示す説明図である。
ジスタ（ＦＥＴ）の製造工程を示す説明図である。
【図２】実施例のＭＯＳ型ＦＥＴの最終的な構成を示す
断面図である。
断面図である。
【図３】実施例においてＣＭＯＳ型ＦＥＴに適用した場
合の構成を示す断面図である。
合の構成を示す断面図である。
【図４】従来における高耐圧用の横型ＤＭＯＳ型ＦＥＴ
の構成を示す断面図である。
の構成を示す断面図である。
【図５】従来における高耐圧用のマスクＬＤＭＯＳ型Ｆ
ＥＴの構成を示す断面図である。
ＥＴの構成を示す断面図である。
１ … Ｎ型エピタキシャル基板層、 ２，１３，３４，４３，４６ … ゲートポリシリコ
ン、 ３ … チャネル用Ｐ拡散層、 ８，１８，３６ … ドレイン電極、 ９，１９，３７ … ソース電極、 １２，２５，２６，２７ … 低濃度Ｎ型層、 ２３ … ゲート電極部（フォトレジスト除去前のゲー
トポリシリコン）。
ン、 ３ … チャネル用Ｐ拡散層、 ８，１８，３６ … ドレイン電極、 ９，１９，３７ … ソース電極、 １２，２５，２６，２７ … 低濃度Ｎ型層、 ２３ … ゲート電極部（フォトレジスト除去前のゲー
トポリシリコン）。
Claims (2)
- 【請求項１】 ゲートシリコンをフォトエッチングした
後、上記ゲートシリコンのフォトレジストを残したまま
ゲートシリコンの底部へ向けて斜め方向から所定のイオ
ンを注入し、対極方向へ濃度勾配のある低濃度イオン注
入層を形成するようにしたＭＯＳ型電界効果トランジス
タの製造方法。 - 【請求項２】 上記斜め方向からのイオン注入は、注入
角度を変えて複数回行うようにしたことを特徴とする上
記第１請求項記載のＭＯＳ型電界効果トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4265378A JPH0689903A (ja) | 1992-09-08 | 1992-09-08 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4265378A JPH0689903A (ja) | 1992-09-08 | 1992-09-08 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0689903A true JPH0689903A (ja) | 1994-03-29 |
Family
ID=17416355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4265378A Pending JPH0689903A (ja) | 1992-09-08 | 1992-09-08 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0689903A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006279064A (ja) * | 1996-01-22 | 2006-10-12 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| JP2009164651A (ja) * | 2009-04-24 | 2009-07-23 | Sanyo Electric Co Ltd | 半導体装置 |
| KR100948304B1 (ko) * | 2007-12-28 | 2010-03-17 | 주식회사 동부하이텍 | 트랜지스터 제조 방법 |
-
1992
- 1992-09-08 JP JP4265378A patent/JPH0689903A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006279064A (ja) * | 1996-01-22 | 2006-10-12 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| KR100948304B1 (ko) * | 2007-12-28 | 2010-03-17 | 주식회사 동부하이텍 | 트랜지스터 제조 방법 |
| JP2009164651A (ja) * | 2009-04-24 | 2009-07-23 | Sanyo Electric Co Ltd | 半導体装置 |
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