JPH0588993A - メモリ制御システム - Google Patents
メモリ制御システムInfo
- Publication number
- JPH0588993A JPH0588993A JP3273078A JP27307891A JPH0588993A JP H0588993 A JPH0588993 A JP H0588993A JP 3273078 A JP3273078 A JP 3273078A JP 27307891 A JP27307891 A JP 27307891A JP H0588993 A JPH0588993 A JP H0588993A
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- JP
- Japan
- Prior art keywords
- memory
- bit error
- data
- circuit
- control circuit
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
(57)【要約】
【目的】 メモリにおける2ビットエラーの発生する確
率を低下させる。 【構成】 メモリ8の所定アドレスからの読出しデータ
の誤りを訂正するECC制御回路7と、この訂正後のデ
ータを、その読出しデータの読出し直後にそのアドレス
に書込むメモリアクセス制御回路3とを設ける。
率を低下させる。 【構成】 メモリ8の所定アドレスからの読出しデータ
の誤りを訂正するECC制御回路7と、この訂正後のデ
ータを、その読出しデータの読出し直後にそのアドレス
に書込むメモリアクセス制御回路3とを設ける。
Description
【0001】
【技術分野】本発明はメモリ制御システムに関し、特に
メモリからの読出しデータにエラーが発生した場合にお
ける制御システムに関する。
メモリからの読出しデータにエラーが発生した場合にお
ける制御システムに関する。
【0002】
【従来技術】従来、ECC(Error Checking and Corre
ction )機能、すなわち、1ビットエラーの検出と訂正
及び2ビットエラーの検出機能を有するECC付きメモ
リ回路においては、ソフトエラーによって1ビットエラ
ーが発生した場合、1ビットエラーは訂正された後に出
力される。ところが、CPUはこの1ビットエラーの発
生を検出した場合であっても、その1ビットエラーの再
書込みを行わずに無視して処理の実行を続行している。
また、そのエラーの発生を検出した場合、CPU内部の
アドレスレジスタを参照してアドレスレジスタの示す番
地への再書込みを実行する処理を後に行う方式もあっ
た。さらにまた、アドレスラッチ回路を設けておき、こ
れにラッチされているアドレスへ再書込みを実行する方
式もあった。
ction )機能、すなわち、1ビットエラーの検出と訂正
及び2ビットエラーの検出機能を有するECC付きメモ
リ回路においては、ソフトエラーによって1ビットエラ
ーが発生した場合、1ビットエラーは訂正された後に出
力される。ところが、CPUはこの1ビットエラーの発
生を検出した場合であっても、その1ビットエラーの再
書込みを行わずに無視して処理の実行を続行している。
また、そのエラーの発生を検出した場合、CPU内部の
アドレスレジスタを参照してアドレスレジスタの示す番
地への再書込みを実行する処理を後に行う方式もあっ
た。さらにまた、アドレスラッチ回路を設けておき、こ
れにラッチされているアドレスへ再書込みを実行する方
式もあった。
【0003】上述した従来のECC付きメモリ回路にお
いて、1ビットエラーの発生時、1ビットエラーの発生
した番地に対する再書込みを行わない場合には、1ビッ
トエラーの発生した番地を読出す度に1ビットエラーが
発生する。そのため、2ビットエラーが発生する確率が
高くなるので、メモリ回路の信頼性が低下するという欠
点がある。一方、CPUが再書込みを行う場合には、C
PUが再書込みを行うための専用プログラムが必要にな
るという欠点がある。また、アドレスラッチ回路を設け
る方式では、ハードウェア量が増大するという欠点があ
った。
いて、1ビットエラーの発生時、1ビットエラーの発生
した番地に対する再書込みを行わない場合には、1ビッ
トエラーの発生した番地を読出す度に1ビットエラーが
発生する。そのため、2ビットエラーが発生する確率が
高くなるので、メモリ回路の信頼性が低下するという欠
点がある。一方、CPUが再書込みを行う場合には、C
PUが再書込みを行うための専用プログラムが必要にな
るという欠点がある。また、アドレスラッチ回路を設け
る方式では、ハードウェア量が増大するという欠点があ
った。
【0004】
【発明の目的】本発明は上述した従来の欠点を解決する
ためになされたものであり、その目的は2ビットエラー
の発生する確率を低下させることのできるメモリ制御シ
ステムを提供することである。
ためになされたものであり、その目的は2ビットエラー
の発生する確率を低下させることのできるメモリ制御シ
ステムを提供することである。
【0005】
【発明の構成】本発明によるメモリ制御システムは、メ
モリの所定アドレスからの読出しデータの誤りを訂正す
る誤り訂正手段と、この訂正後のデータを、前記読出し
データの読出し直後に前記アドレスに書込む書込み手段
とを有することを特徴とする。
モリの所定アドレスからの読出しデータの誤りを訂正す
る誤り訂正手段と、この訂正後のデータを、前記読出し
データの読出し直後に前記アドレスに書込む書込み手段
とを有することを特徴とする。
【0006】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【0007】図1は本発明によるメモリ制御システムの
一実施例の構成を示すブロック図である。図において、
メモリアクセス制御回路3は、メモリアクセスに応じた
ECC制御信号eをECC制御回路7に供給し、メモリ
制御信号hをメモリ8に供給する回路である。
一実施例の構成を示すブロック図である。図において、
メモリアクセス制御回路3は、メモリアクセスに応じた
ECC制御信号eをECC制御回路7に供給し、メモリ
制御信号hをメモリ8に供給する回路である。
【0008】メモリリフレッシュ回路4は、メモリアク
セス制御回路3にメモリリフレッシュ要求信号fを送出
する回路であり、メモリアクセス制御回路3からメモリ
リフレッシュ許可信号gを受取ると、メモリ8にリフレ
ッシュ動作をさせるためのアドレスを供給するようにな
っている。
セス制御回路3にメモリリフレッシュ要求信号fを送出
する回路であり、メモリアクセス制御回路3からメモリ
リフレッシュ許可信号gを受取ると、メモリ8にリフレ
ッシュ動作をさせるためのアドレスを供給するようにな
っている。
【0009】再書込み制御回路5は、ECC制御回路7
から送出された1ビットエラー発生信号aに応じてCP
U再試行要求信号bをCPU9に送出し、それと同時に
再書込みサイクル信号cをメモリアクセス制御回路3に
送出する制御回路である。
から送出された1ビットエラー発生信号aに応じてCP
U再試行要求信号bをCPU9に送出し、それと同時に
再書込みサイクル信号cをメモリアクセス制御回路3に
送出する制御回路である。
【0010】アドレスセレクタ6は、メモリリフレッシ
ュ制御回路4、又はアドレスバス1から供給されるアド
レスを選択してメモリ8に供給するメモリ入力用のセレ
クタである。
ュ制御回路4、又はアドレスバス1から供給されるアド
レスを選択してメモリ8に供給するメモリ入力用のセレ
クタである。
【0011】ECC制御回路7は、メモリ8からの読出
しデータの1ビット誤り(エラー)を検出し、1ビット
エラー発生信号aを出力する回路である。また、このE
CC制御回路7はECC制御信号eに従ってメモリ8か
ら入力したデータを訂正するとともに、訂正したデータ
をメモリ8に送出する。なお、1はアドレスバス、2は
データバスである。
しデータの1ビット誤り(エラー)を検出し、1ビット
エラー発生信号aを出力する回路である。また、このE
CC制御回路7はECC制御信号eに従ってメモリ8か
ら入力したデータを訂正するとともに、訂正したデータ
をメモリ8に送出する。なお、1はアドレスバス、2は
データバスである。
【0012】次に、かかる構成からなる本システムの動
作について説明する。メモリ8からのデータ読出し時、
1ビットエラーが発生すると、ECC制御回路7はメモ
リ8から出力されたデータを訂正してデータバス2に出
力する。これと同時に、ECC制御回路7は1ビットエ
ラー発生信号aを再書込み制御回路5に送出する。1ビ
ットエラー発生信号aが入力された再書込み制御回路5
は、CPU9に再試行要求信号bを送出し、それと同時
にメモリアクセス制御回路3に再書込みサイクル信号c
を送出する。
作について説明する。メモリ8からのデータ読出し時、
1ビットエラーが発生すると、ECC制御回路7はメモ
リ8から出力されたデータを訂正してデータバス2に出
力する。これと同時に、ECC制御回路7は1ビットエ
ラー発生信号aを再書込み制御回路5に送出する。1ビ
ットエラー発生信号aが入力された再書込み制御回路5
は、CPU9に再試行要求信号bを送出し、それと同時
にメモリアクセス制御回路3に再書込みサイクル信号c
を送出する。
【0013】再試行要求信号bが入力されたCPU9は
先のメモリ読出しサイクルを再試行し、アドレスバス1
上に同じアドレスを出力し続ける。
先のメモリ読出しサイクルを再試行し、アドレスバス1
上に同じアドレスを出力し続ける。
【0014】一方、再書込みサイクル信号cが入力され
たメモリアクセス制御回路3は、他の要求信号、すなわ
ち、メモリリードライト要求信号dやメモリリフレッシ
ュ要求信号fが有効であってもそれらを受付けない。そ
して、先に読出し訂正されたデータをメモリ8へ出力す
るようなECC制御信号eをECC制御回路7へ送出す
るとともに、そのデータがメモリ8に書かれるようなメ
モリ制御信号hをメモリ8へ送出する。
たメモリアクセス制御回路3は、他の要求信号、すなわ
ち、メモリリードライト要求信号dやメモリリフレッシ
ュ要求信号fが有効であってもそれらを受付けない。そ
して、先に読出し訂正されたデータをメモリ8へ出力す
るようなECC制御信号eをECC制御回路7へ送出す
るとともに、そのデータがメモリ8に書かれるようなメ
モリ制御信号hをメモリ8へ送出する。
【0015】ECC制御回路7はECC制御信号eを受
付け、訂正されたデータをメモリ8に送出する。そし
て、この訂正されたデータは、メモリ制御信号hと、ア
ドレスバス1上のアドレス、すなわち、先の読出しサイ
クルと同じアドレスとに従ってメモリ8の該当アドレス
に書込まれる。以上のように、エラー発生時には、その
読出し直後にメモリ8に対する再書込み動作がなされ
る。
付け、訂正されたデータをメモリ8に送出する。そし
て、この訂正されたデータは、メモリ制御信号hと、ア
ドレスバス1上のアドレス、すなわち、先の読出しサイ
クルと同じアドレスとに従ってメモリ8の該当アドレス
に書込まれる。以上のように、エラー発生時には、その
読出し直後にメモリ8に対する再書込み動作がなされ
る。
【0016】再書込み動作の後、再書込みサイクル信号
cは無効となり、メモリアクセス制御回路3はCPU9
の再試行によるメモリリード要求を受付けて、通常のメ
モリ読出しサイクルがなされ、CPU9は再試行を終了
する。
cは無効となり、メモリアクセス制御回路3はCPU9
の再試行によるメモリリード要求を受付けて、通常のメ
モリ読出しサイクルがなされ、CPU9は再試行を終了
する。
【0017】しかし、CPU9の再試行時においても1
ビットエラーが発生した場合にはメモリ8の固定故障と
みなし、再書込みをする必要性がないのは明らかであ
る。
ビットエラーが発生した場合にはメモリ8の固定故障と
みなし、再書込みをする必要性がないのは明らかであ
る。
【0018】以上のように、本実施例のメモリ制御シス
テムによれば、ECC制御回路によってエラー検出信号
が出力された場合、再書込み制御回路からCPU再試行
要求信号及び再書込みサイクル信号が出力され、先に読
出し訂正されたデータをCPUの再試行によって出力さ
れる先の読出しサイクルにおけるアドレスと同じアドレ
スに書込むことにより、訂正されたデータを再書込みす
ることができる。
テムによれば、ECC制御回路によってエラー検出信号
が出力された場合、再書込み制御回路からCPU再試行
要求信号及び再書込みサイクル信号が出力され、先に読
出し訂正されたデータをCPUの再試行によって出力さ
れる先の読出しサイクルにおけるアドレスと同じアドレ
スに書込むことにより、訂正されたデータを再書込みす
ることができる。
【0019】
【発明の効果】以上説明したように本発明によれば、1
ビットエラーが発生した場合、必ず訂正後に再書込みが
なされるため、従来方式と違って2ビットエラーの発生
する確率を低下させることができるという効果がある。
また、この再書込み動作はCPUの再試行を利用して行
われるため、再書込みするための専用プログラムは不要
であり、CPUの処理効率を向上させることができると
いう効果がある。
ビットエラーが発生した場合、必ず訂正後に再書込みが
なされるため、従来方式と違って2ビットエラーの発生
する確率を低下させることができるという効果がある。
また、この再書込み動作はCPUの再試行を利用して行
われるため、再書込みするための専用プログラムは不要
であり、CPUの処理効率を向上させることができると
いう効果がある。
【図1】本発明の実施例によるメモリ制御システムの構
成を示すブロック図である。
成を示すブロック図である。
1 アドレスバス 2 データバス 3 メモリアクセス制御回路 4 メモリリフレッシュ制御回路 5 再書込み制御回路 6 アドレスセレクタ 7 ECC制御回路 8 メモリ 9 CPU
Claims (1)
- 【請求項1】 メモリの所定アドレスからの読出しデー
タの誤りを訂正する誤り訂正手段と、この訂正後のデー
タを、前記読出しデータの読出し直後に前記アドレスに
書込む書込み手段とを有することを特徴とするメモリ制
御システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3273078A JPH0588993A (ja) | 1991-09-25 | 1991-09-25 | メモリ制御システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3273078A JPH0588993A (ja) | 1991-09-25 | 1991-09-25 | メモリ制御システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0588993A true JPH0588993A (ja) | 1993-04-09 |
Family
ID=17522839
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3273078A Pending JPH0588993A (ja) | 1991-09-25 | 1991-09-25 | メモリ制御システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0588993A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004030527A (ja) * | 2002-06-28 | 2004-01-29 | Fujitsu Ltd | 記憶制御装置、および記憶制御方法 |
JP2013122807A (ja) * | 2011-12-09 | 2013-06-20 | Sk Hynix Inc | ヒューズ回路 |
-
1991
- 1991-09-25 JP JP3273078A patent/JPH0588993A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004030527A (ja) * | 2002-06-28 | 2004-01-29 | Fujitsu Ltd | 記憶制御装置、および記憶制御方法 |
JP2013122807A (ja) * | 2011-12-09 | 2013-06-20 | Sk Hynix Inc | ヒューズ回路 |
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