JPH0588993A - メモリ制御システム - Google Patents
メモリ制御システムInfo
- Publication number
- JPH0588993A JPH0588993A JP3273078A JP27307891A JPH0588993A JP H0588993 A JPH0588993 A JP H0588993A JP 3273078 A JP3273078 A JP 3273078A JP 27307891 A JP27307891 A JP 27307891A JP H0588993 A JPH0588993 A JP H0588993A
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- JP
- Japan
- Prior art keywords
- memory
- bit error
- data
- circuit
- control circuit
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
(57)【要約】
【目的】 メモリにおける２ビットエラーの発生する確
率を低下させる。 【構成】 メモリ８の所定アドレスからの読出しデータ
の誤りを訂正するＥＣＣ制御回路７と、この訂正後のデ
ータを、その読出しデータの読出し直後にそのアドレス
に書込むメモリアクセス制御回路３とを設ける。
率を低下させる。 【構成】 メモリ８の所定アドレスからの読出しデータ
の誤りを訂正するＥＣＣ制御回路７と、この訂正後のデ
ータを、その読出しデータの読出し直後にそのアドレス
に書込むメモリアクセス制御回路３とを設ける。
Description
【０００１】
【技術分野】本発明はメモリ制御システムに関し、特に
メモリからの読出しデータにエラーが発生した場合にお
ける制御システムに関する。
メモリからの読出しデータにエラーが発生した場合にお
ける制御システムに関する。
【０００２】
【従来技術】従来、ＥＣＣ（Error Checking and Corre
ction ）機能、すなわち、１ビットエラーの検出と訂正
及び２ビットエラーの検出機能を有するＥＣＣ付きメモ
リ回路においては、ソフトエラーによって１ビットエラ
ーが発生した場合、１ビットエラーは訂正された後に出
力される。ところが、ＣＰＵはこの１ビットエラーの発
生を検出した場合であっても、その１ビットエラーの再
書込みを行わずに無視して処理の実行を続行している。
また、そのエラーの発生を検出した場合、ＣＰＵ内部の
アドレスレジスタを参照してアドレスレジスタの示す番
地への再書込みを実行する処理を後に行う方式もあっ
た。さらにまた、アドレスラッチ回路を設けておき、こ
れにラッチされているアドレスへ再書込みを実行する方
式もあった。
ction ）機能、すなわち、１ビットエラーの検出と訂正
及び２ビットエラーの検出機能を有するＥＣＣ付きメモ
リ回路においては、ソフトエラーによって１ビットエラ
ーが発生した場合、１ビットエラーは訂正された後に出
力される。ところが、ＣＰＵはこの１ビットエラーの発
生を検出した場合であっても、その１ビットエラーの再
書込みを行わずに無視して処理の実行を続行している。
また、そのエラーの発生を検出した場合、ＣＰＵ内部の
アドレスレジスタを参照してアドレスレジスタの示す番
地への再書込みを実行する処理を後に行う方式もあっ
た。さらにまた、アドレスラッチ回路を設けておき、こ
れにラッチされているアドレスへ再書込みを実行する方
式もあった。
【０００３】上述した従来のＥＣＣ付きメモリ回路にお
いて、１ビットエラーの発生時、１ビットエラーの発生
した番地に対する再書込みを行わない場合には、１ビッ
トエラーの発生した番地を読出す度に１ビットエラーが
発生する。そのため、２ビットエラーが発生する確率が
高くなるので、メモリ回路の信頼性が低下するという欠
点がある。一方、ＣＰＵが再書込みを行う場合には、Ｃ
ＰＵが再書込みを行うための専用プログラムが必要にな
るという欠点がある。また、アドレスラッチ回路を設け
る方式では、ハードウェア量が増大するという欠点があ
った。
いて、１ビットエラーの発生時、１ビットエラーの発生
した番地に対する再書込みを行わない場合には、１ビッ
トエラーの発生した番地を読出す度に１ビットエラーが
発生する。そのため、２ビットエラーが発生する確率が
高くなるので、メモリ回路の信頼性が低下するという欠
点がある。一方、ＣＰＵが再書込みを行う場合には、Ｃ
ＰＵが再書込みを行うための専用プログラムが必要にな
るという欠点がある。また、アドレスラッチ回路を設け
る方式では、ハードウェア量が増大するという欠点があ
った。
【０００４】
【発明の目的】本発明は上述した従来の欠点を解決する
ためになされたものであり、その目的は２ビットエラー
の発生する確率を低下させることのできるメモリ制御シ
ステムを提供することである。
ためになされたものであり、その目的は２ビットエラー
の発生する確率を低下させることのできるメモリ制御シ
ステムを提供することである。
【０００５】
【発明の構成】本発明によるメモリ制御システムは、メ
モリの所定アドレスからの読出しデータの誤りを訂正す
る誤り訂正手段と、この訂正後のデータを、前記読出し
データの読出し直後に前記アドレスに書込む書込み手段
とを有することを特徴とする。
モリの所定アドレスからの読出しデータの誤りを訂正す
る誤り訂正手段と、この訂正後のデータを、前記読出し
データの読出し直後に前記アドレスに書込む書込み手段
とを有することを特徴とする。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明によるメモリ制御システムの
一実施例の構成を示すブロック図である。図において、
メモリアクセス制御回路３は、メモリアクセスに応じた
ＥＣＣ制御信号ｅをＥＣＣ制御回路７に供給し、メモリ
制御信号ｈをメモリ８に供給する回路である。
一実施例の構成を示すブロック図である。図において、
メモリアクセス制御回路３は、メモリアクセスに応じた
ＥＣＣ制御信号ｅをＥＣＣ制御回路７に供給し、メモリ
制御信号ｈをメモリ８に供給する回路である。
【０００８】メモリリフレッシュ回路４は、メモリアク
セス制御回路３にメモリリフレッシュ要求信号ｆを送出
する回路であり、メモリアクセス制御回路３からメモリ
リフレッシュ許可信号ｇを受取ると、メモリ８にリフレ
ッシュ動作をさせるためのアドレスを供給するようにな
っている。
セス制御回路３にメモリリフレッシュ要求信号ｆを送出
する回路であり、メモリアクセス制御回路３からメモリ
リフレッシュ許可信号ｇを受取ると、メモリ８にリフレ
ッシュ動作をさせるためのアドレスを供給するようにな
っている。
【０００９】再書込み制御回路５は、ＥＣＣ制御回路７
から送出された１ビットエラー発生信号ａに応じてＣＰ
Ｕ再試行要求信号ｂをＣＰＵ９に送出し、それと同時に
再書込みサイクル信号ｃをメモリアクセス制御回路３に
送出する制御回路である。
から送出された１ビットエラー発生信号ａに応じてＣＰ
Ｕ再試行要求信号ｂをＣＰＵ９に送出し、それと同時に
再書込みサイクル信号ｃをメモリアクセス制御回路３に
送出する制御回路である。
【００１０】アドレスセレクタ６は、メモリリフレッシ
ュ制御回路４、又はアドレスバス１から供給されるアド
レスを選択してメモリ８に供給するメモリ入力用のセレ
クタである。
ュ制御回路４、又はアドレスバス１から供給されるアド
レスを選択してメモリ８に供給するメモリ入力用のセレ
クタである。
【００１１】ＥＣＣ制御回路７は、メモリ８からの読出
しデータの１ビット誤り（エラー）を検出し、１ビット
エラー発生信号ａを出力する回路である。また、このＥ
ＣＣ制御回路７はＥＣＣ制御信号ｅに従ってメモリ８か
ら入力したデータを訂正するとともに、訂正したデータ
をメモリ８に送出する。なお、１はアドレスバス、２は
データバスである。
しデータの１ビット誤り（エラー）を検出し、１ビット
エラー発生信号ａを出力する回路である。また、このＥ
ＣＣ制御回路７はＥＣＣ制御信号ｅに従ってメモリ８か
ら入力したデータを訂正するとともに、訂正したデータ
をメモリ８に送出する。なお、１はアドレスバス、２は
データバスである。
【００１２】次に、かかる構成からなる本システムの動
作について説明する。メモリ８からのデータ読出し時、
１ビットエラーが発生すると、ＥＣＣ制御回路７はメモ
リ８から出力されたデータを訂正してデータバス２に出
力する。これと同時に、ＥＣＣ制御回路７は１ビットエ
ラー発生信号ａを再書込み制御回路５に送出する。１ビ
ットエラー発生信号ａが入力された再書込み制御回路５
は、ＣＰＵ９に再試行要求信号ｂを送出し、それと同時
にメモリアクセス制御回路３に再書込みサイクル信号ｃ
を送出する。
作について説明する。メモリ８からのデータ読出し時、
１ビットエラーが発生すると、ＥＣＣ制御回路７はメモ
リ８から出力されたデータを訂正してデータバス２に出
力する。これと同時に、ＥＣＣ制御回路７は１ビットエ
ラー発生信号ａを再書込み制御回路５に送出する。１ビ
ットエラー発生信号ａが入力された再書込み制御回路５
は、ＣＰＵ９に再試行要求信号ｂを送出し、それと同時
にメモリアクセス制御回路３に再書込みサイクル信号ｃ
を送出する。
【００１３】再試行要求信号ｂが入力されたＣＰＵ９は
先のメモリ読出しサイクルを再試行し、アドレスバス１
上に同じアドレスを出力し続ける。
先のメモリ読出しサイクルを再試行し、アドレスバス１
上に同じアドレスを出力し続ける。
【００１４】一方、再書込みサイクル信号ｃが入力され
たメモリアクセス制御回路３は、他の要求信号、すなわ
ち、メモリリードライト要求信号ｄやメモリリフレッシ
ュ要求信号ｆが有効であってもそれらを受付けない。そ
して、先に読出し訂正されたデータをメモリ８へ出力す
るようなＥＣＣ制御信号ｅをＥＣＣ制御回路７へ送出す
るとともに、そのデータがメモリ８に書かれるようなメ
モリ制御信号ｈをメモリ８へ送出する。
たメモリアクセス制御回路３は、他の要求信号、すなわ
ち、メモリリードライト要求信号ｄやメモリリフレッシ
ュ要求信号ｆが有効であってもそれらを受付けない。そ
して、先に読出し訂正されたデータをメモリ８へ出力す
るようなＥＣＣ制御信号ｅをＥＣＣ制御回路７へ送出す
るとともに、そのデータがメモリ８に書かれるようなメ
モリ制御信号ｈをメモリ８へ送出する。
【００１５】ＥＣＣ制御回路７はＥＣＣ制御信号ｅを受
付け、訂正されたデータをメモリ８に送出する。そし
て、この訂正されたデータは、メモリ制御信号ｈと、ア
ドレスバス１上のアドレス、すなわち、先の読出しサイ
クルと同じアドレスとに従ってメモリ８の該当アドレス
に書込まれる。以上のように、エラー発生時には、その
読出し直後にメモリ８に対する再書込み動作がなされ
る。
付け、訂正されたデータをメモリ８に送出する。そし
て、この訂正されたデータは、メモリ制御信号ｈと、ア
ドレスバス１上のアドレス、すなわち、先の読出しサイ
クルと同じアドレスとに従ってメモリ８の該当アドレス
に書込まれる。以上のように、エラー発生時には、その
読出し直後にメモリ８に対する再書込み動作がなされ
る。
【００１６】再書込み動作の後、再書込みサイクル信号
ｃは無効となり、メモリアクセス制御回路３はＣＰＵ９
の再試行によるメモリリード要求を受付けて、通常のメ
モリ読出しサイクルがなされ、ＣＰＵ９は再試行を終了
する。
ｃは無効となり、メモリアクセス制御回路３はＣＰＵ９
の再試行によるメモリリード要求を受付けて、通常のメ
モリ読出しサイクルがなされ、ＣＰＵ９は再試行を終了
する。
【００１７】しかし、ＣＰＵ９の再試行時においても１
ビットエラーが発生した場合にはメモリ８の固定故障と
みなし、再書込みをする必要性がないのは明らかであ
る。
ビットエラーが発生した場合にはメモリ８の固定故障と
みなし、再書込みをする必要性がないのは明らかであ
る。
【００１８】以上のように、本実施例のメモリ制御シス
テムによれば、ＥＣＣ制御回路によってエラー検出信号
が出力された場合、再書込み制御回路からＣＰＵ再試行
要求信号及び再書込みサイクル信号が出力され、先に読
出し訂正されたデータをＣＰＵの再試行によって出力さ
れる先の読出しサイクルにおけるアドレスと同じアドレ
スに書込むことにより、訂正されたデータを再書込みす
ることができる。
テムによれば、ＥＣＣ制御回路によってエラー検出信号
が出力された場合、再書込み制御回路からＣＰＵ再試行
要求信号及び再書込みサイクル信号が出力され、先に読
出し訂正されたデータをＣＰＵの再試行によって出力さ
れる先の読出しサイクルにおけるアドレスと同じアドレ
スに書込むことにより、訂正されたデータを再書込みす
ることができる。
【００１９】
【発明の効果】以上説明したように本発明によれば、１
ビットエラーが発生した場合、必ず訂正後に再書込みが
なされるため、従来方式と違って２ビットエラーの発生
する確率を低下させることができるという効果がある。
また、この再書込み動作はＣＰＵの再試行を利用して行
われるため、再書込みするための専用プログラムは不要
であり、ＣＰＵの処理効率を向上させることができると
いう効果がある。
ビットエラーが発生した場合、必ず訂正後に再書込みが
なされるため、従来方式と違って２ビットエラーの発生
する確率を低下させることができるという効果がある。
また、この再書込み動作はＣＰＵの再試行を利用して行
われるため、再書込みするための専用プログラムは不要
であり、ＣＰＵの処理効率を向上させることができると
いう効果がある。
【図１】本発明の実施例によるメモリ制御システムの構
成を示すブロック図である。
成を示すブロック図である。
１ アドレスバス ２ データバス ３ メモリアクセス制御回路 ４ メモリリフレッシュ制御回路 ５ 再書込み制御回路 ６ アドレスセレクタ ７ ＥＣＣ制御回路 ８ メモリ ９ ＣＰＵ
Claims (1)
- 【請求項１】 メモリの所定アドレスからの読出しデー
タの誤りを訂正する誤り訂正手段と、この訂正後のデー
タを、前記読出しデータの読出し直後に前記アドレスに
書込む書込み手段とを有することを特徴とするメモリ制
御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3273078A JPH0588993A (ja) | 1991-09-25 | 1991-09-25 | メモリ制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3273078A JPH0588993A (ja) | 1991-09-25 | 1991-09-25 | メモリ制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0588993A true JPH0588993A (ja) | 1993-04-09 |
Family
ID=17522839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3273078A Pending JPH0588993A (ja) | 1991-09-25 | 1991-09-25 | メモリ制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0588993A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004030527A (ja) * | 2002-06-28 | 2004-01-29 | Fujitsu Ltd | 記憶制御装置、および記憶制御方法 |
| JP2013122807A (ja) * | 2011-12-09 | 2013-06-20 | Sk Hynix Inc | ヒューズ回路 |
-
1991
- 1991-09-25 JP JP3273078A patent/JPH0588993A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004030527A (ja) * | 2002-06-28 | 2004-01-29 | Fujitsu Ltd | 記憶制御装置、および記憶制御方法 |
| JP2013122807A (ja) * | 2011-12-09 | 2013-06-20 | Sk Hynix Inc | ヒューズ回路 |
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