JPH0685654A - 入・出力バッファ回路 - Google Patents
入・出力バッファ回路Info
- Publication number
- JPH0685654A JPH0685654A JP4230819A JP23081992A JPH0685654A JP H0685654 A JPH0685654 A JP H0685654A JP 4230819 A JP4230819 A JP 4230819A JP 23081992 A JP23081992 A JP 23081992A JP H0685654 A JPH0685654 A JP H0685654A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- buffer circuit
- level
- output buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体集積回路の入・出力バッファ回路にお
いて、入力および出力バッファ回路の制御信号が配線引
き廻しなどによる信号遅延で入力バッファ回路が出力バ
ッファ回路の出力信号の影響を受けて誤動作するするこ
とを防止すること。 【構成】 ３ステートの出力バッファ回路（１、２、
３、４、５）と、該出力バッファ回路の出力に接続され
た端子ＩバーＯと、該端子ＩバーＯに接続された入力バ
ッファ回路７とを、有する入・出力バッファ回路におい
て、前記出力バッファ回路の出力をハイインピーダンス
とする前記出力バッファ回路の入力の状態を、前記出力
バッファ回路のインアクティブ状態として検出して、前
記入力バッファ回路をアクティブ状態に切り替える切り
替え手段（インバータ６と、２入力ＮＯＲ２の出力と４
入力ＮＯＲ７の入力との接続線との組合わせ）を有す
る。
いて、入力および出力バッファ回路の制御信号が配線引
き廻しなどによる信号遅延で入力バッファ回路が出力バ
ッファ回路の出力信号の影響を受けて誤動作するするこ
とを防止すること。 【構成】 ３ステートの出力バッファ回路（１、２、
３、４、５）と、該出力バッファ回路の出力に接続され
た端子ＩバーＯと、該端子ＩバーＯに接続された入力バ
ッファ回路７とを、有する入・出力バッファ回路におい
て、前記出力バッファ回路の出力をハイインピーダンス
とする前記出力バッファ回路の入力の状態を、前記出力
バッファ回路のインアクティブ状態として検出して、前
記入力バッファ回路をアクティブ状態に切り替える切り
替え手段（インバータ６と、２入力ＮＯＲ２の出力と４
入力ＮＯＲ７の入力との接続線との組合わせ）を有す
る。
Description
【０００１】
【産業上の利用分野】本発明は入・出力バッファ回路に
関し、特に半導体集積回路の入・出力バッファ回路に関
する。
関し、特に半導体集積回路の入・出力バッファ回路に関
する。
【０００２】
【従来の技術】一般に半導体集積回路の入・出力端子部
では、３ステートタイプの出力バッファ回路と入力バッ
ファ回路とで構成されている。
では、３ステートタイプの出力バッファ回路と入力バッ
ファ回路とで構成されている。
【０００３】そして、従来の入・出力バッファ回路は、
図５に示すように、内部出力信号Ｄinが２入力ＮＡＮＤ
１と２入力ＮＯＲ２の１入力となり、出力バッファ制御
信号ＣＮＴＡが２入力ＮＡＮＤ１のもう一方の入力と、
インバータ３の入力になり、インバータ３の出力が２入
力ＮＯＲ２のもう一方の入力となる。そして、２入力Ｎ
ＡＮＤ１の出力がドライバ用のＰチャネルトランジスタ
４のゲート入力となり、２入力ＮＯＲ２の出力が同様に
ドライバ用のＮチャネルトランジスタ５のゲート入力と
なる。
図５に示すように、内部出力信号Ｄinが２入力ＮＡＮＤ
１と２入力ＮＯＲ２の１入力となり、出力バッファ制御
信号ＣＮＴＡが２入力ＮＡＮＤ１のもう一方の入力と、
インバータ３の入力になり、インバータ３の出力が２入
力ＮＯＲ２のもう一方の入力となる。そして、２入力Ｎ
ＡＮＤ１の出力がドライバ用のＰチャネルトランジスタ
４のゲート入力となり、２入力ＮＯＲ２の出力が同様に
ドライバ用のＮチャネルトランジスタ５のゲート入力と
なる。
【０００４】ところで、Ｐチャネルトランジスタ４はソ
ースが電源電位（ＶDD）、ゲートに２入力ＮＡＮＤ１の
出力が接続される。Ｎチャネルトランジスタ５はソース
が接地電位（ＧＮＤ）、ゲートに２入力ＮＯＲ２の出力
が接続され、ドレインはＰチャネルトランジスタ４のド
レインと共通に外部入・出力端子ＩバーＯに接続してい
る。ここで、バーＯはＯの反転を意味する。外部入・出
力端子ＩバーＯは２入力ＮＯＲ９の１入力となり、入力
バッファ制御信号バーＣＮＴＢが２入力ＮＯＲ９のもう
一方の入力となり、２入力ＮＯＲ９の出力が外部入力信
号バ−Ｉとなっている。ここで、バーＣＮＴＢはＣＮＴ
Ｂの反転を意味し、バーＩはＩの反転を意味する。
ースが電源電位（ＶDD）、ゲートに２入力ＮＡＮＤ１の
出力が接続される。Ｎチャネルトランジスタ５はソース
が接地電位（ＧＮＤ）、ゲートに２入力ＮＯＲ２の出力
が接続され、ドレインはＰチャネルトランジスタ４のド
レインと共通に外部入・出力端子ＩバーＯに接続してい
る。ここで、バーＯはＯの反転を意味する。外部入・出
力端子ＩバーＯは２入力ＮＯＲ９の１入力となり、入力
バッファ制御信号バーＣＮＴＢが２入力ＮＯＲ９のもう
一方の入力となり、２入力ＮＯＲ９の出力が外部入力信
号バ−Ｉとなっている。ここで、バーＣＮＴＢはＣＮＴ
Ｂの反転を意味し、バーＩはＩの反転を意味する。
【０００５】次に動作について図６に示す動作タイミン
グ図を参照して説明する。
グ図を参照して説明する。
【０００６】まず、出力バッファ制御信号ＣＮＴＡと入
力バッファ制御信号バーＣＮＴＢが共に‘Ｌ’レベルで
ある場合、内部出力信号Ｄinの値に関わらず、２入力Ｎ
ＡＮＤ１の出力が‘Ｈ’レベル、２入力ＮＯＲ２の出力
が‘Ｌ’レベルになり、ドライバ用のＰチャネルトラン
ジスタ４とＮチャネルトランジスタ５は共にＯＦＦにな
り、出力バッファ回路（１、２、３、４、及び５）はイ
ンアクティブ（ハイインピーダンス状態）となる。この
とき、入力バッファ回路を構成する２入力ＮＯＲ９は外
部入・出力端子ＩバーＯからの入力信号を入力して、そ
の反転した信号を外部入力信号バーＩとして出力する。
この状態では、入力バッファ回路はアクティブの状態で
ある。出力バッファ制御信号ＣＮＴＡが‘Ｌ’レベルの
まま、入力バッファ制御信号バーＣＮＴＢが‘Ｌ’から
‘Ｈ’レベルに変化すると、２入力ＮＯＲ９の出力は
‘Ｌ’レベルに固定されて入力バッファ回路としてイン
アクティブの状態となる。
力バッファ制御信号バーＣＮＴＢが共に‘Ｌ’レベルで
ある場合、内部出力信号Ｄinの値に関わらず、２入力Ｎ
ＡＮＤ１の出力が‘Ｈ’レベル、２入力ＮＯＲ２の出力
が‘Ｌ’レベルになり、ドライバ用のＰチャネルトラン
ジスタ４とＮチャネルトランジスタ５は共にＯＦＦにな
り、出力バッファ回路（１、２、３、４、及び５）はイ
ンアクティブ（ハイインピーダンス状態）となる。この
とき、入力バッファ回路を構成する２入力ＮＯＲ９は外
部入・出力端子ＩバーＯからの入力信号を入力して、そ
の反転した信号を外部入力信号バーＩとして出力する。
この状態では、入力バッファ回路はアクティブの状態で
ある。出力バッファ制御信号ＣＮＴＡが‘Ｌ’レベルの
まま、入力バッファ制御信号バーＣＮＴＢが‘Ｌ’から
‘Ｈ’レベルに変化すると、２入力ＮＯＲ９の出力は
‘Ｌ’レベルに固定されて入力バッファ回路としてイン
アクティブの状態となる。
【０００７】更に、入力バッファ制御信号バーＣＮＴＢ
が‘Ｈ’レベルのまま出力バッファ制御信号ＣＮＴＡが
‘Ｌ’から‘Ｈ’レベルに変化すると、２入力ＮＡＮＤ
１及び２入力ＮＯＲ２は内部出力信号Ｄinを反転した信
号が出力される。このとき、入・出力端子ＩバーＯに
は、例えば内部出力信号Ｄinが‘Ｌ’レベルでは２入力
ＮＡＮＤ１及び２入力ＮＯＲ２の出力は共に‘Ｈ’レベ
ルになる。そするとドライバ用のＰチャネルトランジス
タ４はＯＦＦし、Ｎチャネルトランジスタ５はＯＮさ
れ、出力バッファ回路として‘Ｌ’レベルが出力さる。
また、また内部出力信号Ｄinが‘Ｈ’レベルでは、２入
力ＮＡＮＤ１及び２入力ＮＯＲ２の出力は共に‘Ｌ’レ
ベルになり、ドライバ用のＰチャネルトランジスタ４は
ＯＮになりＮチャネルトランジスタ５はＯＦＦとなっ
て、出力バッファ回路として‘Ｈ’レベルが出力され
る。そして入力バッファ制御信号バーＣＮＴＢが‘Ｈ’
レベルのまま、出力バッファ制御信号ＣＮＴＡが‘Ｈ’
から‘Ｌ’レベルに変化すると、内部出力信号Ｄinの値
に関わらず、２入力ＮＡＮＤ１の出力が‘Ｈ’レベル、
２入力ＮＯＲ２の出力が‘Ｌ’レベルになり、ドライバ
用のＰチャネルトランジスタ４とＮチャネルトランジス
タ５は共にＯＦＦになり、出力バッファ回路はインアク
ティブとなる。
が‘Ｈ’レベルのまま出力バッファ制御信号ＣＮＴＡが
‘Ｌ’から‘Ｈ’レベルに変化すると、２入力ＮＡＮＤ
１及び２入力ＮＯＲ２は内部出力信号Ｄinを反転した信
号が出力される。このとき、入・出力端子ＩバーＯに
は、例えば内部出力信号Ｄinが‘Ｌ’レベルでは２入力
ＮＡＮＤ１及び２入力ＮＯＲ２の出力は共に‘Ｈ’レベ
ルになる。そするとドライバ用のＰチャネルトランジス
タ４はＯＦＦし、Ｎチャネルトランジスタ５はＯＮさ
れ、出力バッファ回路として‘Ｌ’レベルが出力さる。
また、また内部出力信号Ｄinが‘Ｈ’レベルでは、２入
力ＮＡＮＤ１及び２入力ＮＯＲ２の出力は共に‘Ｌ’レ
ベルになり、ドライバ用のＰチャネルトランジスタ４は
ＯＮになりＮチャネルトランジスタ５はＯＦＦとなっ
て、出力バッファ回路として‘Ｈ’レベルが出力され
る。そして入力バッファ制御信号バーＣＮＴＢが‘Ｈ’
レベルのまま、出力バッファ制御信号ＣＮＴＡが‘Ｈ’
から‘Ｌ’レベルに変化すると、内部出力信号Ｄinの値
に関わらず、２入力ＮＡＮＤ１の出力が‘Ｈ’レベル、
２入力ＮＯＲ２の出力が‘Ｌ’レベルになり、ドライバ
用のＰチャネルトランジスタ４とＮチャネルトランジス
タ５は共にＯＦＦになり、出力バッファ回路はインアク
ティブとなる。
【０００８】この様にして、入力バッファ回路と出力バ
ッファ回路が交互にアクティブとなって、外部とデータ
のやりとりを行なう。
ッファ回路が交互にアクティブとなって、外部とデータ
のやりとりを行なう。
【０００９】
【発明が解決しようとする課題】一般に前述した入・出
力バッファ回路は、それぞれに接続する外部端子の近く
に配置され、また外部端子は通常半導体集積回路のチッ
プの外周部に配置される。更に入・出力バッファ回路の
制御信号は、通常複数の回路を制御しており、その信号
を発生する回路が、他の制御回路から信号を入力して論
理を組み立てるため、内部で作られる。このため、制御
信号の配線長が長くなり末端では信号遅延が生じる。
力バッファ回路は、それぞれに接続する外部端子の近く
に配置され、また外部端子は通常半導体集積回路のチッ
プの外周部に配置される。更に入・出力バッファ回路の
制御信号は、通常複数の回路を制御しており、その信号
を発生する回路が、他の制御回路から信号を入力して論
理を組み立てるため、内部で作られる。このため、制御
信号の配線長が長くなり末端では信号遅延が生じる。
【００１０】半導体集積回路では、動作周波数が年々上
昇し、それに伴って外部とのアクセススピードが速くな
ってきており、その結果、制御信号の遅延によって、入
力バッファ回路と出力バッファ回路が共にアクティブに
なって、出力バッファ回路の出力が入力バッファ回路に
入力されて誤動作を生じるという問題点があった。
昇し、それに伴って外部とのアクセススピードが速くな
ってきており、その結果、制御信号の遅延によって、入
力バッファ回路と出力バッファ回路が共にアクティブに
なって、出力バッファ回路の出力が入力バッファ回路に
入力されて誤動作を生じるという問題点があった。
【００１１】本発明の目的は、上記下従来技術の課題に
鑑みて提案されたもので、 半導体集積回路の入・出力
バッファ回路において、入力および出力バッファ回路の
制御信号が配線引き廻しなどによる信号遅延で入力バッ
ファ回路が出力バッファ回路の出力信号の影響を受けて
誤動作するすることを防止し、安定した動作が可能な入
・出力バッファ回路を提供する事にある。
鑑みて提案されたもので、 半導体集積回路の入・出力
バッファ回路において、入力および出力バッファ回路の
制御信号が配線引き廻しなどによる信号遅延で入力バッ
ファ回路が出力バッファ回路の出力信号の影響を受けて
誤動作するすることを防止し、安定した動作が可能な入
・出力バッファ回路を提供する事にある。
【００１２】
【課題を解決するための手段】本発明によれば、出力バ
ッファ回路と、該出力バッファ回路の出力に接続された
端子と、該端子に接続された入力バッファ回路とを、有
する入・出力バッファ回路において、前記出力バッファ
回路のインアクティブ状態を検出して、前記入力バッフ
ァ回路をアクティブ状態に切り替える切り替え手段を有
することを特徴とする入・出力バッファ回路が得られ
る。
ッファ回路と、該出力バッファ回路の出力に接続された
端子と、該端子に接続された入力バッファ回路とを、有
する入・出力バッファ回路において、前記出力バッファ
回路のインアクティブ状態を検出して、前記入力バッフ
ァ回路をアクティブ状態に切り替える切り替え手段を有
することを特徴とする入・出力バッファ回路が得られ
る。
【００１３】更に本発明によれば、前記出力バッファ回
路が３ステートの出力バッファ回路であり、該出力バッ
ファ回路がインアクティブ状態の時に該出力バッファ回
路の出力がハイインピーダンスとなる請求項１に記載の
入・出力バッファ回路において、前記切り替え手段は、
前記出力バッファ回路の出力をハイインピーダンスとす
る前記出力バッファ回路の入力の状態を、前記出力バッ
ファ回路のインアクティブ状態として検出して、前記入
力バッファ回路をアクティブ状態に切り替えることを特
徴とする入・出力バッファ回路が得られる。
路が３ステートの出力バッファ回路であり、該出力バッ
ファ回路がインアクティブ状態の時に該出力バッファ回
路の出力がハイインピーダンスとなる請求項１に記載の
入・出力バッファ回路において、前記切り替え手段は、
前記出力バッファ回路の出力をハイインピーダンスとす
る前記出力バッファ回路の入力の状態を、前記出力バッ
ファ回路のインアクティブ状態として検出して、前記入
力バッファ回路をアクティブ状態に切り替えることを特
徴とする入・出力バッファ回路が得られる。
【００１４】
【作用】本発明においては、出力バッファ回路のインア
クティブ状態を検出して、出力バッファ回路がインアク
ティブ状態になったときに、入力バッファ回路をアクテ
ィブ状態に切り替えるので、出力バッファ回路の出力が
入力バッファ回路に入力されることがなくなり、誤動作
の発生を防止することができる。
クティブ状態を検出して、出力バッファ回路がインアク
ティブ状態になったときに、入力バッファ回路をアクテ
ィブ状態に切り替えるので、出力バッファ回路の出力が
入力バッファ回路に入力されることがなくなり、誤動作
の発生を防止することができる。
【００１５】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の入・出力バッファ回路を
示す回路図である。
る。図１は本発明の一実施例の入・出力バッファ回路を
示す回路図である。
【００１６】内部出力信号Ｄinが２入力ＮＡＮＤ１と２
入力ＮＯＲ２の１入力となり、出力バッファ制御信号Ｃ
ＮＴＡが２入力ＮＡＮＤ１のもう一方の入力とインバー
タ３の入力になり、インバータ３の出力が２入力ＮＯＲ
２のもう一方の入力となる。２入力ＮＯＲ２の出力がド
ライバ用のＮチャネルトランジスタ５のゲート入力と、
４入力ＮＯＲ７の入力の１つとなり、２入力ＮＡＮＤ１
の出力が同様にドライバ用のＰチャネルトランジスタ４
のゲート入力とインバータ６の入力となって、インバー
タ６の出力が４入力ＮＯＲ７の１入力となる。
入力ＮＯＲ２の１入力となり、出力バッファ制御信号Ｃ
ＮＴＡが２入力ＮＡＮＤ１のもう一方の入力とインバー
タ３の入力になり、インバータ３の出力が２入力ＮＯＲ
２のもう一方の入力となる。２入力ＮＯＲ２の出力がド
ライバ用のＮチャネルトランジスタ５のゲート入力と、
４入力ＮＯＲ７の入力の１つとなり、２入力ＮＡＮＤ１
の出力が同様にドライバ用のＰチャネルトランジスタ４
のゲート入力とインバータ６の入力となって、インバー
タ６の出力が４入力ＮＯＲ７の１入力となる。
【００１７】Ｐチャネルトランジスタ４はソースが電源
電位（ＶDD）で、ゲートに２入力ＮＡＮＤ１の出力が接
続されている。また、Ｎチャネルトランジスタ５はソー
スが接地電位（ＧＮＤ）で、ゲートに２入力ＮＯＲ２の
出力が接続されている。そして、Ｎチャネルトランジス
タ５のドレインはＰチャネルトランジスタ４のドレイン
と共通に外部入・出力端子ＩバーＯに接続される。
電位（ＶDD）で、ゲートに２入力ＮＡＮＤ１の出力が接
続されている。また、Ｎチャネルトランジスタ５はソー
スが接地電位（ＧＮＤ）で、ゲートに２入力ＮＯＲ２の
出力が接続されている。そして、Ｎチャネルトランジス
タ５のドレインはＰチャネルトランジスタ４のドレイン
と共通に外部入・出力端子ＩバーＯに接続される。
【００１８】４入力ＮＯＲ７は入力として、２入力ＮＯ
Ｒ２の出力とインバータ６の出力と入力バッファ制御信
号バーＣＮＴＢと、外部入・出力端子ＩバーＯが接続さ
れ、４入力ＮＯＲ７の出力が外部入力信号バーＩとな
る。
Ｒ２の出力とインバータ６の出力と入力バッファ制御信
号バーＣＮＴＢと、外部入・出力端子ＩバーＯが接続さ
れ、４入力ＮＯＲ７の出力が外部入力信号バーＩとな
る。
【００１９】次に動作について図２に示す動作タイミン
グ図を参照して説明する。
グ図を参照して説明する。
【００２０】まず、出力バッファ制御信号ＣＮＴＡと入
力バッファ制御信号バーＣＮＴＢが共に‘Ｌ’レベルで
ある場合、内部出力信号Ｄinの値に関わらず、２入力Ｎ
ＡＮＤ１の出力が‘Ｈ’レベル、２入力ＮＯＲ２の出力
が‘Ｌ’レベルになり、ドライバ用のＰチャネルトラン
ジスタ４とＮチャネルトランジスタ５は共にＯＦＦとな
り出力バッファ回路はインアクティブとなる。このと
き、４入力ＮＯＲ７はインバータ６の出力と２入力ＮＯ
Ｒ２の出力及び入力制御信号バーＣＮＴＢがそれぞれ
‘Ｌ’レベルであるので、外部入・出力端子ＩバーＯか
らの入力信号を入力して、その反転した信号を外部入力
信号バーＩとして出力する。そして出力バッファ制御信
号ＣＮＴＡが‘Ｌ’レベルのまま、入力バッファ制御信
号バーＣＮＴＢが‘Ｌ’から‘Ｈ’レベルに変化する
と、４入力ＮＯＲ７の出力は‘Ｌ’レベルに固定され
て、入力バッファ回路としてインアクティブの状態とな
る。
力バッファ制御信号バーＣＮＴＢが共に‘Ｌ’レベルで
ある場合、内部出力信号Ｄinの値に関わらず、２入力Ｎ
ＡＮＤ１の出力が‘Ｈ’レベル、２入力ＮＯＲ２の出力
が‘Ｌ’レベルになり、ドライバ用のＰチャネルトラン
ジスタ４とＮチャネルトランジスタ５は共にＯＦＦとな
り出力バッファ回路はインアクティブとなる。このと
き、４入力ＮＯＲ７はインバータ６の出力と２入力ＮＯ
Ｒ２の出力及び入力制御信号バーＣＮＴＢがそれぞれ
‘Ｌ’レベルであるので、外部入・出力端子ＩバーＯか
らの入力信号を入力して、その反転した信号を外部入力
信号バーＩとして出力する。そして出力バッファ制御信
号ＣＮＴＡが‘Ｌ’レベルのまま、入力バッファ制御信
号バーＣＮＴＢが‘Ｌ’から‘Ｈ’レベルに変化する
と、４入力ＮＯＲ７の出力は‘Ｌ’レベルに固定され
て、入力バッファ回路としてインアクティブの状態とな
る。
【００２１】更に、入力バッファ制御信号バーＣＮＴＢ
が‘Ｈ’レベルのまま、出力バッファ制御信号ＣＮＴＡ
が‘Ｌ’から‘Ｈ’レベルに変化すると、２入力ＮＡＮ
Ｄ１及び２入力ＮＯＲ２は内部出力信号Ｄinを反転した
信号が出力される。このとき、入・出力端子ＩバーＯに
は例えば内部出力信号Ｄinが‘Ｌ’レベルでは２入力Ｎ
ＡＮＤ１及び２入力ＮＯＲ２の出力が‘Ｈ’レベルとな
り、ドライバ用のＰチャネルトランジスタ４はＯＦＦと
なり、他方Ｎチャネルトランジスタ５はＯＮになって出
力バッファ回路として‘Ｌ’レベルが出力される。ま
た、内部出力信号Ｄinが‘Ｈ’レベルでは、２入力ＮＡ
ＮＤ１及び２入力ＮＯＲ２の出力は共に‘Ｌ’レベルと
なり、ドライバ用のＰチャネルトランジスタ４はＯＮと
なり、Ｎチャネルトランジスタ５はＯＦＦになり、出力
バッファ回路として‘Ｈ’レベルが出力される。
が‘Ｈ’レベルのまま、出力バッファ制御信号ＣＮＴＡ
が‘Ｌ’から‘Ｈ’レベルに変化すると、２入力ＮＡＮ
Ｄ１及び２入力ＮＯＲ２は内部出力信号Ｄinを反転した
信号が出力される。このとき、入・出力端子ＩバーＯに
は例えば内部出力信号Ｄinが‘Ｌ’レベルでは２入力Ｎ
ＡＮＤ１及び２入力ＮＯＲ２の出力が‘Ｈ’レベルとな
り、ドライバ用のＰチャネルトランジスタ４はＯＦＦと
なり、他方Ｎチャネルトランジスタ５はＯＮになって出
力バッファ回路として‘Ｌ’レベルが出力される。ま
た、内部出力信号Ｄinが‘Ｈ’レベルでは、２入力ＮＡ
ＮＤ１及び２入力ＮＯＲ２の出力は共に‘Ｌ’レベルと
なり、ドライバ用のＰチャネルトランジスタ４はＯＮと
なり、Ｎチャネルトランジスタ５はＯＦＦになり、出力
バッファ回路として‘Ｈ’レベルが出力される。
【００２２】入力バッファ制御信号バーＣＮＴＢが
‘Ｈ’レベルのまま、出力バッファ制御信号ＣＮＴＡが
‘Ｈ’から‘Ｌ’レベルに変化すると、内部出力信号Ｄ
inの値に関わらず、２入力ＮＡＮＤ１の出力が‘Ｈ’レ
ベル、２入力ＮＯＲ２の出力が‘Ｌ’レベルになり、ド
ライバ用のＰチャネルトランジスタ４とＮチャネルトラ
ンジスタ５は共にＯＦＦになり、出力バッファ回路はイ
ンアクティブとなる。
‘Ｈ’レベルのまま、出力バッファ制御信号ＣＮＴＡが
‘Ｈ’から‘Ｌ’レベルに変化すると、内部出力信号Ｄ
inの値に関わらず、２入力ＮＡＮＤ１の出力が‘Ｈ’レ
ベル、２入力ＮＯＲ２の出力が‘Ｌ’レベルになり、ド
ライバ用のＰチャネルトランジスタ４とＮチャネルトラ
ンジスタ５は共にＯＦＦになり、出力バッファ回路はイ
ンアクティブとなる。
【００２３】基本動作としては上述した通りであるが、
例えば図２に示した様に、出力バッファ制御信号ＣＮＴ
Ａが大きな配線容量等による信号遅延で点線で示される
波形となった場合、従来の入・出力バッファ回路では、
入力及び出力バッファ回路共にアクティブとなってしま
い、入力バッファ回路で誤動作が誘発される。
例えば図２に示した様に、出力バッファ制御信号ＣＮＴ
Ａが大きな配線容量等による信号遅延で点線で示される
波形となった場合、従来の入・出力バッファ回路では、
入力及び出力バッファ回路共にアクティブとなってしま
い、入力バッファ回路で誤動作が誘発される。
【００２４】しかしながら、本実施例では入力バッファ
制御信号バーＣＮＴＢが‘Ｌ’レベルとなっても、出力
バッファ制御信号ＣＮＴＡが‘Ｈ’レベルであるため、
２入力ＮＡＮＤ１及び２入力ＮＯＲ２の出力は内部出力
信号Ｄinが‘Ｈ’レベルのときは共に‘Ｌ’レベルに、
内部出力信号Ｄinが‘Ｌ’レベルのときは共に‘Ｈ’レ
ベルとなり、２入力ＮＡＮＤ１の出力がインバータの入
力であるから、４入力ＮＯＲ７において内部出力信号Ｄ
inが‘Ｈ’レベルのときはインバータ６の、内部出力信
号Ｄinが‘Ｌ’レベルのときは２入力ＮＯＲ２の出力が
それぞれ‘Ｈ’レベルとなって入力し４入力ＮＯＲ７の
出力は‘Ｌ’レベルに固定されて入力バッファ回路はイ
ンアクティブのままとなる。
制御信号バーＣＮＴＢが‘Ｌ’レベルとなっても、出力
バッファ制御信号ＣＮＴＡが‘Ｈ’レベルであるため、
２入力ＮＡＮＤ１及び２入力ＮＯＲ２の出力は内部出力
信号Ｄinが‘Ｈ’レベルのときは共に‘Ｌ’レベルに、
内部出力信号Ｄinが‘Ｌ’レベルのときは共に‘Ｈ’レ
ベルとなり、２入力ＮＡＮＤ１の出力がインバータの入
力であるから、４入力ＮＯＲ７において内部出力信号Ｄ
inが‘Ｈ’レベルのときはインバータ６の、内部出力信
号Ｄinが‘Ｌ’レベルのときは２入力ＮＯＲ２の出力が
それぞれ‘Ｈ’レベルとなって入力し４入力ＮＯＲ７の
出力は‘Ｌ’レベルに固定されて入力バッファ回路はイ
ンアクティブのままとなる。
【００２５】そうして出力バッファ制御信号ＣＮＴＡが
‘Ｌ’レベル、つまり、出力バッファ回路がインアクテ
ィブとなってから入力バッファ回路がアクティブとなる
ので誤った信号が入力されず正常な動作が出来る。
‘Ｌ’レベル、つまり、出力バッファ回路がインアクテ
ィブとなってから入力バッファ回路がアクティブとなる
ので誤った信号が入力されず正常な動作が出来る。
【００２６】図３は、本発明の他の実施例の入・出力バ
ッファ回路の回路図である。内部出力信号Ｄinが２入力
ＮＡＮＤ１と２入力ＮＯＲ２の１入力となり、出力バッ
ファ制御信号ＣＮＴＡが２入力ＮＡＮＤ１のもう一方の
入力と３入力ＮＯＲ８の一入力とインバータ３の入力に
なり、インバータ３の出力が２入力ＮＯＲ２のもう一方
の入力となる。２入力ＮＡＮＤ１の出力がドライバ用の
Ｐチャネルトランジスタ４のゲート入力となり、２入力
ＮＯＲ２の出力が同様にドライバ用のＮチャネルトラン
ジスタ５のゲート入力となる。
ッファ回路の回路図である。内部出力信号Ｄinが２入力
ＮＡＮＤ１と２入力ＮＯＲ２の１入力となり、出力バッ
ファ制御信号ＣＮＴＡが２入力ＮＡＮＤ１のもう一方の
入力と３入力ＮＯＲ８の一入力とインバータ３の入力に
なり、インバータ３の出力が２入力ＮＯＲ２のもう一方
の入力となる。２入力ＮＡＮＤ１の出力がドライバ用の
Ｐチャネルトランジスタ４のゲート入力となり、２入力
ＮＯＲ２の出力が同様にドライバ用のＮチャネルトラン
ジスタ５のゲート入力となる。
【００２７】Ｐチャネルトランジスタ４はソースが電源
電位（ＶDD）、ゲートに２入力ＮＡＮＤ１の出力が接続
され、Ｎチャネルトランジスタ５はソースが接地電位
（ＧＮＤ）、ゲートに２入力ＮＯＲ２の出力が接続さ
れ、ドレインはＰチャネルトランジスタ４と共通になる
プッシュプル回路を形成して外部入・出力端子ＩバーＯ
に接続する。３入力ＮＯＲ８は入力として出力バッファ
制御信号ＣＮＴＡと入力バッファ制御信号バーＣＮＴＢ
と外部入・出力端子ＩバーＯが接続され、３入力ＮＯＲ
８の出力が外部入力信号バーＩとなる。
電位（ＶDD）、ゲートに２入力ＮＡＮＤ１の出力が接続
され、Ｎチャネルトランジスタ５はソースが接地電位
（ＧＮＤ）、ゲートに２入力ＮＯＲ２の出力が接続さ
れ、ドレインはＰチャネルトランジスタ４と共通になる
プッシュプル回路を形成して外部入・出力端子ＩバーＯ
に接続する。３入力ＮＯＲ８は入力として出力バッファ
制御信号ＣＮＴＡと入力バッファ制御信号バーＣＮＴＢ
と外部入・出力端子ＩバーＯが接続され、３入力ＮＯＲ
８の出力が外部入力信号バーＩとなる。
【００２８】次に動作について図４に示す動作タイミン
グ図を参照して説明する。
グ図を参照して説明する。
【００２９】まず、出力バッファ制御信号ＣＮＴＡと入
力バッファ制御信号バーＣＮＴＢが共に‘Ｌ’レベルで
ある場合、内部出力信号Ｄinの値に関わらず２入力ＮＡ
ＮＤ１の出力が‘Ｈ’レベル、２入力ＮＯＲ２の出力が
‘Ｌ’レベルになりドライバ用のＰチャネルトランジス
タ１とＮチャネルトランジスタ２は共にＯＦＦになって
出力バッファ回路はインアクティブとなる。
力バッファ制御信号バーＣＮＴＢが共に‘Ｌ’レベルで
ある場合、内部出力信号Ｄinの値に関わらず２入力ＮＡ
ＮＤ１の出力が‘Ｈ’レベル、２入力ＮＯＲ２の出力が
‘Ｌ’レベルになりドライバ用のＰチャネルトランジス
タ１とＮチャネルトランジスタ２は共にＯＦＦになって
出力バッファ回路はインアクティブとなる。
【００３０】このとき、３入力ＮＯＲ８は出力バッファ
制御信号ＣＮＴＡ及び入力バッファ制御信号バーＣＮＴ
Ｂがそれぞれ‘Ｌ’レベルであるので外部入・出力端子
ＩバーＯからの入力信号を入力してその反転した信号を
外部入力信号バーＩとして出力する。出力バッファ制御
信号ＣＮＴＡが‘Ｌ’レベルのまま入力バッファ制御信
号バーＣＮＴＢが‘Ｌ’から‘Ｈ’レベルに変化すると
３入力ＮＯＲ８の出力は‘Ｌ’レベルに固定されて入力
バッファ回路としてインアクティブの状態となる。
制御信号ＣＮＴＡ及び入力バッファ制御信号バーＣＮＴ
Ｂがそれぞれ‘Ｌ’レベルであるので外部入・出力端子
ＩバーＯからの入力信号を入力してその反転した信号を
外部入力信号バーＩとして出力する。出力バッファ制御
信号ＣＮＴＡが‘Ｌ’レベルのまま入力バッファ制御信
号バーＣＮＴＢが‘Ｌ’から‘Ｈ’レベルに変化すると
３入力ＮＯＲ８の出力は‘Ｌ’レベルに固定されて入力
バッファ回路としてインアクティブの状態となる。
【００３１】更に入力バッファ制御信号バーＣＮＴＢが
‘Ｈ’レベルのまま、出力バッファ制御信号ＣＮＴＡが
‘Ｌ’から‘Ｈ’レベルに変化すると２入力ＮＡＮＤ１
及び２入力ＮＯＲ２は内部出力信号Ｄinを反転した信号
が出力される。
‘Ｈ’レベルのまま、出力バッファ制御信号ＣＮＴＡが
‘Ｌ’から‘Ｈ’レベルに変化すると２入力ＮＡＮＤ１
及び２入力ＮＯＲ２は内部出力信号Ｄinを反転した信号
が出力される。
【００３２】このとき、入・出力端子ＩバーＯには、例
えば内部出力信号Ｄinが‘Ｌ’レベルでは２入力ＮＡＮ
Ｄ１及び２入力ＮＯＲ２の出力が‘Ｈ’レベルとなり、
ドライバ用のＰチャネルトランジスタ４はＯＦＦにな
り、Ｎチャネルトランジスタ５はＯＮになり出力バッフ
ァ回路として‘Ｌ’レベルが出力される。また、内部出
力信号Ｄinが‘Ｈ’レベルでは２入力ＮＡＮＤ１及び２
入力ＮＯＲ２の出力は共に‘Ｌ’レベルとなりドライバ
用のＰチャネルトランジスタ４はＯＮとなり、Ｎチャネ
ルトランジスタ５はＯＦＦになって出力バッファ回路と
して‘Ｈ’レベルが出力される。入力バッファ制御信号
バーＣＮＴＢが‘Ｈ’レベルのまま出力バッファ制御信
号ＣＮＴＡが‘Ｈ’から‘Ｌ’レベルに変化すると、内
部出力信号Ｄinの値に関わらず２入力ＮＡＮＤ１の出力
が‘Ｈ’レベル、２入力ＮＯＲ２の出力が‘Ｌ’レベル
になり、ドライバ用のＰチャネルトランジスタ４とＮチ
ャネルトランジスタ５を共にＯＦＦして、出力バッファ
回路はインアクティブとなる。
えば内部出力信号Ｄinが‘Ｌ’レベルでは２入力ＮＡＮ
Ｄ１及び２入力ＮＯＲ２の出力が‘Ｈ’レベルとなり、
ドライバ用のＰチャネルトランジスタ４はＯＦＦにな
り、Ｎチャネルトランジスタ５はＯＮになり出力バッフ
ァ回路として‘Ｌ’レベルが出力される。また、内部出
力信号Ｄinが‘Ｈ’レベルでは２入力ＮＡＮＤ１及び２
入力ＮＯＲ２の出力は共に‘Ｌ’レベルとなりドライバ
用のＰチャネルトランジスタ４はＯＮとなり、Ｎチャネ
ルトランジスタ５はＯＦＦになって出力バッファ回路と
して‘Ｈ’レベルが出力される。入力バッファ制御信号
バーＣＮＴＢが‘Ｈ’レベルのまま出力バッファ制御信
号ＣＮＴＡが‘Ｈ’から‘Ｌ’レベルに変化すると、内
部出力信号Ｄinの値に関わらず２入力ＮＡＮＤ１の出力
が‘Ｈ’レベル、２入力ＮＯＲ２の出力が‘Ｌ’レベル
になり、ドライバ用のＰチャネルトランジスタ４とＮチ
ャネルトランジスタ５を共にＯＦＦして、出力バッファ
回路はインアクティブとなる。
【００３３】基本動作としては上述した通りであるが、
前記実施例と同様、図４で示した如く出力バッファ制御
信号ＣＮＴＡが信号遅延で点線で示される波形となった
場合、入力バッファ制御信号バーＣＮＴＢが‘Ｌ’レベ
ルとなっても出力バッファ制御信号ＣＮＴＡが‘Ｈ’レ
ベルであるため３入力ＮＯＲ８の出力は‘Ｌ’レベルに
固定されて入力バッファ回路はインアクティブのままと
なる。そうして出力バッファ制御信号ＣＮＴＡが‘Ｌ’
レベル、つまり出力バッファ回路がインアクティブとな
ってから入力バッファ回路はアクティブとなるので誤っ
た信号が入力されず正常な動作が出来る。
前記実施例と同様、図４で示した如く出力バッファ制御
信号ＣＮＴＡが信号遅延で点線で示される波形となった
場合、入力バッファ制御信号バーＣＮＴＢが‘Ｌ’レベ
ルとなっても出力バッファ制御信号ＣＮＴＡが‘Ｈ’レ
ベルであるため３入力ＮＯＲ８の出力は‘Ｌ’レベルに
固定されて入力バッファ回路はインアクティブのままと
なる。そうして出力バッファ制御信号ＣＮＴＡが‘Ｌ’
レベル、つまり出力バッファ回路がインアクティブとな
ってから入力バッファ回路はアクティブとなるので誤っ
た信号が入力されず正常な動作が出来る。
【００３４】尚、この第２実施例は図１で示される第１
実施例の回路に比べてインバータが１個不要で入力バッ
ファ回路のＮＯＲ入力が１入力少なくて済み、同一機能
を実現するのに素子数が少なくて済むという利点があ
る。
実施例の回路に比べてインバータが１個不要で入力バッ
ファ回路のＮＯＲ入力が１入力少なくて済み、同一機能
を実現するのに素子数が少なくて済むという利点があ
る。
【００３５】上記第２実施例ではＣＭＯＳ（コンプリメ
ンタリ）トランジスタ方式について説明したが、これに
限定されるものではなく、ＰチャネルＭＯＳトランジス
タやＮチャネルトランジスタ方式についても適用可能で
ある。
ンタリ）トランジスタ方式について説明したが、これに
限定されるものではなく、ＰチャネルＭＯＳトランジス
タやＮチャネルトランジスタ方式についても適用可能で
ある。
【００３６】
【発明の効果】以上説明した様に、本発明の入・出力バ
ッファ回路は各々の出力バッファ回路出力信号のハイ−
インピーダンス状態を検出して、入力バッファ回路をア
クティブ状態に切り替える。このため、配線容量等によ
る制御信号の遅延が生じても各々の端子ごとに出力バッ
ファ回路がインアクティブになってから、入力バッファ
回路をアクティブにするので、出力バッファ回路の出力
が入力バッファ回路に入力されないので、誤動作を生じ
ることがなく、安定した動作を行なうことのできる入・
出力バッファ回路を提供することができる。
ッファ回路は各々の出力バッファ回路出力信号のハイ−
インピーダンス状態を検出して、入力バッファ回路をア
クティブ状態に切り替える。このため、配線容量等によ
る制御信号の遅延が生じても各々の端子ごとに出力バッ
ファ回路がインアクティブになってから、入力バッファ
回路をアクティブにするので、出力バッファ回路の出力
が入力バッファ回路に入力されないので、誤動作を生じ
ることがなく、安定した動作を行なうことのできる入・
出力バッファ回路を提供することができる。
【図１】本発明の一実施例の回路図。
【図２】図１の回路の動作タイミング図。
【図３】本発明の他の実施例の回路図。
【図４】図３の回路の動作タイミング図。
【図５】従来の一例となる入・出力バッファの回路図。
【図６】図５の回路の動作タイミング図。
１ ２入力ＮＡＮＤ ２ ２入力ＮＯＲ ３ インバータ ４ ドライブ用Ｐチャネルトランジスタ ５ ドライブ用Ｎチャネルトランジスタ ６ インバータ ７ ４入力ＮＯＲ ８ ３入力ＮＯＲ ９ ２入力ＮＯＲ
Claims (2)
- 【請求項１】 出力バッファ回路と、該出力バッファ回
路の出力に接続された端子と、該端子に接続された入力
バッファ回路とを、有する入・出力バッファ回路におい
て、 前記出力バッファ回路のインアクティブ状態を検出し
て、前記入力バッファ回路をアクティブ状態に切り替え
る切り替え手段を有することを特徴とする入・出力バッ
ファ回路。 - 【請求項２】 前記出力バッファ回路が３ステートの出
力バッファ回路であり、該出力バッファ回路がインアク
ティブ状態の時に該出力バッファ回路の出力がハイイン
ピーダンスとなる請求項１に記載の入・出力バッファ回
路において、前記切り替え手段は、前記出力バッファ回
路の出力をハイインピーダンスとする前記出力バッファ
回路の入力の状態を、前記出力バッファ回路のインアク
ティブ状態として検出して、前記入力バッファ回路をア
クティブ状態に切り替えることを特徴とする入・出力バ
ッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4230819A JPH0685654A (ja) | 1992-08-31 | 1992-08-31 | 入・出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4230819A JPH0685654A (ja) | 1992-08-31 | 1992-08-31 | 入・出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685654A true JPH0685654A (ja) | 1994-03-25 |
Family
ID=16913780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4230819A Pending JPH0685654A (ja) | 1992-08-31 | 1992-08-31 | 入・出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685654A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997001223A1 (fr) * | 1995-06-22 | 1997-01-09 | Fujitsu Ten Limited | Dispositif d'actionnement d'antenne pour transpondeur |
| KR100301809B1 (ko) * | 1998-11-24 | 2001-09-06 | 김영환 | 데이터 입출력 버퍼 제어회로_ |
-
1992
- 1992-08-31 JP JP4230819A patent/JPH0685654A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997001223A1 (fr) * | 1995-06-22 | 1997-01-09 | Fujitsu Ten Limited | Dispositif d'actionnement d'antenne pour transpondeur |
| KR100301809B1 (ko) * | 1998-11-24 | 2001-09-06 | 김영환 | 데이터 입출력 버퍼 제어회로_ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0563555A (ja) | マルチモード入力回路 | |
| US4800300A (en) | High-performance, CMOS latch for improved reliability | |
| US6147534A (en) | Dynamic set/reset circuit with dual feedback | |
| JPH0389624A (ja) | 半導体集積回路 | |
| US5157287A (en) | Semiconductor circuit device with input threshold value correction circuit | |
| JPH0685654A (ja) | 入・出力バッファ回路 | |
| JPH0644794A (ja) | 半導体記憶装置 | |
| US5600599A (en) | Data signal output circuit and semiconductor memory device including the same | |
| JPH0197014A (ja) | 半導体集積回路 | |
| EP0740417B1 (en) | Input circuit and semiconductor integrated circuit device including same | |
| US6373287B1 (en) | Input/output control circuit and microcomputer | |
| KR100275956B1 (ko) | 데이타 입출력 포트 | |
| US5929675A (en) | Power applying circuit with initial reset pulse for semiconductor memory | |
| KR970004057B1 (ko) | 입력버퍼 | |
| JPH10200384A (ja) | 遅延回路 | |
| JP2752778B2 (ja) | 半導体集積回路 | |
| JP3012276B2 (ja) | 出力回路 | |
| JP3080048B2 (ja) | クロック供給回路 | |
| JP3185870B2 (ja) | 高速高駆動型信号伝送回路 | |
| KR20010063077A (ko) | 레벨쉬프터 | |
| JPH0567961A (ja) | 出力バツフア回路 | |
| JPH07106932A (ja) | バス出力回路 | |
| JPS62231521A (ja) | 半導体集積回路 | |
| JPH08307237A (ja) | バス接続回路 | |
| JPH11134872A (ja) | Ｒａｍの出力回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991208 |