JPH0685654A - 入・出力バッファ回路 - Google Patents
入・出力バッファ回路Info
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- JPH0685654A JPH0685654A JP4230819A JP23081992A JPH0685654A JP H0685654 A JPH0685654 A JP H0685654A JP 4230819 A JP4230819 A JP 4230819A JP 23081992 A JP23081992 A JP 23081992A JP H0685654 A JPH0685654 A JP H0685654A
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Abstract
(57)【要約】
【目的】 半導体集積回路の入・出力バッファ回路にお
いて、入力および出力バッファ回路の制御信号が配線引
き廻しなどによる信号遅延で入力バッファ回路が出力バ
ッファ回路の出力信号の影響を受けて誤動作するするこ
とを防止すること。 【構成】 3ステートの出力バッファ回路(1、2、
3、4、5)と、該出力バッファ回路の出力に接続され
た端子IバーOと、該端子IバーOに接続された入力バ
ッファ回路7とを、有する入・出力バッファ回路におい
て、前記出力バッファ回路の出力をハイインピーダンス
とする前記出力バッファ回路の入力の状態を、前記出力
バッファ回路のインアクティブ状態として検出して、前
記入力バッファ回路をアクティブ状態に切り替える切り
替え手段(インバータ6と、2入力NOR2の出力と4
入力NOR7の入力との接続線との組合わせ)を有す
る。
いて、入力および出力バッファ回路の制御信号が配線引
き廻しなどによる信号遅延で入力バッファ回路が出力バ
ッファ回路の出力信号の影響を受けて誤動作するするこ
とを防止すること。 【構成】 3ステートの出力バッファ回路(1、2、
3、4、5)と、該出力バッファ回路の出力に接続され
た端子IバーOと、該端子IバーOに接続された入力バ
ッファ回路7とを、有する入・出力バッファ回路におい
て、前記出力バッファ回路の出力をハイインピーダンス
とする前記出力バッファ回路の入力の状態を、前記出力
バッファ回路のインアクティブ状態として検出して、前
記入力バッファ回路をアクティブ状態に切り替える切り
替え手段(インバータ6と、2入力NOR2の出力と4
入力NOR7の入力との接続線との組合わせ)を有す
る。
Description
【0001】
【産業上の利用分野】本発明は入・出力バッファ回路に
関し、特に半導体集積回路の入・出力バッファ回路に関
する。
関し、特に半導体集積回路の入・出力バッファ回路に関
する。
【0002】
【従来の技術】一般に半導体集積回路の入・出力端子部
では、3ステートタイプの出力バッファ回路と入力バッ
ファ回路とで構成されている。
では、3ステートタイプの出力バッファ回路と入力バッ
ファ回路とで構成されている。
【0003】そして、従来の入・出力バッファ回路は、
図5に示すように、内部出力信号Dinが2入力NAND
1と2入力NOR2の1入力となり、出力バッファ制御
信号CNTAが2入力NAND1のもう一方の入力と、
インバータ3の入力になり、インバータ3の出力が2入
力NOR2のもう一方の入力となる。そして、2入力N
AND1の出力がドライバ用のPチャネルトランジスタ
4のゲート入力となり、2入力NOR2の出力が同様に
ドライバ用のNチャネルトランジスタ5のゲート入力と
なる。
図5に示すように、内部出力信号Dinが2入力NAND
1と2入力NOR2の1入力となり、出力バッファ制御
信号CNTAが2入力NAND1のもう一方の入力と、
インバータ3の入力になり、インバータ3の出力が2入
力NOR2のもう一方の入力となる。そして、2入力N
AND1の出力がドライバ用のPチャネルトランジスタ
4のゲート入力となり、2入力NOR2の出力が同様に
ドライバ用のNチャネルトランジスタ5のゲート入力と
なる。
【0004】ところで、Pチャネルトランジスタ4はソ
ースが電源電位(VDD)、ゲートに2入力NAND1の
出力が接続される。Nチャネルトランジスタ5はソース
が接地電位(GND)、ゲートに2入力NOR2の出力
が接続され、ドレインはPチャネルトランジスタ4のド
レインと共通に外部入・出力端子IバーOに接続してい
る。ここで、バーOはOの反転を意味する。外部入・出
力端子IバーOは2入力NOR9の1入力となり、入力
バッファ制御信号バーCNTBが2入力NOR9のもう
一方の入力となり、2入力NOR9の出力が外部入力信
号バ−Iとなっている。ここで、バーCNTBはCNT
Bの反転を意味し、バーIはIの反転を意味する。
ースが電源電位(VDD)、ゲートに2入力NAND1の
出力が接続される。Nチャネルトランジスタ5はソース
が接地電位(GND)、ゲートに2入力NOR2の出力
が接続され、ドレインはPチャネルトランジスタ4のド
レインと共通に外部入・出力端子IバーOに接続してい
る。ここで、バーOはOの反転を意味する。外部入・出
力端子IバーOは2入力NOR9の1入力となり、入力
バッファ制御信号バーCNTBが2入力NOR9のもう
一方の入力となり、2入力NOR9の出力が外部入力信
号バ−Iとなっている。ここで、バーCNTBはCNT
Bの反転を意味し、バーIはIの反転を意味する。
【0005】次に動作について図6に示す動作タイミン
グ図を参照して説明する。
グ図を参照して説明する。
【0006】まず、出力バッファ制御信号CNTAと入
力バッファ制御信号バーCNTBが共に‘L’レベルで
ある場合、内部出力信号Dinの値に関わらず、2入力N
AND1の出力が‘H’レベル、2入力NOR2の出力
が‘L’レベルになり、ドライバ用のPチャネルトラン
ジスタ4とNチャネルトランジスタ5は共にOFFにな
り、出力バッファ回路(1、2、3、4、及び5)はイ
ンアクティブ(ハイインピーダンス状態)となる。この
とき、入力バッファ回路を構成する2入力NOR9は外
部入・出力端子IバーOからの入力信号を入力して、そ
の反転した信号を外部入力信号バーIとして出力する。
この状態では、入力バッファ回路はアクティブの状態で
ある。出力バッファ制御信号CNTAが‘L’レベルの
まま、入力バッファ制御信号バーCNTBが‘L’から
‘H’レベルに変化すると、2入力NOR9の出力は
‘L’レベルに固定されて入力バッファ回路としてイン
アクティブの状態となる。
力バッファ制御信号バーCNTBが共に‘L’レベルで
ある場合、内部出力信号Dinの値に関わらず、2入力N
AND1の出力が‘H’レベル、2入力NOR2の出力
が‘L’レベルになり、ドライバ用のPチャネルトラン
ジスタ4とNチャネルトランジスタ5は共にOFFにな
り、出力バッファ回路(1、2、3、4、及び5)はイ
ンアクティブ(ハイインピーダンス状態)となる。この
とき、入力バッファ回路を構成する2入力NOR9は外
部入・出力端子IバーOからの入力信号を入力して、そ
の反転した信号を外部入力信号バーIとして出力する。
この状態では、入力バッファ回路はアクティブの状態で
ある。出力バッファ制御信号CNTAが‘L’レベルの
まま、入力バッファ制御信号バーCNTBが‘L’から
‘H’レベルに変化すると、2入力NOR9の出力は
‘L’レベルに固定されて入力バッファ回路としてイン
アクティブの状態となる。
【0007】更に、入力バッファ制御信号バーCNTB
が‘H’レベルのまま出力バッファ制御信号CNTAが
‘L’から‘H’レベルに変化すると、2入力NAND
1及び2入力NOR2は内部出力信号Dinを反転した信
号が出力される。このとき、入・出力端子IバーOに
は、例えば内部出力信号Dinが‘L’レベルでは2入力
NAND1及び2入力NOR2の出力は共に‘H’レベ
ルになる。そするとドライバ用のPチャネルトランジス
タ4はOFFし、Nチャネルトランジスタ5はONさ
れ、出力バッファ回路として‘L’レベルが出力さる。
また、また内部出力信号Dinが‘H’レベルでは、2入
力NAND1及び2入力NOR2の出力は共に‘L’レ
ベルになり、ドライバ用のPチャネルトランジスタ4は
ONになりNチャネルトランジスタ5はOFFとなっ
て、出力バッファ回路として‘H’レベルが出力され
る。そして入力バッファ制御信号バーCNTBが‘H’
レベルのまま、出力バッファ制御信号CNTAが‘H’
から‘L’レベルに変化すると、内部出力信号Dinの値
に関わらず、2入力NAND1の出力が‘H’レベル、
2入力NOR2の出力が‘L’レベルになり、ドライバ
用のPチャネルトランジスタ4とNチャネルトランジス
タ5は共にOFFになり、出力バッファ回路はインアク
ティブとなる。
が‘H’レベルのまま出力バッファ制御信号CNTAが
‘L’から‘H’レベルに変化すると、2入力NAND
1及び2入力NOR2は内部出力信号Dinを反転した信
号が出力される。このとき、入・出力端子IバーOに
は、例えば内部出力信号Dinが‘L’レベルでは2入力
NAND1及び2入力NOR2の出力は共に‘H’レベ
ルになる。そするとドライバ用のPチャネルトランジス
タ4はOFFし、Nチャネルトランジスタ5はONさ
れ、出力バッファ回路として‘L’レベルが出力さる。
また、また内部出力信号Dinが‘H’レベルでは、2入
力NAND1及び2入力NOR2の出力は共に‘L’レ
ベルになり、ドライバ用のPチャネルトランジスタ4は
ONになりNチャネルトランジスタ5はOFFとなっ
て、出力バッファ回路として‘H’レベルが出力され
る。そして入力バッファ制御信号バーCNTBが‘H’
レベルのまま、出力バッファ制御信号CNTAが‘H’
から‘L’レベルに変化すると、内部出力信号Dinの値
に関わらず、2入力NAND1の出力が‘H’レベル、
2入力NOR2の出力が‘L’レベルになり、ドライバ
用のPチャネルトランジスタ4とNチャネルトランジス
タ5は共にOFFになり、出力バッファ回路はインアク
ティブとなる。
【0008】この様にして、入力バッファ回路と出力バ
ッファ回路が交互にアクティブとなって、外部とデータ
のやりとりを行なう。
ッファ回路が交互にアクティブとなって、外部とデータ
のやりとりを行なう。
【0009】
【発明が解決しようとする課題】一般に前述した入・出
力バッファ回路は、それぞれに接続する外部端子の近く
に配置され、また外部端子は通常半導体集積回路のチッ
プの外周部に配置される。更に入・出力バッファ回路の
制御信号は、通常複数の回路を制御しており、その信号
を発生する回路が、他の制御回路から信号を入力して論
理を組み立てるため、内部で作られる。このため、制御
信号の配線長が長くなり末端では信号遅延が生じる。
力バッファ回路は、それぞれに接続する外部端子の近く
に配置され、また外部端子は通常半導体集積回路のチッ
プの外周部に配置される。更に入・出力バッファ回路の
制御信号は、通常複数の回路を制御しており、その信号
を発生する回路が、他の制御回路から信号を入力して論
理を組み立てるため、内部で作られる。このため、制御
信号の配線長が長くなり末端では信号遅延が生じる。
【0010】半導体集積回路では、動作周波数が年々上
昇し、それに伴って外部とのアクセススピードが速くな
ってきており、その結果、制御信号の遅延によって、入
力バッファ回路と出力バッファ回路が共にアクティブに
なって、出力バッファ回路の出力が入力バッファ回路に
入力されて誤動作を生じるという問題点があった。
昇し、それに伴って外部とのアクセススピードが速くな
ってきており、その結果、制御信号の遅延によって、入
力バッファ回路と出力バッファ回路が共にアクティブに
なって、出力バッファ回路の出力が入力バッファ回路に
入力されて誤動作を生じるという問題点があった。
【0011】本発明の目的は、上記下従来技術の課題に
鑑みて提案されたもので、 半導体集積回路の入・出力
バッファ回路において、入力および出力バッファ回路の
制御信号が配線引き廻しなどによる信号遅延で入力バッ
ファ回路が出力バッファ回路の出力信号の影響を受けて
誤動作するすることを防止し、安定した動作が可能な入
・出力バッファ回路を提供する事にある。
鑑みて提案されたもので、 半導体集積回路の入・出力
バッファ回路において、入力および出力バッファ回路の
制御信号が配線引き廻しなどによる信号遅延で入力バッ
ファ回路が出力バッファ回路の出力信号の影響を受けて
誤動作するすることを防止し、安定した動作が可能な入
・出力バッファ回路を提供する事にある。
【0012】
【課題を解決するための手段】本発明によれば、出力バ
ッファ回路と、該出力バッファ回路の出力に接続された
端子と、該端子に接続された入力バッファ回路とを、有
する入・出力バッファ回路において、前記出力バッファ
回路のインアクティブ状態を検出して、前記入力バッフ
ァ回路をアクティブ状態に切り替える切り替え手段を有
することを特徴とする入・出力バッファ回路が得られ
る。
ッファ回路と、該出力バッファ回路の出力に接続された
端子と、該端子に接続された入力バッファ回路とを、有
する入・出力バッファ回路において、前記出力バッファ
回路のインアクティブ状態を検出して、前記入力バッフ
ァ回路をアクティブ状態に切り替える切り替え手段を有
することを特徴とする入・出力バッファ回路が得られ
る。
【0013】更に本発明によれば、前記出力バッファ回
路が3ステートの出力バッファ回路であり、該出力バッ
ファ回路がインアクティブ状態の時に該出力バッファ回
路の出力がハイインピーダンスとなる請求項1に記載の
入・出力バッファ回路において、前記切り替え手段は、
前記出力バッファ回路の出力をハイインピーダンスとす
る前記出力バッファ回路の入力の状態を、前記出力バッ
ファ回路のインアクティブ状態として検出して、前記入
力バッファ回路をアクティブ状態に切り替えることを特
徴とする入・出力バッファ回路が得られる。
路が3ステートの出力バッファ回路であり、該出力バッ
ファ回路がインアクティブ状態の時に該出力バッファ回
路の出力がハイインピーダンスとなる請求項1に記載の
入・出力バッファ回路において、前記切り替え手段は、
前記出力バッファ回路の出力をハイインピーダンスとす
る前記出力バッファ回路の入力の状態を、前記出力バッ
ファ回路のインアクティブ状態として検出して、前記入
力バッファ回路をアクティブ状態に切り替えることを特
徴とする入・出力バッファ回路が得られる。
【0014】
【作用】本発明においては、出力バッファ回路のインア
クティブ状態を検出して、出力バッファ回路がインアク
ティブ状態になったときに、入力バッファ回路をアクテ
ィブ状態に切り替えるので、出力バッファ回路の出力が
入力バッファ回路に入力されることがなくなり、誤動作
の発生を防止することができる。
クティブ状態を検出して、出力バッファ回路がインアク
ティブ状態になったときに、入力バッファ回路をアクテ
ィブ状態に切り替えるので、出力バッファ回路の出力が
入力バッファ回路に入力されることがなくなり、誤動作
の発生を防止することができる。
【0015】
【実施例】次に本発明について図面を参照して説明す
る。図1は本発明の一実施例の入・出力バッファ回路を
示す回路図である。
る。図1は本発明の一実施例の入・出力バッファ回路を
示す回路図である。
【0016】内部出力信号Dinが2入力NAND1と2
入力NOR2の1入力となり、出力バッファ制御信号C
NTAが2入力NAND1のもう一方の入力とインバー
タ3の入力になり、インバータ3の出力が2入力NOR
2のもう一方の入力となる。2入力NOR2の出力がド
ライバ用のNチャネルトランジスタ5のゲート入力と、
4入力NOR7の入力の1つとなり、2入力NAND1
の出力が同様にドライバ用のPチャネルトランジスタ4
のゲート入力とインバータ6の入力となって、インバー
タ6の出力が4入力NOR7の1入力となる。
入力NOR2の1入力となり、出力バッファ制御信号C
NTAが2入力NAND1のもう一方の入力とインバー
タ3の入力になり、インバータ3の出力が2入力NOR
2のもう一方の入力となる。2入力NOR2の出力がド
ライバ用のNチャネルトランジスタ5のゲート入力と、
4入力NOR7の入力の1つとなり、2入力NAND1
の出力が同様にドライバ用のPチャネルトランジスタ4
のゲート入力とインバータ6の入力となって、インバー
タ6の出力が4入力NOR7の1入力となる。
【0017】Pチャネルトランジスタ4はソースが電源
電位(VDD)で、ゲートに2入力NAND1の出力が接
続されている。また、Nチャネルトランジスタ5はソー
スが接地電位(GND)で、ゲートに2入力NOR2の
出力が接続されている。そして、Nチャネルトランジス
タ5のドレインはPチャネルトランジスタ4のドレイン
と共通に外部入・出力端子IバーOに接続される。
電位(VDD)で、ゲートに2入力NAND1の出力が接
続されている。また、Nチャネルトランジスタ5はソー
スが接地電位(GND)で、ゲートに2入力NOR2の
出力が接続されている。そして、Nチャネルトランジス
タ5のドレインはPチャネルトランジスタ4のドレイン
と共通に外部入・出力端子IバーOに接続される。
【0018】4入力NOR7は入力として、2入力NO
R2の出力とインバータ6の出力と入力バッファ制御信
号バーCNTBと、外部入・出力端子IバーOが接続さ
れ、4入力NOR7の出力が外部入力信号バーIとな
る。
R2の出力とインバータ6の出力と入力バッファ制御信
号バーCNTBと、外部入・出力端子IバーOが接続さ
れ、4入力NOR7の出力が外部入力信号バーIとな
る。
【0019】次に動作について図2に示す動作タイミン
グ図を参照して説明する。
グ図を参照して説明する。
【0020】まず、出力バッファ制御信号CNTAと入
力バッファ制御信号バーCNTBが共に‘L’レベルで
ある場合、内部出力信号Dinの値に関わらず、2入力N
AND1の出力が‘H’レベル、2入力NOR2の出力
が‘L’レベルになり、ドライバ用のPチャネルトラン
ジスタ4とNチャネルトランジスタ5は共にOFFとな
り出力バッファ回路はインアクティブとなる。このと
き、4入力NOR7はインバータ6の出力と2入力NO
R2の出力及び入力制御信号バーCNTBがそれぞれ
‘L’レベルであるので、外部入・出力端子IバーOか
らの入力信号を入力して、その反転した信号を外部入力
信号バーIとして出力する。そして出力バッファ制御信
号CNTAが‘L’レベルのまま、入力バッファ制御信
号バーCNTBが‘L’から‘H’レベルに変化する
と、4入力NOR7の出力は‘L’レベルに固定され
て、入力バッファ回路としてインアクティブの状態とな
る。
力バッファ制御信号バーCNTBが共に‘L’レベルで
ある場合、内部出力信号Dinの値に関わらず、2入力N
AND1の出力が‘H’レベル、2入力NOR2の出力
が‘L’レベルになり、ドライバ用のPチャネルトラン
ジスタ4とNチャネルトランジスタ5は共にOFFとな
り出力バッファ回路はインアクティブとなる。このと
き、4入力NOR7はインバータ6の出力と2入力NO
R2の出力及び入力制御信号バーCNTBがそれぞれ
‘L’レベルであるので、外部入・出力端子IバーOか
らの入力信号を入力して、その反転した信号を外部入力
信号バーIとして出力する。そして出力バッファ制御信
号CNTAが‘L’レベルのまま、入力バッファ制御信
号バーCNTBが‘L’から‘H’レベルに変化する
と、4入力NOR7の出力は‘L’レベルに固定され
て、入力バッファ回路としてインアクティブの状態とな
る。
【0021】更に、入力バッファ制御信号バーCNTB
が‘H’レベルのまま、出力バッファ制御信号CNTA
が‘L’から‘H’レベルに変化すると、2入力NAN
D1及び2入力NOR2は内部出力信号Dinを反転した
信号が出力される。このとき、入・出力端子IバーOに
は例えば内部出力信号Dinが‘L’レベルでは2入力N
AND1及び2入力NOR2の出力が‘H’レベルとな
り、ドライバ用のPチャネルトランジスタ4はOFFと
なり、他方Nチャネルトランジスタ5はONになって出
力バッファ回路として‘L’レベルが出力される。ま
た、内部出力信号Dinが‘H’レベルでは、2入力NA
ND1及び2入力NOR2の出力は共に‘L’レベルと
なり、ドライバ用のPチャネルトランジスタ4はONと
なり、Nチャネルトランジスタ5はOFFになり、出力
バッファ回路として‘H’レベルが出力される。
が‘H’レベルのまま、出力バッファ制御信号CNTA
が‘L’から‘H’レベルに変化すると、2入力NAN
D1及び2入力NOR2は内部出力信号Dinを反転した
信号が出力される。このとき、入・出力端子IバーOに
は例えば内部出力信号Dinが‘L’レベルでは2入力N
AND1及び2入力NOR2の出力が‘H’レベルとな
り、ドライバ用のPチャネルトランジスタ4はOFFと
なり、他方Nチャネルトランジスタ5はONになって出
力バッファ回路として‘L’レベルが出力される。ま
た、内部出力信号Dinが‘H’レベルでは、2入力NA
ND1及び2入力NOR2の出力は共に‘L’レベルと
なり、ドライバ用のPチャネルトランジスタ4はONと
なり、Nチャネルトランジスタ5はOFFになり、出力
バッファ回路として‘H’レベルが出力される。
【0022】入力バッファ制御信号バーCNTBが
‘H’レベルのまま、出力バッファ制御信号CNTAが
‘H’から‘L’レベルに変化すると、内部出力信号D
inの値に関わらず、2入力NAND1の出力が‘H’レ
ベル、2入力NOR2の出力が‘L’レベルになり、ド
ライバ用のPチャネルトランジスタ4とNチャネルトラ
ンジスタ5は共にOFFになり、出力バッファ回路はイ
ンアクティブとなる。
‘H’レベルのまま、出力バッファ制御信号CNTAが
‘H’から‘L’レベルに変化すると、内部出力信号D
inの値に関わらず、2入力NAND1の出力が‘H’レ
ベル、2入力NOR2の出力が‘L’レベルになり、ド
ライバ用のPチャネルトランジスタ4とNチャネルトラ
ンジスタ5は共にOFFになり、出力バッファ回路はイ
ンアクティブとなる。
【0023】基本動作としては上述した通りであるが、
例えば図2に示した様に、出力バッファ制御信号CNT
Aが大きな配線容量等による信号遅延で点線で示される
波形となった場合、従来の入・出力バッファ回路では、
入力及び出力バッファ回路共にアクティブとなってしま
い、入力バッファ回路で誤動作が誘発される。
例えば図2に示した様に、出力バッファ制御信号CNT
Aが大きな配線容量等による信号遅延で点線で示される
波形となった場合、従来の入・出力バッファ回路では、
入力及び出力バッファ回路共にアクティブとなってしま
い、入力バッファ回路で誤動作が誘発される。
【0024】しかしながら、本実施例では入力バッファ
制御信号バーCNTBが‘L’レベルとなっても、出力
バッファ制御信号CNTAが‘H’レベルであるため、
2入力NAND1及び2入力NOR2の出力は内部出力
信号Dinが‘H’レベルのときは共に‘L’レベルに、
内部出力信号Dinが‘L’レベルのときは共に‘H’レ
ベルとなり、2入力NAND1の出力がインバータの入
力であるから、4入力NOR7において内部出力信号D
inが‘H’レベルのときはインバータ6の、内部出力信
号Dinが‘L’レベルのときは2入力NOR2の出力が
それぞれ‘H’レベルとなって入力し4入力NOR7の
出力は‘L’レベルに固定されて入力バッファ回路はイ
ンアクティブのままとなる。
制御信号バーCNTBが‘L’レベルとなっても、出力
バッファ制御信号CNTAが‘H’レベルであるため、
2入力NAND1及び2入力NOR2の出力は内部出力
信号Dinが‘H’レベルのときは共に‘L’レベルに、
内部出力信号Dinが‘L’レベルのときは共に‘H’レ
ベルとなり、2入力NAND1の出力がインバータの入
力であるから、4入力NOR7において内部出力信号D
inが‘H’レベルのときはインバータ6の、内部出力信
号Dinが‘L’レベルのときは2入力NOR2の出力が
それぞれ‘H’レベルとなって入力し4入力NOR7の
出力は‘L’レベルに固定されて入力バッファ回路はイ
ンアクティブのままとなる。
【0025】そうして出力バッファ制御信号CNTAが
‘L’レベル、つまり、出力バッファ回路がインアクテ
ィブとなってから入力バッファ回路がアクティブとなる
ので誤った信号が入力されず正常な動作が出来る。
‘L’レベル、つまり、出力バッファ回路がインアクテ
ィブとなってから入力バッファ回路がアクティブとなる
ので誤った信号が入力されず正常な動作が出来る。
【0026】図3は、本発明の他の実施例の入・出力バ
ッファ回路の回路図である。内部出力信号Dinが2入力
NAND1と2入力NOR2の1入力となり、出力バッ
ファ制御信号CNTAが2入力NAND1のもう一方の
入力と3入力NOR8の一入力とインバータ3の入力に
なり、インバータ3の出力が2入力NOR2のもう一方
の入力となる。2入力NAND1の出力がドライバ用の
Pチャネルトランジスタ4のゲート入力となり、2入力
NOR2の出力が同様にドライバ用のNチャネルトラン
ジスタ5のゲート入力となる。
ッファ回路の回路図である。内部出力信号Dinが2入力
NAND1と2入力NOR2の1入力となり、出力バッ
ファ制御信号CNTAが2入力NAND1のもう一方の
入力と3入力NOR8の一入力とインバータ3の入力に
なり、インバータ3の出力が2入力NOR2のもう一方
の入力となる。2入力NAND1の出力がドライバ用の
Pチャネルトランジスタ4のゲート入力となり、2入力
NOR2の出力が同様にドライバ用のNチャネルトラン
ジスタ5のゲート入力となる。
【0027】Pチャネルトランジスタ4はソースが電源
電位(VDD)、ゲートに2入力NAND1の出力が接続
され、Nチャネルトランジスタ5はソースが接地電位
(GND)、ゲートに2入力NOR2の出力が接続さ
れ、ドレインはPチャネルトランジスタ4と共通になる
プッシュプル回路を形成して外部入・出力端子IバーO
に接続する。3入力NOR8は入力として出力バッファ
制御信号CNTAと入力バッファ制御信号バーCNTB
と外部入・出力端子IバーOが接続され、3入力NOR
8の出力が外部入力信号バーIとなる。
電位(VDD)、ゲートに2入力NAND1の出力が接続
され、Nチャネルトランジスタ5はソースが接地電位
(GND)、ゲートに2入力NOR2の出力が接続さ
れ、ドレインはPチャネルトランジスタ4と共通になる
プッシュプル回路を形成して外部入・出力端子IバーO
に接続する。3入力NOR8は入力として出力バッファ
制御信号CNTAと入力バッファ制御信号バーCNTB
と外部入・出力端子IバーOが接続され、3入力NOR
8の出力が外部入力信号バーIとなる。
【0028】次に動作について図4に示す動作タイミン
グ図を参照して説明する。
グ図を参照して説明する。
【0029】まず、出力バッファ制御信号CNTAと入
力バッファ制御信号バーCNTBが共に‘L’レベルで
ある場合、内部出力信号Dinの値に関わらず2入力NA
ND1の出力が‘H’レベル、2入力NOR2の出力が
‘L’レベルになりドライバ用のPチャネルトランジス
タ1とNチャネルトランジスタ2は共にOFFになって
出力バッファ回路はインアクティブとなる。
力バッファ制御信号バーCNTBが共に‘L’レベルで
ある場合、内部出力信号Dinの値に関わらず2入力NA
ND1の出力が‘H’レベル、2入力NOR2の出力が
‘L’レベルになりドライバ用のPチャネルトランジス
タ1とNチャネルトランジスタ2は共にOFFになって
出力バッファ回路はインアクティブとなる。
【0030】このとき、3入力NOR8は出力バッファ
制御信号CNTA及び入力バッファ制御信号バーCNT
Bがそれぞれ‘L’レベルであるので外部入・出力端子
IバーOからの入力信号を入力してその反転した信号を
外部入力信号バーIとして出力する。出力バッファ制御
信号CNTAが‘L’レベルのまま入力バッファ制御信
号バーCNTBが‘L’から‘H’レベルに変化すると
3入力NOR8の出力は‘L’レベルに固定されて入力
バッファ回路としてインアクティブの状態となる。
制御信号CNTA及び入力バッファ制御信号バーCNT
Bがそれぞれ‘L’レベルであるので外部入・出力端子
IバーOからの入力信号を入力してその反転した信号を
外部入力信号バーIとして出力する。出力バッファ制御
信号CNTAが‘L’レベルのまま入力バッファ制御信
号バーCNTBが‘L’から‘H’レベルに変化すると
3入力NOR8の出力は‘L’レベルに固定されて入力
バッファ回路としてインアクティブの状態となる。
【0031】更に入力バッファ制御信号バーCNTBが
‘H’レベルのまま、出力バッファ制御信号CNTAが
‘L’から‘H’レベルに変化すると2入力NAND1
及び2入力NOR2は内部出力信号Dinを反転した信号
が出力される。
‘H’レベルのまま、出力バッファ制御信号CNTAが
‘L’から‘H’レベルに変化すると2入力NAND1
及び2入力NOR2は内部出力信号Dinを反転した信号
が出力される。
【0032】このとき、入・出力端子IバーOには、例
えば内部出力信号Dinが‘L’レベルでは2入力NAN
D1及び2入力NOR2の出力が‘H’レベルとなり、
ドライバ用のPチャネルトランジスタ4はOFFにな
り、Nチャネルトランジスタ5はONになり出力バッフ
ァ回路として‘L’レベルが出力される。また、内部出
力信号Dinが‘H’レベルでは2入力NAND1及び2
入力NOR2の出力は共に‘L’レベルとなりドライバ
用のPチャネルトランジスタ4はONとなり、Nチャネ
ルトランジスタ5はOFFになって出力バッファ回路と
して‘H’レベルが出力される。入力バッファ制御信号
バーCNTBが‘H’レベルのまま出力バッファ制御信
号CNTAが‘H’から‘L’レベルに変化すると、内
部出力信号Dinの値に関わらず2入力NAND1の出力
が‘H’レベル、2入力NOR2の出力が‘L’レベル
になり、ドライバ用のPチャネルトランジスタ4とNチ
ャネルトランジスタ5を共にOFFして、出力バッファ
回路はインアクティブとなる。
えば内部出力信号Dinが‘L’レベルでは2入力NAN
D1及び2入力NOR2の出力が‘H’レベルとなり、
ドライバ用のPチャネルトランジスタ4はOFFにな
り、Nチャネルトランジスタ5はONになり出力バッフ
ァ回路として‘L’レベルが出力される。また、内部出
力信号Dinが‘H’レベルでは2入力NAND1及び2
入力NOR2の出力は共に‘L’レベルとなりドライバ
用のPチャネルトランジスタ4はONとなり、Nチャネ
ルトランジスタ5はOFFになって出力バッファ回路と
して‘H’レベルが出力される。入力バッファ制御信号
バーCNTBが‘H’レベルのまま出力バッファ制御信
号CNTAが‘H’から‘L’レベルに変化すると、内
部出力信号Dinの値に関わらず2入力NAND1の出力
が‘H’レベル、2入力NOR2の出力が‘L’レベル
になり、ドライバ用のPチャネルトランジスタ4とNチ
ャネルトランジスタ5を共にOFFして、出力バッファ
回路はインアクティブとなる。
【0033】基本動作としては上述した通りであるが、
前記実施例と同様、図4で示した如く出力バッファ制御
信号CNTAが信号遅延で点線で示される波形となった
場合、入力バッファ制御信号バーCNTBが‘L’レベ
ルとなっても出力バッファ制御信号CNTAが‘H’レ
ベルであるため3入力NOR8の出力は‘L’レベルに
固定されて入力バッファ回路はインアクティブのままと
なる。そうして出力バッファ制御信号CNTAが‘L’
レベル、つまり出力バッファ回路がインアクティブとな
ってから入力バッファ回路はアクティブとなるので誤っ
た信号が入力されず正常な動作が出来る。
前記実施例と同様、図4で示した如く出力バッファ制御
信号CNTAが信号遅延で点線で示される波形となった
場合、入力バッファ制御信号バーCNTBが‘L’レベ
ルとなっても出力バッファ制御信号CNTAが‘H’レ
ベルであるため3入力NOR8の出力は‘L’レベルに
固定されて入力バッファ回路はインアクティブのままと
なる。そうして出力バッファ制御信号CNTAが‘L’
レベル、つまり出力バッファ回路がインアクティブとな
ってから入力バッファ回路はアクティブとなるので誤っ
た信号が入力されず正常な動作が出来る。
【0034】尚、この第2実施例は図1で示される第1
実施例の回路に比べてインバータが1個不要で入力バッ
ファ回路のNOR入力が1入力少なくて済み、同一機能
を実現するのに素子数が少なくて済むという利点があ
る。
実施例の回路に比べてインバータが1個不要で入力バッ
ファ回路のNOR入力が1入力少なくて済み、同一機能
を実現するのに素子数が少なくて済むという利点があ
る。
【0035】上記第2実施例ではCMOS(コンプリメ
ンタリ)トランジスタ方式について説明したが、これに
限定されるものではなく、PチャネルMOSトランジス
タやNチャネルトランジスタ方式についても適用可能で
ある。
ンタリ)トランジスタ方式について説明したが、これに
限定されるものではなく、PチャネルMOSトランジス
タやNチャネルトランジスタ方式についても適用可能で
ある。
【0036】
【発明の効果】以上説明した様に、本発明の入・出力バ
ッファ回路は各々の出力バッファ回路出力信号のハイ−
インピーダンス状態を検出して、入力バッファ回路をア
クティブ状態に切り替える。このため、配線容量等によ
る制御信号の遅延が生じても各々の端子ごとに出力バッ
ファ回路がインアクティブになってから、入力バッファ
回路をアクティブにするので、出力バッファ回路の出力
が入力バッファ回路に入力されないので、誤動作を生じ
ることがなく、安定した動作を行なうことのできる入・
出力バッファ回路を提供することができる。
ッファ回路は各々の出力バッファ回路出力信号のハイ−
インピーダンス状態を検出して、入力バッファ回路をア
クティブ状態に切り替える。このため、配線容量等によ
る制御信号の遅延が生じても各々の端子ごとに出力バッ
ファ回路がインアクティブになってから、入力バッファ
回路をアクティブにするので、出力バッファ回路の出力
が入力バッファ回路に入力されないので、誤動作を生じ
ることがなく、安定した動作を行なうことのできる入・
出力バッファ回路を提供することができる。
【図1】本発明の一実施例の回路図。
【図2】図1の回路の動作タイミング図。
【図3】本発明の他の実施例の回路図。
【図4】図3の回路の動作タイミング図。
【図5】従来の一例となる入・出力バッファの回路図。
【図6】図5の回路の動作タイミング図。
1 2入力NAND 2 2入力NOR 3 インバータ 4 ドライブ用Pチャネルトランジスタ 5 ドライブ用Nチャネルトランジスタ 6 インバータ 7 4入力NOR 8 3入力NOR 9 2入力NOR
Claims (2)
- 【請求項1】 出力バッファ回路と、該出力バッファ回
路の出力に接続された端子と、該端子に接続された入力
バッファ回路とを、有する入・出力バッファ回路におい
て、 前記出力バッファ回路のインアクティブ状態を検出し
て、前記入力バッファ回路をアクティブ状態に切り替え
る切り替え手段を有することを特徴とする入・出力バッ
ファ回路。 - 【請求項2】 前記出力バッファ回路が3ステートの出
力バッファ回路であり、該出力バッファ回路がインアク
ティブ状態の時に該出力バッファ回路の出力がハイイン
ピーダンスとなる請求項1に記載の入・出力バッファ回
路において、前記切り替え手段は、前記出力バッファ回
路の出力をハイインピーダンスとする前記出力バッファ
回路の入力の状態を、前記出力バッファ回路のインアク
ティブ状態として検出して、前記入力バッファ回路をア
クティブ状態に切り替えることを特徴とする入・出力バ
ッファ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4230819A JPH0685654A (ja) | 1992-08-31 | 1992-08-31 | 入・出力バッファ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4230819A JPH0685654A (ja) | 1992-08-31 | 1992-08-31 | 入・出力バッファ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0685654A true JPH0685654A (ja) | 1994-03-25 |
Family
ID=16913780
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4230819A Pending JPH0685654A (ja) | 1992-08-31 | 1992-08-31 | 入・出力バッファ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0685654A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1997001223A1 (fr) * | 1995-06-22 | 1997-01-09 | Fujitsu Ten Limited | Dispositif d'actionnement d'antenne pour transpondeur |
KR100301809B1 (ko) * | 1998-11-24 | 2001-09-06 | 김영환 | 데이터 입출력 버퍼 제어회로_ |
-
1992
- 1992-08-31 JP JP4230819A patent/JPH0685654A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1997001223A1 (fr) * | 1995-06-22 | 1997-01-09 | Fujitsu Ten Limited | Dispositif d'actionnement d'antenne pour transpondeur |
KR100301809B1 (ko) * | 1998-11-24 | 2001-09-06 | 김영환 | 데이터 입출력 버퍼 제어회로_ |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991208 |