JPH0685654A - Input/output buffer circuit - Google Patents
Input/output buffer circuitInfo
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- JPH0685654A JPH0685654A JP4230819A JP23081992A JPH0685654A JP H0685654 A JPH0685654 A JP H0685654A JP 4230819 A JP4230819 A JP 4230819A JP 23081992 A JP23081992 A JP 23081992A JP H0685654 A JPH0685654 A JP H0685654A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は入・出力バッファ回路に
関し、特に半導体集積回路の入・出力バッファ回路に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input / output buffer circuit, and more particularly to an input / output buffer circuit for a semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】一般に半導体集積回路の入・出力端子部
では、３ステートタイプの出力バッファ回路と入力バッ
ファ回路とで構成されている。2. Description of the Related Art Generally, an input / output terminal portion of a semiconductor integrated circuit is composed of a 3-state type output buffer circuit and an input buffer circuit.
【０００３】そして、従来の入・出力バッファ回路は、
図５に示すように、内部出力信号Ｄinが２入力ＮＡＮＤ
１と２入力ＮＯＲ２の１入力となり、出力バッファ制御
信号ＣＮＴＡが２入力ＮＡＮＤ１のもう一方の入力と、
インバータ３の入力になり、インバータ３の出力が２入
力ＮＯＲ２のもう一方の入力となる。そして、２入力Ｎ
ＡＮＤ１の出力がドライバ用のＰチャネルトランジスタ
４のゲート入力となり、２入力ＮＯＲ２の出力が同様に
ドライバ用のＮチャネルトランジスタ５のゲート入力と
なる。The conventional input / output buffer circuit is
As shown in FIG. 5, the internal output signal Din is a 2-input NAND.
It becomes 1 input of 1 and 2 inputs NOR2, and the output buffer control signal CNTA is the other input of 2 inputs NAND1,
It becomes the input of the inverter 3, and the output of the inverter 3 becomes the other input of the 2-input NOR 2. And 2 inputs N
The output of AND1 becomes the gate input of the P-channel transistor 4 for the driver, and the output of 2-input NOR2 becomes the gate input of the N-channel transistor 5 for the driver as well.
【０００４】ところで、Ｐチャネルトランジスタ４はソ
ースが電源電位（ＶDD）、ゲートに２入力ＮＡＮＤ１の
出力が接続される。Ｎチャネルトランジスタ５はソース
が接地電位（ＧＮＤ）、ゲートに２入力ＮＯＲ２の出力
が接続され、ドレインはＰチャネルトランジスタ４のド
レインと共通に外部入・出力端子ＩバーＯに接続してい
る。ここで、バーＯはＯの反転を意味する。外部入・出
力端子ＩバーＯは２入力ＮＯＲ９の１入力となり、入力
バッファ制御信号バーＣＮＴＢが２入力ＮＯＲ９のもう
一方の入力となり、２入力ＮＯＲ９の出力が外部入力信
号バ−Ｉとなっている。ここで、バーＣＮＴＢはＣＮＴ
Ｂの反転を意味し、バーＩはＩの反転を意味する。By the way, the source of the P-channel transistor 4 is connected to the power supply potential (VDD), and the output of the 2-input NAND 1 is connected to the gate. The N-channel transistor 5 has a source connected to the ground potential (GND), a gate connected to the output of the 2-input NOR 2, and a drain commonly connected to the drain of the P-channel transistor 4 and connected to the external input / output terminal I-bar O. Here, bar O means inversion of O. The external input / output terminal I-bar O becomes one input of the 2-input NOR9, the input buffer control signal bar CNTB becomes the other input of the 2-input NOR9, and the output of the 2-input NOR9 becomes the external input signal bar I. . Here, the bar CNTB is CNT
B means inversion, and bar I means I inversion.
【０００５】次に動作について図６に示す動作タイミン
グ図を参照して説明する。Next, the operation will be described with reference to the operation timing chart shown in FIG.
【０００６】まず、出力バッファ制御信号ＣＮＴＡと入
力バッファ制御信号バーＣＮＴＢが共に‘Ｌ’レベルで
ある場合、内部出力信号Ｄinの値に関わらず、２入力Ｎ
ＡＮＤ１の出力が‘Ｈ’レベル、２入力ＮＯＲ２の出力
が‘Ｌ’レベルになり、ドライバ用のＰチャネルトラン
ジスタ４とＮチャネルトランジスタ５は共にＯＦＦにな
り、出力バッファ回路（１、２、３、４、及び５）はイ
ンアクティブ（ハイインピーダンス状態）となる。この
とき、入力バッファ回路を構成する２入力ＮＯＲ９は外
部入・出力端子ＩバーＯからの入力信号を入力して、そ
の反転した信号を外部入力信号バーＩとして出力する。
この状態では、入力バッファ回路はアクティブの状態で
ある。出力バッファ制御信号ＣＮＴＡが‘Ｌ’レベルの
まま、入力バッファ制御信号バーＣＮＴＢが‘Ｌ’から
‘Ｈ’レベルに変化すると、２入力ＮＯＲ９の出力は
‘Ｌ’レベルに固定されて入力バッファ回路としてイン
アクティブの状態となる。First, when both the output buffer control signal CNTA and the input buffer control signal bar CNTB are at the'L 'level, regardless of the value of the internal output signal Din, 2-input N
The output of the AND1 becomes the "H" level, the output of the 2-input NOR2 becomes the "L" level, both the driver P-channel transistor 4 and the N-channel transistor 5 become OFF, and the output buffer circuits (1, 2, 3, 4 and 5) are inactive (high impedance state). At this time, the 2-input NOR 9 constituting the input buffer circuit inputs the input signal from the external input / output terminal I bar O and outputs the inverted signal as the external input signal bar I.
In this state, the input buffer circuit is active. When the input buffer control signal bar CNTB changes from the “L” level to the “H” level while the output buffer control signal CNTA remains at the “L” level, the output of the 2-input NOR 9 is fixed to the “L” level to serve as an input buffer circuit. It becomes inactive.
【０００７】更に、入力バッファ制御信号バーＣＮＴＢ
が‘Ｈ’レベルのまま出力バッファ制御信号ＣＮＴＡが
‘Ｌ’から‘Ｈ’レベルに変化すると、２入力ＮＡＮＤ
１及び２入力ＮＯＲ２は内部出力信号Ｄinを反転した信
号が出力される。このとき、入・出力端子ＩバーＯに
は、例えば内部出力信号Ｄinが‘Ｌ’レベルでは２入力
ＮＡＮＤ１及び２入力ＮＯＲ２の出力は共に‘Ｈ’レベ
ルになる。そするとドライバ用のＰチャネルトランジス
タ４はＯＦＦし、Ｎチャネルトランジスタ５はＯＮさ
れ、出力バッファ回路として‘Ｌ’レベルが出力さる。
また、また内部出力信号Ｄinが‘Ｈ’レベルでは、２入
力ＮＡＮＤ１及び２入力ＮＯＲ２の出力は共に‘Ｌ’レ
ベルになり、ドライバ用のＰチャネルトランジスタ４は
ＯＮになりＮチャネルトランジスタ５はＯＦＦとなっ
て、出力バッファ回路として‘Ｈ’レベルが出力され
る。そして入力バッファ制御信号バーＣＮＴＢが‘Ｈ’
レベルのまま、出力バッファ制御信号ＣＮＴＡが‘Ｈ’
から‘Ｌ’レベルに変化すると、内部出力信号Ｄinの値
に関わらず、２入力ＮＡＮＤ１の出力が‘Ｈ’レベル、
２入力ＮＯＲ２の出力が‘Ｌ’レベルになり、ドライバ
用のＰチャネルトランジスタ４とＮチャネルトランジス
タ５は共にＯＦＦになり、出力バッファ回路はインアク
ティブとなる。Further, the input buffer control signal bar CNTB
When the output buffer control signal CNTA changes from “L” to “H” level while the signal is at “H” level, 2-input NAND
A signal obtained by inverting the internal output signal Din is output to the 1- and 2-input NOR2. At this time, at the input / output terminal I bar O, for example, when the internal output signal Din is at the “L” level, the outputs of the 2-input NAND 1 and the 2-input NOR 2 are both at the “H” level. Then, the driver P-channel transistor 4 is turned off, the N-channel transistor 5 is turned on, and the output buffer circuit outputs the “L” level.
Further, when the internal output signal Din is at the “H” level, the outputs of the 2-input NAND 1 and the 2-input NOR 2 are both at the “L” level, the driver P-channel transistor 4 is ON, and the N-channel transistor 5 is OFF. Then, the "H" level is output as the output buffer circuit. And the input buffer control signal bar CNTB is'H '.
The output buffer control signal CNTA remains at "H" level.
Changes from "L" level to "L" level, the output of the 2-input NAND1 is "H" level, regardless of the value of the internal output signal Din.
The output of the 2-input NOR 2 becomes “L” level, both the driver P-channel transistor 4 and the N-channel transistor 5 are turned off, and the output buffer circuit becomes inactive.
【０００８】この様にして、入力バッファ回路と出力バ
ッファ回路が交互にアクティブとなって、外部とデータ
のやりとりを行なう。In this way, the input buffer circuit and the output buffer circuit are alternately activated to exchange data with the outside.
【０００９】[0009]
【発明が解決しようとする課題】一般に前述した入・出
力バッファ回路は、それぞれに接続する外部端子の近く
に配置され、また外部端子は通常半導体集積回路のチッ
プの外周部に配置される。更に入・出力バッファ回路の
制御信号は、通常複数の回路を制御しており、その信号
を発生する回路が、他の制御回路から信号を入力して論
理を組み立てるため、内部で作られる。このため、制御
信号の配線長が長くなり末端では信号遅延が生じる。Generally, the above-mentioned input / output buffer circuits are arranged near the external terminals connected to them, and the external terminals are usually arranged on the outer peripheral portion of the chip of the semiconductor integrated circuit. Further, the control signal of the input / output buffer circuit is usually generated internally because the circuit that controls a plurality of circuits normally inputs the signal from another control circuit and assembles the logic. Therefore, the wiring length of the control signal becomes long and signal delay occurs at the end.
【００１０】半導体集積回路では、動作周波数が年々上
昇し、それに伴って外部とのアクセススピードが速くな
ってきており、その結果、制御信号の遅延によって、入
力バッファ回路と出力バッファ回路が共にアクティブに
なって、出力バッファ回路の出力が入力バッファ回路に
入力されて誤動作を生じるという問題点があった。In the semiconductor integrated circuit, the operating frequency is increasing year by year, and the access speed to the outside is increasing accordingly. As a result, the input buffer circuit and the output buffer circuit are both activated due to the delay of the control signal. Then, the output of the output buffer circuit is input to the input buffer circuit to cause a malfunction.
【００１１】本発明の目的は、上記下従来技術の課題に
鑑みて提案されたもので、 半導体集積回路の入・出力
バッファ回路において、入力および出力バッファ回路の
制御信号が配線引き廻しなどによる信号遅延で入力バッ
ファ回路が出力バッファ回路の出力信号の影響を受けて
誤動作するすることを防止し、安定した動作が可能な入
・出力バッファ回路を提供する事にある。The object of the present invention was proposed in view of the above problems of the prior art. In the input / output buffer circuit of a semiconductor integrated circuit, the control signals of the input and output buffer circuits are signals generated by wiring. An object of the present invention is to provide an input / output buffer circuit capable of preventing a malfunction of the input buffer circuit under the influence of an output signal of the output buffer circuit due to a delay and capable of stable operation.
【００１２】[0012]
【課題を解決するための手段】本発明によれば、出力バ
ッファ回路と、該出力バッファ回路の出力に接続された
端子と、該端子に接続された入力バッファ回路とを、有
する入・出力バッファ回路において、前記出力バッファ
回路のインアクティブ状態を検出して、前記入力バッフ
ァ回路をアクティブ状態に切り替える切り替え手段を有
することを特徴とする入・出力バッファ回路が得られ
る。According to the present invention, an input / output buffer having an output buffer circuit, a terminal connected to the output of the output buffer circuit, and an input buffer circuit connected to the terminal. In the circuit, there is obtained an input / output buffer circuit characterized by having switching means for detecting the inactive state of the output buffer circuit and switching the input buffer circuit to the active state.
【００１３】更に本発明によれば、前記出力バッファ回
路が３ステートの出力バッファ回路であり、該出力バッ
ファ回路がインアクティブ状態の時に該出力バッファ回
路の出力がハイインピーダンスとなる請求項１に記載の
入・出力バッファ回路において、前記切り替え手段は、
前記出力バッファ回路の出力をハイインピーダンスとす
る前記出力バッファ回路の入力の状態を、前記出力バッ
ファ回路のインアクティブ状態として検出して、前記入
力バッファ回路をアクティブ状態に切り替えることを特
徴とする入・出力バッファ回路が得られる。Further, according to the present invention, the output buffer circuit is a three-state output buffer circuit, and the output of the output buffer circuit becomes high impedance when the output buffer circuit is in the inactive state. In the input / output buffer circuit of, the switching means is
The input state of the output buffer circuit, which makes the output of the output buffer circuit high impedance, is detected as the inactive state of the output buffer circuit, and the input buffer circuit is switched to the active state. An output buffer circuit is obtained.
【００１４】[0014]
【作用】本発明においては、出力バッファ回路のインア
クティブ状態を検出して、出力バッファ回路がインアク
ティブ状態になったときに、入力バッファ回路をアクテ
ィブ状態に切り替えるので、出力バッファ回路の出力が
入力バッファ回路に入力されることがなくなり、誤動作
の発生を防止することができる。According to the present invention, the inactive state of the output buffer circuit is detected, and when the output buffer circuit enters the inactive state, the input buffer circuit is switched to the active state. Since no data is input to the buffer circuit, it is possible to prevent malfunction.
【００１５】[0015]
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の入・出力バッファ回路を
示す回路図である。The present invention will be described below with reference to the drawings. FIG. 1 is a circuit diagram showing an input / output buffer circuit according to an embodiment of the present invention.
【００１６】内部出力信号Ｄinが２入力ＮＡＮＤ１と２
入力ＮＯＲ２の１入力となり、出力バッファ制御信号Ｃ
ＮＴＡが２入力ＮＡＮＤ１のもう一方の入力とインバー
タ３の入力になり、インバータ３の出力が２入力ＮＯＲ
２のもう一方の入力となる。２入力ＮＯＲ２の出力がド
ライバ用のＮチャネルトランジスタ５のゲート入力と、
４入力ＮＯＲ７の入力の１つとなり、２入力ＮＡＮＤ１
の出力が同様にドライバ用のＰチャネルトランジスタ４
のゲート入力とインバータ６の入力となって、インバー
タ６の出力が４入力ＮＯＲ７の１入力となる。The internal output signal Din has two inputs NAND1 and 2
It becomes one input of the input NOR2, and the output buffer control signal C
NTA becomes the other input of the 2-input NAND 1 and the input of the inverter 3, and the output of the inverter 3 is the 2-input NOR.
It is the other input of 2. The output of the 2-input NOR 2 is the gate input of the driver N-channel transistor 5,
It becomes one of the inputs of 4-input NOR7 and 2-input NAND1
The output of the P-channel transistor 4 for the driver is the same.
And the input of the inverter 6, and the output of the inverter 6 becomes one input of the 4-input NOR 7.
【００１７】Ｐチャネルトランジスタ４はソースが電源
電位（ＶDD）で、ゲートに２入力ＮＡＮＤ１の出力が接
続されている。また、Ｎチャネルトランジスタ５はソー
スが接地電位（ＧＮＤ）で、ゲートに２入力ＮＯＲ２の
出力が接続されている。そして、Ｎチャネルトランジス
タ５のドレインはＰチャネルトランジスタ４のドレイン
と共通に外部入・出力端子ＩバーＯに接続される。The source of the P-channel transistor 4 is the power supply potential (VDD), and the output of the 2-input NAND 1 is connected to the gate. The source of the N-channel transistor 5 is at ground potential (GND), and the output of the 2-input NOR 2 is connected to the gate. The drain of the N-channel transistor 5 and the drain of the P-channel transistor 4 are commonly connected to the external input / output terminal I bar O.
【００１８】４入力ＮＯＲ７は入力として、２入力ＮＯ
Ｒ２の出力とインバータ６の出力と入力バッファ制御信
号バーＣＮＴＢと、外部入・出力端子ＩバーＯが接続さ
れ、４入力ＮＯＲ７の出力が外部入力信号バーＩとな
る。The 4-input NOR 7 is used as an input for 2-input NO.
The output of R2, the output of the inverter 6, the input buffer control signal bar CNTB, and the external input / output terminal I bar O are connected, and the output of the 4-input NOR 7 becomes the external input signal bar I.
【００１９】次に動作について図２に示す動作タイミン
グ図を参照して説明する。Next, the operation will be described with reference to the operation timing chart shown in FIG.
【００２０】まず、出力バッファ制御信号ＣＮＴＡと入
力バッファ制御信号バーＣＮＴＢが共に‘Ｌ’レベルで
ある場合、内部出力信号Ｄinの値に関わらず、２入力Ｎ
ＡＮＤ１の出力が‘Ｈ’レベル、２入力ＮＯＲ２の出力
が‘Ｌ’レベルになり、ドライバ用のＰチャネルトラン
ジスタ４とＮチャネルトランジスタ５は共にＯＦＦとな
り出力バッファ回路はインアクティブとなる。このと
き、４入力ＮＯＲ７はインバータ６の出力と２入力ＮＯ
Ｒ２の出力及び入力制御信号バーＣＮＴＢがそれぞれ
‘Ｌ’レベルであるので、外部入・出力端子ＩバーＯか
らの入力信号を入力して、その反転した信号を外部入力
信号バーＩとして出力する。そして出力バッファ制御信
号ＣＮＴＡが‘Ｌ’レベルのまま、入力バッファ制御信
号バーＣＮＴＢが‘Ｌ’から‘Ｈ’レベルに変化する
と、４入力ＮＯＲ７の出力は‘Ｌ’レベルに固定され
て、入力バッファ回路としてインアクティブの状態とな
る。First, when both the output buffer control signal CNTA and the input buffer control signal bar CNTB are at the “L” level, the 2-input N signal is output regardless of the value of the internal output signal Din.
The output of AND1 becomes "H" level, the output of 2-input NOR2 becomes "L" level, both P-channel transistor 4 and N-channel transistor 5 for the driver are turned off, and the output buffer circuit becomes inactive. At this time, the 4-input NOR 7 is connected to the output of the inverter 6 and the 2-input NO.
Since the output of R2 and the input control signal bar CNTB are both at the'L 'level, the input signal from the external input / output terminal I bar O is input and the inverted signal is output as the external input signal bar I. When the output buffer control signal CNTA remains at the “L” level and the input buffer control signal bar CNTB changes from the “L” to the “H” level, the output of the 4-input NOR 7 is fixed at the “L” level and the input buffer The circuit becomes inactive.
【００２１】更に、入力バッファ制御信号バーＣＮＴＢ
が‘Ｈ’レベルのまま、出力バッファ制御信号ＣＮＴＡ
が‘Ｌ’から‘Ｈ’レベルに変化すると、２入力ＮＡＮ
Ｄ１及び２入力ＮＯＲ２は内部出力信号Ｄinを反転した
信号が出力される。このとき、入・出力端子ＩバーＯに
は例えば内部出力信号Ｄinが‘Ｌ’レベルでは２入力Ｎ
ＡＮＤ１及び２入力ＮＯＲ２の出力が‘Ｈ’レベルとな
り、ドライバ用のＰチャネルトランジスタ４はＯＦＦと
なり、他方Ｎチャネルトランジスタ５はＯＮになって出
力バッファ回路として‘Ｌ’レベルが出力される。ま
た、内部出力信号Ｄinが‘Ｈ’レベルでは、２入力ＮＡ
ＮＤ１及び２入力ＮＯＲ２の出力は共に‘Ｌ’レベルと
なり、ドライバ用のＰチャネルトランジスタ４はＯＮと
なり、Ｎチャネルトランジスタ５はＯＦＦになり、出力
バッファ回路として‘Ｈ’レベルが出力される。Further, the input buffer control signal bar CNTB
Is at'H 'level, output buffer control signal CNTA
Changes from'L 'to'H' level, 2-input NAN
A signal obtained by inverting the internal output signal Din is output to the D1 and 2-input NOR2. At this time, for example, when the internal output signal Din is at the “L” level, the input / output terminal I bar O has two inputs N.
The outputs of the AND1 and the 2-input NOR2 become the "H" level, the driver P-channel transistor 4 becomes OFF, while the N-channel transistor 5 becomes ON, and the "L" level is output as the output buffer circuit. Further, when the internal output signal Din is at the “H” level, the 2-input NA is
The outputs of the ND1 and 2-input NOR2 are both at the'L 'level, the driver P-channel transistor 4 is on, the N-channel transistor 5 is off, and the output buffer circuit is at the'H' level.
【００２２】入力バッファ制御信号バーＣＮＴＢが
‘Ｈ’レベルのまま、出力バッファ制御信号ＣＮＴＡが
‘Ｈ’から‘Ｌ’レベルに変化すると、内部出力信号Ｄ
inの値に関わらず、２入力ＮＡＮＤ１の出力が‘Ｈ’レ
ベル、２入力ＮＯＲ２の出力が‘Ｌ’レベルになり、ド
ライバ用のＰチャネルトランジスタ４とＮチャネルトラ
ンジスタ５は共にＯＦＦになり、出力バッファ回路はイ
ンアクティブとなる。When the output buffer control signal CNTA changes from "H" to "L" level while the input buffer control signal bar CNTB remains at "H" level, the internal output signal D
Regardless of the value of in, the output of the 2-input NAND1 becomes the "H" level, the output of the 2-input NOR2 becomes the "L" level, both the driver P-channel transistor 4 and the N-channel transistor 5 are turned off, and the output The buffer circuit becomes inactive.
【００２３】基本動作としては上述した通りであるが、
例えば図２に示した様に、出力バッファ制御信号ＣＮＴ
Ａが大きな配線容量等による信号遅延で点線で示される
波形となった場合、従来の入・出力バッファ回路では、
入力及び出力バッファ回路共にアクティブとなってしま
い、入力バッファ回路で誤動作が誘発される。The basic operation is as described above,
For example, as shown in FIG. 2, the output buffer control signal CNT
When A has a waveform indicated by a dotted line due to a signal delay due to a large wiring capacitance, etc., in the conventional input / output buffer circuit,
Both the input and output buffer circuits become active, causing a malfunction in the input buffer circuit.
【００２４】しかしながら、本実施例では入力バッファ
制御信号バーＣＮＴＢが‘Ｌ’レベルとなっても、出力
バッファ制御信号ＣＮＴＡが‘Ｈ’レベルであるため、
２入力ＮＡＮＤ１及び２入力ＮＯＲ２の出力は内部出力
信号Ｄinが‘Ｈ’レベルのときは共に‘Ｌ’レベルに、
内部出力信号Ｄinが‘Ｌ’レベルのときは共に‘Ｈ’レ
ベルとなり、２入力ＮＡＮＤ１の出力がインバータの入
力であるから、４入力ＮＯＲ７において内部出力信号Ｄ
inが‘Ｈ’レベルのときはインバータ６の、内部出力信
号Ｄinが‘Ｌ’レベルのときは２入力ＮＯＲ２の出力が
それぞれ‘Ｈ’レベルとなって入力し４入力ＮＯＲ７の
出力は‘Ｌ’レベルに固定されて入力バッファ回路はイ
ンアクティブのままとなる。However, in this embodiment, the output buffer control signal CNTA is at the "H" level even if the input buffer control signal CNTB is at the "L" level.
The outputs of the 2-input NAND 1 and the 2-input NOR 2 are both at the “L” level when the internal output signal Din is at the “H” level,
When the internal output signal Din is at the “L” level, both are at the “H” level, and the output of the 2-input NAND 1 is the input of the inverter.
The output of the 2-input NOR2 becomes the "H" level when the internal output signal Din is the "L" level when the in is the "H" level, and the output of the 4-input NOR7 is the "L" level. The input buffer circuit is fixed to the level and remains inactive.
【００２５】そうして出力バッファ制御信号ＣＮＴＡが
‘Ｌ’レベル、つまり、出力バッファ回路がインアクテ
ィブとなってから入力バッファ回路がアクティブとなる
ので誤った信号が入力されず正常な動作が出来る。In this way, the output buffer control signal CNTA is at the'L 'level, that is, the input buffer circuit becomes active after the output buffer circuit becomes inactive, so that an erroneous signal is not input and a normal operation can be performed.
【００２６】図３は、本発明の他の実施例の入・出力バ
ッファ回路の回路図である。内部出力信号Ｄinが２入力
ＮＡＮＤ１と２入力ＮＯＲ２の１入力となり、出力バッ
ファ制御信号ＣＮＴＡが２入力ＮＡＮＤ１のもう一方の
入力と３入力ＮＯＲ８の一入力とインバータ３の入力に
なり、インバータ３の出力が２入力ＮＯＲ２のもう一方
の入力となる。２入力ＮＡＮＤ１の出力がドライバ用の
Ｐチャネルトランジスタ４のゲート入力となり、２入力
ＮＯＲ２の出力が同様にドライバ用のＮチャネルトラン
ジスタ５のゲート入力となる。FIG. 3 is a circuit diagram of an input / output buffer circuit according to another embodiment of the present invention. The internal output signal Din becomes one input of the two-input NAND1 and the two-input NOR2, the output buffer control signal CNTA becomes the other input of the two-input NAND1, one input of the three-input NOR8 and the input of the inverter 3, and the output of the inverter 3 Is the other input of the 2-input NOR2. The output of the 2-input NAND 1 becomes the gate input of the driver P-channel transistor 4, and the output of the 2-input NOR 2 similarly becomes the gate input of the driver N-channel transistor 5.
【００２７】Ｐチャネルトランジスタ４はソースが電源
電位（ＶDD）、ゲートに２入力ＮＡＮＤ１の出力が接続
され、Ｎチャネルトランジスタ５はソースが接地電位
（ＧＮＤ）、ゲートに２入力ＮＯＲ２の出力が接続さ
れ、ドレインはＰチャネルトランジスタ４と共通になる
プッシュプル回路を形成して外部入・出力端子ＩバーＯ
に接続する。３入力ＮＯＲ８は入力として出力バッファ
制御信号ＣＮＴＡと入力バッファ制御信号バーＣＮＴＢ
と外部入・出力端子ＩバーＯが接続され、３入力ＮＯＲ
８の出力が外部入力信号バーＩとなる。The P-channel transistor 4 has its source connected to the power supply potential (VDD), its gate connected to the output of the 2-input NAND 1, and the N-channel transistor 5 has its source connected to the ground potential (GND) and its gate connected to the output of 2-input NOR2. , The drain forms a push-pull circuit in common with the P-channel transistor 4 and external input / output terminal I-bar O
Connect to. The 3-input NOR 8 receives the output buffer control signal CNTA and the input buffer control signal bar CNTB as inputs.
And external input / output terminal I-bar O are connected, and 3-input NOR
The output of 8 becomes the external input signal bar I.
【００２８】次に動作について図４に示す動作タイミン
グ図を参照して説明する。Next, the operation will be described with reference to the operation timing chart shown in FIG.
【００２９】まず、出力バッファ制御信号ＣＮＴＡと入
力バッファ制御信号バーＣＮＴＢが共に‘Ｌ’レベルで
ある場合、内部出力信号Ｄinの値に関わらず２入力ＮＡ
ＮＤ１の出力が‘Ｈ’レベル、２入力ＮＯＲ２の出力が
‘Ｌ’レベルになりドライバ用のＰチャネルトランジス
タ１とＮチャネルトランジスタ２は共にＯＦＦになって
出力バッファ回路はインアクティブとなる。First, when both the output buffer control signal CNTA and the input buffer control signal bar CNTB are at the “L” level, the 2-input NA is set regardless of the value of the internal output signal Din.
The output of the ND1 becomes "H" level, the output of the 2-input NOR2 becomes "L" level, both the P-channel transistor 1 and the N-channel transistor 2 for the driver are turned off, and the output buffer circuit becomes inactive.
【００３０】このとき、３入力ＮＯＲ８は出力バッファ
制御信号ＣＮＴＡ及び入力バッファ制御信号バーＣＮＴ
Ｂがそれぞれ‘Ｌ’レベルであるので外部入・出力端子
ＩバーＯからの入力信号を入力してその反転した信号を
外部入力信号バーＩとして出力する。出力バッファ制御
信号ＣＮＴＡが‘Ｌ’レベルのまま入力バッファ制御信
号バーＣＮＴＢが‘Ｌ’から‘Ｈ’レベルに変化すると
３入力ＮＯＲ８の出力は‘Ｌ’レベルに固定されて入力
バッファ回路としてインアクティブの状態となる。At this time, the 3-input NOR 8 has an output buffer control signal CNTA and an input buffer control signal bar CNT.
Since B is at the'L 'level, the input signal from the external input / output terminal I bar O is input and the inverted signal is output as the external input signal bar I. When the output buffer control signal CNTA remains at the “L” level and the input buffer control signal bar CNTB changes from the “L” to the “H” level, the output of the 3-input NOR 8 is fixed to the “L” level and inactive as the input buffer circuit. It becomes the state of.
【００３１】更に入力バッファ制御信号バーＣＮＴＢが
‘Ｈ’レベルのまま、出力バッファ制御信号ＣＮＴＡが
‘Ｌ’から‘Ｈ’レベルに変化すると２入力ＮＡＮＤ１
及び２入力ＮＯＲ２は内部出力信号Ｄinを反転した信号
が出力される。Further, when the output buffer control signal CNTA changes from "L" to "H" level while the input buffer control signal bar CNTB remains at "H" level, the 2-input NAND1
A signal obtained by inverting the internal output signal Din is output to the 2-input NOR2.
【００３２】このとき、入・出力端子ＩバーＯには、例
えば内部出力信号Ｄinが‘Ｌ’レベルでは２入力ＮＡＮ
Ｄ１及び２入力ＮＯＲ２の出力が‘Ｈ’レベルとなり、
ドライバ用のＰチャネルトランジスタ４はＯＦＦにな
り、Ｎチャネルトランジスタ５はＯＮになり出力バッフ
ァ回路として‘Ｌ’レベルが出力される。また、内部出
力信号Ｄinが‘Ｈ’レベルでは２入力ＮＡＮＤ１及び２
入力ＮＯＲ２の出力は共に‘Ｌ’レベルとなりドライバ
用のＰチャネルトランジスタ４はＯＮとなり、Ｎチャネ
ルトランジスタ５はＯＦＦになって出力バッファ回路と
して‘Ｈ’レベルが出力される。入力バッファ制御信号
バーＣＮＴＢが‘Ｈ’レベルのまま出力バッファ制御信
号ＣＮＴＡが‘Ｈ’から‘Ｌ’レベルに変化すると、内
部出力信号Ｄinの値に関わらず２入力ＮＡＮＤ１の出力
が‘Ｈ’レベル、２入力ＮＯＲ２の出力が‘Ｌ’レベル
になり、ドライバ用のＰチャネルトランジスタ４とＮチ
ャネルトランジスタ５を共にＯＦＦして、出力バッファ
回路はインアクティブとなる。At this time, the input / output terminal I bar O has a 2-input NAN when the internal output signal Din is at the'L 'level, for example.
The output of D1 and 2-input NOR2 becomes'H 'level,
The driver P-channel transistor 4 is turned off, the N-channel transistor 5 is turned on, and an'L 'level is output as an output buffer circuit. Further, when the internal output signal Din is at the “H” level, the two-input NANDs 1 and 2 are
The outputs of the input NOR 2 are both at the “L” level, the driver P-channel transistor 4 is turned on, the N-channel transistor 5 is turned off, and the “H” level is output as the output buffer circuit. When the output buffer control signal CNTA changes from “H” to “L” level while the input buffer control signal bar CNTB remains at “H” level, the output of the 2-input NAND 1 is at “H” level regardless of the value of the internal output signal Din. The output of the 2-input NOR 2 becomes “L” level, both the driver P-channel transistor 4 and the N-channel transistor 5 are turned off, and the output buffer circuit becomes inactive.
【００３３】基本動作としては上述した通りであるが、
前記実施例と同様、図４で示した如く出力バッファ制御
信号ＣＮＴＡが信号遅延で点線で示される波形となった
場合、入力バッファ制御信号バーＣＮＴＢが‘Ｌ’レベ
ルとなっても出力バッファ制御信号ＣＮＴＡが‘Ｈ’レ
ベルであるため３入力ＮＯＲ８の出力は‘Ｌ’レベルに
固定されて入力バッファ回路はインアクティブのままと
なる。そうして出力バッファ制御信号ＣＮＴＡが‘Ｌ’
レベル、つまり出力バッファ回路がインアクティブとな
ってから入力バッファ回路はアクティブとなるので誤っ
た信号が入力されず正常な動作が出来る。The basic operation is as described above,
Similar to the above embodiment, when the output buffer control signal CNTA has a signal delay and has a waveform indicated by a dotted line as shown in FIG. 4, even if the input buffer control signal bar CNTB becomes'L 'level, the output buffer control signal Since CNTA is at the “H” level, the output of the 3-input NOR 8 is fixed at the “L” level and the input buffer circuit remains inactive. Then, the output buffer control signal CNTA is'L '.
The level, that is, the input buffer circuit becomes active after the output buffer circuit becomes inactive, so that an erroneous signal is not input and normal operation can be performed.
【００３４】尚、この第２実施例は図１で示される第１
実施例の回路に比べてインバータが１個不要で入力バッ
ファ回路のＮＯＲ入力が１入力少なくて済み、同一機能
を実現するのに素子数が少なくて済むという利点があ
る。The second embodiment is the same as the first embodiment shown in FIG.
Compared with the circuit of the embodiment, there is an advantage that one inverter is unnecessary, the NOR input of the input buffer circuit is reduced by one input, and the number of elements is reduced to realize the same function.
【００３５】上記第２実施例ではＣＭＯＳ（コンプリメ
ンタリ）トランジスタ方式について説明したが、これに
限定されるものではなく、ＰチャネルＭＯＳトランジス
タやＮチャネルトランジスタ方式についても適用可能で
ある。Although the CMOS (complementary) transistor system has been described in the second embodiment, the present invention is not limited to this, and a P channel MOS transistor or N channel transistor system is also applicable.
【００３６】[0036]
【発明の効果】以上説明した様に、本発明の入・出力バ
ッファ回路は各々の出力バッファ回路出力信号のハイ−
インピーダンス状態を検出して、入力バッファ回路をア
クティブ状態に切り替える。このため、配線容量等によ
る制御信号の遅延が生じても各々の端子ごとに出力バッ
ファ回路がインアクティブになってから、入力バッファ
回路をアクティブにするので、出力バッファ回路の出力
が入力バッファ回路に入力されないので、誤動作を生じ
ることがなく、安定した動作を行なうことのできる入・
出力バッファ回路を提供することができる。As described above, the input / output buffer circuit of the present invention has a high-level output signal from each output buffer circuit.
The impedance state is detected and the input buffer circuit is switched to the active state. Therefore, even if the control signal is delayed due to wiring capacitance or the like, the input buffer circuit is activated after the output buffer circuit becomes inactive for each terminal. Since no input is made, malfunctions do not occur and stable operation is possible.
An output buffer circuit can be provided.
【図１】本発明の一実施例の回路図。FIG. 1 is a circuit diagram of an embodiment of the present invention.
【図２】図１の回路の動作タイミング図。2 is an operation timing chart of the circuit of FIG.
【図３】本発明の他の実施例の回路図。FIG. 3 is a circuit diagram of another embodiment of the present invention.
【図４】図３の回路の動作タイミング図。4 is an operation timing chart of the circuit of FIG.
【図５】従来の一例となる入・出力バッファの回路図。FIG. 5 is a circuit diagram of a conventional input / output buffer as an example.
【図６】図５の回路の動作タイミング図。6 is an operation timing chart of the circuit of FIG.
１ ２入力ＮＡＮＤ ２ ２入力ＮＯＲ ３ インバータ ４ ドライブ用Ｐチャネルトランジスタ ５ ドライブ用Ｎチャネルトランジスタ ６ インバータ ７ ４入力ＮＯＲ ８ ３入力ＮＯＲ ９ ２入力ＮＯＲ 1 2 Input NAND 2 2 Input NOR 3 Inverter 4 Drive P Channel Transistor 5 Drive N Channel Transistor 6 Inverter 7 4 Input NOR 8 3 Input NOR 9 2 Input NOR
Claims (2)
路の出力に接続された端子と、該端子に接続された入力
バッファ回路とを、有する入・出力バッファ回路におい
て、 前記出力バッファ回路のインアクティブ状態を検出し
て、前記入力バッファ回路をアクティブ状態に切り替え
る切り替え手段を有することを特徴とする入・出力バッ
ファ回路。1. An input / output buffer circuit having an output buffer circuit, a terminal connected to the output of the output buffer circuit, and an input buffer circuit connected to the terminal, wherein the inactive of the output buffer circuit An input / output buffer circuit having a switching means for detecting a state and switching the input buffer circuit to an active state.
力バッファ回路であり、該出力バッファ回路がインアク
ティブ状態の時に該出力バッファ回路の出力がハイイン
ピーダンスとなる請求項１に記載の入・出力バッファ回
路において、前記切り替え手段は、前記出力バッファ回
路の出力をハイインピーダンスとする前記出力バッファ
回路の入力の状態を、前記出力バッファ回路のインアク
ティブ状態として検出して、前記入力バッファ回路をア
クティブ状態に切り替えることを特徴とする入・出力バ
ッファ回路。2. The input / output buffer according to claim 1, wherein the output buffer circuit is a three-state output buffer circuit, and the output of the output buffer circuit becomes high impedance when the output buffer circuit is in the inactive state. In the circuit, the switching means detects a state of an input of the output buffer circuit in which the output of the output buffer circuit has a high impedance as an inactive state of the output buffer circuit, and sets the input buffer circuit to an active state. Input / output buffer circuit characterized by switching.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4230819A JPH0685654A (en) | 1992-08-31 | 1992-08-31 | Input/output buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4230819A JPH0685654A (en) | 1992-08-31 | 1992-08-31 | Input/output buffer circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685654A true JPH0685654A (en) | 1994-03-25 |
Family
ID=16913780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4230819A Pending JPH0685654A (en) | 1992-08-31 | 1992-08-31 | Input/output buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685654A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997001223A1 (en) * | 1995-06-22 | 1997-01-09 | Fujitsu Ten Limited | Antenna driving device for transponder |
| KR100301809B1 (en) * | 1998-11-24 | 2001-09-06 | 김영환 | Data I / O Buffer Control Circuit_ |
-
1992
- 1992-08-31 JP JP4230819A patent/JPH0685654A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997001223A1 (en) * | 1995-06-22 | 1997-01-09 | Fujitsu Ten Limited | Antenna driving device for transponder |
| KR100301809B1 (en) * | 1998-11-24 | 2001-09-06 | 김영환 | Data I / O Buffer Control Circuit_ |
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