JPH0644794A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0644794A JPH0644794A JP20156892A JP20156892A JPH0644794A JP H0644794 A JPH0644794 A JP H0644794A JP 20156892 A JP20156892 A JP 20156892A JP 20156892 A JP20156892 A JP 20156892A JP H0644794 A JPH0644794 A JP H0644794A
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Abstract
(57)【要約】
【目的】 シリコンシグネチャーコードを有する半導体
記憶装置において、前記シリコンシグネチャーコードを
出力することができ、且つ、高速に通常の読み出しデー
タを出力する。 【構成】 NAND回路7,NOR回路8,Pチャネル
型MOSトランジスタ11及びNチャネル型MOSトラ
ンジスタ12は、通常の読み出しデータを出力端子DO
UTに出力するためのデータ伝達経路を構成している。
NAND回路9,NOR回路10,Pチャネル型MOS
トランジスタ13及びNチャネル型MOSトランジスタ
14は、論理回路から出力され半導体記憶装置特有のコ
ードであるシリコンシグネチャーコードを出力端子DO
UTに出力するためのデータ伝達経路を構成している。
記憶装置において、前記シリコンシグネチャーコードを
出力することができ、且つ、高速に通常の読み出しデー
タを出力する。 【構成】 NAND回路7,NOR回路8,Pチャネル
型MOSトランジスタ11及びNチャネル型MOSトラ
ンジスタ12は、通常の読み出しデータを出力端子DO
UTに出力するためのデータ伝達経路を構成している。
NAND回路9,NOR回路10,Pチャネル型MOS
トランジスタ13及びNチャネル型MOSトランジスタ
14は、論理回路から出力され半導体記憶装置特有のコ
ードであるシリコンシグネチャーコードを出力端子DO
UTに出力するためのデータ伝達経路を構成している。
Description
【0001】
【産業上の利用分野】本発明は、シリコンシグネチャー
コードを有する半導体記憶装置に関し、特にシリコンシ
グネチャーコードの出力回路に関する。
コードを有する半導体記憶装置に関し、特にシリコンシ
グネチャーコードの出力回路に関する。
【0002】
【従来の技術】半導体記憶装置には、シリコンシグネチ
ャーコードを有するものがある。この種の半導体記憶装
置においては、P−ROMプログラマ上で書込方式が異
なる多種のデバイス(P−ROM)を認識するために例
えばアドレスA9 ピンに高電位が印加されたときにその
デバイス特有のコード(シリコンシグネチャーコード)
を出力するようになっており、アドレスA0 ピンが
“L”のときにはメーカーコードを出力し、アドレスA
0 ピンが“H”のときにはデバイスコードが出力され
る。図3はこの種の従来の半導体記憶装置を示す回路図
である。図3に示すように、半導体記憶装置特有のコー
ドであるシリコンシグネチャーコードを出力する論理回
路41において、第1の入力端は、通常の読み出しデー
タである内部データ信号DATを入力し、第2の入力端
は、シリコンシグネチャーコード出力制御信号SIGを
入力し、第3の入力端は、アドレス信号A0 を入力す
る。論理回路41の出力端は、NAND回路44の第1
の入力端及びNOR回路45の第1の入力端に接続され
ている。インバータ42は、出力回路制御信号OE’を
入力する。このインバータ42の出力端は、NAND回
路44の第2の入力端及びインバータ43の入力端に接
続されている。このインバータ43の出力端は、NOR
回路45の第2の入力端に接続されている。NAND回
路44の出力端は、Pチャネル型MOSトランジスタ4
7のゲートに接続されている。NOR回路45の出力端
は、Nチャネル型MOSトランジスタ48のゲートに接
続されている。Pチャネル型MOSトランジスタ47の
ドレインは、電源端子に接続されており、Nチャネル型
MOSトランジスタ48のドレインは、グランド端子に
接続されている。Pチャネル型MOSトランジスタ47
のソ−ス及びNチャネル型MOSトランジスタ48のソ
ースは、共通に出力端子DOUTに接続されている。
ャーコードを有するものがある。この種の半導体記憶装
置においては、P−ROMプログラマ上で書込方式が異
なる多種のデバイス(P−ROM)を認識するために例
えばアドレスA9 ピンに高電位が印加されたときにその
デバイス特有のコード(シリコンシグネチャーコード)
を出力するようになっており、アドレスA0 ピンが
“L”のときにはメーカーコードを出力し、アドレスA
0 ピンが“H”のときにはデバイスコードが出力され
る。図3はこの種の従来の半導体記憶装置を示す回路図
である。図3に示すように、半導体記憶装置特有のコー
ドであるシリコンシグネチャーコードを出力する論理回
路41において、第1の入力端は、通常の読み出しデー
タである内部データ信号DATを入力し、第2の入力端
は、シリコンシグネチャーコード出力制御信号SIGを
入力し、第3の入力端は、アドレス信号A0 を入力す
る。論理回路41の出力端は、NAND回路44の第1
の入力端及びNOR回路45の第1の入力端に接続され
ている。インバータ42は、出力回路制御信号OE’を
入力する。このインバータ42の出力端は、NAND回
路44の第2の入力端及びインバータ43の入力端に接
続されている。このインバータ43の出力端は、NOR
回路45の第2の入力端に接続されている。NAND回
路44の出力端は、Pチャネル型MOSトランジスタ4
7のゲートに接続されている。NOR回路45の出力端
は、Nチャネル型MOSトランジスタ48のゲートに接
続されている。Pチャネル型MOSトランジスタ47の
ドレインは、電源端子に接続されており、Nチャネル型
MOSトランジスタ48のドレインは、グランド端子に
接続されている。Pチャネル型MOSトランジスタ47
のソ−ス及びNチャネル型MOSトランジスタ48のソ
ースは、共通に出力端子DOUTに接続されている。
【0003】次に、上述の如く構成された従来の半導体
記憶装置の動作について説明する。先ず、出力回路制御
信号OE’が“H”であるときは、NAND回路44の
出力信号は“H”になっており、NOR回路45の出力
信号は“L”になっている。従って、Pチャネル型MO
Sトランジスタ47及びNチャネル型MOSトランジス
タ48はいずれも非導通状態となっており、出力端子D
OUTはハイインピーダンス状態となっている。
記憶装置の動作について説明する。先ず、出力回路制御
信号OE’が“H”であるときは、NAND回路44の
出力信号は“H”になっており、NOR回路45の出力
信号は“L”になっている。従って、Pチャネル型MO
Sトランジスタ47及びNチャネル型MOSトランジス
タ48はいずれも非導通状態となっており、出力端子D
OUTはハイインピーダンス状態となっている。
【0004】また、出力回路制御信号OE’が“L”で
あるときは、出力端子DOUTが論理回路41の出力信
号と同じ論理値となる。ここで、出力回路制御信号O
E’が“L”であるときにおける論理回路41の出力信
号と内部データ信号DAT,シリコンシグネチャーコー
ド出力制御信号SIG及びアドレス信号A0 との関係に
ついて述べる。通常時は、シリコンシグネチャーコード
出力制御信号SIGは“L”になっており、このときア
ドレス信号A0 は、論理回路41に影響をおよぼさない
無効信号となっている。更に、通常の読み出しデータで
ある内部データ信号DATと論理回路41の出力信号と
は、同じ論理値となり、内部データ信号DATの論理値
が出力端子DOUTに出力される。一方、この半導体記
憶装置において、シリコンシグネチャーコードを出力す
るときは、シリコンシグネチャーコード出力制御信号S
IGは“H”となり、このとき内部データ信号DAT
は、論理回路41に対して無効信号となる。更に、アド
レス信号A0 を制御することにより、論理回路41の出
力信号を任意の論理値にすることで、シリコンシグネチ
ャーコードを出力端子DOUTに出力している。
あるときは、出力端子DOUTが論理回路41の出力信
号と同じ論理値となる。ここで、出力回路制御信号O
E’が“L”であるときにおける論理回路41の出力信
号と内部データ信号DAT,シリコンシグネチャーコー
ド出力制御信号SIG及びアドレス信号A0 との関係に
ついて述べる。通常時は、シリコンシグネチャーコード
出力制御信号SIGは“L”になっており、このときア
ドレス信号A0 は、論理回路41に影響をおよぼさない
無効信号となっている。更に、通常の読み出しデータで
ある内部データ信号DATと論理回路41の出力信号と
は、同じ論理値となり、内部データ信号DATの論理値
が出力端子DOUTに出力される。一方、この半導体記
憶装置において、シリコンシグネチャーコードを出力す
るときは、シリコンシグネチャーコード出力制御信号S
IGは“H”となり、このとき内部データ信号DAT
は、論理回路41に対して無効信号となる。更に、アド
レス信号A0 を制御することにより、論理回路41の出
力信号を任意の論理値にすることで、シリコンシグネチ
ャーコードを出力端子DOUTに出力している。
【0005】ところで、近年における中央処理装置のア
クセススピードの高速化に伴って、半導体記憶装置も高
速で動作することが要求されてきている。従来、デバイ
スそのものの機能向上に頼らずに高速動作を実現するた
めの一手段として、データパス経路を回路的及びレイア
ウト的にシンプルなものとし、データパス経路における
MOSトランジスタの段数及び負荷容量を可及的に少な
くすることが試みられている。
クセススピードの高速化に伴って、半導体記憶装置も高
速で動作することが要求されてきている。従来、デバイ
スそのものの機能向上に頼らずに高速動作を実現するた
めの一手段として、データパス経路を回路的及びレイア
ウト的にシンプルなものとし、データパス経路における
MOSトランジスタの段数及び負荷容量を可及的に少な
くすることが試みられている。
【0006】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体記憶装置では、シリコンシグネチャーコ
ードを発生する論理回路41がデータパス経路内にある
ので、内部データ信号DATが、出力端子DOUTに出
力されるまでに、論理回路41におけるデータパス経路
となるMOSトランジスタの段数及び負荷容量により遅
延され、内部データ信号DATの高速化が阻害されてし
まうという問題点がある。
た従来の半導体記憶装置では、シリコンシグネチャーコ
ードを発生する論理回路41がデータパス経路内にある
ので、内部データ信号DATが、出力端子DOUTに出
力されるまでに、論理回路41におけるデータパス経路
となるMOSトランジスタの段数及び負荷容量により遅
延され、内部データ信号DATの高速化が阻害されてし
まうという問題点がある。
【0007】本発明はかかる問題点に鑑みてなされたも
のであって、シリコンシグネチャーコードを有する半導
体記憶装置において、前記シリコンシグネチャーコード
を出力することができ、且つ、高速に通常の内部データ
を出力することができる半導体記憶装置を提供すること
を目的とする。
のであって、シリコンシグネチャーコードを有する半導
体記憶装置において、前記シリコンシグネチャーコード
を出力することができ、且つ、高速に通常の内部データ
を出力することができる半導体記憶装置を提供すること
を目的とする。
【0008】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、シリコンシグネチャーコードを有する半導体記
憶装置において、通常データの読み出し用の第1の出力
バッファ回路と、シリコンシグネチャーコードの読み出
し用の第2の出力バッファ回路とを有し、前記第1の出
力バッファ回路の出力端及び前記第2の出力バッファ回
路の出力端が共通に外部出力端子に接続されていること
を特徴とする。
装置は、シリコンシグネチャーコードを有する半導体記
憶装置において、通常データの読み出し用の第1の出力
バッファ回路と、シリコンシグネチャーコードの読み出
し用の第2の出力バッファ回路とを有し、前記第1の出
力バッファ回路の出力端及び前記第2の出力バッファ回
路の出力端が共通に外部出力端子に接続されていること
を特徴とする。
【0009】そして、本発明に係る半導体記憶装置は、
前記第1の出力バッファ回路を駆動する第1のデータ伝
達経路と、前記第2の出力バッファ回路を駆動する第2
のデータ伝達経路とを有し、前記第1のデータ伝達経路
と前記第2のデータ伝達経路とが分離して構成されてい
ることが好ましい。
前記第1の出力バッファ回路を駆動する第1のデータ伝
達経路と、前記第2の出力バッファ回路を駆動する第2
のデータ伝達経路とを有し、前記第1のデータ伝達経路
と前記第2のデータ伝達経路とが分離して構成されてい
ることが好ましい。
【0010】
【作用】本発明に係る半導体記憶装置においては、内部
データ等の通常データの読み出し用の第1の出力バッフ
ァ回路と、シリコンシグネチャーコードの読み出し用の
第2の出力バッファ回路とが個々に設けられているの
で、高速性を要求される通常データの読み出し用の第1
の出力バッファ回路の動作が、高速性が要求されないシ
リコンシグネチャーコードの読み出し用の第2の出力バ
ッファ回路の影響を受けない。また、第1の出力バッフ
ァ回路を駆動する第1のデータ伝達経路と、第2の出力
バッファ回路を駆動する第2のデータ伝達経路とが個別
的に設けられることにより、通常データの読み出しのた
めの第1のデータ伝達経路の伝送速度が、シリコンシグ
ネチャーコードの読み出しのための第2のデータ伝達経
路の影響を受けない。
データ等の通常データの読み出し用の第1の出力バッフ
ァ回路と、シリコンシグネチャーコードの読み出し用の
第2の出力バッファ回路とが個々に設けられているの
で、高速性を要求される通常データの読み出し用の第1
の出力バッファ回路の動作が、高速性が要求されないシ
リコンシグネチャーコードの読み出し用の第2の出力バ
ッファ回路の影響を受けない。また、第1の出力バッフ
ァ回路を駆動する第1のデータ伝達経路と、第2の出力
バッファ回路を駆動する第2のデータ伝達経路とが個別
的に設けられることにより、通常データの読み出しのた
めの第1のデータ伝達経路の伝送速度が、シリコンシグ
ネチャーコードの読み出しのための第2のデータ伝達経
路の影響を受けない。
【0011】これらにより、本発明に係る半導体記憶装
置は、第1のデータ伝達経路のトランジスタの段数及び
第1の出力バッファ回路の負荷容量を削減することがで
きるので、シリコンシグネチャーコードを出力すること
ができて、且つ、高速に通常の読み出しデータを出力す
ることができる。
置は、第1のデータ伝達経路のトランジスタの段数及び
第1の出力バッファ回路の負荷容量を削減することがで
きるので、シリコンシグネチャーコードを出力すること
ができて、且つ、高速に通常の読み出しデータを出力す
ることができる。
【0012】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【0013】図1は、本発明の第1の実施例に係る半導
体記憶装置を示す回路図である。図1に示すように、半
導体記憶装置特有のコードであるシリコンシグネチャー
コードを出力する論理回路1は、アドレス信号A0 を入
力し、論理回路1の出力端は、NAND回路9の第1の
入力端及びNOR回路10の第1の入力端に接続されて
いる。NAND回路9の第2の入力端は、インバータ6
の入力端及びNOR回路4の出力端に接続されている。
インバータ6の出力端は、NOR回路10の第2の入力
端に接続されている。NOR回路10の出力端は、Nチ
ャネル型MOSトランジスタ14のゲートに接続されて
いる。NAND回路9の出力端は、Pチャネル型MOS
トランジスタ13のゲートに接続されている。
体記憶装置を示す回路図である。図1に示すように、半
導体記憶装置特有のコードであるシリコンシグネチャー
コードを出力する論理回路1は、アドレス信号A0 を入
力し、論理回路1の出力端は、NAND回路9の第1の
入力端及びNOR回路10の第1の入力端に接続されて
いる。NAND回路9の第2の入力端は、インバータ6
の入力端及びNOR回路4の出力端に接続されている。
インバータ6の出力端は、NOR回路10の第2の入力
端に接続されている。NOR回路10の出力端は、Nチ
ャネル型MOSトランジスタ14のゲートに接続されて
いる。NAND回路9の出力端は、Pチャネル型MOS
トランジスタ13のゲートに接続されている。
【0014】また、インバータ2は、シリコンシグネチ
ャーコード出力制御信号SIGを入力し、インバータ2
の出力端は、NOR回路4の第1の入力端に接続されて
いる。NOR回路4の第2の入力端は、出力回路制御信
号OE’を入力する。
ャーコード出力制御信号SIGを入力し、インバータ2
の出力端は、NOR回路4の第1の入力端に接続されて
いる。NOR回路4の第2の入力端は、出力回路制御信
号OE’を入力する。
【0015】更に、NOR回路3の第1の入力端は、出
力回路制御信号OE’を入力し、NOR回路3の第2の
入力端は、シリコンシグネチャーコード出力制御信号S
IGを入力し、NOR回路3の出力端は、インバータ5
の入力端及びNAND回路7の第1の入力端に接続され
ている。NAND回路7の第2の入力端及びNOR回路
8の第1の入力端は、通常の読み出しデータである内部
データ信号DATを共通に入力する。インバータ5の出
力端は、NOR回路8の第2の入力端に接続されてい
る。NAND回路7の出力端は、Pチャネル型MOSト
ランジスタ11のゲートに接続されている。NOR回路
8の出力端は、Nチャネル型MOSトランジスタ12の
ゲートに接続されている。
力回路制御信号OE’を入力し、NOR回路3の第2の
入力端は、シリコンシグネチャーコード出力制御信号S
IGを入力し、NOR回路3の出力端は、インバータ5
の入力端及びNAND回路7の第1の入力端に接続され
ている。NAND回路7の第2の入力端及びNOR回路
8の第1の入力端は、通常の読み出しデータである内部
データ信号DATを共通に入力する。インバータ5の出
力端は、NOR回路8の第2の入力端に接続されてい
る。NAND回路7の出力端は、Pチャネル型MOSト
ランジスタ11のゲートに接続されている。NOR回路
8の出力端は、Nチャネル型MOSトランジスタ12の
ゲートに接続されている。
【0016】更に、Pチャネル型MOSトランジスタ1
1のドレイン及びPチャネル型MOSトランジスタ13
のドレインは、電源端子に接続されており、Nチャネル
型MOSトランジスタ12のドレイン及びNチャネル型
MOSトランジスタ13のドレインは、グランド端子に
接続されている。Pチャネル型MOSトランジスタ1
1,13及びNチャネル型MOSトランジスタ12,1
4の各々のソースは、共通に出力端子DOUTに接続さ
れている。
1のドレイン及びPチャネル型MOSトランジスタ13
のドレインは、電源端子に接続されており、Nチャネル
型MOSトランジスタ12のドレイン及びNチャネル型
MOSトランジスタ13のドレインは、グランド端子に
接続されている。Pチャネル型MOSトランジスタ1
1,13及びNチャネル型MOSトランジスタ12,1
4の各々のソースは、共通に出力端子DOUTに接続さ
れている。
【0017】次に、上述の如く構成された本実施例に係
る半導体記憶装置の動作について説明する。出力回路制
御信号OE’が“H”であるときは、図3に示す従来の
半導体記憶装置の動作と同様に、出力端子DOUTはハ
イインピーダンス状態となっている。
る半導体記憶装置の動作について説明する。出力回路制
御信号OE’が“H”であるときは、図3に示す従来の
半導体記憶装置の動作と同様に、出力端子DOUTはハ
イインピーダンス状態となっている。
【0018】一方、出力回路制御信号OE’が“L”で
あるときについて、以下に説明する。このとき、シリコ
ンシグネチャーコード出力制御信号SIGが“L”であ
れば、Pチャネル型MOSトランジスタ13及びNチャ
ネル型MOSトランジスタ14は非導通状態となってお
り、内部データ信号DATの論理値と出力端子DOUT
の論理値とが同じになる。即ち、内部データ信号DAT
が出力端子DOUTに出力される。また、シリコンシグ
ネチャーコード出力制御信号SIGが“H”であれば、
Pチャネル型MOSトランジスタ11及びNチャネル型
MOSトランジスタ12は非導通状態となっており、ア
ドレス信号A0 に基づいて出力された論理回路1の出力
信号と出力端子DOUTの論理値とが同じになる。即
ち、論理回路1の出力信号であるシリコンシグネチャー
コードが出力端子DOUTに出力される。
あるときについて、以下に説明する。このとき、シリコ
ンシグネチャーコード出力制御信号SIGが“L”であ
れば、Pチャネル型MOSトランジスタ13及びNチャ
ネル型MOSトランジスタ14は非導通状態となってお
り、内部データ信号DATの論理値と出力端子DOUT
の論理値とが同じになる。即ち、内部データ信号DAT
が出力端子DOUTに出力される。また、シリコンシグ
ネチャーコード出力制御信号SIGが“H”であれば、
Pチャネル型MOSトランジスタ11及びNチャネル型
MOSトランジスタ12は非導通状態となっており、ア
ドレス信号A0 に基づいて出力された論理回路1の出力
信号と出力端子DOUTの論理値とが同じになる。即
ち、論理回路1の出力信号であるシリコンシグネチャー
コードが出力端子DOUTに出力される。
【0019】シリコンシグネチャーコードの出力信号そ
のものは特に高速性を要求されない信号であるので、P
チャネル型MOSトランジスタ13及びNチャネル型M
OSトランジスタ14の寸法を小さくすることができ
る。そして、Pチャネル型MOSトランジスタ11及び
Nチャネル型MOSトランジスタ12は、通常時におけ
る本来のデータである内部データ信号DATを高速に出
力するために寸法が大きなトランジスタとなっている。
のものは特に高速性を要求されない信号であるので、P
チャネル型MOSトランジスタ13及びNチャネル型M
OSトランジスタ14の寸法を小さくすることができ
る。そして、Pチャネル型MOSトランジスタ11及び
Nチャネル型MOSトランジスタ12は、通常時におけ
る本来のデータである内部データ信号DATを高速に出
力するために寸法が大きなトランジスタとなっている。
【0020】これらにより、本実施例に係る半導体記憶
装置は、出力端子DOUTにPチャネル型MOSトラン
ジスタ13及びNチャネル型MOSトランジスタ14を
接続することによる負荷容量の増加を抑制できるので、
出力端子DOUTにPチャネル型MOSトランジスタ1
3及びNチャネル型MOSトランジスタ14を接続する
ことによる影響を内部データ信号DATの出力端子DO
UTにおける速度に与えない程度のものとすることがで
きる。また、本実施例に係る半導体記憶装置は、シリコ
ンシグネチャーコードを出力するための回路が通常の読
み出しデータのデータパス経路となる回路とは分離して
設けてあるので、シリコンシグネチャーコードを出力す
るための回路が通常のデータパス経路から出力される通
常の読み出しデータの速度に影響を与えない回路構成と
なっており、高速に通常の読み出しデータを出力するこ
とができる。
装置は、出力端子DOUTにPチャネル型MOSトラン
ジスタ13及びNチャネル型MOSトランジスタ14を
接続することによる負荷容量の増加を抑制できるので、
出力端子DOUTにPチャネル型MOSトランジスタ1
3及びNチャネル型MOSトランジスタ14を接続する
ことによる影響を内部データ信号DATの出力端子DO
UTにおける速度に与えない程度のものとすることがで
きる。また、本実施例に係る半導体記憶装置は、シリコ
ンシグネチャーコードを出力するための回路が通常の読
み出しデータのデータパス経路となる回路とは分離して
設けてあるので、シリコンシグネチャーコードを出力す
るための回路が通常のデータパス経路から出力される通
常の読み出しデータの速度に影響を与えない回路構成と
なっており、高速に通常の読み出しデータを出力するこ
とができる。
【0021】図2は、本発明の第2の実施例に係る半導
体記憶装置を示す回路図である。本実施例に係る半導体
記憶装置が図1に示す第1の実施例に係る半導体記憶装
置と異なる構成部分は、図1に示すインバータ6、NO
R回路10、NAND回路9、Pチャネル型MOSトラ
ンジスタ13及びNチャネル型MOSトランジスタ14
が図2に示すインバータ28,29、Pチャネル型MO
Sトランジスタ32,33及びNチャネル型MOSトラ
ンジスタ34,35に置き換えられている部分である。
体記憶装置を示す回路図である。本実施例に係る半導体
記憶装置が図1に示す第1の実施例に係る半導体記憶装
置と異なる構成部分は、図1に示すインバータ6、NO
R回路10、NAND回路9、Pチャネル型MOSトラ
ンジスタ13及びNチャネル型MOSトランジスタ14
が図2に示すインバータ28,29、Pチャネル型MO
Sトランジスタ32,33及びNチャネル型MOSトラ
ンジスタ34,35に置き換えられている部分である。
【0022】本実施例に係る半導体記憶装置は、第1の
実施例に係る半導体記憶装置と同様な動作及び機能を有
し、更に、Pチャネル型MOSトランジスタ32,33
及びNチャネル型MOSトランジスタ34,35を夫々
直列に接続しているので、本実施例に係る半導体記憶装
置の構成に必要となる素子数を削減することができる。
実施例に係る半導体記憶装置と同様な動作及び機能を有
し、更に、Pチャネル型MOSトランジスタ32,33
及びNチャネル型MOSトランジスタ34,35を夫々
直列に接続しているので、本実施例に係る半導体記憶装
置の構成に必要となる素子数を削減することができる。
【0023】
【発明の効果】以上説明したように本発明に係る半導体
記憶装置によれば、シリコンシグネチャーコードを出力
するための回路が通常の読み出しデータのデータパス経
路となる回路とは分離して設けてあるので、シリコンシ
グネチャーコードを出力するための回路が通常のデータ
パス経路から出力される通常の読み出しデータの速度に
影響を与えない回路構成となっており、シリコンシグネ
チャーコードを出力することができて、且つ、高速に通
常の読み出しデータを出力することができる。
記憶装置によれば、シリコンシグネチャーコードを出力
するための回路が通常の読み出しデータのデータパス経
路となる回路とは分離して設けてあるので、シリコンシ
グネチャーコードを出力するための回路が通常のデータ
パス経路から出力される通常の読み出しデータの速度に
影響を与えない回路構成となっており、シリコンシグネ
チャーコードを出力することができて、且つ、高速に通
常の読み出しデータを出力することができる。
【図1】本発明の第1の実施例に係る半導体記憶装置を
示す回路図である。
示す回路図である。
【図2】本発明の第2の実施例に係る半導体記憶装置を
示す回路図である。
示す回路図である。
【図3】従来の半導体記憶装置の一例を示す回路図であ
る。
る。
1;論理回路 2,5,6;インバータ 3,4,8,10;NOR回路 7,9;NAND回路 11,13;Pチャネル型MOSトランジスタ 12,14;Nチャネル型MOSトランジスタ
Claims (2)
- 【請求項1】 シリコンシグネチャーコードを有する半
導体記憶装置において、通常データの読み出し用の第1
の出力バッファ回路と、シリコンシグネチャーコードの
読み出し用の第2の出力バッファ回路とを有し、前記第
1の出力バッファ回路の出力端及び前記第2の出力バッ
ファ回路の出力端が共通に外部出力端子に接続されてい
ることを特徴とする半導体記憶装置。 - 【請求項2】 前記第1の出力バッファ回路を駆動する
第1のデータ伝達経路と、前記第2の出力バッファ回路
を駆動する第2のデータ伝達経路とを有し、前記第1の
データ伝達経路と前記第2のデータ伝達経路とが分離し
て構成されていることを特徴とする請求項1に記載の半
導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20156892A JP2819951B2 (ja) | 1992-07-28 | 1992-07-28 | 半導体記憶装置 |
US08/094,965 US5424982A (en) | 1992-07-28 | 1993-07-22 | Semiconductor memory device having two different output buffers for one output terminal |
KR1019930013985A KR960005897B1 (ko) | 1992-07-28 | 1993-07-23 | 한개의 출력 단자에 대해 두개의 다른 출력 버퍼를 갖는 반도체 메모리 디바이스 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20156892A JP2819951B2 (ja) | 1992-07-28 | 1992-07-28 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0644794A true JPH0644794A (ja) | 1994-02-18 |
JP2819951B2 JP2819951B2 (ja) | 1998-11-05 |
Family
ID=16443219
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20156892A Expired - Lifetime JP2819951B2 (ja) | 1992-07-28 | 1992-07-28 | 半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5424982A (ja) |
JP (1) | JP2819951B2 (ja) |
KR (1) | KR960005897B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100849121B1 (ko) * | 2000-03-24 | 2008-07-30 | 사이프레스 세미컨덕터 코포레이션 | 전기 아이디 회로 및 방법 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0146176B1 (ko) * | 1995-05-02 | 1998-09-15 | 김주용 | 동기식 기억장치의 신호 전달 회로 |
US5689462A (en) * | 1995-12-22 | 1997-11-18 | Townsend And Townsend And Crew, Llp | Parallel output buffers in memory circuits |
US5789944A (en) * | 1996-06-28 | 1998-08-04 | Cypress Semiconductor Corp. | Asynchronous anticontention logic for bi-directional signals |
US5767701A (en) * | 1996-06-28 | 1998-06-16 | Cypress Semiconductor Corp. | Synchronous contention prevention logic for bi-directional signals |
US5805505A (en) * | 1996-12-16 | 1998-09-08 | Micron Technology, Inc. | Circuit and method for converting a pair of input signals into a level-limited output signal |
KR100246336B1 (ko) * | 1997-03-22 | 2000-03-15 | 김영환 | 메모리의 출력회로 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01130394A (ja) * | 1987-11-17 | 1989-05-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH01284782A (ja) * | 1988-05-10 | 1989-11-16 | Nec Corp | Romコード番号読出回路 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03116498A (ja) * | 1989-09-28 | 1991-05-17 | Nec Ic Microcomput Syst Ltd | 記憶装置 |
-
1992
- 1992-07-28 JP JP20156892A patent/JP2819951B2/ja not_active Expired - Lifetime
-
1993
- 1993-07-22 US US08/094,965 patent/US5424982A/en not_active Expired - Fee Related
- 1993-07-23 KR KR1019930013985A patent/KR960005897B1/ko not_active IP Right Cessation
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01130394A (ja) * | 1987-11-17 | 1989-05-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH01284782A (ja) * | 1988-05-10 | 1989-11-16 | Nec Corp | Romコード番号読出回路 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100849121B1 (ko) * | 2000-03-24 | 2008-07-30 | 사이프레스 세미컨덕터 코포레이션 | 전기 아이디 회로 및 방법 |
Also Published As
Publication number | Publication date |
---|---|
KR960005897B1 (ko) | 1996-05-03 |
US5424982A (en) | 1995-06-13 |
KR940002862A (ko) | 1994-02-19 |
JP2819951B2 (ja) | 1998-11-05 |
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