JPH0644794A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0644794A JPH0644794A JP20156892A JP20156892A JPH0644794A JP H0644794 A JPH0644794 A JP H0644794A JP 20156892 A JP20156892 A JP 20156892A JP 20156892 A JP20156892 A JP 20156892A JP H0644794 A JPH0644794 A JP H0644794A
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Abstract
(57)【要約】
【目的】 シリコンシグネチャーコードを有する半導体
記憶装置において、前記シリコンシグネチャーコードを
出力することができ、且つ、高速に通常の読み出しデー
タを出力する。 【構成】 ＮＡＮＤ回路７，ＮＯＲ回路８，Ｐチャネル
型ＭＯＳトランジスタ１１及びＮチャネル型ＭＯＳトラ
ンジスタ１２は、通常の読み出しデータを出力端子ＤＯ
ＵＴに出力するためのデータ伝達経路を構成している。
ＮＡＮＤ回路９，ＮＯＲ回路１０，Ｐチャネル型ＭＯＳ
トランジスタ１３及びＮチャネル型ＭＯＳトランジスタ
１４は、論理回路から出力され半導体記憶装置特有のコ
ードであるシリコンシグネチャーコードを出力端子ＤＯ
ＵＴに出力するためのデータ伝達経路を構成している。
記憶装置において、前記シリコンシグネチャーコードを
出力することができ、且つ、高速に通常の読み出しデー
タを出力する。 【構成】 ＮＡＮＤ回路７，ＮＯＲ回路８，Ｐチャネル
型ＭＯＳトランジスタ１１及びＮチャネル型ＭＯＳトラ
ンジスタ１２は、通常の読み出しデータを出力端子ＤＯ
ＵＴに出力するためのデータ伝達経路を構成している。
ＮＡＮＤ回路９，ＮＯＲ回路１０，Ｐチャネル型ＭＯＳ
トランジスタ１３及びＮチャネル型ＭＯＳトランジスタ
１４は、論理回路から出力され半導体記憶装置特有のコ
ードであるシリコンシグネチャーコードを出力端子ＤＯ
ＵＴに出力するためのデータ伝達経路を構成している。
Description
【０００１】
【産業上の利用分野】本発明は、シリコンシグネチャー
コードを有する半導体記憶装置に関し、特にシリコンシ
グネチャーコードの出力回路に関する。
コードを有する半導体記憶装置に関し、特にシリコンシ
グネチャーコードの出力回路に関する。
【０００２】
【従来の技術】半導体記憶装置には、シリコンシグネチ
ャーコードを有するものがある。この種の半導体記憶装
置においては、Ｐ−ＲＯＭプログラマ上で書込方式が異
なる多種のデバイス（Ｐ−ＲＯＭ）を認識するために例
えばアドレスＡ9 ピンに高電位が印加されたときにその
デバイス特有のコード（シリコンシグネチャーコード）
を出力するようになっており、アドレスＡ0 ピンが
“Ｌ”のときにはメーカーコードを出力し、アドレスＡ
0 ピンが“Ｈ”のときにはデバイスコードが出力され
る。図３はこの種の従来の半導体記憶装置を示す回路図
である。図３に示すように、半導体記憶装置特有のコー
ドであるシリコンシグネチャーコードを出力する論理回
路４１において、第１の入力端は、通常の読み出しデー
タである内部データ信号ＤＡＴを入力し、第２の入力端
は、シリコンシグネチャーコード出力制御信号ＳＩＧを
入力し、第３の入力端は、アドレス信号Ａ0 を入力す
る。論理回路４１の出力端は、ＮＡＮＤ回路４４の第１
の入力端及びＮＯＲ回路４５の第１の入力端に接続され
ている。インバータ４２は、出力回路制御信号ＯＥ’を
入力する。このインバータ４２の出力端は、ＮＡＮＤ回
路４４の第２の入力端及びインバータ４３の入力端に接
続されている。このインバータ４３の出力端は、ＮＯＲ
回路４５の第２の入力端に接続されている。ＮＡＮＤ回
路４４の出力端は、Ｐチャネル型ＭＯＳトランジスタ４
７のゲートに接続されている。ＮＯＲ回路４５の出力端
は、Ｎチャネル型ＭＯＳトランジスタ４８のゲートに接
続されている。Ｐチャネル型ＭＯＳトランジスタ４７の
ドレインは、電源端子に接続されており、Ｎチャネル型
ＭＯＳトランジスタ４８のドレインは、グランド端子に
接続されている。Ｐチャネル型ＭＯＳトランジスタ４７
のソ−ス及びＮチャネル型ＭＯＳトランジスタ４８のソ
ースは、共通に出力端子ＤＯＵＴに接続されている。
ャーコードを有するものがある。この種の半導体記憶装
置においては、Ｐ−ＲＯＭプログラマ上で書込方式が異
なる多種のデバイス（Ｐ−ＲＯＭ）を認識するために例
えばアドレスＡ9 ピンに高電位が印加されたときにその
デバイス特有のコード（シリコンシグネチャーコード）
を出力するようになっており、アドレスＡ0 ピンが
“Ｌ”のときにはメーカーコードを出力し、アドレスＡ
0 ピンが“Ｈ”のときにはデバイスコードが出力され
る。図３はこの種の従来の半導体記憶装置を示す回路図
である。図３に示すように、半導体記憶装置特有のコー
ドであるシリコンシグネチャーコードを出力する論理回
路４１において、第１の入力端は、通常の読み出しデー
タである内部データ信号ＤＡＴを入力し、第２の入力端
は、シリコンシグネチャーコード出力制御信号ＳＩＧを
入力し、第３の入力端は、アドレス信号Ａ0 を入力す
る。論理回路４１の出力端は、ＮＡＮＤ回路４４の第１
の入力端及びＮＯＲ回路４５の第１の入力端に接続され
ている。インバータ４２は、出力回路制御信号ＯＥ’を
入力する。このインバータ４２の出力端は、ＮＡＮＤ回
路４４の第２の入力端及びインバータ４３の入力端に接
続されている。このインバータ４３の出力端は、ＮＯＲ
回路４５の第２の入力端に接続されている。ＮＡＮＤ回
路４４の出力端は、Ｐチャネル型ＭＯＳトランジスタ４
７のゲートに接続されている。ＮＯＲ回路４５の出力端
は、Ｎチャネル型ＭＯＳトランジスタ４８のゲートに接
続されている。Ｐチャネル型ＭＯＳトランジスタ４７の
ドレインは、電源端子に接続されており、Ｎチャネル型
ＭＯＳトランジスタ４８のドレインは、グランド端子に
接続されている。Ｐチャネル型ＭＯＳトランジスタ４７
のソ−ス及びＮチャネル型ＭＯＳトランジスタ４８のソ
ースは、共通に出力端子ＤＯＵＴに接続されている。
【０００３】次に、上述の如く構成された従来の半導体
記憶装置の動作について説明する。先ず、出力回路制御
信号ＯＥ’が“Ｈ”であるときは、ＮＡＮＤ回路４４の
出力信号は“Ｈ”になっており、ＮＯＲ回路４５の出力
信号は“Ｌ”になっている。従って、Ｐチャネル型ＭＯ
Ｓトランジスタ４７及びＮチャネル型ＭＯＳトランジス
タ４８はいずれも非導通状態となっており、出力端子Ｄ
ＯＵＴはハイインピーダンス状態となっている。
記憶装置の動作について説明する。先ず、出力回路制御
信号ＯＥ’が“Ｈ”であるときは、ＮＡＮＤ回路４４の
出力信号は“Ｈ”になっており、ＮＯＲ回路４５の出力
信号は“Ｌ”になっている。従って、Ｐチャネル型ＭＯ
Ｓトランジスタ４７及びＮチャネル型ＭＯＳトランジス
タ４８はいずれも非導通状態となっており、出力端子Ｄ
ＯＵＴはハイインピーダンス状態となっている。
【０００４】また、出力回路制御信号ＯＥ’が“Ｌ”で
あるときは、出力端子ＤＯＵＴが論理回路４１の出力信
号と同じ論理値となる。ここで、出力回路制御信号Ｏ
Ｅ’が“Ｌ”であるときにおける論理回路４１の出力信
号と内部データ信号ＤＡＴ，シリコンシグネチャーコー
ド出力制御信号ＳＩＧ及びアドレス信号Ａ0 との関係に
ついて述べる。通常時は、シリコンシグネチャーコード
出力制御信号ＳＩＧは“Ｌ”になっており、このときア
ドレス信号Ａ0 は、論理回路４１に影響をおよぼさない
無効信号となっている。更に、通常の読み出しデータで
ある内部データ信号ＤＡＴと論理回路４１の出力信号と
は、同じ論理値となり、内部データ信号ＤＡＴの論理値
が出力端子ＤＯＵＴに出力される。一方、この半導体記
憶装置において、シリコンシグネチャーコードを出力す
るときは、シリコンシグネチャーコード出力制御信号Ｓ
ＩＧは“Ｈ”となり、このとき内部データ信号ＤＡＴ
は、論理回路４１に対して無効信号となる。更に、アド
レス信号Ａ0 を制御することにより、論理回路４１の出
力信号を任意の論理値にすることで、シリコンシグネチ
ャーコードを出力端子ＤＯＵＴに出力している。
あるときは、出力端子ＤＯＵＴが論理回路４１の出力信
号と同じ論理値となる。ここで、出力回路制御信号Ｏ
Ｅ’が“Ｌ”であるときにおける論理回路４１の出力信
号と内部データ信号ＤＡＴ，シリコンシグネチャーコー
ド出力制御信号ＳＩＧ及びアドレス信号Ａ0 との関係に
ついて述べる。通常時は、シリコンシグネチャーコード
出力制御信号ＳＩＧは“Ｌ”になっており、このときア
ドレス信号Ａ0 は、論理回路４１に影響をおよぼさない
無効信号となっている。更に、通常の読み出しデータで
ある内部データ信号ＤＡＴと論理回路４１の出力信号と
は、同じ論理値となり、内部データ信号ＤＡＴの論理値
が出力端子ＤＯＵＴに出力される。一方、この半導体記
憶装置において、シリコンシグネチャーコードを出力す
るときは、シリコンシグネチャーコード出力制御信号Ｓ
ＩＧは“Ｈ”となり、このとき内部データ信号ＤＡＴ
は、論理回路４１に対して無効信号となる。更に、アド
レス信号Ａ0 を制御することにより、論理回路４１の出
力信号を任意の論理値にすることで、シリコンシグネチ
ャーコードを出力端子ＤＯＵＴに出力している。
【０００５】ところで、近年における中央処理装置のア
クセススピードの高速化に伴って、半導体記憶装置も高
速で動作することが要求されてきている。従来、デバイ
スそのものの機能向上に頼らずに高速動作を実現するた
めの一手段として、データパス経路を回路的及びレイア
ウト的にシンプルなものとし、データパス経路における
ＭＯＳトランジスタの段数及び負荷容量を可及的に少な
くすることが試みられている。
クセススピードの高速化に伴って、半導体記憶装置も高
速で動作することが要求されてきている。従来、デバイ
スそのものの機能向上に頼らずに高速動作を実現するた
めの一手段として、データパス経路を回路的及びレイア
ウト的にシンプルなものとし、データパス経路における
ＭＯＳトランジスタの段数及び負荷容量を可及的に少な
くすることが試みられている。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体記憶装置では、シリコンシグネチャーコ
ードを発生する論理回路４１がデータパス経路内にある
ので、内部データ信号ＤＡＴが、出力端子ＤＯＵＴに出
力されるまでに、論理回路４１におけるデータパス経路
となるＭＯＳトランジスタの段数及び負荷容量により遅
延され、内部データ信号ＤＡＴの高速化が阻害されてし
まうという問題点がある。
た従来の半導体記憶装置では、シリコンシグネチャーコ
ードを発生する論理回路４１がデータパス経路内にある
ので、内部データ信号ＤＡＴが、出力端子ＤＯＵＴに出
力されるまでに、論理回路４１におけるデータパス経路
となるＭＯＳトランジスタの段数及び負荷容量により遅
延され、内部データ信号ＤＡＴの高速化が阻害されてし
まうという問題点がある。
【０００７】本発明はかかる問題点に鑑みてなされたも
のであって、シリコンシグネチャーコードを有する半導
体記憶装置において、前記シリコンシグネチャーコード
を出力することができ、且つ、高速に通常の内部データ
を出力することができる半導体記憶装置を提供すること
を目的とする。
のであって、シリコンシグネチャーコードを有する半導
体記憶装置において、前記シリコンシグネチャーコード
を出力することができ、且つ、高速に通常の内部データ
を出力することができる半導体記憶装置を提供すること
を目的とする。
【０００８】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、シリコンシグネチャーコードを有する半導体記
憶装置において、通常データの読み出し用の第１の出力
バッファ回路と、シリコンシグネチャーコードの読み出
し用の第２の出力バッファ回路とを有し、前記第１の出
力バッファ回路の出力端及び前記第２の出力バッファ回
路の出力端が共通に外部出力端子に接続されていること
を特徴とする。
装置は、シリコンシグネチャーコードを有する半導体記
憶装置において、通常データの読み出し用の第１の出力
バッファ回路と、シリコンシグネチャーコードの読み出
し用の第２の出力バッファ回路とを有し、前記第１の出
力バッファ回路の出力端及び前記第２の出力バッファ回
路の出力端が共通に外部出力端子に接続されていること
を特徴とする。
【０００９】そして、本発明に係る半導体記憶装置は、
前記第１の出力バッファ回路を駆動する第１のデータ伝
達経路と、前記第２の出力バッファ回路を駆動する第２
のデータ伝達経路とを有し、前記第１のデータ伝達経路
と前記第２のデータ伝達経路とが分離して構成されてい
ることが好ましい。
前記第１の出力バッファ回路を駆動する第１のデータ伝
達経路と、前記第２の出力バッファ回路を駆動する第２
のデータ伝達経路とを有し、前記第１のデータ伝達経路
と前記第２のデータ伝達経路とが分離して構成されてい
ることが好ましい。
【００１０】
【作用】本発明に係る半導体記憶装置においては、内部
データ等の通常データの読み出し用の第１の出力バッフ
ァ回路と、シリコンシグネチャーコードの読み出し用の
第２の出力バッファ回路とが個々に設けられているの
で、高速性を要求される通常データの読み出し用の第１
の出力バッファ回路の動作が、高速性が要求されないシ
リコンシグネチャーコードの読み出し用の第２の出力バ
ッファ回路の影響を受けない。また、第１の出力バッフ
ァ回路を駆動する第１のデータ伝達経路と、第２の出力
バッファ回路を駆動する第２のデータ伝達経路とが個別
的に設けられることにより、通常データの読み出しのた
めの第１のデータ伝達経路の伝送速度が、シリコンシグ
ネチャーコードの読み出しのための第２のデータ伝達経
路の影響を受けない。
データ等の通常データの読み出し用の第１の出力バッフ
ァ回路と、シリコンシグネチャーコードの読み出し用の
第２の出力バッファ回路とが個々に設けられているの
で、高速性を要求される通常データの読み出し用の第１
の出力バッファ回路の動作が、高速性が要求されないシ
リコンシグネチャーコードの読み出し用の第２の出力バ
ッファ回路の影響を受けない。また、第１の出力バッフ
ァ回路を駆動する第１のデータ伝達経路と、第２の出力
バッファ回路を駆動する第２のデータ伝達経路とが個別
的に設けられることにより、通常データの読み出しのた
めの第１のデータ伝達経路の伝送速度が、シリコンシグ
ネチャーコードの読み出しのための第２のデータ伝達経
路の影響を受けない。
【００１１】これらにより、本発明に係る半導体記憶装
置は、第１のデータ伝達経路のトランジスタの段数及び
第１の出力バッファ回路の負荷容量を削減することがで
きるので、シリコンシグネチャーコードを出力すること
ができて、且つ、高速に通常の読み出しデータを出力す
ることができる。
置は、第１のデータ伝達経路のトランジスタの段数及び
第１の出力バッファ回路の負荷容量を削減することがで
きるので、シリコンシグネチャーコードを出力すること
ができて、且つ、高速に通常の読み出しデータを出力す
ることができる。
【００１２】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１３】図１は、本発明の第１の実施例に係る半導
体記憶装置を示す回路図である。図１に示すように、半
導体記憶装置特有のコードであるシリコンシグネチャー
コードを出力する論理回路１は、アドレス信号Ａ0 を入
力し、論理回路１の出力端は、ＮＡＮＤ回路９の第１の
入力端及びＮＯＲ回路１０の第１の入力端に接続されて
いる。ＮＡＮＤ回路９の第２の入力端は、インバータ６
の入力端及びＮＯＲ回路４の出力端に接続されている。
インバータ６の出力端は、ＮＯＲ回路１０の第２の入力
端に接続されている。ＮＯＲ回路１０の出力端は、Ｎチ
ャネル型ＭＯＳトランジスタ１４のゲートに接続されて
いる。ＮＡＮＤ回路９の出力端は、Ｐチャネル型ＭＯＳ
トランジスタ１３のゲートに接続されている。
体記憶装置を示す回路図である。図１に示すように、半
導体記憶装置特有のコードであるシリコンシグネチャー
コードを出力する論理回路１は、アドレス信号Ａ0 を入
力し、論理回路１の出力端は、ＮＡＮＤ回路９の第１の
入力端及びＮＯＲ回路１０の第１の入力端に接続されて
いる。ＮＡＮＤ回路９の第２の入力端は、インバータ６
の入力端及びＮＯＲ回路４の出力端に接続されている。
インバータ６の出力端は、ＮＯＲ回路１０の第２の入力
端に接続されている。ＮＯＲ回路１０の出力端は、Ｎチ
ャネル型ＭＯＳトランジスタ１４のゲートに接続されて
いる。ＮＡＮＤ回路９の出力端は、Ｐチャネル型ＭＯＳ
トランジスタ１３のゲートに接続されている。
【００１４】また、インバータ２は、シリコンシグネチ
ャーコード出力制御信号ＳＩＧを入力し、インバータ２
の出力端は、ＮＯＲ回路４の第１の入力端に接続されて
いる。ＮＯＲ回路４の第２の入力端は、出力回路制御信
号ＯＥ’を入力する。
ャーコード出力制御信号ＳＩＧを入力し、インバータ２
の出力端は、ＮＯＲ回路４の第１の入力端に接続されて
いる。ＮＯＲ回路４の第２の入力端は、出力回路制御信
号ＯＥ’を入力する。
【００１５】更に、ＮＯＲ回路３の第１の入力端は、出
力回路制御信号ＯＥ’を入力し、ＮＯＲ回路３の第２の
入力端は、シリコンシグネチャーコード出力制御信号Ｓ
ＩＧを入力し、ＮＯＲ回路３の出力端は、インバータ５
の入力端及びＮＡＮＤ回路７の第１の入力端に接続され
ている。ＮＡＮＤ回路７の第２の入力端及びＮＯＲ回路
８の第１の入力端は、通常の読み出しデータである内部
データ信号ＤＡＴを共通に入力する。インバータ５の出
力端は、ＮＯＲ回路８の第２の入力端に接続されてい
る。ＮＡＮＤ回路７の出力端は、Ｐチャネル型ＭＯＳト
ランジスタ１１のゲートに接続されている。ＮＯＲ回路
８の出力端は、Ｎチャネル型ＭＯＳトランジスタ１２の
ゲートに接続されている。
力回路制御信号ＯＥ’を入力し、ＮＯＲ回路３の第２の
入力端は、シリコンシグネチャーコード出力制御信号Ｓ
ＩＧを入力し、ＮＯＲ回路３の出力端は、インバータ５
の入力端及びＮＡＮＤ回路７の第１の入力端に接続され
ている。ＮＡＮＤ回路７の第２の入力端及びＮＯＲ回路
８の第１の入力端は、通常の読み出しデータである内部
データ信号ＤＡＴを共通に入力する。インバータ５の出
力端は、ＮＯＲ回路８の第２の入力端に接続されてい
る。ＮＡＮＤ回路７の出力端は、Ｐチャネル型ＭＯＳト
ランジスタ１１のゲートに接続されている。ＮＯＲ回路
８の出力端は、Ｎチャネル型ＭＯＳトランジスタ１２の
ゲートに接続されている。
【００１６】更に、Ｐチャネル型ＭＯＳトランジスタ１
１のドレイン及びＰチャネル型ＭＯＳトランジスタ１３
のドレインは、電源端子に接続されており、Ｎチャネル
型ＭＯＳトランジスタ１２のドレイン及びＮチャネル型
ＭＯＳトランジスタ１３のドレインは、グランド端子に
接続されている。Ｐチャネル型ＭＯＳトランジスタ１
１，１３及びＮチャネル型ＭＯＳトランジスタ１２，１
４の各々のソースは、共通に出力端子ＤＯＵＴに接続さ
れている。
１のドレイン及びＰチャネル型ＭＯＳトランジスタ１３
のドレインは、電源端子に接続されており、Ｎチャネル
型ＭＯＳトランジスタ１２のドレイン及びＮチャネル型
ＭＯＳトランジスタ１３のドレインは、グランド端子に
接続されている。Ｐチャネル型ＭＯＳトランジスタ１
１，１３及びＮチャネル型ＭＯＳトランジスタ１２，１
４の各々のソースは、共通に出力端子ＤＯＵＴに接続さ
れている。
【００１７】次に、上述の如く構成された本実施例に係
る半導体記憶装置の動作について説明する。出力回路制
御信号ＯＥ’が“Ｈ”であるときは、図３に示す従来の
半導体記憶装置の動作と同様に、出力端子ＤＯＵＴはハ
イインピーダンス状態となっている。
る半導体記憶装置の動作について説明する。出力回路制
御信号ＯＥ’が“Ｈ”であるときは、図３に示す従来の
半導体記憶装置の動作と同様に、出力端子ＤＯＵＴはハ
イインピーダンス状態となっている。
【００１８】一方、出力回路制御信号ＯＥ’が“Ｌ”で
あるときについて、以下に説明する。このとき、シリコ
ンシグネチャーコード出力制御信号ＳＩＧが“Ｌ”であ
れば、Ｐチャネル型ＭＯＳトランジスタ１３及びＮチャ
ネル型ＭＯＳトランジスタ１４は非導通状態となってお
り、内部データ信号ＤＡＴの論理値と出力端子ＤＯＵＴ
の論理値とが同じになる。即ち、内部データ信号ＤＡＴ
が出力端子ＤＯＵＴに出力される。また、シリコンシグ
ネチャーコード出力制御信号ＳＩＧが“Ｈ”であれば、
Ｐチャネル型ＭＯＳトランジスタ１１及びＮチャネル型
ＭＯＳトランジスタ１２は非導通状態となっており、ア
ドレス信号Ａ0 に基づいて出力された論理回路１の出力
信号と出力端子ＤＯＵＴの論理値とが同じになる。即
ち、論理回路１の出力信号であるシリコンシグネチャー
コードが出力端子ＤＯＵＴに出力される。
あるときについて、以下に説明する。このとき、シリコ
ンシグネチャーコード出力制御信号ＳＩＧが“Ｌ”であ
れば、Ｐチャネル型ＭＯＳトランジスタ１３及びＮチャ
ネル型ＭＯＳトランジスタ１４は非導通状態となってお
り、内部データ信号ＤＡＴの論理値と出力端子ＤＯＵＴ
の論理値とが同じになる。即ち、内部データ信号ＤＡＴ
が出力端子ＤＯＵＴに出力される。また、シリコンシグ
ネチャーコード出力制御信号ＳＩＧが“Ｈ”であれば、
Ｐチャネル型ＭＯＳトランジスタ１１及びＮチャネル型
ＭＯＳトランジスタ１２は非導通状態となっており、ア
ドレス信号Ａ0 に基づいて出力された論理回路１の出力
信号と出力端子ＤＯＵＴの論理値とが同じになる。即
ち、論理回路１の出力信号であるシリコンシグネチャー
コードが出力端子ＤＯＵＴに出力される。
【００１９】シリコンシグネチャーコードの出力信号そ
のものは特に高速性を要求されない信号であるので、Ｐ
チャネル型ＭＯＳトランジスタ１３及びＮチャネル型Ｍ
ＯＳトランジスタ１４の寸法を小さくすることができ
る。そして、Ｐチャネル型ＭＯＳトランジスタ１１及び
Ｎチャネル型ＭＯＳトランジスタ１２は、通常時におけ
る本来のデータである内部データ信号ＤＡＴを高速に出
力するために寸法が大きなトランジスタとなっている。
のものは特に高速性を要求されない信号であるので、Ｐ
チャネル型ＭＯＳトランジスタ１３及びＮチャネル型Ｍ
ＯＳトランジスタ１４の寸法を小さくすることができ
る。そして、Ｐチャネル型ＭＯＳトランジスタ１１及び
Ｎチャネル型ＭＯＳトランジスタ１２は、通常時におけ
る本来のデータである内部データ信号ＤＡＴを高速に出
力するために寸法が大きなトランジスタとなっている。
【００２０】これらにより、本実施例に係る半導体記憶
装置は、出力端子ＤＯＵＴにＰチャネル型ＭＯＳトラン
ジスタ１３及びＮチャネル型ＭＯＳトランジスタ１４を
接続することによる負荷容量の増加を抑制できるので、
出力端子ＤＯＵＴにＰチャネル型ＭＯＳトランジスタ１
３及びＮチャネル型ＭＯＳトランジスタ１４を接続する
ことによる影響を内部データ信号ＤＡＴの出力端子ＤＯ
ＵＴにおける速度に与えない程度のものとすることがで
きる。また、本実施例に係る半導体記憶装置は、シリコ
ンシグネチャーコードを出力するための回路が通常の読
み出しデータのデータパス経路となる回路とは分離して
設けてあるので、シリコンシグネチャーコードを出力す
るための回路が通常のデータパス経路から出力される通
常の読み出しデータの速度に影響を与えない回路構成と
なっており、高速に通常の読み出しデータを出力するこ
とができる。
装置は、出力端子ＤＯＵＴにＰチャネル型ＭＯＳトラン
ジスタ１３及びＮチャネル型ＭＯＳトランジスタ１４を
接続することによる負荷容量の増加を抑制できるので、
出力端子ＤＯＵＴにＰチャネル型ＭＯＳトランジスタ１
３及びＮチャネル型ＭＯＳトランジスタ１４を接続する
ことによる影響を内部データ信号ＤＡＴの出力端子ＤＯ
ＵＴにおける速度に与えない程度のものとすることがで
きる。また、本実施例に係る半導体記憶装置は、シリコ
ンシグネチャーコードを出力するための回路が通常の読
み出しデータのデータパス経路となる回路とは分離して
設けてあるので、シリコンシグネチャーコードを出力す
るための回路が通常のデータパス経路から出力される通
常の読み出しデータの速度に影響を与えない回路構成と
なっており、高速に通常の読み出しデータを出力するこ
とができる。
【００２１】図２は、本発明の第２の実施例に係る半導
体記憶装置を示す回路図である。本実施例に係る半導体
記憶装置が図１に示す第１の実施例に係る半導体記憶装
置と異なる構成部分は、図１に示すインバータ６、ＮＯ
Ｒ回路１０、ＮＡＮＤ回路９、Ｐチャネル型ＭＯＳトラ
ンジスタ１３及びＮチャネル型ＭＯＳトランジスタ１４
が図２に示すインバータ２８，２９、Ｐチャネル型ＭＯ
Ｓトランジスタ３２，３３及びＮチャネル型ＭＯＳトラ
ンジスタ３４，３５に置き換えられている部分である。
体記憶装置を示す回路図である。本実施例に係る半導体
記憶装置が図１に示す第１の実施例に係る半導体記憶装
置と異なる構成部分は、図１に示すインバータ６、ＮＯ
Ｒ回路１０、ＮＡＮＤ回路９、Ｐチャネル型ＭＯＳトラ
ンジスタ１３及びＮチャネル型ＭＯＳトランジスタ１４
が図２に示すインバータ２８，２９、Ｐチャネル型ＭＯ
Ｓトランジスタ３２，３３及びＮチャネル型ＭＯＳトラ
ンジスタ３４，３５に置き換えられている部分である。
【００２２】本実施例に係る半導体記憶装置は、第１の
実施例に係る半導体記憶装置と同様な動作及び機能を有
し、更に、Ｐチャネル型ＭＯＳトランジスタ３２，３３
及びＮチャネル型ＭＯＳトランジスタ３４，３５を夫々
直列に接続しているので、本実施例に係る半導体記憶装
置の構成に必要となる素子数を削減することができる。
実施例に係る半導体記憶装置と同様な動作及び機能を有
し、更に、Ｐチャネル型ＭＯＳトランジスタ３２，３３
及びＮチャネル型ＭＯＳトランジスタ３４，３５を夫々
直列に接続しているので、本実施例に係る半導体記憶装
置の構成に必要となる素子数を削減することができる。
【００２３】
【発明の効果】以上説明したように本発明に係る半導体
記憶装置によれば、シリコンシグネチャーコードを出力
するための回路が通常の読み出しデータのデータパス経
路となる回路とは分離して設けてあるので、シリコンシ
グネチャーコードを出力するための回路が通常のデータ
パス経路から出力される通常の読み出しデータの速度に
影響を与えない回路構成となっており、シリコンシグネ
チャーコードを出力することができて、且つ、高速に通
常の読み出しデータを出力することができる。
記憶装置によれば、シリコンシグネチャーコードを出力
するための回路が通常の読み出しデータのデータパス経
路となる回路とは分離して設けてあるので、シリコンシ
グネチャーコードを出力するための回路が通常のデータ
パス経路から出力される通常の読み出しデータの速度に
影響を与えない回路構成となっており、シリコンシグネ
チャーコードを出力することができて、且つ、高速に通
常の読み出しデータを出力することができる。
【図１】本発明の第１の実施例に係る半導体記憶装置を
示す回路図である。
示す回路図である。
【図２】本発明の第２の実施例に係る半導体記憶装置を
示す回路図である。
示す回路図である。
【図３】従来の半導体記憶装置の一例を示す回路図であ
る。
る。
１；論理回路 ２，５，６；インバータ ３，４，８，１０；ＮＯＲ回路 ７，９；ＮＡＮＤ回路 １１，１３；Ｐチャネル型ＭＯＳトランジスタ １２，１４；Ｎチャネル型ＭＯＳトランジスタ
Claims (2)
- 【請求項１】 シリコンシグネチャーコードを有する半
導体記憶装置において、通常データの読み出し用の第１
の出力バッファ回路と、シリコンシグネチャーコードの
読み出し用の第２の出力バッファ回路とを有し、前記第
１の出力バッファ回路の出力端及び前記第２の出力バッ
ファ回路の出力端が共通に外部出力端子に接続されてい
ることを特徴とする半導体記憶装置。 - 【請求項２】 前記第１の出力バッファ回路を駆動する
第１のデータ伝達経路と、前記第２の出力バッファ回路
を駆動する第２のデータ伝達経路とを有し、前記第１の
データ伝達経路と前記第２のデータ伝達経路とが分離し
て構成されていることを特徴とする請求項１に記載の半
導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20156892A JP2819951B2 (ja) | 1992-07-28 | 1992-07-28 | 半導体記憶装置 |
| US08/094,965 US5424982A (en) | 1992-07-28 | 1993-07-22 | Semiconductor memory device having two different output buffers for one output terminal |
| KR1019930013985A KR960005897B1 (ko) | 1992-07-28 | 1993-07-23 | 한개의 출력 단자에 대해 두개의 다른 출력 버퍼를 갖는 반도체 메모리 디바이스 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20156892A JP2819951B2 (ja) | 1992-07-28 | 1992-07-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0644794A true JPH0644794A (ja) | 1994-02-18 |
| JP2819951B2 JP2819951B2 (ja) | 1998-11-05 |
Family
ID=16443219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20156892A Expired - Lifetime JP2819951B2 (ja) | 1992-07-28 | 1992-07-28 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5424982A (ja) |
| JP (1) | JP2819951B2 (ja) |
| KR (1) | KR960005897B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100849121B1 (ko) * | 2000-03-24 | 2008-07-30 | 사이프레스 세미컨덕터 코포레이션 | 전기 아이디 회로 및 방법 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0146176B1 (ko) * | 1995-05-02 | 1998-09-15 | 김주용 | 동기식 기억장치의 신호 전달 회로 |
| US5689462A (en) * | 1995-12-22 | 1997-11-18 | Townsend And Townsend And Crew, Llp | Parallel output buffers in memory circuits |
| US5789944A (en) * | 1996-06-28 | 1998-08-04 | Cypress Semiconductor Corp. | Asynchronous anticontention logic for bi-directional signals |
| US5767701A (en) * | 1996-06-28 | 1998-06-16 | Cypress Semiconductor Corp. | Synchronous contention prevention logic for bi-directional signals |
| US5805505A (en) * | 1996-12-16 | 1998-09-08 | Micron Technology, Inc. | Circuit and method for converting a pair of input signals into a level-limited output signal |
| KR100246336B1 (ko) * | 1997-03-22 | 2000-03-15 | 김영환 | 메모리의 출력회로 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01130394A (ja) * | 1987-11-17 | 1989-05-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH01284782A (ja) * | 1988-05-10 | 1989-11-16 | Nec Corp | Ｒｏｍコード番号読出回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03116498A (ja) * | 1989-09-28 | 1991-05-17 | Nec Ic Microcomput Syst Ltd | 記憶装置 |
-
1992
- 1992-07-28 JP JP20156892A patent/JP2819951B2/ja not_active Expired - Lifetime
-
1993
- 1993-07-22 US US08/094,965 patent/US5424982A/en not_active Expired - Fee Related
- 1993-07-23 KR KR1019930013985A patent/KR960005897B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01130394A (ja) * | 1987-11-17 | 1989-05-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH01284782A (ja) * | 1988-05-10 | 1989-11-16 | Nec Corp | Ｒｏｍコード番号読出回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100849121B1 (ko) * | 2000-03-24 | 2008-07-30 | 사이프레스 세미컨덕터 코포레이션 | 전기 아이디 회로 및 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960005897B1 (ko) | 1996-05-03 |
| US5424982A (en) | 1995-06-13 |
| KR940002862A (ko) | 1994-02-19 |
| JP2819951B2 (ja) | 1998-11-05 |
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