JPH06202981A - 情報処理装置及び、該情報処理装置におけるステータスデータ転送制御方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は情報処理装置及び、該情報処理装置
におけるステータスデータ転送制御方法に関し、ＣＰＵ
からアダプタに至る各バスを、長時間専有しないように
し、アクセス時間を短くして、処理を高速化する目的と
する。 【構成】 階層化された複数のバス７、８、９を具備
し、バス変換部２、３と、プロセッサ１と、アダプタ６
−１、６−２とを具備した情報処理装置において、高速
バス７に、アダプタから読み出したステータスデータを
格納するレジスタ１０を接続し、レジスタ１０に格納し
たデータを、プロセッサ１が汎用バス９を介さないで読
み出す。また、バス変換部３に、各アダプタからステー
タスデータを読み出すステータス読み出し制御部１２を
設けた。アダプタからのステータスデータの読み出し
は、：汎用バス９が使用されてない時、：通常アク
セスの際、そのアクセスに関係しない信号線を用いて行
うように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、システム拡張のための
汎用バスを備え、該汎用バスに、各種アダプタを接続し
た情報処理装置及び、該情報処理装置におけるステータ
スデータ転送制御方法に関する。

【０００２】

【従来の技術】図８は、従来例を示した図であり、図８
中、１は中央処理装置（Central Processing Unit ：以
下「ＣＰＵ」という）、２、３はバス変換部、４はキャ
ッシュメモリ（Cashe Memory）、５はメインメモリ、６
−１、６−２、６−３、６−４、・・・はアダプタ、７
は高速バス、８は中速バス、９は汎用バスを示す。

【０００３】：情報処理装置の構成の説明 従来の情報処理装置（例えば、ワークステーション）の
構成図を図８に示す。図示のように、この装置には、Ｃ
ＰＵ１、キャッシュメモリ４、メインメモリ５及び複数
のアダプタ６−１、６−２・・・が設けてある。

【０００４】この場合、バスは、キャッシュメモリのた
めの高速バス７と、メインメモリ５のための中速バス８
と、システム拡張のための汎用バス９とから構成されて
いて、バスが階層化されている。

【０００５】そして、高速バス７と中速バス８の間に
は、バス変換部２を設け、中速バス８と汎用バス９との
間には、バス変換部３が設けてある。このようなバスの
階層化構成により、ＣＰＵ１の動作周波数を向上させて
いる。

【０００６】：動作の説明 図８において、例えば、ＣＰＵ１からアダプタ６−１へ
の信号伝達経路は、ＣＰＵ１→高速バス７→バス変換部
２→中速バス８→バス変換部３→汎用バス９→アダプタ
６−１の順であり、アダプタ６−１からＣＰＵ１への信
号伝達経路は、上記の経路と逆である。

【０００７】従って、例えば、ＣＰＵ１から汎用バス９
上のアダプタ１６−１に対してアクセスする場合、バス
変換部２とバス変換部３により、バス変換が行われる。
このため、１回のサイクル時間が長くなってきている。

【０００８】このような点を改善するため、多くの情報
処理装置では、ＣＰＵ１からのデータの書き込み動作に
関しては、それぞれ、バス変換部２、３でバッファ（図
示省略）を用意し、このバッファにアドレス／データを
書き込むことで、１つのバスサイクルを終了させている
（ライトの突き放し）。

【０００９】

【発明が解決しようとする課題】上記のような従来のも
のにおいては、次のような課題があった。 （１）、ＣＰＵからアダプタへのアクセス時には、バス
変換部により、何回かのバス変換を行うため、１回のサ
イクル時間が長くなっている。

【００１０】（２）、１回のサイクル時間を短くするた
め、各バス変換部でバッファを用意し、ＣＰＵがこのバ
ッファにアドレス／データを書き込むことで、１つのバ
スサイクルを終了させることも行われていた。

【００１１】しかし、このような方式においても、ＣＰ
Ｕがアダプタからデータを読み出す時には、アドレスが
アダプタに到達し、データが読み出されて、ＣＰＵに戻
ってくるまで、それぞれのバスを保持しておく必要があ
り、長いサイクルとなっていた。

【００１２】本発明は、このような従来の課題を解決
し、ＣＰＵからアダプタに至る各バスを、長時間専有し
ないようにし、アクセス時間を短くして、処理を高速化
することを目的とする。

【００１３】

【課題を解決するための手段】図１は本発明の原理説明
図であり、図１中、図８と同じものは、同一符号で示し
てある。また、１０はレジスタ、１２はステータス読み
出し制御部を示す。

【００１４】本発明は上記の課題を解決するため、次の
ように構成した。 （１）、システム拡張のための汎用バス９を含む、階層
化された複数のバス７、８、９を具備すると共に、異な
るバス７、８、９間に接続したバス変換部２、３と、上
記バスの内、最も高速のバス７に接続したプロセッサ１
と、上記汎用バス９に接続したアダプタ６−１、６−
２、・・・とを具備した情報処理装置において、上記プ
ロセッサ１を接続したバスと同じバス７に、上記アダプ
タ６−１、６−２、・・・から読み出したステータスデ
ータ（アダプタの状態情報）を格納するレジスタ１０を
接続し、該レジスタ１０に格納したステータスデータ
を、上記プロセッサ１が、汎用バス９を介さないで、読
み出せるようにした。

【００１５】（２）、構成（１）において、一方側を汎
用バス９に接続したバス変換部３に、各アダプタ６−
１、６−２、・・・からステータスデータを読み出し
て、上記レジスタ１０へ転送するステータス読み出し制
御部１２を設けた。

【００１６】（３）、構成（１）又は（２）記載の情報
処理装置におけるステータスデータ転送制御方法におい
て、汎用バス９が使用されてない時、一方側を汎用バス
９に接続したバス変換部３により、各アダプタ６−１、
６−２、・・・から、ステータスデータを読み出して、
上記レジスタ１０へ転送するようにした。

【００１７】（４）、構成（１）又は（２）記載の情報
処理装置におけるステータスデータ転送制御方法におい
て、プロセッサ１による、汎用バス９の通常アクセスの
際、一方側を汎用バス９に接続したバス変換部３によ
り、そのアクセスに関係しない信号線を用いて、上記ア
ダプタ６−１、６−２、・・・から、ステータスデータ
を読み出して、レジスタ１０へ転送するようにした。

【００１８】

【作用】上記構成に基づく本発明の作用を、図１に基づ
いて説明する。上記各アダプタ６−１、６−２、・・・
内には、ＣＰＵ１が高速に読み出す必要のある情報や、
読み出し頻度の高い情報（ステータスデータ）を必要数
だけ用意しておく。

【００１９】そして、ＣＰＵ１は、拡張されたアダプタ
毎に、ステータスデータを選択するためのデータ（選択
データ）を該アダプタ内に設定しておく。このような状
態で、ＣＰＵ１によるアクセスが行われるが、一方側を
汎用バス９に接続したバス変換部３では、バスの状態を
監視しながら、各アダプタのステータスデータを読み出
し、レジスタ１０へ転送して格納する。

【００２０】これにより、レジスタ１０には、常に最新
のステータスデータが書き込まれる。このようにして、
レジスタ１０に格納されたステータスデータは、ＣＰＵ
１が直接読み出して使用する。

【００２１】上記のバス変換部３によるステータスデー
タの読み出しは、汎用バス９を使用していない時、或い
は、ＣＰＵ１による通常のアクセス時（リードサイクル
中、或いはライトサイクル中）に、そのアクセスに使用
しない任意の信号線を用いて行う。

【００２２】このように、高速に動作しているＣＰＵ１
が、拡張用の汎用バス９上に接続されたアダプタから、
直接内部状態を読み出すことは行わずに、ＣＰＵ１が高
速でアクセス出来るレジスタ１０に、常時アダプタの内
部状態を反映させておく事で、ＣＰＵ１からアダプタに
至る各バスを、長時間専有しないようにし、かつ、ＣＰ
Ｕ１が、高速にこの状態を読み出すことが出来るように
なる。

【００２３】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２〜図７は、本発明の実施例を示した図であ
り、図２〜図７中、図１、及び図８と同じものは、同一
符号で示してある。また、１１はワークステーション
（ＷＳ）、１３はバス監視部、１４は通信アダプタ、１
５−１、１５−２、・・・はステータス情報レジスタ、
１６−１、１６−２、・・・は選択データレジスタ、１
７−１、１７−２、・・・はデマルチプレクサ（De-Mul
tiplexer：以下「ＤＭＰＸ」という）、１８−１、１８
−２、・・・はバスドライバ、１９はコントローラを示
す。

【００２４】：情報処理装置（ＷＳ）の構成の説明・
・・図２参照 本実施例の情報処理装置（ＷＳ）の構成を図２に示す。
図示のように、この装置には、ＣＰＵ１、キャッシュメ
モリ４、メインメモリ５、アダプタ６−１、６−２、６
−３、６−４・・・、レジスタ１０が設けてある。

【００２５】この場合、バスは、キャッシュメモリ４の
ための高速バス７と、メインメモリ５のための中速バス
８と、システム拡張のための汎用バス９とから構成され
ていて、バスが階層化されている。

【００２６】そして、高速バス７と中速バス８の間に
は、バス変換部２を設け、中速バス８と汎用バス９との
間には、バス変換部３を設けてあり、これらの各バス変
換部により、各バス間のバス変換処理を行っている。

【００２７】また、上記高速バス７には、レジスタ１０
と、ＣＰＵ１と、キャッシュメモリ４が接続され、中速
バス８には、メインメモリ５が接続され、汎用バス９に
は、複数のアダプタ（例えば、通信アダプタ、ファイル
制御用アダプタ等）６−１、６−２、・・・が接続され
ている。

【００２８】上記レジスタ１０は、各アダプタから読み
出したステータスデータ（アダプタの状態情報）を格納
しておくレジスタであり、一方側を汎用バス９に接続し
たバス変換部３が、各アダプタ６−１、６−２、・・・
からステータスデータを読み出して、常に、最新のデー
タを格納するように構成してある。

【００２９】このレジスタ１０に格納してあるステータ
スデータは、ＣＰＵ１が、高速バス７を介して、直接読
み出せる（汎用バス９を介さずに、高速で読み出せる）
ようになっている。

【００３０】：バス変換部３の構成の説明・・・図３
参照 中速バス８と、汎用バス９の間に接続されたバス変換部
３の構成を図３に示す。図示のように、このバス変換部
３は、バス変換制御部１１と、ステータス読み出し制御
部１２で構成される。そして、該ステータス読み出し制
御部１２には、バス監視部１３が設けてある。

【００３１】上記バス変換制御部１１は、中速バス８と
汎用バス９との間のバス変換制御を行うもの（この部分
は、従来と同じ）であり、ステータス読み出し制御部１
２は、各アダプタから、ステータス情報等を読み出し
て、レジスタ１０へ転送する際の制御を行うものであ
る。

【００３２】また、上記バス監視部１３は、バス変換制
御部１１からの情報を用いて、バス状態を監視するもの
であり、このバス状態の情報を用いて、上記ステータス
読み出し制御部１２が、ステータス情報の読み出し制御
を行う。

【００３３】：アダプタの説明・・・図４参照 上記アダプタ（通信アダプタの例）の構成図を図４に示
す。この通信アダプタ１４には、複数のステータス情報
レジスタ１５−１、１５−２・・・と、複数の選択デー
タレジスタ１６−１、１６−２、・・・と、複数のＤＭ
ＰＸ１７−１、１７−２・・・と、複数のバスドライバ
１８−１、１８−２、・・・と、コントローラ１９等が
設けてある。

【００３４】ステータス情報レジスタ１５−１、１５−
２、・・・は、それぞれ、通信アダプタ１４内のステー
タスデータ（それぞれ異なった情報）を格納しておくレ
ジスタである。

【００３５】選択データレジスタ１６−１、１６−２、
・・・は、ＤＭＰＸ１７−１、１７−２、・・・の選択
制御をするための選択データを格納しておくレジスタで
あり、上記ＣＰＵ１により、該選択データのセットが行
われる。

【００３６】コントローラ１９は、バスドライバ１８−
１、１８−２、・・・に対し、イネーブル（ＥＮ）信号
（ＥＮ：０／１）を出力して、上記各バスドライバを制
御するものである。

【００３７】ＤＭＰＸ１７−１、１７−２、・・・は、
各ステータス情報レジスタ１５−１、１５−２、・・・
の出力（１ビットのデータ幅）を、汎用バスデータライ
ン（３２ビット幅）の内の１つ（１ビット幅のデータ
線）に接続するものである。

【００３８】バスドライバ１８−１、１８−２、・・・
は、汎用バスデータライン（３２ビットのデータバス
幅）の各ラインをドライブするものである。上記構成に
よるアダプタでは、ＣＰＵ１が高速に読み出す必要のあ
る情報、或いは、読み出し頻度の高い情報（ステータス
データ）を、必要数だけ用意（ステータス情報レジスタ
１５−１、１５−２、・・・にステータスデータを用
意）し、プログラマブルにデータ線に割当てる。

【００３９】そして、ＣＰＵ１は、拡張されたアダプタ
毎に、上記選択データレジスタ１６−１、１６−２、・
・・に、選択データの設定を行う。なお、この例では、
３２ビットのデータバス幅を想定しており、各アダプタ
からのステータスデータは、合計３２本まで可能であ
る。

【００４０】：ステータスデータ転送制御方法の説明
・・・図５、図６、図７参照 上記汎用バスにおけるアクセスサイクルのタイムチャー
ト（その１）、（その２）、（その３）を、図５、図
６、図７に示す。以下、これらの図に基づいて説明す
る。なお、各図とも、「クロック」と、「＊ＡＳ」（ア
ドレスストローブ信号）と、「データ」で示してある。

【００４１】−１：タイムチャート（その１）による
説明・・・図５参照 図５は、汎用バス９における通常のアクセスサイクルの
タイムチャートである。図５では、タイミングＴ１〜Ｔ
２間が通常サイクルＣ１、タイミングＴ３〜Ｔ４間が通
常サイクルＣ２である。

【００４２】なお、この例では、上記通常サイクルＣ
１、Ｃ２はリードサイクルを示しており、タイミングＴ
２〜Ｔ３間では、汎用バス９が使用されていない。 −２：タイムチャート（その２）による説明・・・図
６参照 図６は、上記２つの通常サイクルＣ１、Ｃ２の間に、ス
テータスリードサイクルが入った場合のタイムチャーチ
である。

【００４３】図示のように、タイミングＴ１〜Ｔ２間が
通常サイクルＣ１であり、タイミングＴ３〜Ｔ４間が通
常サイクルＣ２である。この場合上記のように、タイミ
ングＴ２〜Ｔ３間は、通常サイクル間の空き時間であ
り、汎用バス９のデータ線が使用されていない。

【００４４】従って、このタイミングＴ２〜Ｔ３間を、
ステータスリードサイクルとして利用する。すなわち、
各アダプタ６−１、６−２、・・・からのステータスデ
ータは、タイミングＴ２〜Ｔ３間の矢印のリードポイン
トで読み出され、レジスタ１０へ転送して格納される。

【００４５】このステータスリードサイクルは、次の通
常サイクルＣ２が始まるまで続き、常に、最新のステー
タスデータが読み出されるようになっている。 −３：タイムチャート（その３）による説明・・・図
７参照 図７は、通常のリードサイクル中、或いはライトサイク
ル中に、同時にステータスデータを読み出している場合
のタイムチャートである。

【００４６】タイミングＴ１〜Ｔ２間のリードサイクル
では、アクセスの最後（＊ＡＳの立ち上がり）がデータ
の確定点であるため、このサイクルの最初（＊ＡＳの立
ち下がり）は、上記汎用バス９のデータ線が使用されて
いない。

【００４７】従って、タイミングＴ１〜Ｔ２間のリード
サイクルＲＣの最初で、ステータスデータの読み出しを
行い、レジスタ１０に該ステータスデータを転送する。
また、タイミングＴ３〜Ｔ４間のライトサイクルでは、
サイクルの最初（＊ＡＳの立ち下がり）がデータの確定
点であるため、サイクルの最後は上記汎用バス９のデー
タ線は使用されていない。

【００４８】従って、ライトサイクルＷＣの最後で、ア
ダプタからのステータスデータの読み出しを行い、レジ
スタ１０に該ステータスデータを転送する。これによ
り、汎用バスにおける通常アクセスが連続している場合
でも、各アタプタからは、最新のステータスデータが読
み出し可能となる。

【００４９】（他の実施例）以上実施例について説明し
たが、本発明は次のようにしても実施可能である。 （１）、上記実施例では、汎用バスのデータ線を使用し
て、アダプタからのステータスデータの読み出しを行っ
ているが、他の信号線、例えば、アドレス線を使用し
て、ステータスデータの読み出しを行っても良い。

【００５０】（２）、階層化されたバスは、高速バス、
中速バス、汎用バスの３階層に限らず、更に多くの階層
化されたバスを具備していても良い。 （３）、アダプタは、通信アダプタに限らず、他の任意
のアダプタでよい。

【００５１】

【発明の効果】以上説明したように、本発明によれば次
のような効果がある。 （１）、拡張用の汎用バスに接続された各アダプタの状
態は、常に、上記レジスタ（ＣＰＵと同じ高速バスに接
続されたレジスタ）に格納されているから、ＣＰＵは、
通常の読み出しを行わずに、上記レジスタのデータを読
むことにより、各アダプタの状態を知る事が出来る。

【００５２】従って、ＣＰＵからアダプタに至る各バス
を、長時間専有することも無くなり、アクセス時間を短
くして、処理を高速化することが出来る。また、ＣＰＵ
の高速な動作が中断されて、処理が止まることも無くな
る。

【００５３】（２）、各アダプタからステータスデータ
を読み出して、レジスタへ転送する処理は、汎用バスが
使用されていない時、或いは、ＣＰＵによる通常のアク
セス時に、そのアクセスに関係しない汎用バス上の信号
線等を用いて行う。

【００５４】従って、この処理は、ＣＰＵの動作に悪影
響を与えることなく、効率良く処理する事が出来る。従
って、全体として、処理の高速化が達成出来る。 （３）、アダプタの状態情報の内、高速に読み出す必要
のある情報、或いは、アクセス頻度の高い情報を、ＣＰ
Ｕが、キャッシュメモリと同じ速度で読み出す事が出来
る。

【００５５】従って、ＣＰＵの高速性が失われず、各バ
スの負荷の減少が出来るから、処理の高速化と、情報処
理装置の性能向上が達成出来る。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の実施例における情報処理装置の構成図
である。

【図３】本発明の実施例におけるバス変換部３の構成図
である。

【図４】本発明の実施例におけるアダプタの構成図であ
る。

【図５】本発明の実施例におけるタイムチャート（その
１）である。

【図６】本発明の実施例におけるタイムチャート（その
２）である。

【図７】本発明の実施例におけるタイムチャート（その
３）である。

【図８】従来例の説明図である。

【符号の説明】

１ ＣＰＵ ２、３ バス変換部 ４ キャッシュメモリ ５ メインメモリ ６−１、６−２ アダプタ ７ 高速バス ８ 中速バス ９ 汎用バス １０ レジスタ １２ ステータス読み出し制御部

Claims (4)

【特許請求の範囲】
1. 【請求項１】 システム拡張のための汎用バス（９）を
   含む、階層化された複数のバス（７、８、９）を具備す
   ると共に、 異なるバス（７、８、９）間に接続したバス変換部
   （２、３）と、 上記バスの内、最も高速のバス（７）に接続したプロセ
   ッサ（１）と、 上記汎用バス（９）に接続したアダプタ（６−１、６−
   ２、・・・）とを具備した情報処理装置において、 上記プロセッサ（１）を接続したバスと同じバス（７）
   に、 上記アダプタ（６−１、６−２、・・・）から読み出し
   たステータスデータ（アダプタの状態情報）を格納する
   レジスタ（１０）を接続し、 該レジスタ（１０）に格納したステータスデータを、上
   記プロセッサ（１）が、汎用バス（９）を介さないで、
   読み出せるようにしたことを特徴とする情報処理装置。
2. 【請求項２】 一方側を汎用バス（９）に接続したバス
   変換部（３）に、 各アダプタ（６−１、６−２、・・・）からステータス
   データを読み出して、上記レジスタ（１０）へ転送する
   ステータス読み出し制御部（１２）を設けたことを特徴
   とする請求項１記載の情報処理装置。
3. 【請求項３】 上記汎用バス（９）が使用されていない
   時、 一方側を汎用バス（９）に接続したバス変換部（３）に
   より、 各アダプタ（６−１、６−２、・・・）から、ステータ
   スデータを読み出して、上記レジスタ（１０）へ転送す
   ることを特徴とした請求項１又は２記載の情報処理装置
   におけるステータスデータ転送制御方法。
4. 【請求項４】 上記プロセッサ（１）による、汎用バス
   （９）の通常アクセスの際、 一方側を汎用バス（９）に接続したバス変換部（３）に
   より、 そのアクセスに関係しない信号線を用いて、上記アダプ
   タ（６−１、６−２、・・・）から、ステータスデータ
   を読み出して、レジスタ（１０）へ転送することを特徴
   とした請求項１又は２記載の情報処理装置におけるステ
   ータスデータ転送制御方法。