JPH0676579A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0676579A
JPH0676579A JP3037577A JP3757791A JPH0676579A JP H0676579 A JPH0676579 A JP H0676579A JP 3037577 A JP3037577 A JP 3037577A JP 3757791 A JP3757791 A JP 3757791A JP H0676579 A JPH0676579 A JP H0676579A
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田 正 美 増
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Abstract

(57)【要約】 【目的】 データ読み出し時に機能する（センス）増幅
器を多段構成にしたものにおいても、書き込み時に機能
する回路を簡単なものとして、パターン面積の減少、消
費電力の低減を図る。 【構成】 メモリセルアレイ中のメモリセル１が選択回
路（行デコーダ２、列デコーダ３）で選択される。読み
出し時には、選択されたメモリセル、中のデータが多段
の各増幅器（センス増幅器７、８）で増幅されて入出力
端子４に導出される。書き込み時には、導通コントロー
ル信号出力回路（イコライズパルス／書き込みパルス発
生回路１２）からの出力により、バイパス用スイッチン
グ素子（トランジスタＴｒ３、Ｔｒ４）が導通する。こ
れにより、入出力端子４に加えられた書き込みデータ
は、上記スイッチング素子（Ｔｒ３、Ｔｒ４）をバイパ
スして直接的に選択済メモリセル１に書き込まれる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、データ線に多段化構成の複数のセンス増幅器
を有する装置に適用して好適な半導体記憶装置に関す
る。
【０００２】
【従来の技術】図３は、従来の半導体集積回路を示すも
ので、特に、メモリセルからのデータ読出し／書込み回
路の部分を詳細に示すものである。図３に示すように、
メモリセル１はマトリックス状に配列されている。メモ
リセル１の選択は、行デコーダ２と列デコーダ３とによ
って行なわれる。第１のセンス増幅器７と第２のセンス
増幅器／出力バッファ回路８は、メモリセル１からデー
タの読出しを行なうためのものである。それらの回路
７，８を通じて入出力端子４にデータが読出される。一
方、データ入力回路／第１の書込みバッファ５と第２の
書込みバッファ６は、メモリセル１にデータの書込みを
行なうためのものである。これらの回路５，６を介し
て、入出力端子４からのデータがメモリセル１に書込ま
れる。データの読出し／書込みは、読出し／書込み切換
回路９によって切換えられる。一方、第１〜第４のＭＯ
ＳトランジスタＴｒ１〜Ｔｒ４は、メモリセル１を指定
するアドレスの変化時にイコライズパルス発生回路１０
が出力するイコライズパルスをゲートに受けてオンす
る。これにより、前アドレスのデータが無効化される。
トランジスタＴｒ１，Ｔｒ２は相補データ線をイコライ
ズする。
【０００３】以上のような構成において、データの読出
し時には、読出し／書込み切換回路９が、第１のセンス
増幅器７と第２のセンス増幅器／出力バッファ回路８と
を動作状態とし、且つ、データ入力回路／第１の書込み
バッファ５と第２の書込みバッファ６とを非動作状態に
する。これにより、行デコーダ２と列デコーダ３とによ
って選択されたメモリセル１の状態が第１のセンス増幅
器７に伝達する。この状態は、第２のセンス増幅器／出
力バッファ回路８を通じて入出力端子４に導出される。
一方、データの書込み時には、読出し／書込み切換回路
９が、第１のセンス増幅器７と第２のセンス増幅器／出
力バッファ回路８とを非動作状態とし、且つデータ入力
回路／第１の書込みバッファ５と第２の書込みバッファ
６とを動作状態とする。これにより、入出力端子４から
入力されたデータは、行デコーダ２と列デコーダ３とに
よって選択されているメモリセル１に書込まれる。イコ
ライズパルス発生回路１０からのイコライズパルスは、
第１〜第４のＭＯＳトランジスタＴｒ１〜Ｔｒ４にアド
レスの変化時に入力される。これにより、前回のメモリ
セル１のアクセス時のデータが無効化され、アクセス速
度が高められる。
【０００４】データの読出しに当たっては、第１のセン
ス増幅器７と第２のセンス増幅器／出力バッファ回路８
とを直列に接続して、多段化している。これは、データ
線を分割して、メモリセル１が駆動すべき負荷容量を低
減し、データを効率よく増幅するためである。併せて、
書込み系も、データ入力回路／第１の書込みバッファ５
と第２の書込みバッファ６とによって多段化されてい
る。これも、上記とほぼ同様の理由である。
【０００５】
【発明が解決しようとする課題】従来は、データの読出
し及び書込みに共通のデータ線を用い、それぞれにおい
て多段化構成をとっていることから、例えば、読出しの
各段に対応して書込みバッファを併設する必要がある。
これは、回路パターン面積の増大を招き、更に多段化さ
れた書込みバッファ回路による消費電力増大という問題
がある。
【０００６】本発明は、上記に鑑みてなされたもので、
その目的は、増幅器が多段化されたデータ線構造を持つ
メモリ装置においても、書込みバッファ回路を多段化す
る必要を無くし、集積回路面積を縮小すると共に消費電
力の低減を図ることにある。
【０００７】
【課題を解決するための手段】本発明の第１の装置は、
メモリセルアレイ中から選択回路で選択したメモリセル
中の格納データをデータ線に読み出し、読み出したデー
タをそのデータ線の途中に挿入接続した複数の増幅器を
介して入出力端子に導出する半導体記憶装置において、
前記各増幅器の入力端と出力端間に接続されたバイパス
用スイッチング素子と、書き込み時に前記スイッチング
素子の制御端に導通信号を加えて前記スイッチング素子
を導通し、前記入出力端子を前記スイッチング素子をバ
イパスして前記メモリセルに直接的に接続する、導通コ
ントロール信号出力回路と、を備えるものとして構成さ
れる。
【０００８】本発明の第２の装置は、前記第１の装置に
おいて、前記メモリセルアレイは、それぞれ複数のメモ
リセルを有する複数のメモリセルユニットを有し、前記
各ユニット毎に前記増幅器の第１段のものがそれぞれ接
続されており、前記第１段の増幅器の複数のものが前記
増幅器の第２段以下のものに共通に接続されているもの
として構成される。
【０００９】本発明の第３の装置は、前記第１又は第２
の装置において、前記データ線は前記メモリセルに対し
て相補データが入出力する相補データ線として構成され
ているものとして構成される。
【００１０】本発明の第４の装置は、前記第１〜第３の
１つの装置において、前記スイッチング素子は、読み出
しに先立って各増幅器の入出端をイコライズするイコラ
イジング素子と共用され、前記導通コントロール信号出
力回路は、読み出しに先立って前記イコライジング素子
と導通信号を加えるイコライズパルス発生回路と共用さ
れているものとして構成される。
【００１１】
【作用】メモリセルアレイ中のメモリセルが選択回路で
選択される。読み出し時には、選択されたメモリセル中
のデータが多段の各増幅器で増幅されて入出力端子に導
出される。書き込み時には、導通コントロール信号出力
回路からの出力により、バイパス用スイッチング素子が
導通する。これにより、入出力端子に加えられた書き込
みデータは、上記スイッチング素子をバイパスして直接
的に選択済みメモリセルに書き込まれる。
【００１２】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
【００１３】図１は本発明の一実施例に係る半導体集積
回路装置の回路構成図である。図１に示すように、第１
のセンス増幅器７の周辺に設けられている第１及び第２
のＭＯＳトランジスタＴｒ１、Ｔｒ２に対しては、図３
の従来例と同様に、イコライズパルス発生回路１０から
のイコライズパルスが入力される。一方、第３及び第４
のＭＯＳトランジスタＴｒ３、Ｔｒ４には、イコライズ
パルス／書込みパルス発生回路１２から、別のタイミン
グで書込みパルスが入力される。イコライズパルス／書
込みパルス発生回路１２には、読出し／書込み切換回路
９からデータの書込み時点を示す信号が供給される。そ
して、入出力端子４からの書込みデータは、単段構成の
データ入出力回路／書込みバッファ１１を通じて、メモ
リセル１に書込まれる。
【００１４】以上のような構成において、次にその動作
を説明する。
【００１５】データの読出し時には、読出し／書込み切
換回路９が、第１のセンス増幅器７と第２のセンス増幅
器／出力バッファ回路８とを動作状態とし、且つデータ
入出力回路／書込みバッファ１１を非動作状態にする。
これにより、行デコーダ２と列デコーダ３とによって選
択されたメモリセル１の状態が、第１のセンス増幅器７
に伝達される。この状態は、第２のセンス増幅器／出力
バッファ回路８を通じて、入出力端子４に導出される。
この場合、第１及び第２のＭＯＳトランジスタＴｒ１、
Ｔｒ２のゲートに対しては、イコライズパルス発生回路
１０からイコライズパルスが加えられる。第３及び第４
のＭＯＳトランジスタＴｒ３、Ｔｒ４のゲートに対して
は、アドレスの切り替わり時点にイコライズパルス／書
込みパルス発生回路１２からアドレスの切り替わり時点
にイコライズパルスが供給される。これによりアドレス
切り替わり時点のデータ線のデータが無効化される。
【００１６】一方、データの書込み時には、読出し／書
込み切換回路９が、第１のセンス増幅器７と第２のセン
ス増幅器／出力バッファ回路８とを非動作状態とし、デ
ータ入出力回路／書込みバッファ１１を動作状態にす
る。これにより、入出力端子４から入力されたデータ
が、行デコーダ２と列デコーダ３によって選択されてい
るメモリセル１に書込まれる。この場合、イコライズパ
ルス／書込みパルス発生回路１２から、第３及び第４の
ＭＯＳトランジスタＴｒ３、Ｔｒ４のゲートに対して、
常にオン信号が供給される。従って、データ入出力回路
／書込みバッファ１１からのデータは、第３及び第４の
ＭＯＳトランジスタＴｒ３、Ｔｒ４を通じて、メモリセ
ル１に書込まれる。この時、第１及び第２のＭＯＳトラ
ンジスタＴｒ１、Ｔｒ２のゲートに対して、イコライズ
パルス発生回路１０から加えられるイコライズパルスは
オフになっている。なお、データの書込み中にアドレス
の変化があった場合には、イコライズパルス発生回路１
０から第１及び第２のＭＯＳトランジスタＴｒ１、Ｔｒ
２のゲートに、イコライズパルスが供給される。このた
め、データ線上のデータは、アドレス切り替わり時点に
おいて無効化される。
【００１７】データ読出しのための第１のセンス増幅器
７と第２のセンス増幅器／出力バッファ回路８が多段化
されていても、データ書込みのためのデータ入出力回路
／書込みバッファ１１は多段化することなく、共通のデ
ータ線を通じてデータの書込みを実施できる。
【００１８】図２は、本発明の他の実施例の回路構成図
である。ここでは、多段のセンス増幅器が、メモリの上
位アドレスによって制御され、階層的なシステム構造と
なっている場合を例示する。
【００１９】同２図に示すように、メモリセル１からの
データの読出しのために、複数の第１のセンス増幅器７
１、７１によって構成される第１のセンス増幅器群と、
その次段に第２及び第３のセンス増幅器１３が設けられ
ている。第１のセンス増幅器７１には第１〜第４のＭＯ
ＳトランジスタＴｒ１１〜Ｔｒ４１が設けられている。
第１のセンス増幅器７２には第１〜第４のＭＯＳトラン
ジスタＴｒ１２〜Ｔｒ４２が設けられている。第２のセ
ンス増幅器１３には第１〜第４のＭＯＳトランジスタＴ
ｒ１３〜Ｔｒ４３が設けられている。第１及び第２のＭ
ＯＳトランジスタＴｒ１１、Ｔｒ２１には、イコライズ
パルス発生回路１０１からイコライズパルスが供給され
る。第３及び第４のＭＯＳトランジスタＴｒ３１、Ｔｒ
４１には、イコライズパルス／書込みパルス発生回路１
２１から、イコライズパルスと書込み信号が供給され
る。また、第１及び第２のＭＯＳトランジスタＴｒ１
２、Ｔｒ２２には、イコライズパルス発生回路１０２か
らイコライズパルスが供給される。第３及び第４のＭＯ
ＳトランジスタＴｒ３２、Ｔｒ４２には、イコライズパ
ルス／書込みパルス発生回路１２２からイコライズパル
スと書込み信号が供給される。更に、第１及び第２のＭ
ＯＳトランジスタＴｒ１３、Ｔｒ２３にはイコライズパ
ルス発生回路１０３からイコライズパルスが供給され
る。第３及び第４のＭＯＳトランジスタＴｒ３３、Ｔｒ
４３にはイコライズパルス／書込みパルス発生回路１２
３からイコライズパルスと書込み信号が供給される。第
２のセンス増幅器１３は、上述のように、第３のセンス
増幅器／出力バッファ回路１４が接続されている。これ
により、入出力端子４を通じてメモリセル１のデータが
読み出される。一方、入出力端子４からの書込みデータ
は、データ入出力回路／書込みバッファ１１と、ＭＯＳ
トランジスタＴｒ３３、Ｔｒ３２、Ｔｒ３１、Ｔｒ４
３、Ｔｒ４２、Ｔｒ４１を通じて、行デコーダ２と列デ
コーダ３で指定されたメモリセル１に書込まれる。
【００２０】以上のような構成において、イコライズパ
ルス発生回路１０１、１０２、１０３の動作や、イコラ
イズパルス／書込みパルス発生回路１２１、１２２、１
２３の動作は図１の場合と同様である。即ち、データの
書込み時に、イコライズパルス／書込みパルス発生回路
１２１、１２２、１２３から、第３のＭＯＳトランジス
タＴｒ３３、Ｔｒ３２、Ｔｒ３１と第４のＭＯＳトラン
ジスタＴｒ４３、Ｔｒ４２、Ｔｒ４１の全てをオンする
信号を与える。これにより、入出力端子４から入力され
たデータは、データ入出力回路／書込みバッファ１１か
らこれらのトランジスタと共通のデータ線を通じてメモ
リセル１に書込まれる。一方、アドレスの切り替わり時
には、データの読出し時であるかデータの書込み時であ
るかに拘らず、イコライズパスル発生回路１０１、１０
２、１０３並びにイコライズパルス／書込みパルス発生
回路１２１、１２２、１２３を通じて、第１のＭＯＳト
ランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１３と第２のＭＯ
ＳトランジスタＴｒ２１、Ｔｒ２２、Ｔｒ２３と第３の
ＭＯＳトランジスタＴｒ３１、Ｔｒ３２、Ｔｒ３３と第
４のＭＯＳトランジスタＴｒ４１、Ｔｒ４２、Ｔｒ４３
の全てに対して、イコライズパルスを与える。これによ
り、アドレス切り替わり時点のデータ線の無効化が行な
われる。
【００２１】
【発明の効果】以上述べたように、本発明によれば、メ
モリセルからデータを読み出すためのセンス増幅器を共
通のデータ線に多段化して設けた場合においても、イコ
ライズ用トランジスタをデータの書込み時点にのみオン
させることにより、書込みバッファを多段化することな
く初期の目的を達成することができ、集積回路構成が簡
単になり、回路面積の低減や消費電力の低減を達成でき
る。
【図面の簡単な説明】
【図１】本発明の一実施例の回路構成図である。
【図２】本発明の他の実施例の回路構成図である。
【図３】従来の半導体集積回路装置の回路構成図であ
る。
【符号の説明】
１ メモリセル ２ 行デコーダ ３ 列デコーダ ４ 入出力端子 ５ データ入力回路／第１の書込みバッファ ６ 第２の書込みバッファ ７ 第１のセンス増幅器 ７１ 第１のセンス増幅器 ７２ 第１のセンス増幅器 ７３ 第１のセンス増幅器 ８ 第２のセンス増幅器／出力バッファ回路 ９ 読出し／書込み切換回路 １０ イコライズパルス発生回路 １０１ イコライズパルス発生回路 １０２ イコライズパルス発生回路 １０３ イコライズパルス発生回路 １１ データ入出力回路／書込みバッファ １２ イコライズパルス／書込みパルス発生回路 １２１ イコライズパルス／書込みパルス発生回路 １２２ イコライズパルス／書込みパルス発生回路 １２３ イコライズパルス／書込みパルス発生回路 １３ 第２のセンス増幅器 １４ 第３のセンス増幅器／出力バッファ回路 Ｔｒ１ 第１のＭＯＳトランジスタ Ｔｒ１１ 第１のＭＯＳトランジスタ Ｔｒ１２ 第１のＭＯＳトランジスタ Ｔｒ１３ 第１のＭＯＳトランジスタ Ｔｒ２ 第２のＭＯＳトランジスタ Ｔｒ２１ 第２のＭＯＳトランジスタ Ｔｒ２２ 第２のＭＯＳトランジスタ Ｔｒ２３ 第２のＭＯＳトランジスタ Ｔｒ３ 第３のＭＯＳトランジスタ Ｔｒ３１ 第３のＭＯＳトランジスタ Ｔｒ３２ 第３のＭＯＳトランジスタ Ｔｒ３３ 第３のＭＯＳトランジスタ Ｔｒ４ 第４のＭＯＳトランジスタ Ｔｒ４１ 第４のＭＯＳトランジスタ Ｔｒ４２ 第４のＭＯＳトランジスタ Ｔｒ４３ 第４のＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 星 聡 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 増 田 正 美 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝多摩川工場内 (72)発明者 高 橋 一 彦 東京都品川区西五反田４丁目32番１号 ト スバックコンピューターシステム株式会社 内

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】メモリセルアレイ中から選択回路で選択し
    たメモリセル中の格納データをデータ線に読み出し、読
    み出したデータをそのデータ線の途中に挿入接続した複
    数の増幅器を介して入出力端子に導出する半導体記憶装
    置において、 前記各増幅器の入力端と出力端間に接続
    されたバイパス用スイッチング素子と、 書き込み時に
    前記スイッチング素子の制御端に導通信号を加えて前記
    スイッチング素子を導通し、前記入出力端子を前記スイ
    ッチング素子をバイパスして前記メモリセルに直接的に
    接続する、導通コントロール信号出力回路と、を備える
    ことを特徴とする半導体記憶装置。
  2. 【請求項２】前記メモリセルアレイは、それぞれ複数の
    メモリセルを有する複数のメモリセルユニットを有し、
    前記各ユニット毎に前記増幅器の第１段のものがそれぞ
    れ接続されており、前記第１段の増幅器の複数のものが
    前記増幅器の第２段以下のものに共通に接続されてい
    る、請求項１記載の装置。
  3. 【請求項３】前記データ線は前記メモリセルに対して相
    補データが入出力する相補データ線として構成されてい
    る、請求項１又は２記載の装置。
  4. 【請求項４】前記スイッチング素子は、読み出しに先立
    って各増幅器の入出端をイコライズするイコライジング
    素子と共用され、前記導通コントロール信号出力回路
    は、読み出しに先立って前記イコライジング素子と導通
    信号を加えるイコライズパルス発生回路と共用されてい
    る、請求項１〜３の１つに記載の装置。
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