JP3210477B2 - 半導体集積記憶回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積記憶回路
に関し、特に、メモリアレイの行方向に書き込まれたデ
ータを列方向に読み出すことができまたはメモリアレイ
の列方向に書き込まれたデータを行方向に読み出すこと
ができる半導体集積記憶回路に関する。

【０００２】

【従来の技術】図５はメモリアレイの行方向に書き込ま
れたデータを列方向に読み出すことができる従来の半導
体集積記憶回路の全体の構成を示すブロック図である。
図６は図５の半導体集積記憶回路に含まれるメモリアレ
イの詳細な構成を示す回路図である。

【０００３】図５において、メモリアレイ１０は、８行
および８列に配列された６４個のメモリセルＭＣ００〜
ＭＣ７７を含む。各メモリセルは、図６に示すように、
データを記憶するためのキャパシタＣ、およびデータを
転送するためのＮＭＯＳトランジスタＴを含む。

【０００４】メモリセルの複数行に対応して複数のワー
ド線Ｗ０〜Ｗ７が配列される。また、メモリセルの各列
に対応して複数のビット線Ｂ０〜Ｂ７が配列される。各
メモリセル内のトランジスタＴは対応するビット線と対
応するキャパシタＣとの間に接続され、そのゲートは対
応するワード線に接続される。

【０００５】たとえば、ワード線Ｗ０が選択され、その
電位が“Ｈ”になると、メモリセルＭＣ００〜ＭＣ０７
内のトランジスタＴがオンする。それにより、ビット線
Ｂ０〜Ｂ７のデータがそれぞれメモリセルＭＣ００〜Ｍ
Ｃ０７内のキャパシタＣに書き込まれ、あるいは、メモ
リセルＭＣ００〜ＭＣ０７内のキャパシタＣに記憶され
たデータがビット線Ｂ０〜Ｂ７にそれぞれ読み出され
る。

【０００６】再び、図５を参照する。デコーダ２０は、
メモリアレイ１０の複数行に対応する複数の行選択信号
Ｙ０〜Ｙ７を発生する。複数の行選択信号Ｙ０〜Ｙ７
は、図６に示される複数のワード線Ｗ０〜Ｗ７にそれぞ
れ与えられる。デコーダ３０は、メモリアレイ１０の複
数列にそれぞれ対応する複数の列選択信号Ｘ０〜Ｘ７を
発生する。

【０００７】メモリアレイ１０の複数列に対応して複数
のラッチ回路Ｌ０〜Ｌ７が設けられる。ラッチ回路Ｌ０
〜Ｌ７は、外部からデータ入力端子ＡＤ０〜ＡＤ７に与
えられるデータをラッチし、スイッチ回路４０に出力す
る。スイッチ回路４０は、デコーダ３０から発生される
列選択信号Ｘ０〜Ｘ７に応答してラッチ回路Ｌ０〜Ｌ７
から与えられるデータをメモリアレイ１０のビット線Ｂ
０〜Ｂ７（図６参照）に与える。

【０００８】メモリアレイ１０の複数列に対応して複数
のセンスアンプＳＡ０〜ＳＡ７が設けられる。センスア
ンプＳＡ０〜ＳＡ７は、メモリアレイ１０のビット線Ｂ
０〜Ｂ７（図６参照）に読み出されたデータを検知およ
び増幅し、直列に接続されたラッチ回路Ｌ２０〜Ｌ２７
の初段のラッチ回路Ｌ２７に出力する。

【０００９】ラッチ回路Ｌ２７〜Ｌ２０は、与えられた
データを順次シフトしかつラッチする。ラッチ回路Ｌ２
０〜Ｌ２７にラッチされたデータは、データ出力端子Ａ
Ｑ０〜ＡＱ７を介して外部に出力される。

【００１０】制御回路５０は、外部から与えられる書込
／読出信号Ｗ／Ｒ、リセット信号ＲＳＴおよびクロック
信号ＣＬＫに応答してリセット信号ＲＴ、セット信号Ｓ
Ｔおよびクロック信号ＣＬＫを発生し、それらをラッチ
回路Ｌ０〜Ｌ７、デコーダ３０、デコーダ２０およびラ
ッチ回路Ｌ２０〜Ｌ２７に与える。この半導体集積記憶
回路はチップ１００上に形成される。

【００１１】次に、図７のタイミングチャートを参照し
ながら図５および図６に示される半導体集積記憶回路の
書込動作を説明する。

【００１２】外部から与えられる書込／読出信号Ｗ／Ｒ
が“Ｈ”になると、書込動作が開始される。入力データ
Ｄ００〜Ｄ０７がデータ入力端子ＡＤ０〜ＡＤ７を介し
てラッチ回路Ｌ０〜Ｌ７に与えられる。また、デコーダ
２０から発生される行選択信号Ｙ０が“Ｈ”になる。そ
れにより、メモリアレイ１０の第０行のメモリセルＭＣ
００〜ＭＣ０７が選択される。

【００１３】そして、クロック信号ＣＬＫに応答して、
デコーダ３０により発生される列選択信号Ｘ０〜Ｘ７が
順次“Ｈ”に立ち上がる。それにより、ラッチ回路Ｌ０
〜Ｌ７から出力されるデータＤ００〜Ｄ０７がスイッチ
回路４０を介して第０行のメモリセルＭＣ００〜ＭＣ０
７に順次書き込まれる。

【００１４】次に、入力データＤ１０〜Ｄ１７がデータ
入力端子ＡＤ０〜ＡＤ７を介してラッチ回路Ｌ０〜Ｌ７
に与えられる。また、デコーダ２０により発生される行
選択信号Ｙ１が“Ｈ”になる。そして、クロック信号Ｃ
ＬＫに応答して、デコーダ３０により発生される列選択
信号Ｘ０〜Ｘ７が順次“Ｈ”に立ち上がる。それによ
り、ラッチ回路Ｌ０〜Ｌ７から出力されるデータＤ１０
〜Ｄ１７が第１行のメモリセルＭＣ１０〜ＭＣ１７に順
次書き込まれる。

【００１５】以下同様にして、データ入力端子ＡＤ０〜
ＡＤ７に外部から与えられる入力データが、図９に示す
ように、メモリアレイ１０内の各行に順次書き込まれ
る。

【００１６】次に、図８のタイミングチャートを参照し
ながら図５および図６に示される半導体集積記憶回路の
読出動作を説明する。

【００１７】外部から与えられる書込／読出信号Ｗ／Ｒ
が“Ｌ”になると、読出動作が開始される。デコーダ３
０により発生される列選択信号Ｘ０が“Ｈ”に立ち上が
る。それにより、メモリアレイ１０の第０列のメモリセ
ルＭＣ００〜ＭＣ７０が選択される。

【００１８】そして、クロック信号ＣＬＫに応答して、
デコーダ２０により発生される行選択信号Ｙ０〜Ｙ７が
順次“Ｈ”に立ち上がる。それにより、メモリセルＭＣ
００〜ＭＣ７０に記憶されたデータＤ００〜Ｄ７０が順
次読み出され、センスアンプＳＡ０により検知および増
幅される。

【００１９】センスアンプＳＡ０から出力されるデータ
は、クロック信号ＣＬＫに応答してラッチ回路Ｌ２７か
らラッチ回路Ｌ２０に順次シフトされる。その結果、ラ
ッチ回路Ｌ２０〜Ｌ２７にデータＤ００〜Ｄ７０がラッ
チされ、データ出力端子ＡＱ０〜ＡＱ７からそれぞれ外
部に出力される。

【００２０】次に、デコーダ３０により発生される列選
択信号Ｘ１が“Ｈ”になる。そして、クロック信号ＣＬ
Ｋに応答して、デコーダ２０により発生される行選択信
号Ｙ０〜Ｙ７が順次“Ｈ”に立ち上がる。その結果、メ
モリアレイ１０の第１列のメモリセルＭＣ０１〜ＭＣ７
１に記憶されたデータＤ０１〜Ｄ７１が順次読み出さ
れ、センスアンプＳＡ１により検知および増幅される。

【００２１】センスアンプＳＡ１から出力されるデータ
Ｄ０１〜Ｄ０７は、クロック信号ＣＬＫに応答してラッ
チ回路Ｌ２７〜Ｌ２０に順次シフトされ、データ出力端
子ＡＱ０〜ＡＱ７からそれぞれ外部に出力される。

【００２２】以下同様にして、メモリアレイ１０の各列
のメモリセルに記憶されるデータが順次読み出され、デ
ータ出力端子ＡＱ０〜ＡＱ７から外部に出力される。

【００２３】このようにして、図５の半導体集積記憶回
路においては、メモリアレイ１０の行方向にデータを書
き込み、メモリアレイ１０に記憶されるデータを列方向
に読み出すことができる。

【００２４】上記のような半導体集積記憶回路は、画像
データ圧縮における２次元ＤＣＴ（離散コサイン変換）
に使用される。図１０は、２次元ＤＣＴを行なうための
構成を示すブロック図である。

【００２５】２次元ＤＣＴ変換は、２つの１次元ＤＣＴ
回路１１０，１３０およびトランスポーテンションメモ
リ１２０により行なわれる。１次元ＤＣＴ回路１１０
は、画像データｆに関して１次元ＤＣＴを行ない、その
結果を示すデータＦ_i0〜Ｆ_i7をトランスポーテンション
メモリ１２０の各行に書き込む。ここで、ｉは０〜７を
示す。

【００２６】１次元ＤＣＴ回路１３０は、トランスポー
テンションメモリ１２０の各列に記憶されるデータＦ_0j
〜Ｆ_7jに関して１次元ＤＣＴを行ない、その結果をＤＣ
Ｔ係数Ｓとして出力する。ここで、ｊは０〜７を示す。

【００２７】図５の半導体集積記憶回路は、図１０に示
されるトランスポーテンションメモリ１２０として用い
られる。

【００２８】

【発明が解決しようとする課題】上記の従来の半導体集
積記憶回路においては、メモリアレイ１０の各列に記憶
されているデータを読み出す際に、デコーダ２０から発
生される行選択信号Ｙ０〜Ｙ７をクロック信号ＣＬＫに
応答して順次“Ｈ”にする必要がある。また、各列から
読み出されたデータをクロック信号ＣＬＫに応答してラ
ッチ回路Ｌ２７〜Ｌ２０に順次シフトする必要がある。

【００２９】そのため、図９に示すように、１列のデー
タを読み出すために８クロック分の時間が必要となり、
メモリアレイ１０内のすべてのデータを読み出すために
６４クロック分の時間が必要となる。

【００３０】このように、従来の半導体集積記憶回路で
は、データの読出時間が長くなり、かつデコーダ２０，
３０および制御回路５０の制御動作も複雑となる。

【００３１】この発明の目的は、メモリアレイの行方向
に書き込まれたデータを列方向に読み出すことができま
たはメモリアレイの列方向に書き込まれたデータを行方
向に読み出すことができる半導体集積記憶回路におい
て、動作速度の高速化および制御動作の簡素化を図るこ
とである。

【００３２】

【課題を解決するための手段】（１）第１の発明 第１の発明に係る半導体集積記憶回路は、複数行および
複数列にマトリクス状に配列された複数のメモリセル
と、複数のメモリセルの各列に対応して設けられた複数
の第１のワード線と、複数のメモリセルの各行に対応し
て設けられた複数の第２のワード線と、複数のメモリセ
ルの各列に対応して設けられた複数のビット線とを備え
る。

【００３３】複数のメモリセルの各々は、データを記憶
する記憶手段、データを転送する第１の転送手段、およ
びデータを転送する第２の転送手段を含む。

【００３４】各メモリセル内の第１の転送手段は、その
メモリセル内の記憶手段とマトリクスの対角線方向に隣
接する他のメモリセル内の記憶手段との間に接続され
る。各メモリセル内の第２の転送手段は、そのメモリセ
ル内の記憶手段と複数のビット線の１つとの間に接続さ
れる。

【００３５】（２）第２の発明 第２の発明に係る半導体集積記憶回路は、ｎ行およびｎ
列にマトリクス状に配列された複数のメモリセルを含む
メモリアレイと、ｎ列に対応して設けられたｎ本の第１
のワード線と、ｎ行に対応して設けられたｎ本の第２の
ワード線と、（２ｎ−１）本の第１のビット線と、ｎ列
に対応して設けられたｎ本の第２のビット線とを備え
る。

【００３６】複数のメモリセルの各々は、データを記憶
する容量手段、データを転送する第１のトランジスタ、
およびデータを転送する第２のトランジスタを含む。

【００３７】各メモリセル内の容量手段、第１のトラン
ジスタの一方の端子および第２のトランジスタの一方の
端子は共通ノードに接続される。

【００３８】第１行および第ｎ列のメモリセル内の第１
のトランジスタの他方の端子は（２ｎ−１）本の第１の
ビット線にそれぞれ接続される。残りの各メモリセル内
の第１のトランジスタの他方の端子はマトリクスの対角
線方向に隣接する他のメモリセル内の共通ノードに接続
される。

【００３９】各メモリセル内の第２のトランジスタの他
方の端子は対応する第２のビット線に接続される。各メ
モリセル内の第１のトランジスタの制御端子は対応する
第１のワード線に接続される。各メモリセル内の第２の
トランジスタの制御端子は対応する第２のワード線に接
続される。

【００４０】（３）第３の発明 第３の発明に係る半導体集積記憶回路は、第１の選択手
段、第２の選択手段、第１のデータ入／出力手段および
第２のデータ入／出力手段をさらに備える。

【００４１】第１の選択手段は、ｎ本の第１ワード線の
いずれかを選択する。第２の選択手段は、ｎ本の第２の
ワード線のいずれかを選択する。

【００４２】第１のデータ入／出力手段は、（２ｎ−
１）本の第１のビット線のうちｎ本の第１のビット線を
選択し、選択された第１のビット線に対してデータの入
力または出力を行なう。

【００４３】第２のデータ入／出力手段は、ｎ本の第２
のビット線に対してデータの出力または入力を行なう。

【００４４】（４）第４の発明 第４の発明に係る半導体集積記憶回路においては、第１
の選択手段は、データの書込時に、最初にｎ本の第１の
ワード線を活性状態にし、その後第１列に対応する第１
のワード線から順にｎ本の第１のワード線を順次的に非
活性状態にする。第１のデータ入／出力手段は、データ
の書込時に、第１列に対応する第１のビット線から順に
シフトしつつ同時にｎ本の第１のビット線にデータを入
力する。

【００４５】第２の選択手段は、データの読出時に、ｎ
本の第２のワード線の１つを順次活性状態にする。第２
のデータ入／出力手段は、データの読出時に、ｎ本の第
２のビット線に読み出されたデータを同時に出力する。

【００４６】

【作用】

（１）第１の発明 第１の発明に係る半導体集積記憶回路においては、各メ
モリセル内の第１の転送手段によりメモリアレイ内で対
角線方向にデータを転送することができる。したがっ
て、外部から与えられたデータを対角線方向に転送して
各列または各行のメモリセルに書き込むことができ、ま
たは、各列または各行のメモリセルに記憶されたデータ
を対角線方向に転送して外部に読み出すことができる。

【００４７】また、各メモリセル内の第２の転送手段に
より各メモリセル内の記憶手段とビット線との間でデー
タを転送することができる。したがって、各行または各
列のメモリセルに記憶されたデータをそれぞれ対応する
ビット線に読み出すことができ、または、ビット線に与
えられたデータを各行または各列のメモリセルに書き込
むことができる。

【００４８】（２）第２の発明 第２の発明に係る半導体集積記憶回路においては、各メ
モリセル内の第１のトランジスタによりメモリアレイ内
で対角線方向にデータを転送することができる。したが
って、（２ｎ−１）本のビット線のうちｎ本のビット線
に与えられたデータを対角線方向に転送して各列または
各行のメモリセルに書き込むことができ、または、各列
または各行のメモリセルに記憶されたデータを対角線方
向に転送して（２ｎ−１）本のビット線のうちｎ本のビ
ット線に読み出すことができる。

【００４９】また、各メモリセル内の第２のトランジス
タにより各メモリセル内の容量手段と第２のビット線と
の間でデータを転送することができる。したがって、各
行または各列のメモリセルに記憶されたデータをそれぞ
れ対応する第２のビット線に読み出すことができ、また
は、第２のビット線に与えられたデータを各行または各
列のメモリセルに書き込むことができる。

【００５０】（３）第３の発明 第３の発明に係る半導体集積記憶回路においては、第１
のデータ入／出力手段によりｎ本の第１のビット線にデ
ータが入力され、第１の選択手段により選択された列の
メモリセルに書き込まれ、または、第１の選択手段によ
り選択された列のメモリセルに記憶されたデータがｎ本
の第１のビット線に読み出され、第１のデータ入／出力
手段により出力される。

【００５１】また、第２の選択手段により選択された行
のメモリセルに記憶されたデータがｎ本の第２のビット
線に読み出され、第２のデータ入／出力手段により出力
され、または、第２のデータ入／出力手段によりｎ本の
第２のビット線にデータが入力され、第２の選択手段に
より選択された行のメモリセルに書き込まれる。

【００５２】（４）第４の発明 第４の発明に係る半導体集積記憶回路においては、デー
タの書込時に、第１のデータ入／出力手段によりｎ本の
第１のビット線にデータが入力され、第１の選択手段に
より選択された列のメモリセルに書き込まれる。

【００５３】また、データの読出時に、第２の選択手段
により選択された行のメモリセルに記憶されたデータが
ｎ本の第２のビット線に読み出され、第２のデータ入／
出力手段により出力される。

【００５４】

【実施例】以下、この発明の実施例を図面を参照しなが
ら詳細に説明する。図１はこの発明の一実施例による半
導体集積記憶回路の全体の構成を示すブロック図であ
る。図２は図１の半導体集積記憶回路に含まれるメモリ
アレイの詳細な構成を示す回路図である。

【００５５】図１において、メモリアレイ１は、複数行
および複数列に配列された複数のメモリセルを含む。こ
の実施例では、メモリアレイ１は８行および８列に配列
された６４個のメモリセルＭ００〜Ｍ７７を含む。

【００５６】各メモリセルは、図２に示すように、デー
タを記憶するためのキャパシタＣ、データを転送するた
めの第１のトランジスタＴ１、およびデータを転送する
ための第２のトランジスタＴ２を含む。第１および第２
のトランジスタＴ１，Ｔ２はＮＭＯＳトランジスタから
なる。

【００５７】メモリセルの複数列に対応して複数の書込
用ワード線ＷＷ０〜ＷＷ７が配列される。メモリセルの
複数行に対応して複数の読出用ワード線ＲＷ０〜ＲＷ７
が配列される。さらに、１５本の書込用ビット線ＷＢ０
〜ＷＢ１４が設けられる。また、メモリセルの複数列に
対応して複数の読出用ビット線ＲＢ０〜ＲＢ７が配列さ
れる。

【００５８】各メモリセル内のキャパシタＣは共通ノー
ドＮＣに接続される。各メモリセル内の第２のトランジ
スタＴ２は、共通ノードＮＣと対応する読出用ビット線
との間に接続され、そのゲートは対応する読出用ワード
線に接続される。

【００５９】第０行のメモリセルＭ００〜Ｍ０７内の第
１のトランジスタＴ１は、対応する共通ノードＮＣと書
込用ビット線ＷＢ０〜ＷＢ７との間にそれぞれ接続され
る。第７列のメモリセルＭ１７〜Ｍ７７内の第１のトラ
ンジスタＴ１は、対応する共通ノードＮＣと書込用ビッ
ト線ＷＢ８〜ＷＢ１４にそれぞれ接続される。残りの各
メモリセル内の第１のトランジスタＴ１は、対応する共
通ノードＮＣとメモリアレイ１の対角線方向に隣接する
他のメモリセル内の共通ノードＮＣとの間に接続され
る。第１のトランジスタＴ１のゲートは対応する書込用
ワード線に接続される。

【００６０】再び図１を参照する。デコーダ２は、メモ
リアレイ１の複数の読出用ワード線ＲＷ０〜ＲＷ７に接
続される。デコーダ３は、メモリアレイ１の書込用ワー
ド線ＷＷ０〜ＷＷ７に接続される。

【００６１】メモリアレイ１の複数列に対応して複数の
ラッチ回路Ｌ０〜Ｌ７が設けられる。ラッチ回路Ｌ０〜
Ｌ７は、データ入力端子ＡＤ０〜ＡＤ７を介して外部か
ら与えられるデータをラッチし、データ入力線Ｉ０〜Ｉ
７に出力する。スイッチ回路４は、データ入力線Ｉ０〜
Ｉ７を図２に示される書込用ビット線ＷＢ０〜ＷＢ１４
のうち８本に接続する。

【００６２】メモリアレイ１の複数列に対応して複数の
センスアンプＳＡ０〜ＳＡ７が設けられる。センスアン
プＳＡ０〜ＳＡ７は、図２に示される読出用ビット線Ｒ
Ｂ０〜ＲＢ７のデータをそれぞれ検知および増幅して出
力する。メモリアレイ１の複数列に対応して複数のラッ
チ回路Ｌ１０〜Ｌ１７が設けられる。ラッチ回路Ｌ１０
〜Ｌ１７は、センスアンプＳＡ０〜ＳＡ７から出力され
るデータをそれぞれラッチし、データ出力端子ＡＱ０〜
ＡＱ７を介して外部に出力する。

【００６３】制御回路５は、外部から与えられる書込／
読出信号Ｗ／Ｒ、リセット信号ＲＳＴおよびクロック信
号ＣＬＫに応答して、リセット信号ＲＴ、セット信号Ｓ
Ｔおよびクロック信号ＣＬＫを発生し、それらをラッチ
回路Ｌ０〜Ｌ７、デコーダ３、スイッチ回路４、デコー
ダ２およびラッチ回路Ｌ１０〜Ｌ１７に与える。この半
導体集積記憶回路はチップ１００上に形成される。

【００６４】次に、図３のタイミングチャートを参照し
ながら図１の半導体集積記憶回路の書込動作および読出
動作を説明する。

【００６５】外部から与えられる書込／読出信号Ｗ／Ｒ
が“Ｈ”になると、書込動作が開始される。まず、入力
データＤ００〜Ｄ０７がデータ入力端子ＡＤ０〜ＡＤ７
を介してラッチ回路Ｌ０〜Ｌ７に与えられる。それによ
り、データＤ００〜Ｄ０７はラッチ回路Ｌ０〜Ｌ７にラ
ッチされ、データ入力線Ｉ０〜Ｉ７に出力される。

【００６６】デコーダ３は書込用ワード線ＷＷ０〜ＷＷ
７の電位を“Ｈ”に保つ。それにより、図２に示される
メモリアレイ１のすべてのメモリセルＭ００〜Ｍ７７内
の第１のトランジスタＴ１がオンする。

【００６７】スイッチ回路４は、データ入力線Ｉ０〜Ｉ
７をそれぞれ書込用ビット線ＷＢ０〜ＷＢ７に接続す
る。それにより、データＤ００〜Ｄ０７が書込用ビット
線ＷＢ０〜ＷＢ７にそれぞれ与えられる。

【００６８】書込用ビット線ＷＢ０のデータＤ００はメ
モリセルＭ００内の第１のトランジスタＴ１を介してメ
モリセルＭ００内のキャパシタＣに与えられる。書込用
ビット線ＷＢ１のデータ０１は、メモリセルＭ０１，Ｍ
１０内の第１のトランジスタＴ１を介してメモリセルＭ
１０内のキャパシタＣに与えられる。書込用ビット線Ｗ
Ｂ２のデータＤ０２は、メモリセルＭ０２，Ｍ１１，Ｍ
２０内の第１のトランジスタＴ１を介してメモリセルＭ
２０内のキャパシタＣに与えられる。以下同様にして、
書込用ビット線ＷＢ３〜ＷＢ７のデータＤ０３〜Ｄ０７
がメモリセルＭ３０〜Ｍ７０内のキャパシタＣに与えら
れる。

【００６９】このようにして、図４に示すように、デー
タＤ００〜Ｄ０７がメモリアレイ１の第０列のメモリセ
ルに書き込まれる。

【００７０】次に、入力データＤ１０〜Ｄ１７がデータ
入力端子ＡＤ０〜ＡＤ７を介してラッチ回路Ｌ０〜Ｌ７
に与えられる。それにより、データＤ１０〜Ａ１７はラ
ッチ回路Ｌ０〜Ｌ７にラッチされ、データ入力線Ｉ０〜
Ｉ７に出力される。

【００７１】デコーダ３は、書込用ワード線ＷＷ０の電
位を“Ｌ”に立ち下げ、他の書込用ワード線ＷＷ１〜Ｗ
Ｗ７の電位を“Ｈ”に保つ。それにより、図２に示され
るメモリアレイ１の第０列のメモリセルＭ００〜Ｍ７０
内の第１のトランジスタＴ１がオフし、残りの各メモリ
セル内の第１のトランジスタＴ１がオンする。

【００７２】スイッチ回路４はデータ入力線Ｉ０〜Ｉ７
を書込用ビット線ＷＢ１〜ＷＢ８に接続する。それによ
り、データＤ１０〜Ｄ１７が書込用ビット線ＷＢ１〜Ｗ
Ｂ８に与えられる。

【００７３】書込用ビット線ＷＢ１のデータＤ１０はメ
モリセルＭ０１内の第１のトランジスタＴ１を介してメ
モリセルＭ０１内のキャパシタＣに与えられる。書込用
ビット線ＷＢ２のデータＤ１１は、メモリセルＭ０２，
Ｍ１１内の第１のトランジスタＴ１を介してメモリセル
Ｍ１１内のキャパシタＣに与えられる。以下同様にし
て、書込用ビット線ＷＢ３〜ＷＢ８のデータＤ１２〜Ｄ
１７がメモリセルＭ２１〜Ｍ７１内のキャパシタＣに与
えられる。

【００７４】このようにして、図４に示すように、デー
タＤ１０〜Ｄ１７がメモリアレイ１の第１列のメモリセ
ルに書き込まれる。

【００７５】以下同様にして、入力データがデータ入力
端子ＡＤ０〜ＡＤ７を介してラッチ回路Ｌ０〜Ｌ７に与
えられる。デコーダ３は、クロック信号ＣＬＫに応答し
て書込用ワード線の電位を順次“Ｌ”に立ち下げる。ス
イッチ回路４は、データ入力線Ｉ０〜Ｉ７を順次８本の
書込用ビット線に接続する。

【００７６】最後に、入力データＤ７０〜Ｄ７７がデー
タ入力端子ＡＤ０〜ＡＤ７を介してラッチ回路Ｌ０〜Ｌ
７に与えられる。デコーダ３は、書込用ワード線ＷＷ０
〜ＷＷ６の電位を“Ｌ”に立ち下げ、書込用ワード線Ｗ
Ｗ７の電位を“Ｈ”に保つ。スイッチ回路４はデータ入
力線Ｉ０〜Ｉ７を書込用ビット線ＷＢ７〜ＷＢ１４に接
続する。

【００７７】それにより、書込用ビット線ＷＢ７〜ＷＢ
１４のデータＤ７０〜Ｄ７７がメモリセルＭ０７〜Ｍ７
７内の第１のトランジスタＴ１を介してメモリセルＭ０
７〜Ｍ７７内のキャパシタＣに与えられる。

【００７８】このようにして、図４に示されるように、
データＤ７０〜Ｄ７７がメモリアレイ１の第７列のメモ
リセルに書き込まれる。

【００７９】外部から与えられる書込／読出信号Ｗ／Ｒ
が“Ｌ”になると、読出動作が開始される。

【００８０】まず、デコーダ２は、読出用ワード線ＲＷ
０の電位を“Ｈ”に立ち上げ、他の読出用ワード線ＲＷ
１〜ＲＷ７の電位を“Ｌ”に保つ。それにより、図２に
示されるメモリアレイ１の第０行のメモリセルＭ００〜
Ｍ０７内の第２のトランジスタＴ２がオンし、残りの各
メモリセル内の第２のトランジスタＴ２はオフする。

【００８１】その結果、第０行のメモリセルＭ００〜Ｍ
０７に記憶されたデータＤ００〜Ｄ７０がそれぞれ対応
する読出用ビット線ＲＢ０〜ＲＢ７に読み出される。図
１に示されるセンスアンプＳＡ０〜ＳＡ７は、読出用ビ
ット線ＲＢ０〜ＲＢ７のデータＤ００〜Ｄ７０を検知お
よび増幅し、ラッチ回路Ｌ１０〜Ｌ１７に与える。ラッ
チ回路Ｌ１０〜Ｌ１７はデータＤ００〜Ｄ７０をラッチ
し、データ出力端子ＡＱ０〜ＡＱ７を介して外部に出力
する。

【００８２】次に、デコーダ２は、読出用ワード線ＲＷ
１の電位を“Ｈ”に立ち上げ、他の読出用ワード線ＲＷ
０，ＲＷ２〜ＲＷ７の電位を“Ｌ”に保つ。それによ
り、図２に示されるメモリアレイ１の第１行のメモリセ
ルＭ１０〜Ｍ１７内の第２のトランジスタＴ２がオン
し、残りの各メモリセル内の第２のトランジスタＴ２は
オフする。

【００８３】その結果、第１行のメモリセルＭ１０〜Ｍ
１７に記憶されたデータＤ０１〜Ｄ７１がそれぞれ対応
する読出用ビット線ＲＢ０〜ＲＢ７に読み出される。図
１のセンスアンプＳＡ０〜ＳＡ７は、読出用ビット線Ｒ
Ｂ０〜ＲＢ７のデータＤ０１〜Ｄ７１を検知および増幅
し、ラッチ回路Ｌ１０〜Ｌ１７に与える。ラッチ回路Ｌ
１０〜Ｌ１７はデータＤ０１〜Ｄ７１をラッチし、デー
タ出力端子ＡＱ０〜ＡＱ７を介して外部に出力する。

【００８４】以下同様にして、デコーダ２は、クロック
信号ＣＬＫに応答して読出用ワード線の電位を順次
“Ｈ”に立ち上げる。

【００８５】最後に、デコーダ２は、読出用ワード線Ｒ
Ｗ７の電位を“Ｈ”に立ち上げ、他の読出用ワード線Ｒ
Ｗ０〜ＲＷ６の電位を“Ｌ”に保つ。それにより、第７
行のメモリセルＭ７０〜Ｍ７７に記憶されたデータＤ０
７〜Ｄ７７がそれぞれ対応する読出用ビット線ＲＢ０〜
ＲＢ７に読み出され、センスアンプＳＡ０〜ＳＡ７によ
り検知および増幅される。ラッチ回路Ｌ１０〜Ｌ１７は
データＤ０７〜Ｄ７７をラッチし、データ出力端子ＡＱ
０〜ＡＱ７を介して外部に出力する。

【００８６】このようにして、データの書込時には、外
部から与えられるデータがメモリアレイ１の各列に順次
書き込まれ、データの読出時には、メモリアレイ１の各
行に記憶されたデータが順次読み出される。

【００８７】上記実施例の半導体集積記憶回路では、デ
ータの書込時には、１クロック分の時間でメモリアレイ
１の１列にデータが書き込まれ、８クロック分の時間で
メモリアレイ１のすべての列にデータが書き込まれる。
また、データの読出時にも、１クロック分の時間でメモ
リアレイ１の１列のデータが読み出され、８クロック分
の時間でメモリアレイ１のすべての行のデータが読み出
される。したがって、従来の半導体集積記憶回路と比較
して、書込時間および読出時間が短縮される。また、制
御動作が単純化され、デコーダ２，３および制御回路５
の構成を簡素化することができる。

【００８８】上記実施例の半導体集積記憶回路を図１０
に示すトランスポーテンションメモリ１２０として用い
ると、２次元ＤＣＴを高速に行なうことができる。

【００８９】なお、上記実施例では、データの書込時
に、外部から与えられるデータがメモリアレイ１の各列
に順次書き込まれ、データの読出時に、メモリアレイ１
の各行に記憶されたデータが順次読み出される構成とな
っているが、データの書込時に、外部から与えられるデ
ータがメモリアレイ１の各行に順次書き込まれ、データ
の読出時に、メモリアレイ１の各列に記憶されたデータ
が順次読み出されるよう構成することも可能である。

【００９０】また、図１に示されるメモリアレイ１と同
じ構成を有する複数のメモリアレイを用いれば、１ワー
ドのデータを構成することができる。この場合、外部か
ら与えられる複数ワードのデータをメモリアレイの各列
に書き込み、メモリアレイの各行に記憶された複数ワー
ドのデータを順次読み出すことができる。

【００９１】

【発明の効果】以上のようにこの発明によれば、メモリ
アレイ内でデータを対角線方向に転送することができる
ので、メモリアレイの列方向に書き込まれたデータを短
時間で行方向に読み出すことができあるいはメモリアレ
イの行方向に書き込まれたデータを短時間で列方向に読
み出すことでき、かつ制御動作が単純化された半導体集
積記憶回路が得られる。

【図面の簡単な説明】

【図１】この発明の一実施例による半導体集積記憶回路
の全体の構成を示すブロック図である。

【図２】図１の半導体集積記憶回路に含まれるメモリア
レイの詳細な構成を示す回路図である。

【図３】図１の半導体集積記憶回路の書込動作および読
出動作を示すタイミングチャートである。

【図４】図１の半導体集積記憶回路に含まれるメモリア
レイに記憶されるデータを示す図である。

【図５】従来の半導体集積記憶回路の全体の構成を示す
ブロック図である。

【図６】図５の半導体集積記憶回路に含まれるメモリア
レイの詳細な構成を示す回路図である。

【図７】図５の半導体集積記憶回路の書込動作を示すタ
イミングチャートである。

【図８】図５の半導体集積記憶回路の読出動作を示すタ
イミングチャートである。

【図９】図５の半導体集積記憶回路に含まれるメモリア
レイに記憶されるデータを示す図である。

【図１０】２次元ＤＣＴを行なうための構成を示すブロ
ック図である。

【符号の説明】

１ メモリアレイ ２，３ デコーダ ４ スイッチ回路 ５ 制御回路 １００ チップ Ｌ０〜Ｌ７，Ｌ１０〜Ｌ１７ ラッチ回路 ＳＡ０〜ＳＡ７ センスアンプ Ｍ００〜Ｍ７７ メモリセル ＷＷ０〜ＷＷ７ 書込用ワード線 ＲＷ０〜ＲＷ７ 読出用ワード線 ＷＢ０〜ＷＢ１４ 書込用ビット線 ＲＢ０〜ＲＢ７ 読出用ビット線 Ｃ キャパシタ Ｔ１ 第１のトランジスタ Ｔ２ 第２のトランジスタ ＮＣ 共通ノード Ｉ０〜Ｉ７ データ入力線 ＡＤ０〜ＡＤ７ データ入力端子 ＡＱ０〜ＡＱ７ データ出力端子 なお、各図中同一符号は同一または相当部分を示す。

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 複数行および複数列にマトリクス状に配
   列された複数のメモリセルと、前記複数のメモリセルの
   各列に対応して設けられた複数の第１のワード線と、前
   記複数のメモリセルの各行に対応して設けられた複数の
   第２のワード線と、前記複数のメモリセルの各列に対応
   して設けられた複数のビット線とを備え、 前記複数のメモリセルの各々は、データを記憶する記憶
   手段、制御端子を有しかつデータを転送する第１の転送
   手段、および制御端子を有しかつデータを転送する第２
   の転送手段を含み、 各メモリセル内の前記第１の転送手段は、そのメモリセ
   ル内の前記記憶手段とマトリクスの対角線方向に隣接す
   る他のメモリセル内の記憶手段との間に接続され、前記
   第１の転送手段の前記制御端子は対応する第１のワード
   線に接続され、各メモリセル内の前記第２の転送手段
   は、そのメモリセル内の前記記憶手段と対応するビット
   線との間に接続され、前記第２の転送手段の前記制御端
   子は対応する第２のワード線に接続される、半導体集積
   記憶回路。
2. 【請求項２】 ｎ行およびｎ列にマトリクス状に配列さ
   れた複数のメモリセルを含むメモリアレイと、前記ｎ列
   に対応して設けられたｎ本の第１のワード線と、前記ｎ
   行に対応して設けられたｎ本の第２のワード線と、（２
   ｎ−１）本の第１のビット線と、前記ｎ列に対応して設
   けられたｎ本の第２のビット線とを備え、 前記複数のメモリセルの各々は、データを記憶する容量
   手段、データを転送する第１のトランジスタ、およびデ
   ータを転送する第２のトランジスタを含み、 各メモリセル内の前記容量手段、前記第１のトランジス
   タの一方の端子および前記第２のトランジスタの一方の
   端子は共通ノードに接続され、 第１行および第ｎ列のメモリセル内の前記第１のトラン
   ジスタの他方の端子は前記（２ｎ−１）本の第１のビッ
   ト線にそれぞれ接続され、残りの各メモリセル内の前記
   第１のトランジスタの他方の端子はマトリクスの対角線
   方向に隣接する他のメモリセル内の共通ノードに接続さ
   れ、 各メモリセル内の前記第２のトランジスタの他方の端子
   は対応する第２のビット線に接続され、 各メモリセル内の前記第１のトランジスタの制御端子は
   対応する第１のワード線に接続され、各メモリセル内の
   前記第２のトランジスタの制御端子は対応する第２のワ
   ード線に接続される、半導体集積記憶回路。
3. 【請求項３】 前記ｎ本の第１のワード線のいずれかを
   選択する第１の選択手段と、 前記ｎ本の第２のワード線のいずれかを選択する第２の
   選択手段と、 前記（２ｎ−１）本の第１のビット線のうちｎ本の第１
   のビット線を選択し、 選択された第１のビット線に対してデータの入力または
   出力を行なう第１のデータ入／出力手段と、 前記ｎ本の第２のビット線に対してデータの出力または
   入力を行なう第２のデータ入／出力手段とをさらに備え
   る、請求項２に記載の半導体集積記憶回路。
4. 【請求項４】 前記第１の選択手段は、データの書込時
   に、最初に前記ｎ本の第１のワード線を活性状態にし、
   その後第１列に対応する第１のワード線から順に前記ｎ
   本の第１のワード線を順次的に非活性状態にし、 前記第１のデータ入／出力手段は、データの書込時に、
   第１列に対応する第１のビット線から順にシフトしつつ
   同時にｎ本の第１のビット線にデータを入力し、 前記第２の選択手段は、データの読出時に、前記ｎ本の
   第２のワード線の１つを順次活性状態にし、 前記第２のデータ入／出力手段は、データの読出時に、
   前記ｎ本の第２のビット線に読み出されたデータを同時
   に出力する、請求項３に記載の半導体集積記憶回路。