JPH0676575A - Semiconductor memory circuit - Google Patents
Semiconductor memory circuitInfo
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- JPH0676575A JPH0676575A JP5144147A JP14414793A JPH0676575A JP H0676575 A JPH0676575 A JP H0676575A JP 5144147 A JP5144147 A JP 5144147A JP 14414793 A JP14414793 A JP 14414793A JP H0676575 A JPH0676575 A JP H0676575A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体メモリ回路に関
し、特にシェアード・センスアンプ（Ｓｈａｒｅｄ Ｓ
ｅｎｓｅ Ａｍｐ．）を含み多ビット並列入出力構成お
よび大容量化に適した半導体メモリ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory circuit, and more particularly to a shared sense amplifier (Shared Samp).
Sense Amp. ) Including a multi-bit parallel input / output configuration and a semiconductor memory circuit suitable for large capacity.
【０００２】[0002]
【従来の技術】半導体メモリ回路において、センス増幅
器に基準電位を与えるビット線（以下、基準電位用のビ
ット線）とメモリセルのデータを読み出すためのビット
線（以下、読出し用のビット線）とを上記センス増幅器
の片側に配置した折返しビット線（ｆｏｌｄｅｄ ｂｉ
ｔ ｌｉｎｅ）構造は、基準電位用のビット線と読出し
用のビット線とをセンス増幅器の両側に配置したオープ
ンビット線構造に比べ、ビット線への誘導雑音が少ない
ため、現在、半導体メモリ回路に広く用いられている。2. Description of the Related Art In a semiconductor memory circuit, a bit line for applying a reference potential to a sense amplifier (hereinafter referred to as a reference potential bit line) and a bit line for reading data from a memory cell (hereinafter referred to as a read bit line) Is arranged on one side of the sense amplifier, and a folded bit line (folded bi)
The t line) structure has less induced noise to the bit line than the open bit line structure in which the reference potential bit line and the read bit line are arranged on both sides of the sense amplifier. Widely used.
【０００３】また、ダイナミックＲＡＭ（以下ＤＲＡ
Ｍ）などの半導体メモリ回路では、ビット線の寄生容量
（以下ビット線容量）に対するメモリセルのキャパシタ
容量（以下メモリキャパシタ容量）の比がビット線に生
じる読出し電圧に直接関与するので、ＤＲＡＭ設計上重
要なパラメータである。上記のビット線容量は、ビット
線に接続されるメモリセルの数，そのサイズ，その構造
やビット線自身の構造，サイズ，材料等によって定ま
る。半導体メモリ回路の世代が進みメモリ容量が増大す
るに伴ってメモリセル及びビット線の微細化が進展し、
ビット線容量は減少するが、その反面、メモリキャパシ
タ容量の減少、誘導雑音の増大を招き、１本のビット線
に接続されるメモリセル数は、２５６ｋビットＤＲＡＭ
において６４ビットから１２８ビットに移行して以来、
１Ｍビット，４Ｍビット及び１６Ｍビットと変っていな
い。限られたチップサイズにおいて、上述のようなＤＲ
ＡＭの世代交代の中で１本のビット線への接続メモリセ
ル数を一定に保つために、各種の分割ビット線方式が提
案され、中でも、多分割ビット線シェアード・センスア
ンプ方式（以下、シェアード・センスアンプ方式）が消
費電力の低減や動作スピードの向上が図れ、チップサイ
ズ上でも最も有利であるという理由から、最も多く採用
されている（例えばこの出願の譲受人であるＮＥＣ製１
６ＭビットＤＲＡＭμＰＤ４２１６４００）。A dynamic RAM (hereinafter referred to as DRA)
In a semiconductor memory circuit such as M), the ratio of the capacitance of the memory cell capacitor (hereinafter referred to as the memory capacitor capacitance) to the parasitic capacitance of the bit line (hereinafter referred to as the bit line capacitance) is directly related to the read voltage generated in the bit line. It is an important parameter. The above-mentioned bit line capacity is determined by the number of memory cells connected to the bit line, its size, its structure, the structure of the bit line itself, the size, the material and the like. As the generation of semiconductor memory circuits progresses and the memory capacity increases, miniaturization of memory cells and bit lines progresses,
Although the bit line capacitance decreases, on the other hand, the memory capacitor capacitance decreases and induced noise increases, and the number of memory cells connected to one bit line is 256 kbit DRAM.
Since the transition from 64 bits to 128 bits in
1M bit, 4M bit and 16M bit are unchanged. With the limited chip size, the above DR
In order to keep the number of memory cells connected to one bit line constant during the generational change of AM, various divided bit line systems have been proposed. Among them, a multi-divided bit line shared sense amplifier system (hereinafter, shared bit line system) is proposed. The sense amplifier method is most widely used because it can reduce power consumption and improve operation speed and is most advantageous in terms of chip size (for example, NEC-made 1 which is the assignee of this application).
6 Mbit DRAM μPD4216400).
【０００４】次に、上述のシェアード・センスアンプ方
式の半導体メモリ回路の一例について説明する。Next, an example of the above-mentioned shared sense amplifier type semiconductor memory circuit will be described.
【０００５】この半導体メモリ回路は、折返しビット線
方式のビット線対にそれぞれ接続された複数のメモリセ
ル列をそれぞれ含み、これらメモリセル列のそれぞれ延
びる方向にそれらメモリセル列相互間の対応関係を保っ
て配置された複数のメモリセルアレイと、これらメモリ
セルアレイの互いに隣接する１対のメモリセルアレイの
各各の間のアレイ間領域にそれぞれ配置されそれらアレ
イ間領域の両側にあるメモリセルアレイの複数のメモリ
セル列のうち奇数番目列及び偶数番目列の一方を片側ず
つ選択する第１の選択手段とこの第１の選択手段による
選択メモリセル列の読出しデータを１対１対応でそれぞ
れ増幅する複数のセンス増幅器とこの複数のセンス増幅
器のうちの１つ及び上記第１の選択手段による選択メモ
リセル列のうちの１つを選択して対応データ入出力線に
接続する第２の選択手段とをそれぞれ含み、選択された
片側のメモリセルアレイの奇数番目または偶数番目のメ
モリセル列の増幅された読出しデータのうちの１つを対
応データ入出力線に伝達し、この対応データ入出力線に
伝達された書込み用のデータを選択されたメモリセルア
レイの選択されたメモリセル列に供給する複数の第１の
選択・センス増幅回路と、上記複数のメモリセルアレイ
の配列の両端のメモリセルアレイの外側に配置されてこ
れら最も外側のメモリセルアレイ対応の第１の選択・セ
ンス増幅回路とは異なるように定められたメモリセル列
の読出しデータを１対１対応でそれぞれ増幅する複数の
センス増幅器とこの複数のセンス増幅器のうちの１つ及
び上記最も外側のメモリセルアレイの定められたメモリ
セル列のうちの１つを選択して対応データ入出力線に接
続する選択手段とをそれぞれ含み、上記最も外側のメモ
リセルアレイの定めらたメモリセル列からの増幅された
読出しデータを対応データ入出力線に伝達し、この対応
データ入出力線に伝達された書込み用のデータを上記最
も外側のメモリセルアレイの選択されたメモリセル列に
供給する２つの第２の選択・センス増幅回路と、外部回
路との間でビットパラレルに授受するデータの各々のビ
ットそれぞれに対応の複数のデータバスと、これら複数
のデータバスそれぞれに同数の上記メモリセルアレイを
配置順に順次対応させて上記第１及び第２の選択・セン
ス増幅回路を通して、上記メモリセルアレイからの読出
しデータのうちの１つずつを対応データバスそれぞれに
伝達し、外部回路からこれらデータバスに伝達された書
込み用データを対応メモリセルアレイのうちの１つの選
択されたメモリセル列に供給する複数の入出力切換回路
とを備える。This semiconductor memory circuit includes a plurality of memory cell columns each connected to a bit line pair of a folded bit line system, and has a correspondence relationship between the memory cell columns in the extending direction of each memory cell column. A plurality of memory cell arrays that are arranged so as to be retained, and a plurality of memories of the memory cell arrays that are respectively arranged in inter-array regions between each of a pair of memory cell arrays adjacent to each other in the memory cell arrays and on both sides of the inter-array regions. First selection means for selecting one of the odd-numbered row and the even-numbered row of the cell row one by one and a plurality of senses for amplifying read data of the memory cell row selected by the first selection means in a one-to-one correspondence. An amplifier and one of the plurality of sense amplifiers and one of the memory cell columns selected by the first selecting means. One of the read data amplified by the odd-numbered or even-numbered memory cell column of the selected memory cell array on one side, which includes second selecting means for selecting one of them and connecting it to the corresponding data input / output line. A plurality of first select / sense amplifiers for transmitting the write data transmitted to the corresponding data input / output line to the selected memory cell column of the selected memory cell array. Circuit and a memory cell column read outside the memory cell array at both ends of the array of the plurality of memory cell arrays and different from the first selection / sense amplifier circuit corresponding to these outermost memory cell arrays. A plurality of sense amplifiers for amplifying data in a one-to-one correspondence, one of the plurality of sense amplifiers, and the outermost memory cell array. Amplified read data from a defined memory cell column of the outermost memory cell array, each of which includes selecting means for selecting one of the defined memory cell columns and connecting to a corresponding data input / output line. To the corresponding data input / output line and supply the write data transmitted to the corresponding data input / output line to the selected memory cell column of the outermost memory cell array. A plurality of data buses corresponding to respective bits of data transmitted and received in bit parallel between the circuit and an external circuit, and the same number of the memory cell arrays are sequentially made to correspond to the plurality of data buses, respectively, in the arrangement order. One of the read data from the memory cell array is applied to each corresponding data bus through the first and second selection / sense amplifier circuits. And a plurality of input / output switching circuits for transmitting the write data transmitted from the external circuit to these data buses to one selected memory cell column in the corresponding memory cell array.
【０００６】この半導体メモリ回路において、例えばメ
モリセルアレイを８個、データバスを４本として、外部
回路との間で４ビットパラレルにデータの授受を行うも
のとすると、８個のメモリセルアレイの間に７個の第１
の選択・センス増幅回路が配置され、８個のメモリセル
アレイのうちの最も外側のメモリセルアレイの外側にそ
れぞれ第２の選択・センス増幅回路が配置され、これら
第１及び第２の選択・センス増幅回路と４本のデータバ
スとの間に複数個の入出力切換回路が配置される。４本
のデータバスそれぞれにはメモリセルアレイ２個ずつが
配置順に順次対応するので、例えば、左側から第１番，
第２番のメモリセルアレイが第１番のデータバスに、第
３番，第４番のメモリセルアレイが第２番のデータバス
に、第５番，第６番のメモリセルアレイが第３番のデー
タバスに、第７番，第８番のメモリセルアレイが第４番
のデータバスにそれぞれ対応する。また、第１及び第２
の選択・センス増幅回路を左側から順次第１番，第２
番，…，第９番とすると、この半導体メモリ回路におい
て、第１番，第２番のメモリセルアレイと第１番のデー
タバスとの間のデータの伝達は第１番，第２番及び第３
番の選択・センス増幅回路を通して行なわれ、第３番，
第４番のメモリセルアレイと第２番のデータバスとの間
のデータの伝達は第３番，第４番及び第５番の選択・セ
ンス増幅回路を通して行なわれ、以下同様に、第５番，
第６番のメモリセルアレイと第３番のデータバスとの間
では第５番，第６番及び第７番、第７番，第８番のメモ
リセルアレイと第４番のデータバスとの間では第７番，
第８番及び第９番の選択・センス増幅回路を通して行な
われる。In this semiconductor memory circuit, for example, if eight memory cell arrays and four data buses are provided and data is transferred to and from an external circuit in 4-bit parallel, then eight memory cell arrays are provided. 7 first
Selection / sense amplification circuits are arranged, and second selection / sense amplification circuits are arranged outside the outermost memory cell array of the eight memory cell arrays, respectively. A plurality of input / output switching circuits are arranged between the circuit and the four data buses. Since two memory cell arrays correspond to four data buses in order of arrangement, for example, from the left side,
The second memory cell array is the first data bus, the third and fourth memory cell arrays are the second data buses, and the fifth and sixth memory cell arrays are the third data buses. The busses correspond to the 7th and 8th memory cell arrays to the 4th data bus, respectively. Also, the first and second
Select / sense amplifier circuits from left to right
, ..., No. 9, in this semiconductor memory circuit, the data transmission between the first and second memory cell arrays and the first data bus is the first, the second and the ninth. Three
No. 3 selection / sense amplification circuit,
Transmission of data between the fourth memory cell array and the second data bus is performed through the third, fourth and fifth selection / sense amplifier circuits, and the like, and the like.
Between the 6th memory cell array and the 3rd data bus, between the 5th, 6th and 7th, 7th, 8th memory cell array and the 4th data bus. No. 7,
This is performed through the eighth and ninth selection / sense amplifier circuits.
【０００７】上述のように、この半導体メモリ回路にお
いては、第３番，第５番及び第７番の選択・センス増幅
回路は、それぞれ２本のデータバスとの間でデータの授
受を行う必要があるため、これら選択・センス増幅回路
とデータバスとの間にはそれぞれ２つの入出力切換回路
が必要となり、その分、レイアウトが複雑化する上、チ
ップ面積も増大する。As described above, in this semiconductor memory circuit, the third, fifth, and seventh selection / sense amplifier circuits need to exchange data with two data buses, respectively. Therefore, two input / output switching circuits are required between the selection / sense amplification circuit and the data bus, which complicates the layout and increases the chip area.
【０００８】[0008]
【発明が解決しようとする課題】この従来の半導体メモ
リ回路は、複数のデータバスのそれぞれに接続可能なメ
モリセルアレイを、配置順に所定数ずつ順次対応させた
シュアード・センスアンプ方式となっているので、異な
るデータバスに対応する２つのメモリセルアレイ間の第
１の選択・センス増幅回路と上記異なるデータバスとの
間には２つの入出力切換回路が必要となり、その分、レ
イアウトが複雑化する上、チップ面積も増大するという
欠点があった。This conventional semiconductor memory circuit is of a sured sense amplifier system in which a predetermined number of memory cell arrays connectable to each of a plurality of data buses are sequentially made to correspond to the arrangement order. In addition, two input / output switching circuits are required between the first select / sense amplifier circuit between the two memory cell arrays corresponding to different data buses and the different data bus, which complicates the layout. However, there is a drawback that the chip area also increases.
【０００９】したがって本発明の目的は、レイアウトの
単純化とチップ面積の縮小ができる半導体メモリ回路を
提供することにある。Therefore, an object of the present invention is to provide a semiconductor memory circuit capable of simplifying the layout and reducing the chip area.
【００１０】[0010]
【課題を解決するための手段】本発明による半導体メモ
リ回路は、複数のメモリセル列を各各が含む予め定めた
方向に互いに隣接して配置された複数のメモリセルアレ
イと、これらメモリセルアレイの互いに隣接する一対の
間のセルアレイ間領域の各各に配置されそのセルアレイ
間領域の両側のメモリセルアレイのうちの選択された片
側の奇数番目及び偶数番目の列のうちの配置順に交互に
定められたメモリセル列からの読出しデータを増幅しそ
のうちの１つを対応データ入出力線に伝達しこの対応デ
ータ入出力線に伝達された書込み用データを選択された
メモリセルアレイの選択されたメモリセル列に供給する
複数の第１の選択・センス増幅回路と、上記複数のメモ
リセルアレイのうちの両端のメモリセルアレイの各各の
外側にそれぞれ配置され上記最も外側のメモリセルアレ
イ１の奇数番目及び偶数番目の列の定められた一方のメ
モリセル列からの読出しデータを増幅しそのうちの１つ
を対応データ入出力線に伝達しこの対応データ入出力線
に伝達された書込み用データを上記最も外側のメモリセ
ルアレイの選択されたメモリセル列に供給する２つの第
２の選択・センス増幅回路と、外部回路との間でビット
パラレルに授受するデータの各々のビットそれぞれに対
応の複数のデータバスと、上記第１及び第２の選択・セ
ンス増幅回路の各各に１対１対応でそれぞれ配置接続さ
れ上記複数のデータバスにこれらデータバスそれぞれと
のデータ授受可能なメモリセル列が同数になるように接
続されてこれらデータバスと上記第１及び第２の選択・
センス増幅回路との間で１対１対応でデータ授受を行う
複数の入出力切換回路とを備える。SUMMARY OF THE INVENTION A semiconductor memory circuit according to the present invention includes a plurality of memory cell arrays arranged adjacent to each other in a predetermined direction, each of which includes a plurality of memory cell columns, and the memory cell arrays. A memory arranged in each of a pair of adjacent cell array areas and alternately defined in the arrangement order of the selected one-side odd-numbered and even-numbered columns of the memory cell arrays on both sides of the cell-array area. The read data from the cell row is amplified, one of them is transmitted to the corresponding data input / output line, and the write data transmitted to the corresponding data input / output line is supplied to the selected memory cell row of the selected memory cell array. A plurality of first selection / sense amplifier circuits, and a plurality of first selection / sense amplifier circuits that are respectively arranged outside the memory cell arrays at both ends of the plurality of memory cell arrays. The read data from one of the defined memory cell columns of the odd-numbered and even-numbered columns of the outermost memory cell array 1 is amplified, and one of the amplified data is transmitted to the corresponding data input / output line. Of the data to be transmitted / received in bit parallel between the external circuit and the two second selection / sense amplifier circuits for supplying the write data transmitted to the line to the selected memory cell column of the outermost memory cell array. A plurality of data buses corresponding to the respective bits and one-to-one correspondence with each of the first and second selection / sense amplifier circuits, and the plurality of data buses respectively connected to the data buses. The same number of memory cell columns capable of transmitting / receiving data are connected so that these data buses and the first and second selection /
A plurality of input / output switching circuits that exchange data with the sense amplifier circuit in a one-to-one correspondence are provided.
【００１１】[0011]
【実施例】次に本発明の実施例について図面を参照して
説明する。Embodiments of the present invention will now be described with reference to the drawings.
【００１２】図１は本発明の第１の実施例を示すブロッ
ク図である。FIG. 1 is a block diagram showing a first embodiment of the present invention.
【００１３】この実施例は、複数のメモリセル列を各各
が含みそれらメモリセル列のそれぞれ延びる方向にそれ
らメモリセル列相互間の対応関係を保って配置された複
数のメモリセルアレイＭＣＡ１〜ＭＣＡ８と、メモリセ
ルアレイＭＣＡ１とＭＣＡ２との間、ＭＣＡ２とＭＣＡ
３との間、ＭＣＡ３とＭＣＡ４との間、…およびＭＣＡ
７とＭＣＡ８との間のセルアレイ間領域にそれぞれ配置
されこれらセルアレイ間領域の各各の両側のメモリセル
アレイのメモリセル列のうちの前記配置の順に交互に定
められた奇数番目の列または偶数番目の列を片側ずつそ
れぞれ選択する第１の選択手段とこの第１の選択手段に
よる選択メモリセル列の読出しデータを１対１対応で増
幅する複数のセンス増幅器とこれらセンス増幅器の１つ
及び上記第１の選択手段で選択されたメモリセル列のう
ちの１つを選択して対応データ入出力線に接続する第２
の選択手段とをそれぞれ含み選択された片側のメモリセ
ルアレイ（例えばＭＣＡ１）の奇数番目または偶数番目
のメモリセル列の増幅された読出しデータのうちの１つ
を上記対応データ入出力線に伝達し、この対応データ入
出力線に伝達された書込み用データを選択されたメモリ
セルアレイ（例えばＭＣＡ１）の選択されたメモリセル
列にそれぞれ供給する複数の第１の選択・センス増幅回
路ＳＳＡ１１〜ＳＳＡ１７と、メモリセルアレイＭＣＡ
１及びＭＣＡ８の各各の外側のセルアレイ端領域に配置
され選択・センス増幅回路ＳＳＡ１１及びＳＳＡ１７と
は異なるメモリセル列の読出しデータの各各を１対１対
応でそれぞれ増幅する複数のセンス増幅器とこれらセン
ス増幅器のうちの１つ及びメモリセルアレイＭＣＡ１，
ＭＣＡの定められた奇数番目または偶数番目のメモリセ
ル列のうちの１つを選択して対応データ入出力線に接続
する選択手段とを含みメモリセルアレイＭＣＡ１及びＭ
ＣＡ８の定められた奇数番目または偶数番目のメモリセ
ル列からの増幅された読出しデータを対応データ入出力
線に伝達しこの対応データ入出力線に伝達された書込み
用データをメモリセルアレイＭＣＡ１及びＭＣＡ８の選
択されたメモリセル列に供給する第２の選択・センス増
幅回路ＳＳＡ２１及びＳＳＡ２２と、外部回路との間で
ビットパラレルに授受するデータＤ1 〜Ｄ4 のビットに
それぞれ対応する複数のデータバスＤＢ１１／ＤＢ１２
〜ＤＢ４１／ＤＢ４２と、第１及び第２の選択・センス
増幅回路ＳＳＡ１１〜ＳＳＡ１７／ＳＳＡ２１及びＳＳ
Ａ２２のに１対１対応で配置されそれぞれ第１の入出力
端を対応の選択・センス増幅回路のデータ入出力線に第
２の入出力端をデータバスＤＢ１１／ＤＢ１２〜ＤＢ４
１／ＤＢ４２のうちの１つにこれらデータバスのデータ
授受可能なメモリセル列の数が互いに同数になるように
接続してデータバスＤＢ１１／ＤＢ１２〜ＤＢ４１／Ｄ
Ｂ４２の各各と対応選択・センス増幅回路のうちの１つ
との間で１対１対応の書込み用のデータ及び読出しデー
タの授受を行う複数の入出力切換回路ＩＣＳ１〜ＩＯＳ
９と、データバスＤＢ１１／ＤＢ１２〜ＤＢ４１／ＤＢ
４２に伝達された読出しデータを外部回路へビットパラ
レルに出力し外部回路からの書込み用のデータをビット
パラレルにデータバスＤＢ１１／ＤＢ１２〜ＤＢ４１／
ＤＢ４２に伝達するデータ入出力回路ＤＩＯ１〜ＤＩＯ
４とを備える。In this embodiment, a plurality of memory cell arrays MCA1 to MCA8 are provided, each of which includes a plurality of memory cell columns and is arranged in a direction in which the memory cell columns extend so as to maintain the correspondence relationship between the memory cell columns. , Between the memory cell arrays MCA1 and MCA2, MCA2 and MCA
3, between MCA3 and MCA4, ... and MCA
7 and the MCA 8 are arranged in the inter-cell array regions, respectively, and the odd-numbered columns or even-numbered columns of the memory cell columns of the memory cell arrays on both sides of each of the inter-cell array regions are alternately determined in the order of the arrangement. First selection means for selecting columns one by one, a plurality of sense amplifiers for amplifying read data of a selected memory cell column by the first selection means in a one-to-one correspondence, and one of these sense amplifiers and the above first A second one for selecting one of the memory cell columns selected by the selecting means and connecting to the corresponding data input / output line;
And one of the amplified read data of the odd-numbered or even-numbered memory cell columns of the selected one-side memory cell array (for example, MCA1) is transmitted to the corresponding data input / output line. A plurality of first selection / sense amplifier circuits SSA11 to SSA17 for supplying the write data transmitted to the corresponding data input / output lines to the selected memory cell columns of the selected memory cell array (for example, MCA1); Cell array MCA
1 and MCA8, and a plurality of sense amplifiers arranged in the cell array end regions outside each of them and amplifying each of the read data of the memory cell column different from the selection / sense amplifier circuits SSA11 and SSA17 in a one-to-one correspondence. One of the sense amplifiers and the memory cell array MCA1,
Selecting means for selecting one of the odd-numbered or even-numbered memory cell columns defined by the MCA and connecting it to the corresponding data input / output line.
CA8 transmits the amplified read data from the determined odd-numbered or even-numbered memory cell column to the corresponding data input / output line and the write data transmitted to the corresponding data input / output line to the memory cell arrays MCA1 and MCA8. a second selection sense amplifier circuits SSA21 and SSA22 supplied to the selected memory cell column, a plurality of data buses DB11 respectively corresponding to the bit data D 1 to D 4 for exchanging the bit parallel with an external circuit / DB12
To DB41 / DB42 and the first and second selection / sense amplifier circuits SSA11 to SSA17 / SSA21 and SS
The first input / output terminals are arranged in a one-to-one correspondence with A22 and the second input / output terminals are used as the data input / output lines of the corresponding selection / sense amplifier circuit.
The data buses DB11 / DB12 to DB41 / D are connected to one of 1 / DB42 so that the number of memory cell columns capable of transmitting / receiving data of these data buses is the same.
A plurality of input / output switching circuits ICS1 to IOS for transmitting / receiving write data and read data in one-to-one correspondence between each B42 and one of the corresponding selection / sense amplifier circuits.
9, and data buses DB11 / DB12 to DB41 / DB
The read data transmitted to 42 is output to the external circuit in bit parallel, and the write data from the external circuit is transmitted in bit parallel to the data buses DB11 / DB12 to DB41 /.
Data input / output circuits DIO1 to DIO transmitted to DB42
4 and.
【００１４】この実施例の一部を具体的な回路図で示し
た図２を参照すると、この実施例は、センス増幅器（例
えばＳＡ１１）に基準電位を与えるに基準電位を与える
（以下基準電位用の）ビット線（例えばＢＬ１２）とデ
ータ読出し用のビット線（例えばＢＬ１１）とはセンサ
増幅器（ＳＡ１１）の片側に互いに平行に配置された折
返しビット線構造を備える。Referring to FIG. 2 showing a part of this embodiment in a concrete circuit diagram, in this embodiment, a reference potential is applied to a sense amplifier (for example, SA11) (hereinafter referred to as reference potential). The bit line (for example, BL12) and the data read bit line (for example, BL11) have a folded bit line structure arranged in parallel with each other on one side of the sensor amplifier (SA11).
【００１５】上記基準電位用及びデータ読出し用の１対
のビット線に接続するメモリセルＭＣによりメモリアレ
イの１つの奇数番目または偶数番目のメモリセル例を形
成する。例えば、メモリセルアレイＭＣＡ１において、
ビット線対ＢＬ１１／ＢＬ１２及びＢＬ１５／ＢＬ１６
対応のメモリセル列は奇数番目の列を、ＢＬ１３／ＢＬ
１４及びＢＬ１７／ＢＬ１８対応のメモリセル列は偶数
番目の列をそれぞれ形成する。One odd-numbered or even-numbered memory cell example of the memory array is formed by the memory cells MC connected to the pair of bit lines for the reference potential and the data read. For example, in the memory cell array MCA1,
Bit line pair BL11 / BL12 and BL15 / BL16
Corresponding memory cell columns are odd-numbered columns, BL13 / BL
The memory cell columns corresponding to 14 and BL17 / BL18 form even-numbered columns, respectively.
【００１６】第１の選択・センス増幅回路（例えばＳＳ
Ａ１１）は、その両側に配置されたメモリセルアレイ
（例えばＭＣＡ１，ＭＣＡ２）の奇数番目及び偶数番目
の列のうちの一方（ＳＳＡ１１では奇数番目の列）の対
応メモリセル列それぞれに１個ずつ設けられたセンス増
幅器（ＳＡ１１，ＳＡ１２，…）と、転送制御信号（Ｔ
Ｇ11，ＴＧ12）に応答して両側のメモリセルアレイ（Ｍ
ＣＡ１，ＭＣＡ２）の奇数番目または偶数番目のメモリ
セル列を片側ずつ選択して対応センス増幅器に接続する
第１の選択手段のデータ転送回路（ＤＴ１１，ＤＴ１
２）と、データ転送回路（ＤＴ１，ＤＴ１２）によって
選択されたメモリセルアレイの奇数番目または偶数番目
のメモリセル列のうちの１つ及び上記センス増幅器のう
ちの１つを列選択信号（Ｙ11，Ｙ12，…）に対応して選
択しデータ入出力線（ＩＯ１１，ＩＯ１２）に接続する
第２の選択手段の列選択回路（ＹＳ１）とを備える。A first selection / sense amplifier circuit (eg SS
A11) is provided for each of the corresponding memory cell columns of one of the odd-numbered and even-numbered columns (the odd-numbered column in SSA11) of the memory cell arrays (eg, MCA1 and MCA2) arranged on both sides thereof. , Sense amplifiers (SA11, SA12, ...) And transfer control signals (T
G 11 and TG 12 ) in response to memory cell arrays (M
Data transfer circuits (DT11, DT1) of the first selection means for selecting the odd-numbered or even-numbered memory cell columns CA1 and MCA2) one by one and connecting them to the corresponding sense amplifiers.
2) and one of the odd-numbered or even-numbered memory cell columns of the memory cell array selected by the data transfer circuits (DT1, DT12) and one of the sense amplifiers as a column selection signal (Y 11 , Y 12 , ...) and column select circuit (YS1) of the second selection means which is connected to the data input / output lines (IO11, IO12).
【００１７】また、上記第２の選択・センス増幅器回路
ＳＳＡ２１及びＳＳＡ２２は、メモリセルアレイＭＣＡ
１およびＭＣＡ８のメモリセル列の奇数番目及び偶数番
目の列のうちの一方のみにそれぞれアクセスするだけで
あるので、１つのデータ転送回路をそれぞれ備える（図
２には図示してない）。それ以外の構成は第１の選択・
センス増幅回路と同一である。これら第２の選択・セン
ス増幅回路ＳＳＡ２１及びＳＳＡ２２のアクセスメモリ
セル列は、隣りの第１の選択・センス増幅回路ＳＳＡ２
１１及びＳＳＡ１７のアクセスメモリセル列が奇数番目
の列であるので、偶数番目の列となる。The second selection / sense amplifier circuits SSA21 and SSA22 are provided in the memory cell array MCA.
Since only one of the odd-numbered column and the even-numbered column of the memory cell columns of 1 and MCA8 is accessed respectively, one data transfer circuit is provided (not shown in FIG. 2). Other configurations are the first choice
It is the same as the sense amplifier circuit. The access memory cell columns of these second selection / sense amplification circuits SSA21 and SSA22 are adjacent to the first selection / sense amplification circuit SSA2.
Since the access memory cell columns 11 and SSA17 are odd-numbered columns, they are even-numbered columns.
【００１８】上述のとおり、第１及び第２の選択・セン
ス増幅回路ＳＳＡ１１〜ＳＳＡ１７／ＳＳＡ２１及びＳ
ＳＡ２２のアクセスメモリセル列は、これらの配置順に
交互に奇数番目又は偶数番目の列となるように定めら
れ、シェアード・センスアンプ方式の半導体メモリ回路
を形成する。As described above, the first and second selection / sense amplifier circuits SSA11 to SSA17 / SSA21 and S
The access memory cell column of SA22 is defined so as to be an odd-numbered or even-numbered column alternately in the arrangement order, and forms a shared sense amplifier type semiconductor memory circuit.
【００１９】この実施例において、選択・センス増幅回
路ＳＳＡ１１〜ＳＳＡ１７／ＳＳＡ２１及びＳＳＡ２２
及び入出力切換回路ＩＯＳ１〜ＩＯＳ９を通してデータ
バスＤＢ１１／ＤＢ１２との間でデータ授受可能なメモ
リセル列はメモリセルアレイＭＣＡ１の偶数番目及び奇
数番目の列の両方とメモリセルアレイＭＣＡ２の奇数番
目の列とメモリセルアレイＭＣＡ８の偶数番目の列とで
あり、データバスＤＢ２１／ＤＢ２２との間でデータ授
受可能なメモリセル列はメモリセルアレイＭＣＡ２の偶
数番目の列とメモリセルアレイＭＣＡ３の偶数番目及び
奇数番目の列の両方とメモリセルアレイＭＣＡ４の奇数
番目の列である。同様、データバスＤＢ３１／ＤＢ３２
はＭＣＡ４の偶数番目の列とＭＣＡ５の偶数番目及び奇
数番目の列の両方とＭＣＡ６の奇数番目の列とであり、
データバスデータバスＤＢ４１／ＤＢ４２はＭＣＡ６の
偶数番目の列とＭＣＡ７の偶数番目及び奇数番目の列の
両方とＭＣＡ８の奇数番目の列とである。上述のデータ
バスＤＢ１１／ＤＢ１２〜ＤＢ４１／ＤＢ４２各各との
間でデータ授受可能なメモリセル列のうちの１つずつが
選択・センス増幅回路ＳＳＡ１１〜ＳＳＡ１７／ＳＳＡ
２１及びＳＳＡ２２によって選択され、データ入出力回
路ＤＩＯ１〜ＤＩＯ４を通して、４ビットのデータＤ1
〜Ｄ4 の外部回路に対する読出し、外部回路からの書込
みがビットパラレルに行なわれる。In this embodiment, the selection / sense amplifier circuits SSA11 to SSA17 / SSA21 and SSA22.
The memory cell columns capable of exchanging data with the data buses DB11 / DB12 through the input / output switching circuits IOS1 to IOS9 are both the even-numbered and odd-numbered columns of the memory cell array MCA1 and the odd-numbered columns of the memory cell array MCA2. The memory cell columns which are even-numbered columns of the cell array MCA8 and can exchange data with the data buses DB21 / DB22 are both the even-numbered columns of the memory cell array MCA2 and the even-numbered and odd-numbered columns of the memory cell array MCA3. And the odd-numbered columns of the memory cell array MCA4. Similarly, data bus DB31 / DB32
Are both the even-numbered columns of MCA4, both the even-numbered and odd-numbered columns of MCA5, and the odd-numbered columns of MCA6,
Data buses Data buses DB41 / DB42 are both even-numbered columns of MCA6, even-numbered and odd-numbered columns of MCA7, and odd-numbered columns of MCA8. One of the memory cell columns capable of exchanging data with each of the above-mentioned data buses DB11 / DB12 to DB41 / DB42 is selected / sense amplifier circuits SSA11 to SSA17 / SSA.
21 and the SSA 22 to select the 4-bit data D 1 through the data input / output circuits DIO1 to DIO4.
Reading from D 4 to the external circuit and writing from the external circuit are performed in bit parallel.
【００２０】従来の半導体メモリ回路では、データバス
ＤＢ１１／ＤＢ１２とデータ授受可能なメモリセルアレ
イはＭＣＡ１及びＭＣＡ２、同様にデータバスＤＢ２１
／ＤＢ２２とはＭＣＡ３及びＭＣＡ４、データバスＤＢ
３１／ＤＢ３２とはＭＣＡ８であった。従ってメモリセ
ルアレイＭＣＡ２とＭＣＡ３との間の選択・センス増幅
回路ＳＳＡ１２は２つのデータバスＤＢ１１／ＤＢ１２
及びＤＢ２１／ＤＢ２２と、メモリセルアレイＭＣＡ４
とＭＣＡ５との間の選択・センス増幅回路ＳＳＡ１４は
２つのデータバスＤＢ２１／ＤＢ２２及びＤＢ３１／Ｄ
Ｂ３２と、メモリセルアレイＭＣＡ６とＭＣＡ７との間
の選択センス増幅回路ＳＳＡ１６は２つのデータバスＤ
Ｂ３１／ＤＢ３２及びＤＢ４１／ＤＢ４２とそれぞれデ
ータの授受を行う必要があり、これら選択・センス増幅
回路ＳＳＡ１２，ＳＳＡ１４及びＳＳＡ１６とデータバ
スＤＢ１１／ＤＢ１２〜ＤＢ４１／ＤＢ４２との間には
２つずつの入出力切換回路が必要となり、その分レイア
ウトが複雑化し、チップ面積の増大を招いた。In the conventional semiconductor memory circuit, the memory cell arrays capable of exchanging data with the data buses DB11 / DB12 are MCA1 and MCA2, and similarly the data bus DB21.
/ DB22 is MCA3 and MCA4, data bus DB
31 / DB32 was MCA8. Therefore, the selection / sense amplifier circuit SSA12 between the memory cell arrays MCA2 and MCA3 has two data buses DB11 / DB12.
And DB21 / DB22 and the memory cell array MCA4
The selection / sense amplifier circuit SSA14 between the MCA5 and the MCA5 has two data buses DB21 / DB22 and DB31 / D.
B32 and the selected sense amplifier circuit SSA16 between the memory cell arrays MCA6 and MCA7 have two data buses D
It is necessary to exchange data with B31 / DB32 and DB41 / DB42 respectively, and two input / outputs are provided between the selection / sense amplifier circuits SSA12, SSA14 and SSA16 and the data buses DB11 / DB12 to DB41 / DB42. A switching circuit is required, which complicates the layout and increases the chip area.
【００２１】これに対し本発明では、上述のように各々
の選択・センス増幅回路ＳＳＡ１１〜ＳＳＡ１７／ＳＳ
Ａ２１及びＳＳＡ２２それぞれに対して１つのデータバ
スを対応させているので、これら選択・センス増幅回路
ＳＳＡ１１〜ＳＳＡ１７／ＳＳＡ２１及びＳＳＡ２２の
それぞれとデータバスＤＢ１１／ＤＢ１２〜ＤＢ４１／
ＤＢ４２との間の入出力切換回路は１つずつとなり、そ
の分レイアウトが単純化でき、チップ面積も縮小でき
る。On the other hand, in the present invention, as described above, each of the selection / sense amplifier circuits SSA11 to SSA17 / SS.
Since one data bus is associated with each of A21 and SSA22, each of these selection / sense amplifier circuits SSA11 to SSA17 / SSA21 and SSA22 and data buses DB11 / DB12 to DB41 /.
The number of input / output switching circuits to and from the DB 42 is one, so that the layout can be simplified and the chip area can be reduced.
【００２２】図３は本発明の第２の実施例を示すブロッ
ク図である。この実施例は、メモリセル列の偶数番目の
列（又は奇数番目の列）を奇数番目のデータバスに対応
させている。メモリセル列の偶数番目の列／奇数番目の
列とデータバスとの対応関係は、各々のデータバスに接
続可能なメモリセル列が同数となるようにすれば、どの
ような対応関係であってもよい。FIG. 3 is a block diagram showing a second embodiment of the present invention. In this embodiment, the even-numbered columns (or the odd-numbered columns) of the memory cell column correspond to the odd-numbered data buses. What is the correspondence relationship between the even-numbered / odd-numbered memory cell columns and the data buses as long as the number of memory cell columns connectable to each data bus is the same? Good.
【００２３】また、本発明において、第２の選択・セン
ス増幅回路ＳＳＡ２１及びＳＳＡ２２は、最も外側に配
置されたメモリセルアレイ（ＭＣＡ１，ＭＣＡ８）の奇
数番目及び偶数番目のうちの一方のメモリセル列をアク
セス対象とするので、１つのでデータバスに接続可能な
メモリセル列の数をメモリセルアレイ単位（すなわち、
メモリセルアレイ整数個分のメモリセル列）とすると、
上記第２の選択・センス増幅回路は、対応入出力切換回
路を通して必ず同一のデータバスに接続される。従って
１つのデータバスに接続可能なメモリセル列の数がメモ
リセルアレイ偶数個分とすると、中央に配置された入出
力切換回路も必ず最も外側の入出力切換回路と同一のデ
ータバスに接続されので、入出力切換回路・データバス
間の接続線のパターンは、中央の入出力切換回路の接続
線を中心線として左右対称とすることができ、アレイ設
計は更に容易となる。上記左右対称の接続線のパターン
の一例を図４に示す。左右対称の接続線のパターンは図
４の例のほかにも何通りかあるが、できるだけ規則性の
ある単純なパターンが有利である。Further, in the present invention, the second selection / sense amplifier circuits SSA21 and SSA22 use one of the odd-numbered and even-numbered memory cell columns of the outermost memory cell arrays (MCA1, MCA8). Since it is an access target, the number of memory cell columns that can be connected to the data bus with one memory cell array unit (that is,
Memory cell array for an integer number of memory cell arrays),
The second selection / sense amplifier circuit is always connected to the same data bus through the corresponding input / output switching circuit. Therefore, assuming that the number of memory cell columns connectable to one data bus is an even number of memory cell arrays, the input / output switching circuit arranged in the center is always connected to the same data bus as the outermost input / output switching circuit. The pattern of the connection line between the input / output switching circuit and the data bus can be made symmetrical with respect to the connection line of the central input / output switching circuit as the center line, which further facilitates the array design. FIG. 4 shows an example of the pattern of the symmetrical connection lines. Although there are several patterns of symmetrical connection lines other than the example of FIG. 4, a simple pattern having regularity as much as possible is advantageous.
【００２４】[0024]
【発明の効果】以上説明したように本発明は、第１及び
第２の選択・センス増幅回路と１対１対応で入出力切換
回路が配置されるので、レイアウトを単純化でき、また
上部入出力切換回路の数が少なくなるので、その分チッ
プ面積を縮小できる効果がある。As described above, according to the present invention, since the input / output switching circuit is arranged in a one-to-one correspondence with the first and second selection / sense amplifier circuits, the layout can be simplified and the upper input circuit can be used. Since the number of output switching circuits is reduced, the chip area can be reduced accordingly.
【図１】本発明の第１の実施例を示すブロック図であ
る。FIG. 1 is a block diagram showing a first embodiment of the present invention.
【図２】図１に示された実施例の一部を構成するメモリ
セルアレイ及び第１の選択センス増幅回路の回路図であ
る。FIG. 2 is a circuit diagram of a memory cell array and a first selection sense amplifier circuit which form a part of the embodiment shown in FIG.
【図３】本発明の第２の実施例を示すブロック図であ
る。FIG. 3 is a block diagram showing a second embodiment of the present invention.
【図４】本発明の第３の実施例を示すブロック図であ
る。FIG. 4 is a block diagram showing a third embodiment of the present invention.
ＢＬ１１〜ＢＬ１８，ＢＬ２１〜ＢＬ２８ ビット線 ＤＢ１１，ＤＢ１２〜ＤＢ４１，ＤＢ４２ データバ
ス ＤＩＯ１〜ＤＩＯ４ データ入出力回路 ＤＴ１１，ＤＴ１２，ＤＴ２１，ＤＴ２２ データ転
送回路 ＩＯ１１，ＩＯ１２，ＩＯ２１，ＩＯ２２ データ入
出力線 ＩＯＳ１〜ＩＯＳ９ 入出力切換回路 ＭＣ メモリセル ＭＣＡ１〜ＭＣＡ４ メモリセルアレイ ＳＡ１１，ＳＡ１２，ＳＡ２１，ＳＡ２２ センス増
幅器 ＳＳＡ１１〜ＳＳＡ１７，ＳＳＡ２１，ＳＳＡ２２
選択・センス増幅回路 ＷＬ１１，ＷＬ１２，ＷＬ２１，ＷＬ２２ ワード線 ＹＳ１，ＹＳ２ 列選択回路BL11 to BL18, BL21 to BL28 Bit line DB11, DB12 to DB41, DB42 Data bus DIO1 to DIO4 Data input / output circuit DT11, DT12, DT21, DT22 Data transfer circuit IO11, IO12, IO21, IO22 Data input / output line IOS1 to IOS9 Input Output switching circuit MC memory cell MCA1 to MCA4 memory cell array SA11, SA12, SA21, SA22 Sense amplifier SSA11 to SSA17, SSA21, SSA22
Selection / sense amplification circuit WL11, WL12, WL21, WL22 Word line YS1, YS2 Column selection circuit
Claims (3)
メモリセル列のそれぞれ延びる方向にそれらメモリセル
列相互間の対応関係を保って配置された複数のメモリセ
ルアレイと、前記メモリセルアレイの互いに隣接する１
対の各各の間のアレイ間領域にそれぞれ配置されそれら
アレイ間領域の両側にあるメモリセルアレイの複数のメ
モリセル列のうち奇数番目または偶数番目のメモリセル
列の一方を片側ずつ選択する第１の選択手段とこの第１
の選択手段で選択されたメモリセル列の読出しデータを
１対１対応でそれぞれ増幅する複数の増幅手段とこの複
数の増幅手段のうちの１つ及び前記第１の選択手段で選
択されたメモリセル列のうちの１つを選択して対応デー
タ入出力線に接続する第２の選択手段とを含み選択され
た片側のメモリセルアレイの定められた奇数番目または
偶数番目のメモリセル列からの増幅された読出しデータ
のうちの１つを対応データ入出力線に伝達しこの対応デ
ータ入出力線に伝達された書込み用のデータを選択され
たメモリセルアレイの選択されたメモリセル列に供給す
る複数の第１の選択・センス増幅回路と、前記複数のメ
モリセルアレイの配置の両端のメモリセルアレイの外側
に配置されてこのメモリセルアレイ対応の第１の選択・
センス増幅回路とは異なるように定められた前記両端の
メモリセルアレイの奇数番目または偶数番目のメモリセ
ル列の読出しデータを１対１対応でそれぞれ増幅する複
数の増幅手段とこの複数の増幅手段のうちの１つ及び前
記両端のメモリセルアレイの定められた奇数番目または
偶数番目のメモリセル列のうちの１つを選択して対応デ
ータ入出力線に接続する選択手段とを含み前記両端のメ
モリセルアレイの定められた奇数番目または偶数番目の
メモリセル列からの増幅された読出しデータのうちの１
つを前記対応データ入出力線に伝達し外部回路からこの
対応データ入出力線に伝達された書込み用のデータを前
記両端のメモリセルアレイの選択されたメモリセル列に
供給する２つの第２の選択・センス増幅回路と、外部回
路との間でビットパラレルに授受するデータの各々のビ
ットそれぞれに対応の複数のデータバスと、前記複数の
第１及び第２の選択・センス増幅回路に１対１対応で配
置され第１の入出力端を対応の選択・センス増幅回路の
データ入出力線に第２の入出力端を前記複数のデータバ
スのうちの１つにこれらデータバスにそれぞれデータ授
受可能なメモリセル列の数が互いに同数になるようにそ
れぞれ接続して前記複数のデータバスの各各と対応選択
・センス増幅回路のうちの１つとの間でデータ授受を行
う複数の入出力切換回路とを有する半導体メモリ回路。1. A plurality of memory cell arrays each of which includes a plurality of memory cell columns and is arranged so as to maintain a correspondence relationship between the memory cell columns in a direction in which the memory cell columns extend, and the memory cell array. Adjacent 1
A first memory cell array arranged between inter-array regions between each pair and selecting one of odd-numbered memory cells or even-numbered memory cell columns of the memory cell arrays on both sides of the inter-array regions on each side. Selection means and this first
A plurality of amplifying means for respectively amplifying the read data of the memory cell column selected by the selecting means in a one-to-one correspondence, one of the plurality of amplifying means, and the memory cell selected by the first selecting means. Second select means for selecting one of the columns and connecting it to the corresponding data input / output line, and amplifying from a predetermined odd-numbered or even-numbered memory cell column of the selected one-side memory cell array. One of the read data that has been read is transmitted to the corresponding data input / output line, and the write data transmitted to the corresponding data input / output line is supplied to the selected memory cell column of the selected memory cell array. 1 selection / sense amplifier circuit and a first selection / sense amplifier circuit arranged outside the memory cell array at both ends of the arrangement of the plurality of memory cell arrays and corresponding to the memory cell array.
A plurality of amplifying means for amplifying the read data of the odd-numbered or even-numbered memory cell columns of the memory cell arrays at both ends, which are defined differently from the sense amplifier circuit, in a one-to-one correspondence, and among the plurality of amplifying means. Of the memory cell array at both ends and a selecting means for selecting one of the defined odd-numbered or even-numbered memory cell columns of the memory cell array at both ends and connecting to the corresponding data input / output line. One of the amplified read data from the defined odd-numbered or even-numbered memory cell columns
Two second selections for transmitting the data to the corresponding data input / output line and supplying the write data transmitted from the external circuit to the corresponding data input / output line to the selected memory cell columns of the memory cell arrays at both ends. A plurality of data buses corresponding to respective bits of data transmitted and received in bit parallel between the sense amplifier circuit and an external circuit, and one-to-one to the plurality of first and second selection / sense amplifier circuits Correspondingly arranged, the first input / output terminal can send / receive data to / from the data bus of the corresponding selection / sense amplifier circuit and the second input / output terminal to one of the plurality of data buses. A plurality of input / output switches for connecting and receiving so that the same number of memory cell columns are connected to each other and for exchanging data between each of the plurality of data buses and one of the corresponding selection / sense amplifier circuits. Semiconductor memory circuit and a circuit.
のメモリセルアレイのうちの一方を選択する手段及びこ
れらメモリセルアレイの定められた奇数番目または偶数
番目のメモリセル列を対応センス増幅器に接続する手段
が、第１の転送制御信号に応答して前記両側のメモリセ
ルアレイのうちの一方のメモリセルアレイのメモリセル
列を対応センス増幅器に接続する第１のデータ転送回路
と、前記第１の転送制御信号とは逆相の第２の転送制御
信号に応答して前記両側のメモリセルアレイのうちの他
方のメモリセルアレイのメモリセル列を前記対応センス
増幅器に接続する第２のデータ転送回路とから成り、前
記センス増幅器のうちの１つ及び前記定められた奇数番
目または偶数番目のメモリセル列のうちの１つを選択す
る手段が、前記両側のメモリセルアレイの定められた奇
数番目または偶数番目のメモリセル列それぞれに対応の
列選択信号に応答して前記センス増幅器のうちの１つの
入出力端を前記データ入出力線に接続する列選択回路か
ら成る請求項１記載の半導体メモリ回路。2. A means for selecting one of the memory cell arrays on both sides of the first selection / sense amplifier circuit and a predetermined odd-numbered or even-numbered memory cell column of these memory cell arrays is connected to a corresponding sense amplifier. Means for connecting a memory cell column of one of the memory cell arrays on both sides to a corresponding sense amplifier in response to a first transfer control signal, and the first transfer. A second data transfer circuit for connecting a memory cell column of the other memory cell array of the memory cell arrays on both sides to the corresponding sense amplifier in response to a second transfer control signal having a phase opposite to the control signal. Means for selecting one of the sense amplifiers and one of the defined odd or even memory cell columns is Column select circuit for connecting one input / output terminal of the sense amplifier to the data input / output line in response to a column select signal corresponding to a predetermined odd-numbered or even-numbered memory cell column of the memory cell array The semiconductor memory circuit according to claim 1, which comprises:
授受可能なメモリセル列の数を前記メモリセルアレイの
偶数個分とし、前記第２の選択・センス増幅回路に対応
の入出力切換回路及び前記複数の第１の選択・センス増
幅回路のうちの中央に配置された第１の選択・センス増
幅回路に対応の入出力切換回路の第２の入出力端を前記
複数のデータバスのうちの同一のデータバスに接続し、
これら入出力切換回路以外の入出力切換回路の第２の入
出力端を、前記中央に配置された第１の選択・センス増
幅回路に対応の入出力切換回路のデータバスとの接続線
を中心線として左右対称となるように対応データバスに
接続した請求項１記載の半導体メモリ回路。3. The number of memory cell columns capable of transmitting / receiving data to / from each of the plurality of data buses is an even number in the memory cell array, and an input / output switching circuit corresponding to the second selection / sense amplifier circuit and the plurality of memory cells. The second input / output terminal of the input / output switching circuit corresponding to the first selection / sense amplification circuit arranged in the center of the first selection / sense amplification circuit of Connect to the data bus,
The second input / output terminal of the input / output switching circuit other than these input / output switching circuits is centered on the connection line with the data bus of the input / output switching circuit corresponding to the first selection / sense amplifier circuit arranged in the center. The semiconductor memory circuit according to claim 1, wherein the semiconductor memory circuit is connected to the corresponding data bus so as to be symmetrical as a line.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5144147A JP2792398B2 (en) | 1992-06-30 | 1993-06-16 | Semiconductor memory circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17222992 | 1992-06-30 | ||
| JP4-172229 | 1992-06-30 | ||
| JP5144147A JP2792398B2 (en) | 1992-06-30 | 1993-06-16 | Semiconductor memory circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0676575A true JPH0676575A (en) | 1994-03-18 |
| JP2792398B2 JP2792398B2 (en) | 1998-09-03 |
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ID=26475660
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5144147A Expired - Lifetime JP2792398B2 (en) | 1992-06-30 | 1993-06-16 | Semiconductor memory circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2792398B2 (en) |
Cited By (3)
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| JPH05234377A (en) * | 1992-02-20 | 1993-09-10 | Sanyo Electric Co Ltd | Semiconductor memory device |
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1993
- 1993-06-16 JP JP5144147A patent/JP2792398B2/en not_active Expired - Lifetime
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| JP2792398B2 (en) | 1998-09-03 |
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