JPH0713860B2 - Semiconductor memory device - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置に関し、特に、スタテイッ
クコラムモードおよびニブルモードの高速アクセス機能
を組合わせたダイナミック型ランダムアクセスメモリ
（以下、DRAM）に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a dynamic random access memory (hereinafter referred to as DRAM) that combines a high speed access function in a static column mode and a nibble mode. It is about.

［従来の技術］ 近年、半導体記憶装置の進歩は著しく、DRAMにおいて
も、その高速アクセス機能が種々開発されている。その
ようなDRAMの高速アクセス機能の代表的なものとして、
スタティックコラムモードとニブルモードとがある。[Prior Art] In recent years, semiconductor memory devices have made remarkable progress, and various high-speed access functions have been developed for DRAMs. As a typical example of such a high-speed access function of DRAM,
There are static column mode and nibble mode.

第３図は、上述のスタティックコラムモードを実現した
従来の1MDRAMの一例を示すブロック図である。FIG. 3 is a block diagram showing an example of a conventional 1M DRAM which realizes the above-mentioned static column mode.

第３図を参照すると、メモリセルアレイ１には、1024
（＝2¹⁰）本のワード線および1024対のビット線対が互
いに交差するように配置されており、それらの各交点ご
とにメモリセルが設けられている。アドレスバッファ10
0には外部から外部アドレス信号が与えられ、またタイ
ミングジェネレータ200は、外部から行アドレスストロ
ーブ信号（以下、▲▼信号）および列アドレスス
トローブ信号（以下、▲▼信号）を受けて、DRAM
各部の動作を制御するための各種タイミング信号を発生
する。行デコーダ回路２は、アドレスバッファ100から
行アドレス信号RA0〜RA9を受けて1024本のワード線のう
ちの１本、たとえばワード線３を選択する。また、公知
のスタティック型回路により構成された列デコーダ回路
４は、アドレスバッファ100から列アドレス信号CA0〜CA
9を受けて1024対のビット線対のうちの１対、たとえば
ビット線対５を選択する。各メモリセルからビット線上
に読出された情報は、センスアンプ６により増幅され
る。そして、列デコーダ回路４によって選択されたビッ
ト線上の読出情報は、プリアンプ７でさらに増幅された
後、出力バッファ回路８および出力端子９を介して出力
される。Referring to FIG. 3, the memory cell array 1 has 1024
(= 2 ¹⁰ ) word lines and 1024 pairs of bit lines are arranged so as to intersect with each other, and a memory cell is provided at each intersection thereof. Address buffer 10
An external address signal is externally applied to 0, and the timing generator 200 receives the row address strobe signal (hereinafter, ▲ ▼ signal) and the column address strobe signal (hereinafter, ▲ ▼ signal) from the outside and receives the DRAM.
It generates various timing signals for controlling the operation of each part. Row decoder circuit 2 receives row address signals RA0 to RA9 from address buffer 100 and selects one of 1024 word lines, for example word line 3. Further, the column decoder circuit 4 constituted by a known static type circuit is provided with the column address signals CA0 to CA from the address buffer 100.
In response to the command 9, one of 1024 pairs of bit lines, for example, the pair of bit lines 5 is selected. The information read from each memory cell onto the bit line is amplified by the sense amplifier 6. The read information on the bit line selected by the column decoder circuit 4 is further amplified by the preamplifier 7 and then output via the output buffer circuit 8 and the output terminal 9.

次に、第４図は、第３図に示した従来の1MDRAMの動作を
説明するためのタイミングチャートである。第４図を参
照して、第３図に示したDRAMのスタティックコラムモー
ドによる高速アクセス機能について説明する。Next, FIG. 4 is a timing chart for explaining the operation of the conventional 1M DRAM shown in FIG. The high speed access function in the static column mode of the DRAM shown in FIG. 3 will be described with reference to FIG.

第４図において、▲▼信号が“H"レベルから“L"
レベルに変化したときに（第４図（ａ））、行アドレス
信号RA0〜RA9（第４図（ｃ））が当該半導体チップ内に
取込まれ、これらの行アドレス信号RA0〜RA9により、第
３図の行デコーダ回路２が動作する。これにより、1024
本のワード線のうち１本、たとえば第３図のワード線３
が選択され、このワード線３に接続される1024個のメモ
リセルから、1024対のビット線対上にそれぞれ情報が読
出される。各ビット線対上に読出された情報は、センス
アンプ６によって増幅される。In Fig. 4, the ▲ ▼ signal changes from "H" level to "L".
When the level is changed (FIG. 4 (a)), the row address signals RA0 to RA9 (FIG. 4 (c)) are taken into the semiconductor chip, and these row address signals RA0 to RA9 cause The row decoder circuit 2 in FIG. 3 operates. This gives 1024
One of the word lines, for example word line 3 in FIG.
Is selected and information is read out from 1024 memory cells connected to the word line 3 on 1024 pairs of bit lines. The information read onto each bit line pair is amplified by the sense amplifier 6.

次に、▲▼信号が“H"レベルから“L"レベルに変
化したときに“（第４図（ｂ））、列アドレス信号CA0₁
〜CA9₁（第４図（ｃ））がチップ内に取込まれ、これら
の列アドレス信号CA0₁〜CA9₁により、第３図の列デコー
ダ回路４が動作する。これにより、1024対のビット線対
のうちの１対、たとえば第３図のビット線対５が選択さ
れ、この選択されたビット線対上の読出された情報がプ
リアンプ７によって増幅され、出力バッファ回路８を介
して出力端子９上に出力データQ1（第４図（ｄ））とし
て現われる。Next, ▲ ▼ when the signal changes to "L" level from "H" level "(FIG. 4 (b)), the column address signals CA 0 ₁
~CA9 ₁ (Fig. 4 (c)) is taken into the chip, these column address signals CA0 _{1 ~CA9 1,} the column decoder circuit 4 of FIG. 3 operates. As a result, one of the 1024 pairs of bit lines, for example, the bit line pair 5 in FIG. 3 is selected, and the information read on the selected bit line pair is amplified by the preamplifier 7 and output buffer. It appears as output data Q1 (FIG. 4 (d)) on the output terminal 9 via the circuit 8.

次に、列アドレス信号が、CA0₂〜CA9₂に変化したとする
と、スタティック型回路で構成された列デコーダ回路４
は、この列アドレス信号の変化によって再度動作し、今
までに選択していたビット線対を非選択として、異なる
ビット線対を選択する。そして、この新しく選択された
ビット線対上に読出された情報がプリアンプ７および出
力バッファ回路８を介して出力端子９上に出力データQ2
（第４図（ｄ））として現われる。Next, the column address signal, CA 0 ₂ ～CA9 When ₂ was changed to the column decoder circuit 4 composed of a static type circuit
Operates again according to the change in the column address signal, and selects a different bit line pair while deselecting the bit line pair that has been selected so far. Then, the information read on the newly selected bit line pair is output to the output data Q2 on the output terminal 9 via the preamplifier 7 and the output buffer circuit 8.
Appears as (Fig. 4 (d)).

このように、列アドレス信号の変化（第４図（ｃ））に
応じて、同一ワード線３に接続される1024対のビット線
対上の読出情報が順次選択されて、出力データQ3,Q4,…
（第４図（ｄ））として出力される。In this way, the read information on the 1024 pairs of bit lines connected to the same word line 3 is sequentially selected according to the change in the column address signal (FIG. 4 (c)), and the output data Q3, Q4 is selected. , ...
(Fig. 4 (d)) is output.

このように、第３図および第４図に示したスタティック
コラムモードでは、行デコーダ回路２およびセンスアン
プ６は、▲▼信号（第４図（ａ））立下がり時に
１度動作した後は再動作することなくその状態を保持
し、一方で列デコーダ回路４のみが列アドレス信号の変
化に応じて再動作して読出情報を出力するようにしてい
る。すなわち、スタティックコラムモードでは、▲
▼信号入力を省略して列アドレス信号の変化だけによ
って次々と異なるメモリセルへのアクセスを実行するよ
うにしているので、通常の読出に比べて、読出時間およ
びサイクル時間を著しく、たとえば約1/2程度に短縮す
ることができる。As described above, in the static column mode shown in FIGS. 3 and 4, the row decoder circuit 2 and the sense amplifier 6 are restarted after operating once at the falling edge of the signal (FIG. 4 (a)). The state is maintained without operating, while only the column decoder circuit 4 is operated again according to the change of the column address signal to output the read information. That is, in static column mode,
▼ Since the signal input is omitted and different memory cells are accessed only by changing the column address signal, the read time and the cycle time are remarkably shorter than that of the normal read, for example, about 1 / It can be shortened to about 2.

次に、第５図は、上述のニブルモードを実現した従来の
1MDRAMの一例を示すブロック図である。Next, FIG. 5 shows a conventional nibble mode that realizes the above-mentioned nibble mode.
It is a block diagram showing an example of 1M DRAM.

第５図において、行デコーダ回路２は、第３図の行デコ
ーダ回路２と同様に、アドレスバッファ100から行アド
レス信号RA0〜RA9を受けて1024本のワード線のうちの１
本を、たとえばワード線３を選択するが、列デコーダ回
路14は、第３図の列デコーダ回路４とは異なり、アドレ
スバッファ100からの列アドレス信号CA0〜CA9を受けて1
024対のビット線対のうちの４対、たとえばビット線対
５を選択する。また、第５図の列デコーダ回路14は、第
３図の列デコーダ回路４のようなスタティック型回路で
はなく、アドレス入力信号が変化しても再動作しないよ
うに構成されている。例デコーダ回路14によって選択さ
れた４対のビット線対上の情報は、第１ないし第４のレ
ジスタ21,22,23および24にそれぞれ与えられ、格納され
る。各レジスタと出力バッファ回路８との間には、第１
ないし第４のスイッチグ素子25,26,27および28がそれぞ
れ設けられており、これらのスイッチング素子25ないし
28のオン・オフはそれぞれニブルデコーダ29,30,31およ
び32によって制御される。出力バッファ回路８および出
力端子９はそれぞれ第３図の出力バッファ回路８および
出力端子９に相当する。5, row decoder circuit 2 receives row address signals RA0-RA9 from address buffer 100 and outputs one of 1024 word lines, as in row decoder circuit 2 of FIG.
The book, for example, the word line 3 is selected, but the column decoder circuit 14 differs from the column decoder circuit 4 of FIG. 3 in that it receives the column address signals CA0 to CA9 from the address buffer 100 and outputs 1
Four of the 024 pairs of bit lines, for example, bit line pair 5 are selected. The column decoder circuit 14 shown in FIG. 5 is not a static type circuit like the column decoder circuit 4 shown in FIG. 3, but is constructed so as not to restart even if the address input signal changes. The information on the four pairs of bit lines selected by the example decoder circuit 14 is applied to and stored in the first to fourth registers 21, 22, 23 and 24, respectively. Between each register and the output buffer circuit 8, the first
To fourth switching elements 25, 26, 27 and 28, respectively.
On / off of 28 is controlled by nibble decoders 29, 30, 31 and 32, respectively. The output buffer circuit 8 and the output terminal 9 correspond to the output buffer circuit 8 and the output terminal 9 of FIG. 3, respectively.

第６図は、第５図の1MDRAMの動作を説明するための波形
図である。次に、第６図を参照して、第５図に示したDR
AMのニブルモードによる高速アクセス機能について説明
する。FIG. 6 is a waveform diagram for explaining the operation of the 1M DRAM of FIG. Next, referring to FIG. 6, the DR shown in FIG.
The high-speed access function in AM nibble mode is explained.

まず、第６図において、▲▼信号が“H"レベルか
ら“L"レベルに変化したときに（第６図（ａ））、行ア
ドレス信号RA0〜RA9（第６図（ｃ））がチップ内に取込
まれ、これらの行アドレス信号RA0〜RA9により、第５図
の行デコーダ回路２が動作する。これにより、1024本の
ワード線のうちの１本、たとえば第５図のワード線３が
選択され、このワード線３に接続される1024個のメモリ
セルから1024対のビット線対上にそれぞれ情報が読出さ
れる。各ビット線対上に読出された情報はセンスアンプ
６によって増幅される。First, in FIG. 6, when the signal ▲ ▼ changes from "H" level to "L" level (FIG. 6 (a)), the row address signals RA0 to RA9 (FIG. 6 (c)) are transferred to the chip. The row decoder circuit 2 shown in FIG. 5 operates in response to these row address signals RA0 to RA9. As a result, one of the 1024 word lines, for example, the word line 3 in FIG. 5 is selected, and information is respectively output from the 1024 memory cells connected to this word line 3 onto the 1024 bit line pairs. Is read. The information read onto each bit line pair is amplified by the sense amplifier 6.

次に、▲▼信号が“H"レベルから“L"レベルに変
化したときに（第６図（ｂ））、列アドレス信号CA0〜C
A9（第６図（ｃ））がチップ内に取込まれ、これらの列
アドレス信号CA0〜CA9のうちのCA0〜CA7により、第５図
の列デコーダ回路14が動作する。これにより、1024対の
ビット線対のうちの４対が選択され、この選択されたビ
ット線対上の読出された情報が第１ないし第４のレジス
タ21,22,23および24に入力されて増幅され保持される。Next, when the ▲ ▼ signal changes from "H" level to "L" level (Fig. 6 (b)), the column address signals CA0 to C
A9 (FIG. 6 (c)) is taken into the chip, and CA0 to CA7 of these column address signals CA0 to CA9 operate the column decoder circuit 14 of FIG. As a result, four of the 1024 pairs of bit lines are selected, and the information read on the selected pair of bit lines is input to the first to fourth registers 21, 22, 23 and 24. Amplified and retained.

次に、入力された列アドレス信号CA0〜CA9のうち、残り
の信号CA8,CA9がニブルデコーダ29〜32に入力され、こ
れに応じてそのうちの１つが選択される。今、たとえば
ニブルデコーダ29が選択されたとすると、スイッチング
素子25が導通し、第１のレジスタ21に保持されている情
報が出力バッファ回路８に転送され、この結果出力端子
９に出力データQ1が現われる（第６図（ｄ））。その
後、▲▼信号を“L"レベルに保ったまま（第６図
（ａ））、▲▼信号が一旦“H"レベルになり、再
び“L"レベルになったとする（第６図（ｂ））。この場
合、▲▼信号は“L"レベルを保っているので、同
一ワード線３を選択し続け、センスアンプ６も前の状態
を保持している。一方、列デコーダ回路14は前述のよう
なスタティック型回路ではなく、入力アドレス信号が変
化しても再動作せずかつ▲▼信号によりリセット
されるように構成されているので、▲▼信号が
“L"レベルに保持されている間は、列デコーダ回路14も
リセットされずに前の状態を保っている。すなわち、レ
ジスタ21ないし24に格納されたデータは、▲▼信
号が“L"レベルに保持されている間はそのままの状態を
保っている。ここで、第５図のニブルモード対応のDRAM
においては、ニブルデコーダ29ないし32はシフトレジス
タとして動作するように構成されているので、▲
▼信号が第６図（ｂ）のように一旦“H"レベルになると
ニブルデコーダ29は非選択となり、▲▼信号の次
の立下がりでニブルデコーダ30が選択される。これに応
じてスイッチング素子26が導通し、第２のレジスタ22に
保持されている情報が出力バッファ回路８に伝送され、
この結果出力端子９に出力データQ2が現われる（第６図
（ｄ））。このように、▲▼信号を“L"レベルに
保ったまま、▲▼信号を“H"レベル→“L"レベル
→“H"レベル→“L"レベルと変化させることにより、ニ
ブルデコーダ29〜32が全体としてシフトレジスタとして
動作して、これにより導通されるスイッチング素子が順
次シフトしていく。この結果、レジスタ21ないし24に保
持されているデータが順次選択されて出力データとして
出力される（第６図（ｄ））。Next, of the input column address signals CA0 to CA9, the remaining signals CA8 and CA9 are input to the nibble decoders 29 to 32, and one of them is selected accordingly. Now, assuming that the nibble decoder 29 is selected, the switching element 25 becomes conductive, the information held in the first register 21 is transferred to the output buffer circuit 8, and as a result, the output data Q1 appears at the output terminal 9. (FIG. 6 (d)). Then, it is assumed that the ▲ ▼ signal once becomes the "H" level and then becomes the "L" level again while keeping the ▲ ▼ signal at the "L" level (Fig. 6 (a)) (Fig. 6 (b)). )). In this case, since the signal ▼ is kept at "L" level, the same word line 3 is continuously selected, and the sense amplifier 6 also holds the previous state. On the other hand, the column decoder circuit 14 is not a static type circuit as described above, and does not restart even if the input address signal changes and is reset by the ▲ ▼ signal. While being held at the L "level, the column decoder circuit 14 is not reset and maintains the previous state. That is, the data stored in the registers 21 to 24 is maintained as it is while the signal ▲ ▼ is held at "L" level. Here, the nibble mode compatible DRAM of FIG.
In this case, since the nibble decoders 29 to 32 are configured to operate as shift registers,
Once the signal ▼ goes to "H" level as shown in FIG. 6B, the nibble decoder 29 is deselected, and the nibble decoder 30 is selected at the next falling edge of the signal ▼. In response to this, the switching element 26 becomes conductive, the information held in the second register 22 is transmitted to the output buffer circuit 8,
As a result, output data Q2 appears at the output terminal 9 (FIG. 6 (d)). In this way, by changing the ▲ ▼ signal from "H" level → "L" level → "H" level → "L" level while keeping the ▲ ▼ signal at "L" level, the nibble decoder 29 ~ 32 operates as a shift register as a whole, and the switching elements conducted by this shift sequentially. As a result, the data held in the registers 21 to 24 are sequentially selected and output as output data (FIG. 6 (d)).

このように、第５図および第６図に示したニブルモード
では、入力アドレス信号RA0〜RA9およびCA0〜CA7によっ
て選択される４ビットのデータが、▲▼信号をト
グルすることにより高速で読出される。すなわち、第５
図の1MDRAMでは、上述のようにニブルデコーダをシフト
レジスタとして動作させることにより、第３図のスタテ
ィックコラムモードの1MDRAMに比べて、読出時間および
サイクル時間をさらに、たとえば約1/2程度に短縮する
ことが可能である。As described above, in the nibble mode shown in FIGS. 5 and 6, 4-bit data selected by the input address signals RA0 to RA9 and CA0 to CA7 is read at high speed by toggling the signal. It That is, the fifth
By operating the nibble decoder as a shift register as described above, the 1MDRAM shown in the figure further shortens the read time and the cycle time to, for example, about 1/2 of that of the 1MDRAM in the static column mode shown in FIG. It is possible.

［発明が解決しようとする課題］ 従来の高速アクセス機能は、以上のように構成されてい
るが、第３図に示したようなスタテイックコラムモード
では、通常モードよりも高速アクセスが可能ではあるも
のの、未だ十分であるとは言えず、一方、第５図に示し
たようなニブルモードでは、速度の点では満足できるも
のの読出された情報が４ビットしかなく、スタティック
コラムモードの1024ビットに比べて使用上の制約が多い
という問題点がある。[Problems to be Solved by the Invention] The conventional high-speed access function is configured as described above, but in the static column mode as shown in FIG. 3, higher-speed access is possible than in the normal mode. However, it cannot be said that it is still sufficient. On the other hand, in the nibble mode as shown in FIG. 5, although it is satisfactory in terms of speed, there are only 4 bits of read information, which is less than the 1024 bits of the static column mode. However, there are many restrictions on usage.

また、近年、シリアルモードと呼ばれる新しいモードが
DRAMに導入されている。これは、前述のニブルモードを
拡張したもので、第５図に示したような４ビット分のデ
ータレジスタの代わりに1024ビット分のレジスタを設け
たものである。このようなシリアルモードについては、
たとえば、1988年２月19日のIEEE International Sol
id−State Circuit ConferenceのDIGEST OF TECHNI
CAL PAPERSの248頁および249頁におけるS.Watanabe e
t al.による“An Experimental 16Mb CMOS DRAM
Chip with ａ 100MHz Serial Read/Write Mode"
において開示されている。このシリアルモードによれ
ば、スタティックコラムモードおよびニブルモードの双
方の長所を取入れることができるが、その反面、1024個
のレジスタを設ける必要があり、チップ面積が大幅に増
大するという問題点がある。Also, in recent years, a new mode called serial mode has been introduced.
Introduced in DRAM. This is an extension of the above-mentioned nibble mode, in which a register for 1024 bits is provided instead of the data register for 4 bits as shown in FIG. For such serial mode,
For example, IEEE International Sol, February 19, 1988
id-State Circuit Conference DIGEST OF TECHNI
S. Watanabe e on pages 248 and 249 of CAL PAPERS
“An Experimental 16Mb CMOS DRAM by t al.
Chip with a 100MHz Serial Read / Write Mode "
Are disclosed in. According to this serial mode, the advantages of both the static column mode and the nibble mode can be taken into consideration, but on the other hand, it is necessary to provide 1024 registers, which causes a problem that the chip area increases significantly. .

この発明の目的は、上述の問題点を解消し、チップ面積
の大幅な増大を招くことなく、ニブルモードなみの高速
読出でシリアルモードなみの多数ビットを連続して読出
すことができる半導体記憶装置を提供することである。An object of the present invention is to solve the above-mentioned problems, and to realize a semiconductor memory device capable of continuously reading a large number of bits like a serial mode by high-speed reading like a nibble mode without causing a large increase in chip area. Is to provide.

［課題を解決するための手段］ この発明にかかる半導体記憶装置は、複数行，複数列の
２次元に配列されたメモリセルからなるメモリセルアレ
イと、外部アドレス信号を受取る手段と、外部アドレス
信号のうちの行アドレス信号に応じて、所望の行を選択
する行デコーダ手段と、外部アドレス信号のうちの列ア
ドレス信号に応じて、選択された所望の行を構成する複
数個のメモリセルのうちの複数個を選択する列デコーダ
手段と、選択された複数個のメモリセルからの読出情報
を一時的に保持するための複数個のレジスタからなる第
１のレジスタ群と、第１のレジスタ群と同数のレジスタ
からなる第２のレジスタ群と、第１のレジスタ群と第２
のレジスタ群との間に設けられた第１のレジスタ群と同
数の転送ゲート群と、第２のレジスタ群を構成する各レ
ジスタに接続されたデータ出力手段と、第２のレジスタ
群を構成するレジスタを順次選択して各レジスタのデー
タをデータ出力手段を介して出力させるシフトレジスタ
手段と、第２のレジスタ群からのデータの出力が終了し
た後に、転送ゲート群を一時的に導通させる制御手段と
を備えたものであり、列アドレス信号は第２のレジスタ
群からのデータの出力が終了する前に変化し、列デコー
ダ手段は、列アドレス信号が変化するごとに、複数個の
メモリセルを選択し直すものである。[Means for Solving the Problems] A semiconductor memory device according to the present invention includes a memory cell array composed of memory cells arranged in a two-dimensional array of a plurality of rows and a plurality of columns, a means for receiving an external address signal, and an external address signal A row decoder means for selecting a desired row in accordance with the row address signal, and a plurality of memory cells of the plurality of memory cells forming the selected desired row in accordance with the column address signal of the external address signal. A column decoder means for selecting a plurality of registers, a first register group including a plurality of registers for temporarily holding read information from the selected plurality of memory cells, and the same number as the first register group. Second register group consisting of the first register group, the first register group and the second register group
The same number of transfer gate groups as the first register group, the data output means connected to each register constituting the second register group, and the second register group. Shift register means for sequentially selecting the registers and outputting the data of each register via the data output means, and control means for temporarily bringing the transfer gate group into conduction after the output of the data from the second register group is completed. The column address signal changes before the output of the data from the second register group is completed, and the column decoder means changes the plurality of memory cells each time the column address signal changes. It is to select again.

［作用］ この発明にかかる半導体記憶装置においては、選択した
複数のメモリセルのデータを１群のシフトレジスタに格
納し、これを順次選択して読出している間に、列アドレ
ス信号の変化によって新たな複数のメモリセルを選択し
て別のシフトレジスタ群に格納しておき、先のレジスタ
群からのデータ読出終了後に次のデータを先のレジスタ
群に転送するようにしているので、スタティックコラム
モードの高速アクセス機能とニブルモードの高速アクセ
ス機能とを結合させることができ、チップ面積の増大を
招くことなく、ニブルモードなみの高速モードでスタテ
ィックコラムモードなみの多数のビットの連続読出を実
現することができる。[Operation] In the semiconductor memory device according to the present invention, data of a plurality of selected memory cells is stored in a group of shift registers, and while the data is sequentially selected and read, a new column address signal changes the data. Multiple static memory cells are selected and stored in another shift register group, and the next data is transferred to the previous register group after the data read from the previous register group is completed. It is possible to combine the high-speed access function of the Nibble mode and the high-speed access function of the nibble mode, and to realize continuous reading of many bits in the high-speed mode like the nibble mode and in the static column mode without increasing the chip area. You can

［実施例］ 第１図は、この発明の一実施例である1MDRAMを示すブロ
ック図である。第１図に示したDRAMは、次の点を除い
て、第５図に示したニブルモード可能なDRAMと同じであ
る。すなわち、第１図の列デコーダ回路114は、第５図
における列デコーダ回路14とは異なり、第３図に示した
列デコーダ回路14のようなスタティック型のデコーダ回
路である。また、第５図の４ビットのレジスタ21ないし
24に加えて、さらに４ビットのレジスタ33ないし36が設
けられており、レジスタ21ないし24と、レジスタ33ない
し36との間には、４個の転送ゲート37ないし40が設けら
れている。また、▲▼信号の立上がりを検出して
制御信号φを転送ゲート37ないし40に共通に与える制御
信号発生回路300が設けられている。[Embodiment] FIG. 1 is a block diagram showing a 1M DRAM which is an embodiment of the present invention. The DRAM shown in FIG. 1 is the same as the DRAM capable of nibble mode shown in FIG. 5 except for the following points. That is, the column decoder circuit 114 in FIG. 1 is a static decoder circuit like the column decoder circuit 14 shown in FIG. 3, unlike the column decoder circuit 14 in FIG. Also, the 4-bit register 21 or
In addition to 24, 4-bit registers 33 to 36 are further provided, and four transfer gates 37 to 40 are provided between the registers 21 to 24 and the registers 33 to 36. Further, there is provided a control signal generation circuit 300 which detects the rising of the signal and provides the control signal φ commonly to the transfer gates 37 to 40.

第２図は、第１図に示した実施例の動作を説明するため
のタイミングチャートである。次に、第２図を参照し
て、第１図に示した実施例の動作について説明する。FIG. 2 is a timing chart for explaining the operation of the embodiment shown in FIG. Next, the operation of the embodiment shown in FIG. 1 will be described with reference to FIG.

まず第２図において、▲▼信号が“H"レベルから
“L"レベルに変化したときに（第２図（ａ））、行アド
レス信号RA0〜RA9（第２図（ｃ））がチップ内に取込ま
れ、これらの行アドレス信号RA0〜RA9により、第１図の
行デコーダ回路２が動作する。これにより、1024本のワ
ード線のうちの１本、たとえば第１図のワード線３が選
択される。このワード線３に接続される1024個のメモリ
セルから1024対のビット線対上にそれぞれ情報が読出さ
れる。各ビット線対上に読出された情報はセンスアンプ
６によって増幅される。First, in FIG. 2, when the signal ▲ ▼ changes from the "H" level to the "L" level (FIG. 2 (a)), the row address signals RA0 to RA9 (FIG. 2 (c)) are transferred in the chip. The row decoder circuit 2 shown in FIG. 1 is operated by these row address signals RA0 to RA9. As a result, one of the 1024 word lines, for example, the word line 3 in FIG. 1 is selected. Information is read from 1024 memory cells connected to the word line 3 onto 1024 pairs of bit lines. The information read onto each bit line pair is amplified by the sense amplifier 6.

次に、時刻T₁において、▲▼信号が“H"レベルか
ら“L"レベルに変化したときに（第２図（ｂ））、列ア
ドレス信号CA0₁〜CA9₁（第２図（ｃ））がチップ内に取
込まれ、これらの列アドレス信号CA0₁〜CA₉のうちCA0₁
〜CA7₁により、第１図の列デコーダ回路114が動作す
る。これにより、1024対のビット線対のうちの４対が選
択され、この選択されたビット線対上のメモリセル41な
いし44から読出された情報が第１ないし第４のレジスタ
21,22,23および24に入力され、増幅され保持される。Next, at time T ₁ , when the signal ▲ ▼ changes from the “H” level to the “L” level (FIG. 2 (b)), the column address signals CA0 _{1 to} CA9 ₁ (FIG. 2 (c)). ) is taken in the chip, CA 0 ₁ of these column address signals CA 0 ₁ to CA ₉
.About.CA71 causes the column decoder circuit 114 of FIG. ₁ to operate. As a result, four of the 1024 bit line pairs are selected, and the information read from the memory cells 41 to 44 on the selected bit line pair is stored in the first to fourth registers.
Input to 21,22,23 and 24, amplified and held.

ここで、時刻T₁において、制御信号φ（第２図（ｄ））
は“H"レベルなので、４個の転送ゲート37ないし40は導
通状態にある。したがって、レジスタ21ないし24のデー
タは、転送ゲート37ないし40を介してそのままレジスタ
33ないし36に転送される。Here, at time T ₁ , the control signal φ (FIG. 2 (d))
Is at the "H" level, the four transfer gates 37 to 40 are in the conductive state. Therefore, the data in the registers 21 to 24 are directly registered via the transfer gates 37 to 40.
Transferred to 33-36.

次に、入力された列アドレス信号CA0₁〜CA9₁のうちの残
りの信号CA8₁,CA9₁が４個のニブルデコーダ29ないし32
に入力され、これに応じてそのうちの１つが選択され
る。今、たとえばニブルデコーダ29が選択されたとする
と、スイッチング素子25が導通し、レジスタ33に保持さ
れている情報が出力バッファ回路８に伝えられ、この結
果出力端子９に出力データQ1が現われる（第２図
（ｅ））。その後、▲▼信号を“L"レベルに保っ
たまま（第２図（ａ））、▲▼信号が一旦“H"レ
ベルになり、再び“L"レベルになったとする（第２図
（ｂ））。この場合、第５図および第６図に示したニブ
ルモードの場合と同様に、４個のニブルデコーダ29ない
し32が全体としてシフトレジスタとして機能し、したが
ってニブルデコーダ29は▲▼信号の立上がりで非
選択となり、▲▼信号の次の立下がりでニブルデ
コーダ30が選択される。これに応じて、スイッチング素
子26が導通し、レジスタ34に保持されている情報が出力
バッファ回路８に伝送され、この結果、出力端子９に出
力データQ2が現われる（第２図（ｅ））。Next, to the remaining signal CA8 _1, CA9 ₁ no 4 nibbles decoder 29 of the column address signals CA0 ₁ ~CA9 ₁ input 32
, And one of them is selected accordingly. If, for example, the nibble decoder 29 is selected, the switching element 25 becomes conductive, the information held in the register 33 is transmitted to the output buffer circuit 8, and as a result, the output data Q1 appears at the output terminal 9 (second Figure (e)). Then, it is assumed that the ▲ ▼ signal once becomes the "H" level and then becomes the "L" level again while keeping the ▲ ▼ signal at the "L" level (Fig. 2 (b)) (Fig. 2 (b)). )). In this case, as in the case of the nibble mode shown in FIGS. 5 and 6, the four nibble decoders 29 to 32 function as a shift register as a whole, so that the nibble decoder 29 is not activated by the rising of the signal. The selection is made, and the nibble decoder 30 is selected at the next falling edge of the signal. In response to this, the switching element 26 becomes conductive, the information held in the register 34 is transmitted to the output buffer circuit 8, and as a result, the output data Q2 appears at the output terminal 9 (FIG. 2 (e)).

このように、▲▼信号を“L"レベルに保ったま
ま、▲▼信号をトグルすることにより、導通させ
られるスイッチング素子が順次シフトしていき、この結
果レジスタ35および36に保持されているデータが順次選
択されて出力データQ3,Q4として出力される（第２図
（ｅ））。In this way, by switching the ▲ ▼ signal while keeping the ▲ ▼ signal at the "L" level, the switching elements that are made conductive are sequentially shifted, and as a result, the data held in the registers 35 and 36 is changed. Are sequentially selected and output as output data Q3 and Q4 (FIG. 2 (e)).

一方、制御信号φは、最初のデータQ1が読出された後の
任意のとき、たとえば時刻T₂において“L"レベルにな
り、転送ゲート37ないし40は非導通となる。そして、そ
の後出力データQ1〜Q4がすべて出力される以前の任意の
とき、たとえば時刻T₃において、外部アドレス信号がCA
0₂〜CA9₂に変化するものとする。この第１図の実施例に
おいては、列デコーダ回路114は、第３図のスタティッ
クコラムモード対応のDRAMと同様に、スタティック型回
路で構成されているので、新たな列アドレス信号CA0₂〜
CA7₂に対応して、前とは異なる４対のビット線対を選択
する。すなわち、同一のワード線３に接続される異なる
メモリセル51ないし54から読出された情報がレジスタ21
ないし24に保持される。このとき、制御信号φは“L"レ
ベルにあるので、転送ゲート37ないし40は非導通状態に
なり、したがってレジスタ21〜24に読出されたデータは
先へは転送されない。そして、別途設けた制御信号発生
回路300に内蔵されるカウンタ回路（図示せず）によ
り、▲▼信号が“L"レベルのときの▲▼信
号の立上がりをカウントし、４回目の立上がりを検出し
たときに制御信号φが“H"レベルになるようにしておけ
ば、前の列アドレス信号CA0₁〜CA7₁に対応する４ビット
のデータがすべてレジスタ33ないし36から出力された後
に、レジスタ21ないし24のデータが転送ゲート37ないし
40を介してレジスタ33ないし36に転送される。そして、
次の▲▼信号の立下がりからは、列アドレス信号
CA0₂〜CA7₂に対応した４ビットのデータがレジスタ33な
いし36から順次読出され、出力データQ5,Q6,Q7およびQ8
として出力される。On the other hand, control signal φ attains an “L” level at any time after the first data Q1 is read, for example at time T ₂ , and transfer gates 37 to 40 are rendered non-conductive. Then, when the subsequent output data Q1~Q4 any previous output all, for example, at time T _3, the external address signal CA
0 ₂ ~CA9 shall be changed to _2. In the embodiment shown in FIG. 1, since the column decoder circuit 114 is formed of a static type circuit like the DRAM for the static column mode shown in FIG. 3, new column address signals CA0 ₂ ...
CA7 ₂ in response to, selects a bit line pair of four different pairs before. That is, information read from different memory cells 51 to 54 connected to the same word line 3 is stored in the register 21.
Held to 24. At this time, since control signal φ is at "L" level, transfer gates 37 to 40 are rendered non-conductive, and therefore the data read to registers 21 to 24 are not transferred earlier. Then, a counter circuit (not shown) built in the control signal generating circuit 300, which is separately provided, counts the rising of the ▲ ▼ signal when the ▲ ▼ signal is at the "L" level and detects the fourth rising. if as the control signal φ becomes "H" level when, after a 4-bit data corresponding to the previous column address signals CA0 ₁ ~CA7 ₁ is output from all registers 33 to 36, to no register 21 24 data transfer gates 37 or
Transferred via 40 to registers 33-36. And
From the next falling ▲ ▼ signal, the column address signal
4-bit data corresponding to CA0 _{2 to} CA7 ₂ are sequentially read from the registers 33 to 36, and output data Q5, Q6, Q7 and Q8.
Is output as.

したがって、外部列アドレス信号が変化する度ごとに、
上述のような▲▼信号のトグル動作を繰返すこと
により、１本のワード線３に接続された1024個のメモリ
セルの情報を、ニブルモードなみの高速で連続的に読出
すことができる。Therefore, each time the external column address signal changes,
By repeating the toggle operation of the signal {circle around (1)} as described above, the information of 1024 memory cells connected to one word line 3 can be continuously read out at a high speed like nibble mode.

なお、第１図の実施例は1MDRAMに本発明を適用したもの
であるが、1M以下または1M以下のDRAMについても同様に
適用可能である。Although the embodiment of FIG. 1 applies the present invention to 1M DRAM, the present invention is also applicable to 1M or less DRAM or 1M or less DRAM.

［発明の効果］ 以上のように、この発明によれば、スタティックコラム
モードの高速アクセス機能とニオブモードの高速アクセ
ス機能とを組合わせることにより、チップ面積の増大を
招くことなく、ニブルモードなみの高速モードでスタテ
ィックコラムモードなみの多数ビットを連続的に読出す
ことが可能となる。As described above, according to the present invention, by combining the high speed access function of the static column mode and the high speed access function of the niobium mode, it is possible to achieve the same level as the nibble mode without increasing the chip area. In the high speed mode, it is possible to continuously read a large number of bits as in the static column mode.

【図面の簡単な説明】[Brief description of drawings]

第１図は、この発明の一実施例である1MDRAMを示すブロ
ック図である。第２図は、第１図に示したDRAMの動作を
説明するためのタイミングチャートである。第３図は、
スタティックコラムモードを実現した従来の1MDRAMの一
例を示すブロック図である。第４図は、第３図に示した
1MDRAMの動作を説明するためのタイミングチャートであ
る。第５図は、ニブルモードを実現した従来の1MDRAMの
一例を示すブロック図である。第６図は、第５図に示し
たDRAMの動作を説明するためのタイミングチャートであ
る。 図において、１はメモリセルアレイ、２は行デコーダ回
路、３はワード線、５はビット線対、６はセンスアン
プ、８は出力バッファ回路、９は出力端子、21,22,23,2
4,33,34,35および36はレジスタ、29,30,31および32はニ
ブルデコーダ、37,38,39および40は転送ゲート、100は
アドレスバッファ、114は列デコーダ回路、200はタイミ
ングジェネレータ、300は制御信号発生回路を示す。 なお、各図中、同一符号は同一または相当部分を示す。FIG. 1 is a block diagram showing a 1M DRAM which is an embodiment of the present invention. FIG. 2 is a timing chart for explaining the operation of the DRAM shown in FIG. Figure 3 shows
FIG. 11 is a block diagram showing an example of a conventional 1M DRAM that realizes a static column mode. FIG. 4 is shown in FIG.
3 is a timing chart for explaining the operation of the 1M DRAM. FIG. 5 is a block diagram showing an example of a conventional 1M DRAM which realizes the nibble mode. FIG. 6 is a timing chart for explaining the operation of the DRAM shown in FIG. In the figure, 1 is a memory cell array, 2 is a row decoder circuit, 3 is a word line, 5 is a bit line pair, 6 is a sense amplifier, 8 is an output buffer circuit, 9 is an output terminal, 21, 22, 23, 2
4, 33, 34, 35 and 36 are registers, 29, 30, 31 and 32 are nibble decoders, 37, 38, 39 and 40 are transfer gates, 100 is an address buffer, 114 is a column decoder circuit, 200 is a timing generator, Reference numeral 300 indicates a control signal generation circuit. In each drawing, the same reference numerals indicate the same or corresponding parts.

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】複数行，複数列の２次元に配列されたメモ
リセルからなるメモリセルアレイと、 外部アドレス信号を受取る手段と、 前記外部アドレス信号のうちの行アドレス信号に応じ
て、所望の行を選択する行デコーダ手段と、 前記外部アドレス信号のうちの列アドレス信号に応じ
て、前記選択された所望の行を構成する複数個のメモリ
セルのうちの複数個を選択する列デコーダ手段と、 前記選択された複数個のメモリセルからの読出情報を一
時的に保持するための複数個のレジスタからなる第１の
レジスタ群と、 前記第１のレジスタ群と同数のレジスタからなる第２の
レジスタ群と、 前記第１のレジスタ群と前記第２のレジスタ群との間に
設けられた前記第１のレジスタ群と同数の転送ゲート群
と、 前記第２のレジスタ群を構成する各レジスタに接続され
たデータ出力手段と、 前記第２のレジスタ群を構成するレジスタを順次選択し
て各レジスタのデータを前記データ出力手段を介して出
力させるシフトレジスタ手段と、 前記第２のレジスタ群からのデータの出力が終了した後
に、前記転送ゲート群を一時的に導通させる制御手段と
を備え、 前記列アドレス信号は前記第２レジスタ群からのデータ
の出力が終了する前に変化し、前記列デコーダ手段は、
前記列アドレス信号が変化するごとに、複数個のメモリ
セルを選択し直す、半導体記憶装置。1. A memory cell array consisting of memory cells arranged in a two-dimensional array of a plurality of rows and a plurality of columns, means for receiving an external address signal, and a desired row according to a row address signal of the external address signals. Row decoder means for selecting, and a column decoder means for selecting a plurality of memory cells of the selected desired row according to a column address signal of the external address signal, A first register group including a plurality of registers for temporarily holding read information from the selected plurality of memory cells, and a second register including the same number of registers as the first register group. Group, transfer gate groups provided between the first register group and the second register group, the number being the same as that of the first register group, and each constituting the second register group. Data output means connected to the registers, shift register means for sequentially selecting the registers constituting the second register group and outputting the data of each register via the data output means, the second register group Control means for temporarily conducting the transfer gate group after the output of the data from the second register group is finished, the column address signal changes before the output of the data from the second register group is finished, The column decoder means
A semiconductor memory device in which a plurality of memory cells are selected again each time the column address signal changes.