WO2004044918A1 - Semiconductor storage device - Google Patents

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WO2004044918A1
WO2004044918A1 PCT/JP2003/014316 JP0314316W WO2004044918A1 WO 2004044918 A1 WO2004044918 A1 WO 2004044918A1 JP 0314316 W JP0314316 W JP 0314316W WO 2004044918 A1 WO2004044918 A1 WO 2004044918A1
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WO
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bit line
line pair
data
circuit
column
Prior art date
Application number
PCT/JP2003/014316
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French (fr)
Japanese (ja)
Inventor
Hideo Chigasaki
Yasuhiko Takahashi
Kenji Nishimoto
Original Assignee
Renesas Technology Corp.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp. filed Critical Renesas Technology Corp.
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element

Definitions

  • the present invention relates to a semiconductor memory device, and more particularly to a technique effective when applied to a static random access memory (abbreviated as “SRAM”).
  • SRAM static random access memory
  • the bit lines of adjacent cells selected at the same time without deteriorating the pattern layout integration around the column transfer gate
  • DDR double data rate
  • the physical address of a memory cell selected by a burst address is disclosed.
  • the DDR method refers to a method of reading and writing data in synchronization with a rising edge and a falling edge of an external clock input as one form of a burst mode operation.
  • a pattern layout around a column transfer gate can be easily performed, and bit line interference between two cells selected at the same time can be achieved. It is effective when considering the effects of However, no consideration is given to the layout divergence between the memory cell and the column-related peripheral circuit, and the layout area of the memory cell is reduced, for example, when the memory cell is composed of four transistors. As a result, when the layout pitch of the memory cells becomes smaller than the cell layout pitch in the column-related peripheral circuits, the layout of the column selection circuit is hindered. Since it is necessary to lay out the column selection circuit in accordance with the horizontal arrangement pitch of the memory cells, the layout of the column selection circuit must take a layout method such as dividing and stacking circuit blocks. Absent.
  • An object of the present invention is to provide a technique for reducing a layout divergence between a memory cell and its peripheral circuit.
  • a memory cell array including a plurality of word lines, a plurality of bit lines provided to cross the word lines, and a plurality of memory cells provided at intersections of the read lines and the bit lines; And a peripheral circuit disposed around the cell array.
  • the peripheral circuit is disposed to face the first peripheral circuit via the memory cell array.
  • a second peripheral circuit wherein the first peripheral circuit and the second peripheral circuit are respectively coupled to the different bit lines, and select the bit line based on an input address signal.
  • a column selection circuit a sense amplifier for amplifying a signal transmitted through the bit line selected by the column selection circuit, and a column selection circuit. Supply write data to bit lines selected Te And a write buffer for performing the operation.
  • the first peripheral circuit and the second peripheral circuit are arranged to face each other with the memory cell array interposed therebetween, so that the cell selection pitch in the horizontal direction of the column selection circuit, the sense amplifier and the write buffer can be expanded. This achieves a reduction in layout divergence between the memory cell and its peripheral circuits.
  • the memory cell may include a static storage unit and a switch capable of coupling the data line to the storage unit according to a logic level of the read line. it can.
  • the data storage unit can be configured to include a stacked silicon tunnel transistor.
  • bit line selected by the column selection circuit in the first peripheral circuit is interposed between the bit line selected by the column selection circuit in the first peripheral circuit and the bit line selected by the column selection circuit in the second peripheral circuit. It can be done.
  • the sense amplifier and the write buffer are shared between the first memory map and the second memory map.
  • the first bit is set based on a column selection signal.
  • a first column switch circuit capable of selecting a line pair, and A second column switch circuit capable of selecting a second bit line pair is provided, and the first column switch circuit and the second column switch circuit are arranged to face each other via the memory cell array.
  • the array pitch in the horizontal direction of the column switch circuit can be expanded, thereby reducing the layout divergence between the memory cell and its peripheral circuits. can do.
  • a first read data line pair for reading data and a first write data for data writing are arranged near the first column switch circuit in a direction intersecting with the first bit line pair.
  • a second read data line pair for data read and a data write for data read are formed in the direction crossing the second bit line pair near the second column switch circuit.
  • a second light / night line pair can be formed.
  • the first column switch circuit includes: a first equalizing circuit that enables equalization of the first bit line pair based on the column selection signal; and a first bit line circuit based on the column selection signal.
  • a transfer switch for the first data write that can selectively couple a pair to the write data line pair, and a first read data line pair that selectively selects the first bit line pair based on the column selection signal.
  • a first data read transfer switch that can be combined with the first data read transfer switch.
  • the second column switch circuit includes a second equalizing circuit that enables equalization of the second bit line pair based on the column selection signal, and a second bit line pair based on the column selection signal.
  • a transfer switch for the second data write that can be selectively coupled to the write data line pair, and the second read data line is selectively connected to the second bit line pair based on the column selection signal.
  • a second data read transfer switch that can be coupled to the line pair can be included.
  • a column selection circuit is connected to one end of the bit line pair.
  • the array pitch in the lateral direction of the column switch circuit can be increased. Deviation on the layout can be reduced.
  • a first read data line for reading data and a first write data line for writing data are formed in the vicinity of the first column switch circuit, and the second column switch circuit is formed.
  • the first column switch circuit performs the above based on a column selection signal.
  • a data write transfer switch that can selectively couple the first bit line pair to the first write data line pair, and a second equalizer that enables the second bit line pair to be equalized based on an equalization control signal And the second bit line pair is selectively selected based on a column selection signal.
  • a data read transfer switch that can be coupled to the two read / write line pairs can be configured as a bird, and the second column switch circuit can control the first bit line pair based on an equalize control signal.
  • a first equalizing circuit capable of equalizing the data
  • a data read transfer switch capable of selectively coupling the first bit line pair to the first read data line pair based on a column selection signal
  • a column selection signal capable of selectively coupling the second bit line pair to the second write data line pair based on a signal.
  • a first read data line pair for data reading and a first write data line pair for data writing are formed near the first column switch circuit, and a data line pair is formed near the second column switch circuit.
  • the first column switch circuit is used for the first column switch circuit.
  • a first equalizing circuit that enables equalization of the bit line pairs, and a data transfer circuit that can selectively couple the first bit lines to the light data line pairs based on a column selection signal.
  • a second equalizing circuit that enables equalization of the second bit line pair, and selectively couples the second bit line pair to the write data line pair based on a column selection signal.
  • the second column switch circuit includes a third equalize circuit that enables equalization of the first bit line pair and a column select signal.
  • a data read transfer switch that can couple the first bit line pair to the read data line pair based on the first bit line pair, a fourth equalizer circuit that enables the second bit line pair, and a column selection circuit. It can be configured to include a transfer sweep rate Tutsi for the second bit line pairs selectively data line, which can then be coupled to the line Todeta line pairs based on the item.
  • the first column switch circuit includes a first equalizer circuit that can equalize the first bit line pair, and selectively connects the first bit line pair to the read data line pair based on a column selection signal.
  • a first data read transfer switch that can be coupled, a second equalize circuit that can equalize the second bit line pair, and the read data pair based on the column selection signal.
  • a first data read transfer switch that can be coupled to the second column switch circuit.
  • the second column switch circuit can equalize the first bit line pair.
  • a pair of driver MOS transistors cross-coupled to each other and a cross-coupled node of the pair of driver MOS transistors are changed according to the potential level of the pad line.
  • a pair of transfer MOS transistors that can be coupled to the corresponding data line is preferable to vertically stack the transfer MOS transistor on the driver MOS transistor.
  • FIG. 1 is a block diagram of a main part configuration of an SRAM which is an example of a semiconductor memory device according to the present invention.
  • FIG. 2 is an explanatory diagram showing the relationship between the column address in the SRAM and the bit line pair selected based on the column address.
  • FIG. 3 shows an example of the overall configuration of the above-mentioned SRAM.
  • FIG. 4 is a circuit diagram showing a configuration example of a memory cell in the SRAM.
  • FIG. 5 is a block diagram showing a configuration example of an SRAM to be compared with the SRAM shown in FIG.
  • FIG. 6 is an explanatory diagram showing the relationship between the column address in the SRAM shown in FIG. 5 and the bit line pair selected based on the column address.
  • FIG. 7 is a block diagram showing another configuration example of the memory cell array and its periphery in the SRAM shown in FIG.
  • FIG. 8 is a comparison of the memory cell array shown in FIG. 7 and its surroundings.
  • FIG. 3 is a block diagram of a configuration example of a circuit.
  • FIG. 9 is a block diagram showing a configuration example of the shared peripheral system circuit in FIG.
  • FIG. 10 is a block diagram showing a configuration example of a circuit to be compared with the shared peripheral circuit shown in FIG.
  • FIG. 11 is a circuit diagram of another configuration example of the memory cell.
  • FIG. 12 is a circuit diagram of another configuration example of the memory cell.
  • FIG. 13 is a sectional view of an example of an element in a memory cell.
  • FIG. 14 is a block diagram of another configuration example of a main part of the SRAM as an example of the semiconductor memory device according to the present invention.
  • FIG. 15 is an explanatory diagram showing a relationship between a column address and a bit line pair selected based on the column address in another configuration example of the SRAM as an example of the semiconductor memory device according to the present invention.
  • FIG. 16 is a sectional view of a main part of the memory cell shown in FIG.
  • FIG. 17 is a block diagram showing another example of the configuration of the main part of the above-mentioned SRAM.
  • FIG. 18 is a circuit diagram showing a configuration example of a main part in FIG.
  • FIG. 19 is a block diagram showing another example of the configuration of the main part of the SRAM.
  • FIG. 20 is a circuit diagram showing a configuration example of a main part in FIG.
  • FIG. 21 is a block diagram showing another example of the configuration of the main part of the above-mentioned SRAM.
  • FIG. 22 is a circuit diagram of a configuration example of a main part in FIG.
  • FIG. 23 is a block diagram showing another example of the configuration of the main part of the above-mentioned SRAM.
  • FIG. 24 is a circuit diagram of a configuration example of a main part in FIG.
  • FIG. 25 is a circuit diagram showing a configuration example of a main part in FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 3 shows an SRAM as an example of the semiconductor memory device according to the present invention.
  • the SRAM 100 shown in FIG. 3 is not particularly limited, the array 10, the column selection circuit 11, the sense amplifier (SA) and the write buffer (WB) 12, the data input / output circuit 13 , A row selection circuit 14, an address register 15, a burst counter 16, an address decoder 17, and a command decoder 18, and a single semiconductor such as a single-crystal silicon substrate manufactured by a known semiconductor integrated circuit manufacturing technology. Formed on the substrate.
  • the memory cell array 10 includes a plurality of word lines, a plurality of bit lines arranged so as to intersect with the plurality of word lines, and a static memory provided at an intersection of the word line and the bit line. Cells.
  • An address signal input via an external address terminal is transmitted to a burst counter 16 and an address decoder 17 via an address register 15.
  • the burst counter 16 generates a burst address signal by an increment operation using the address signal input via the address register 15 as an initial value.
  • the address decoder 17 decodes the address signal transmitted via the address register 15 and supplies the decoded signal to the subsequent row selection circuit 14 and column selection circuit 11.
  • a burst address signal is generated inside the chip based on an address signal fetched from the outside, and data is read from the memo memory cell array at high speed in accordance with the signal.
  • the burst address signal transmitted from the burst counter 16 is decoded by the address decoder 17 and the decoded signal is supplied to the column selection circuit 11. It is supposed to be.
  • the row selection circuit 14 drives a word line to a predetermined selection level based on the output signal of the address decoder 17.
  • the column selection circuit 11 outputs the plurality of signals based on the output signal from the address decoder 17.
  • the bit line is selectively coupled to the common line.
  • the signal on the common line is amplified by the sense amplifier (SA), and then can be externally output through the data input / output circuit 13 and the external data terminal DQ.
  • SA sense amplifier
  • the write data fetched via the external data terminal DQ is transmitted to the write buffer (WB) via the data input / output circuit 13, and the corresponding bit is further transmitted via the column selection circuit 11. Supplied to the line.
  • FIG. 1 shows an example of the configuration of the memory cell array 10 and its surroundings.
  • the stick type memory cell array 10 has a lead line WL and a complementary level bit line pair BL, /. BL ("/" means logical inversion).
  • the peripheral circuits of the memory cell array 10 include a word dry cell 19, a column selection circuit 11, a sense amplifier (S A), and a write buffer (WB).
  • the word line driver 19 drives the corresponding word line to the selected level based on the output signal of the row selection circuit 14 shown in FIG.
  • the column selection circuit 11 1 is composed of a first column selection circuit 11 1-1 and a second column selection circuit 1 1 1 1 2 opposed to the first column selection circuit 11 1 1 1 via the memory cell array 11. And Further, the sense amplifier and the write buffer 12 are disposed to face the first sense amplifier and the write amplifier 12-1, and the first sense amplifier and the write amplifier 12-1 via the memory cell array 10. Including the second sense amplifier and the write amplifier 12-2.
  • the first column selection circuit 11-1 and the first sense amplifier and write amplifier 12-1 are collectively referred to as a first peripheral circuit
  • the second column selection circuit 11-2 and the second sense amplifier and The light amplifiers 12-2 are collectively referred to as a second peripheral circuit.
  • the plurality of bit line pairs BL and / BL in the memory cell array 10 are alternately coupled to the first column selection circuit 11-1 and the second column selection circuit 11-12. ing. For example, a bit line pair adjacent to the bit line pair coupled to the first column selection circuit 11-1 is coupled to the second column selection circuit 11-12.
  • FIG. 4 shows a configuration example of the memory cell MC.
  • the memory cell MC shown in FIG. 4 is formed by coupling six MOS transistors 41 to 46 as follows.
  • the p-channel MOS transistor 43 coupled to the high-potential power supply Vdd and the n-channel MOS transistor 44 coupled to the low-potential power supply Vss are connected in series, and the first A p-channel MOS transistor 45 also formed and coupled to the high-potential power supply Vdd, and an n-channel MS transistor 46 coupled to the low-potential power supply Vss are connected in series.
  • the second Inver evening is formed.
  • the first and second members are connected in a loop to form a storage unit.
  • This storage unit has a series connection node N1 of MOS transistors 43 and 44 and a series connection node N2 of M ⁇ S transistors 45 and 46.
  • Node N1 is coupled to bit line BL via an n-channel MOS transistor 41 whose operation is controlled by the logic level of read line WL.
  • Node N2 is coupled to bit line / BL via n-channel MS transistor 42, the operation of which is controlled by the logic level of word line WL.
  • the MOS transistors 41 and 42 are turned on, and the nodes N 1 and N 2 of the storage unit are coupled to the bit lines BL and ZB L. Reading and writing are possible overnight.
  • FIG. 2 shows the column address in the SRAM 100 shown in FIG. (Including burst addresses) and the bit line pairs selected based on them.
  • the column address is not particularly limited, but has a 3-bit configuration (A 0, A 1, A 2).
  • the first column selection circuit 11-1 and the second column selection circuit 11-2 each select a bit line pair specified by a 3-bit column address signal. At this time, the signal caused by the crosstalk between the bit line pair selected by the first column selection circuit 11-1 and the bit line pair selected by the second column selection circuit 11-12. In order to prevent interference, there is no non-selection between the bit line selected by the first column selection circuit 11-1 and the bit line selected by the second column selection circuit 11-12.
  • the decoding configuration is such that multiple bit lines in the state are interposed. In the example shown in FIG.
  • bit line selected by the first column selection circuit 11-1 Eight pairs of unselected bit lines are always interposed between the column lines selected by the column selection circuits 1 1 and 1 2. For example, note the bit line pairs that are simultaneously selected when the column address signals AO, A1, A2 are 0, 0, 0. Such a decoding configuration can be easily realized by replacing the logical value (0, 1) of the address signal A2.
  • the bit line selected by the first column selection circuit 111 and the second column selection circuit irrespective of the values of the column address signals AO, ⁇ 1, A2 Eight pairs of unselected bit lines always intervene between the bit lines selected by the circuits 11-2, so that the minimum distance between the selected bit line and the memory cell array 10 is constant. Value is maintained (the distance between multiple selected bit line pairs does not change depending on the address) This is also effective as a countermeasure against multi-bit soft errors (SER) caused by neutrons.
  • SER multi-bit soft errors
  • FIG. 5 shows a configuration example of an SRAM to be compared with the SRAM 100 shown in FIG. 1, and FIG. 6 shows a column address (burst) in the SRAM 200 shown in FIG. Address) and the bit line pair selected based on it.
  • a column selection circuit 51 for selecting the data line, a sense amplifier (SA) for amplifying the signal of the bit line selected by the column selection circuit 51, and a write buffer (WB) for writing data are included. It includes a sense amplifier and a write buffer 52.
  • the first peripheral circuit (11-1-1, 12-1) and the second peripheral circuit (11-12, 12-2) are divided into two, Since they are arranged facing each other with the memory cell array 10 interposed therebetween, the column selection circuits 11-1 and 11-2 and the sense amplifiers and write amplifiers 12-1 and 12-2 are arranged in the horizontal direction (arrow Y).
  • the cell array pitch in the direction is relaxed twice as compared with the case shown in FIG. This is illustrated in FIG. 6 and FIG. It is clear from comparison with FIG.
  • the vertical (arrow X direction) cell array pitch of the first peripheral circuit (111-1-1, 1-2-1) or the second peripheral circuit (111-1-2, 1-2-2) is the fifth. This can be reduced by a factor of two or less compared to the case shown in the figure, because of the layout method in which circuit blocks are divided and stacked, redundant connection wiring between divided circuit blocks, This is because it is possible to eliminate the gap (securing the isolation region between the MOS transistor and the element).
  • bit line selected by the first column selection circuit 11-1 and the bit line selected by the second column selection circuit 11-12 there are a plurality of non-selected states.
  • the bit line pair selected by the first column selection circuit 111 and the bit line pair selected by the second column selection circuit 111 Signal interference caused by crosstalk between the bit line pair can be prevented.
  • FIG. 7 shows another configuration example of the memory cell array 10 and its periphery in the SRAM 10 shown in FIG.
  • the memory cell array 10 shown in FIG. 3 is, as shown in FIG.
  • the above-mentioned memory mats 71 to 78 include a plurality of sub-word lines, a plurality of bit lines arranged so as to intersect with the sub-word lines, and a plurality of stick-type memory cells provided at the intersections. Comprising.
  • Individual memory mats 7 1 to 78 and shared peripheral circuits 8 The relationship between 1 and 89 is as follows: the memory cell array 10 shown in FIG. 1 and the first peripheral circuit (111, 12-1-1) and the second peripheral circuit (111) — 2, 1 2-2), and a plurality of bit line pairs in each of the memory mats 71 to 78 are coupled to the corresponding shared peripheral circuit 81 to 89 for each pair. (See Figure 2).
  • FIG. 8 shows a configuration to be compared with the configuration shown in FIG.
  • the memory cell arrays 101 to 108 the peripheral circuits (YS, SA, WB) 61 to 68 arranged corresponding to the memory cell arrays 101 to 108, 1 to 124 are provided.
  • one peripheral circuit (YS, SA, WB) is required for each memory mat.
  • four sense amplifiers SA and four write buffers WB are provided. Needed.
  • the adjacent memory mats share the shared peripheral circuits 81-89 sandwiched between them, for example, four memory mats 71-74, Since shared peripheral circuits 81 to 85 are arranged, five sense amplifiers (SA) and five write buffers (WB) are required. Therefore, in the configuration shown in FIG. 7, the number of sense amplifiers (SA) and write buffers (WB) is increased as compared with the configuration shown in FIG. 8, but the number of sense amplifiers (SA) and write buffers (WB) is increased.
  • the length in the vertical direction (the direction of the arrow Y) per one piece is less than half as compared with the case shown in FIG. The reason for this is that, as already described with reference to FIGS.
  • n is the vertical length of the memory map
  • D is the vertical length of the sense amplifier (SA) or write buffer (WB).
  • FIG. 9 representatively shows a configuration example of the shared peripheral system circuit 82 shown in FIG. All other shared peripheral circuits can have the same configuration.o
  • the shared peripheral circuit 82 is arranged so as to sandwich a shared sense amplifier (SA), a shared sense amplifier including a shared write buffer (WB), and a shared write buffer section 822.
  • the selection switches 824 and 825 are formed by MOS transistors, and when one is conducting, the other is made non-conducting to operate in a time series manner. For example, when the selection switch 824 is conductive, the bit line in the memory mat 71 is coupled to the shared sense amplifier and the shared write buffer 822 via the column selection circuit 821 and the selection switch 824. Is done. As a result, data can be read from the memory mat 71 and written to the memory mat 71.
  • the selection switch 825 when the selection switch 825 is turned on, the bit line in the memory mat 72 is connected to the shared sense amplifier and the shared write buffer via the column selection circuit 823 and the selection switch 825. It is joined to part 8 22. As a result, data read from memory mat 72 and memory Data can be written to the memory mat 72.
  • FIG. 10 representatively shows a configuration example of the peripheral circuit 61 in FIG.
  • This peripheral circuit 61 consists of a sense amplifier (SA) and a write buffer.
  • SA sense amplifier
  • SA sense amplifier
  • WB write buffer
  • the sense amplifier (SA) and the write buffer (WB) are shared between adjacent memory mats, and the sense amplifier (SA) and the write buffer (WB) are shared.
  • the layout area can be reduced.
  • the shared peripheral circuits 81 to 89 sandwiched between adjacent memory mats are shared, for example, four memory mats 71 to 74 are arranged, and the shared peripheral circuits 81 to 85 are arranged. Therefore, five sense amplifiers (SA) and five write buffers (WB) are required. Therefore, the length in the vertical direction (in the direction of the arrow Y) per sense amplifier (SA) or write buffer (WB) can be reduced to half or less as compared with the case shown in FIG.
  • FIGS. 11, 12, and 13 show another configuration example of the memory cell MC.
  • the MOS transistors 43 and 45 in the memory cell MC shown in FIG. It has been changed to 1 1 and 1 1 2.
  • the memory cell MC shown in FIG. 12 is composed of MOS transistors 41 and 42 which also serve as a transfer MOS transistor and a load MOS transistor, and an n-channel MOS transistor which functions as a driving MOS transistor. It is a memory cell consisting of four transistors, 44 and 46. At this time, p-channel type MOS transistors are used as the MOS transistors 41 and 42. In the holding operation, the bit lines BL and / BL need to be at the voltage level of the high-potential-side power supply V dd, and although there are restrictions in operation, the number of elements is small, which is effective for reducing the area.
  • the MOS transistor in the memory cell MC may have a bulk configuration in which a diffusion layer forms a pn junction in a semiconductor substrate, but may employ a vertical configuration in order to reduce a chip area.
  • a MOS transistor having a channel of the first conductivity type is formed by a vertical MOS transistor
  • a MOS transistor having a channel of the second conductivity type is a bulk MOS transistor having a diffusion layer in a semiconductor substrate. Forming in the evening makes it possible to reduce the number of gauze separations in the semiconductor substrate.
  • FIG. 13 shows a cross section of a main part of the memory cell MC shown in FIG.
  • n-channel type MOS transistors 41, 42, 43 and 46 are formed in a substrate, and p-channel type MOS transistors 43 and 45 have a diffusion layer on a semiconductor substrate.
  • the vertical MOS transistor can be formed, and by doing so, the n-well for forming the drain and source of the p-channel MOS transistor does not need to be formed on the substrate. The area can be reduced.
  • the vertical type MOS transistor is composed of a quadrangular prism-shaped laminate (P1, P2) in which a lower semiconductor (drain) 57, an intermediate semiconductor layer 58, and an upper semiconductor layer (source) 55 are laminated.
  • FIG. 16 shows a cross section of a main part of the memory cell MC shown in FIG.
  • Nl1, N12, and N13 are added to clarify the correspondence between the electrodes of the main transistors.
  • the P-channel MOS transistors 41 and 42 have a vertical structure, and are formed so as to be stacked on the n-channel driver MOS transistors 44 and 46.
  • the channel is formed in a direction perpendicular to the semiconductor substrate 99, and a gate (word line) is formed on a side wall. For this reason, it is sufficient for the base to have a space for two MOS transistors (44, 46) .
  • the memory cell MC shown in FIG. 12 has a structure in which all four MOS transistors have a bulk structure. In comparison, the area occupied by the chip can be reduced. Since the transfer MOS transistors 41 and 42 are formed in SOI (silicon on insulator), the need for a well isolation is eliminated. In addition, in the case of the vertical structure, the contact also serves as the contact itself, so that the contact hole, which was indispensable for the bulk structure, is not required.
  • the memory cell MC shown in FIGS. 11, 12, and 13 Since the memory cell MC shown in FIGS. 11, 12, and 13 has a smaller chip occupation area than the structure shown in FIG. 4, the memory cell MC shown in FIG. In comparison, the divergence on the layout between the memory cell and the peripheral circuit in the column system increases. For this reason, in the configuration shown in FIGS. 1 and 7, when the memory cell shown in FIGS. 11, 12, and 13 is adopted, the operation effect is as follows. It is more remarkable than when adopting
  • FIG. 14 shows another configuration example of the SRAM which is an example of the semiconductor memory device according to the present invention.
  • the memory cell array 10 shown in FIG. 14 The first peripheral circuit (11-1-1, 12-1) and the second peripheral circuit (11-2, 12-12) are arranged in two circuits, and the word line dry line 19 and the word line WL are connected to each other.
  • One memory cell array 10 may be shared.
  • FIG. 15 shows a relationship between a column address (including a burst address) and a bit line pair selected based on the column address in another configuration example of the SRAM according to the present invention.
  • a column address including a burst address
  • bit line pair selected based on the column address in another configuration example of the SRAM according to the present invention.
  • FIG. 2 shows two bit line pairs in one memory cell array 10, but as shown in FIG. 15, the configuration of the column address signal is increased by one bit.
  • a 4-bit configuration (A 0, A 1, A 2, A 3) may be employed so that one bit line pair is selected in one memory cell array 10.
  • FIG. 17 shows another configuration example of the first column selection circuit 11-1 and the second column selection circuit 11-2.
  • the first column selection circuit 11-1 and the second column selection circuit 11-12 are opposed to each other with the memory cell array 10 interposed therebetween.
  • data reading is performed in a direction crossing a plurality of bit line pairs represented by the bit line pairs BL1, / BL1, BL2, / BL2.
  • a read data line pair 115 for writing data and a data line pair 110 for writing data are formed, and a bit line pair BL 1 and BL 1 In the direction crossing / BL1, BL2, / BL2, a read / write data line pair 1 16 for reading data and a write / data line pair 1 17 for writing data are formed. .
  • the first column selection circuit 111 comprises a plurality of column switch circuits 118-8-1 to 118-8 selected and operated based on a column selection signal YSS.
  • the second column selection circuit 1 1-2 is selectively operated based on the column selection signal YSS. It comprises a plurality of column switch circuits 119-1 to 119-8.
  • the plurality of column switch circuits 118-1 to 118-8 have the same configuration as each other.
  • the column switch circuit 118-1 includes an equalizing circuit 111 that can equalize the bit line pair BL1, / BL1 based on the column selection signal YSS, and a bit based on the column selection signal YSS.
  • a data write transfer switch 112 that can selectively couple a line pair BL1 / BL1 to a write line 110, and a bit line pair BL1, / BL1 based on a column select signal.
  • a column buffer circuit 114 capable of buffering a column selection signal YS S, which can selectively couple to the read data line pair 115.
  • the plurality of column switch circuits 119-1 to 119-8 have the same configuration.
  • the column switch circuit 119-1 includes an equalizing circuit 101 that can equalize the bit line pair BL 2 and / BL 2 based on the column selection signal YSS, and a bit line based on the column selection signal YSS.
  • the data write transfer switch 102 which can selectively couple the pair BL2, / BL2 to the write data line pair 117, and the bit line pair BL2, / BL2 based on the column selection signal.
  • a data read transfer switch 103 that can be selectively coupled to the read data line pair 116 and a column buffer circuit 104 that can buffer the column selection signal YSS are included.
  • the memory cell array 10 includes a plurality of bit line pairs.
  • bit line pair BL2, / BL2 is adjacent to the bit line pair BL1, / BL1
  • the column switch circuit 118 coupled to the bit line pair BL1, / BL1 -1 and the column switch circuit 119-1 coupled to the bit line pair BL 2, / BL 2 are opposed to each other via the memory cell array 10.
  • the column switch circuit 118-1 is represented by BL1 and ZBL1.
  • the column switch circuits 1 19-1 to: L 19-8 are coupled to even-numbered bit line pairs represented by BL 2 and / BL 2 .
  • the column selection circuit 11 is divided into two parts, a first column selection circuit 111 and a second column selection circuit 111, which are arranged in opposition via the memory cell array 10. Therefore, as in the case of the above example, the cell array pitch in the horizontal direction of the column selection circuits 11-1 and 11-2 is reduced to twice that of the case shown in Fig. 5. Is done.
  • FIG. 18 shows a configuration example of the column switch circuit 118-1.
  • the column buffer circuit 114 includes a p-channel MOS transistor 138 coupled to the high-potential-side power supply V dd and an ⁇ -channel M ⁇ S transistor 139 coupled to the ground GND connected in series. Select signal YS S is logically inverted and output.
  • the equalizing circuit 111 includes ⁇ -channel type M ⁇ S transistors 131, 132, and 133.
  • the ⁇ -channel MOS transistor 13 1 is coupled to the high-potential power supply V dd and the bit line BL 1, and connects the bit line BL 1 to the high-potential power supply based on the output signal of the column buffer circuit 114. Precharge to Vdd level.
  • the p-channel M 0 S transistor 132 is coupled to the high-potential power supply V dd and the bit line / BL 1, and sets the bit line BL 2 to the high-potential side based on the output signal of the column buffer circuit 114. Precharge to power supply Vdd level.
  • the p-channel MOS transistor 133 short-circuits the bit line pair BL 1 / BL 1 based on the output signal of the column buffer circuit 114 for equalization. During the period when the output signal of the column buffer circuit 114 is at a low level, the channel type MOS transistors 131, 132, 133 are turned on, and the equalization of the bit lines BL1, / BL1 is performed. Done.
  • the transfer switch for data writing 112 is an n-channel MOS transistor that can couple the bit line BL 1 to the write data line pair 110 based on the output signal of the column buffer circuit 114. And an n-channel MOS transistor 135 capable of coupling the bit line / BL 1 to the other of the write / read line pair 110 based on the output signal of the column buffer circuit 114. With the n-channel MOS transistors 134 and 135 turned on, the write data of the write data line pair 110 can be transmitted to the bit line pair BL 1 and / BL 1.
  • the transfer switch for data read 113 is a P-channel MOS transistor that can couple one of the lead data line pair 115 to the bit line BL1 according to the power ram selection signal YSS.
  • FIG. 19 shows another configuration example of the first column selection circuit 111 and the second column selection circuit 111.
  • the configuration shown in FIG. 19 is significantly different from that shown in FIG. 17 in that each pair of bit lines BL1, / BL1, BL2, / BL2 is connected to both ends thereof.
  • a column switch circuit is provided. That is, for each of the two pairs of bit lines BL1, / BL1, BL2, / BL2, a column switch circuit 118-1 to 118-8 is provided at one end thereof, and two pairs of bit lines are provided. For each pair of lines BL 1, / BL 1, BL 2, / BL 2, a column switch circuit 119-1 to 119-18 is provided at the other end.
  • the column switch circuits 118-1 to 118-8 have the same configuration as each other, and one of them is a column switch circuit as shown representatively.
  • Data transfer switch 124 that can couple bit line pair BL 1 and / BL 1 to write data line pair 110 based on select signal, column buffer that enables column select signal buffering Circuit 126, equalizing circuit 123 that enables equalization of bit line pair BL2, / BL2 based on column select signal, selectively selects bit line pair BL2, / BL2 based on column select signal
  • a data read transfer switch 125 connectable to the read data line pair 115.
  • the column switch circuits 1 1 1 1 1 1 to 1 1 1 1-8 have the same configuration as each other, and one of them has a bit line based on an equalize signal transmitted through an equalize line 122 as shown representatively.
  • Equalizing circuit 127 that enables equalization of pairs BL 1 and / BL 1 Data read that can selectively couple bit line pair BL 1 and / BL 1 to data line pair 1 16 based on column select signal
  • Transfer switch 129 which can couple bit line pair BL2, / BL2 to write data line pair 117 based on column select signal, transfer switch 128 for data write, column select signal
  • column select signal Includes a column buffer circuit 130 that enables buffering.
  • the column selection circuit 11 is divided into a first column selection circuit 11-1 and a second column selection circuit 11-12, which are arranged to face each other via the memory cell array 10.
  • the cell pitch in the horizontal direction of the column selection circuits 11 and 11 is reduced by a factor of 2 compared to the case shown in Fig. 5. Is done.
  • FIG. 20 shows a configuration example of the column switch circuit 118-1 shown in FIG.
  • the column buffer circuit 126 includes a p-channel MOS transistor 238 coupled to the high-potential-side power supply Vdd, and an n-channel MOS transistor 238 coupled to the ground GND.
  • a channel type MOS transistor 239 is connected in series, and the column selection signal YSS is logically inverted and output.
  • the equalizing circuit 123 includes p-channel type MOS transistors 231, 232, and 233.
  • the P-channel MOS transistor 231 is coupled to the high-potential-side power supply Vdd and the bit line BL2, and connects the bit line BL2 to the high-potential-side power supply Vdd based on the equalize signal of the equalize line 122. Precharge to level.
  • the p-channel type MOS transistor 232 is coupled to the high-potential power supply V dd and the bit line / BL 2, and connects the bit line / BL 2 to the high-potential power supply Vd based on the equalizing signal of the equalizing line 122. Precharge to d level.
  • the p-channel type MOS transistor 233 short-circuits the bit line pair BL 2, / BL 2 based on the equalize signal of the equalize line 122 for equalization.
  • the p-channel MOS transistors 231, 232 are coupled to the high-potential power supply V dd and the bit line / BL 2, and connects the bit line / BL 2 to the high-potential power supply Vd based on the equalizing signal of the equalizing line 122. Precharge to d level.
  • the p-channel type MOS transistor 233 short-circuits the bit line pair BL 2, / BL 2 based on the equalize signal of the equalize line 122 for equalization.
  • the data write transfer switch 124 is an n-channel MOS transistor capable of coupling the bit line BL1 to one of the write data line pair 110 based on the output signal of the column buffer circuit 126. 234 and an n-channel MOS transistor 135 capable of coupling a bit line / BL 1 to the other of the write data line pair 110 based on the output signal of the column buffer circuit 126 described above. Become. n-channel MOS transistor 2
  • the write data of the write data line pair 110 can be transmitted to the bit line pairs BL 1 and / BL 1 while the lines 34 and 235 are conducting.
  • the data read transfer switch 125 is a p-channel MOS transistor 236 that can couple one of the read data line pair 115 to the bit line BL2 according to the column select signal YSS, and the column select signal The other end of the read data line pair 1 15 can be coupled to the bit line / BL 2 according to YSS. And a channel-type MOS transistor 237. When the column selection signal YSS is at the low level, the ⁇ channel type MOS transistors 236 and 237 are turned on, and the data on the bit lines BL 2 and / BL 2 is transmitted to the read data line pair 115. You.
  • the other column switch circuits have the same configuration.
  • FIG. 21 shows another configuration example of the first column selection circuit 11-1 and the second column selection circuit 11-2.
  • the first column selection circuit 11 and the second column selection circuit 11-2 are arranged to face each other via the memory cell array 10.
  • the configuration shown in FIG. 21 is largely different from that shown in FIG. 19 in the layout of the column switch circuit. That is, the column switch circuit 118-1 is provided with an equalizing circuit 222 for enabling equalization of the data lines BL1 and / BL1 based on the equalizing signal of the equalizing line 122, and a demultiplexing circuit based on the column selection signal.
  • the data write transfer switch 224 which can selectively connect the lines BL 1 and / BL 1 to the write data line pair 110, and the data lines BL 2 and / BL according to the equalize signal of the equalize line 122.
  • An equalizing circuit 221 that enables equalization of 2 and a data read transfer switch 223 that can selectively couple bit line pairs BL2 and / BL2 to read data line pair 115 based on a column selection signal.
  • the other column switch circuits have the same configuration.
  • the column selection circuit 11 is divided into a first column selection circuit 11-1 and a second column selection circuit 11-2, which are arranged to face each other via the memory cell array 10.
  • the cell array pitch in the horizontal direction of the column selection circuits 11-1 and 11-2 is reduced to twice that in the case shown in Fig. 5. Is done.
  • FIG. 22 shows the column switch circuit 118-1 shown in FIG. 21.
  • the equalizing circuit 221 includes p-channel type MOS transistors 331, 332, and 333.
  • the p-channel MOS transistor 331 is coupled to the high-potential-side power supply Vdd and the bit line BL2, and connects the bit line BL2 to the high-potential-side power supply based on the equalize signal of the equalize line 122. Precharge to Vdd level.
  • the p-channel type MOS transistor 332 is coupled to the high-potential-side power supply Vdd and the bit line ZBL2, and sets the bit line / BL2 to the high-potential side based on the equalizing signal of the equalizing line 122.
  • the p-channel type MOS transistor 333 short-circuits the bit line pair BL 2 and / BL 2 based on the equalize signal of the equalize line 122 for equalization. During the period in which the equalizing signal of the equalizing line 122 is set to the one-level level, the p-channel type MOS transistors 331, 332, 333 are turned on, and the bit lines BL2, / BL2 are equalized. .
  • the equalizing circuit 222 includes p-channel type MS transistors 431, 432, and 433.
  • the p-channel MOS transistor 43 1 is coupled to the high-potential power supply Vdd and the bit line BL 2, and sets the bit line BL 2 to the high-potential power supply V dd level based on the equalize signal of the equalize line 122. To clean.
  • the p-channel MOS transistor 432 is coupled to the high-potential power supply Vdd and the bit line / BL2, and sets the bit line / BL2 to the high-potential side based on the equalized signal of the equalizing line 122. Precharge to power supply Vdd level.
  • the p-channel MOS transistor 433 short-circuits the bit line pair BL 2 and / BL 2 based on the equalize signal of the equalize line 122 for equalization.
  • the p-channel MOS transistors 43 1, 432 and 433 are turned on, and the equalization of the bit lines BL 2 and / BL 2 is performed.
  • Is Transfer switch 223 for data read P-channel MOS transistor 336 that can couple one of read data line pair 1 15 to bit line BL 2 according to select signal YS S, and read data line pair 1 according to column select signal YSS
  • a p-channel MOS transistor 337 capable of coupling the other of 15 to the bit line / BL2.
  • the transfer switch for data write 224 is an n-channel MOS transistor capable of connecting a bit line to one of the data write data line pair 110 and BL 1 based on the column selection signal YSS.
  • a n-channel MOS transistor 335 capable of coupling a bit line / BL1 to the other of the pair of bit lines 110 based on the column selection signal YSS.
  • FIG. 23 shows another configuration example of the first column selection circuit 111 and the second column selection circuit 111.
  • the first column selection circuit 111 and the second column selection circuit 111 are arranged to face each other via the memory cell array 10.
  • the configuration shown in FIG. 21 is significantly different from that shown in FIG. 19 in the layout of the column switch circuit. That is, the column switch circuit 118-8-1 includes an equalizing circuit 242 for enabling equalization of the data lines BL 1 and / BL 1 in accordance with the equalizing signal of the equalizing line 122, and a bit line based on the column selection signal.
  • Data read transfer switch 2 24 which can selectively couple BL 1 and / BL 1 to read data line pair 1 1 5 and data line BL 2 according to the equalize signal of equalize line 1 2 2 , / BL 2 equalization Circuit 241, a data read transfer switch 243 capable of selectively coupling the bit line pair BL2, / BL2 to the lead data line pair 1 15 based on a column selection signal.
  • the other column switch circuits 118-8-2 to 118-8-8 have the same configuration.
  • a column switch circuit 1199-1 is provided with an equalize circuit 246 for enabling equalization of the data lines BL1 and / BL1 according to the equalize signal of the equalize line 121, and a data line based on the column selection signal.
  • Data write transfer switch 248, which can selectively couple BL 1 and / BL 1 to the write data line pair 1 17, and data lines BL 2 and / BL according to the equalize signal of equalize line 121
  • Equalization circuit 245 that enables equalization of data lines 2
  • Data transfer transfer that can selectively connect the data lines BL 2 and / BL 2 to the data line 1 1 17 based on the power selection signal Includes switch 247.
  • the other column switch circuits 119-2-2 to 119-8 are configured in the same manner.
  • the second column selection circuit 1 1—2 are divided into two, and they are placed opposite each other with the memory cell array 10 interposed therebetween.
  • the cell arrangement pitch in the horizontal direction of the circuits 11-1 and 11-2 is reduced twice as compared with the case shown in FIG.
  • FIG. 24 shows a configuration example of the transfer switch 248 for data writing and the equalizing circuit 246 in FIG.
  • the data write transfer switch 248 includes an n-channel MOS transistor 434 capable of connecting the bit line BL1 to one of the write data line pairs 1 17 based on the column select signal YSS, and a column select signal YSS. And an n-channel MOS transistor 435 capable of coupling the bit line / BL1 to the other of the write data line pair 117 based on the above.
  • n-channel type MO With the S transistors 434 and 435 turned on, the write data on the write data line pair 117 can be transmitted to the bit line pairs BL 1 and / BL 1.
  • the equalizing circuit 246 includes p-channel MOS transistors 531, 5332, and 533.
  • the p-channel type MOS transistor 531 is coupled to the high-potential-side power supply Vdd and the bit line BL1, and sets the bit line BL1 to the high potential based on the equalizing signal of the equalizing line 122. Precharge to the power supply Vdd level.
  • the p-channel MOS transistor 5332 is coupled to the high-potential-side power supply V dd and the bit line ZB L1 to connect the bit line / BL 1 based on the equalizing signal of the equalizing line 122. Precharge to the high-potential power supply Vdd level.
  • the bit line pair BL1, / BL1 is short-circuited based on the equalize signal of the equalize line 1221 for equalization.
  • the p-channel type M ⁇ S transistors 5 3 1, 5 3 2, 5 3 3 are turned on, and the bit lines BL 1, 2 / BL 1 equalization is performed.
  • the equalizing circuit 245 and the data write transfer switch 247 have the same configuration as the equalizer circuit 246 and the data write transfer switch 248, respectively.
  • FIG. 25 shows a configuration example of the equalizing circuit 242 and the data transfer switch 244 in FIG.
  • the equalizing circuit 242 includes p-channel MOS transistors 631, 6332, and 633.
  • the bit line BL1 is coupled to Vdd and the bit line BL1, and precharges the bit line BL1 to the high potential side power supply Vdd level based on the equalized signal of the equalized line 122.
  • the p-channel type MOS transistor is a high-potential power supply.
  • Vdd is coupled to bit line / BL1 and equalized lines 1 2 2
  • the bit line / BL1 is precharged to the high-potential-side power supply Vdd level based on the reset signal.
  • the p-channel type MOS transistor 633 short-circuits the bit line pair BL1, / BL1 based on the equalize signal of the equalize line 122 for equalization.
  • the p-channel MOS transistors 63 1, 632 and 633 are turned on, and the equalizing of the bit lines BL 1 and / BL 1 is performed. Done.
  • the transfer switch for data read 244 is a p-channel MOS transistor 436 capable of coupling one of the read data line pair 115 to the bit line BL 1 according to the power column select signal YSS, and a column select signal.
  • a p-channel MOS transistor 437 capable of coupling the other of the read / write line pair 115 to the bit line / BL 1 according to the YSS.
  • the column selection signal YSS is at the low level, the p-channel MOS transistors 436 and 437 are turned on, so that the data on the bit lines BL 1 and / BL 1 is transmitted to the read data line pair 115.
  • the equalizing circuit 241 and the data read transfer switch 243 have the same configuration as the equalize circuit 242 and the data read transfer switch 244, respectively.
  • the present invention can be widely applied to a memory card equipped with an SRAM chip, a semiconductor integrated circuit such as a microcomputer or a system LSI equipped with an SRAM as an on-chip memory.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
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Abstract

An SRAM (100) includes a memory cell array (10) and peripheral circuits arranged to surround the memory cell array. The memory cell array (10) has a plurality of word lines (WL), a plurality of bit lines (BL,/BL) arranged to intersect them, and a plurality of memory cells (MC) arranged at the points where the word lines intersect the bit lines. First peripheral circuits (11-1, 12-1) and second peripheral circuits (11-2, 12-2) are arranged to oppose to each other via the memory cell array. This mitigates the cell arrangement pitch of a column selection circuit (YSW), a sense amplifier (SA), and a write buffer (WB) in the lateral direction, thereby reducing the misfit between the memory cell array and the peripheral circuits in the layout.

Description

明 細 書 半導体記憶装置 技術分野  Description Semiconductor storage device Technical field
本発明は、 半導体記憶装置に関し、 例えばスタティック ·ランダム ·ァク セス ·メモリ （ 「S R AM」 と略記する） に適用して有効な技術に関する。 背景技術  The present invention relates to a semiconductor memory device, and more particularly to a technique effective when applied to a static random access memory (abbreviated as “SRAM”). Background art
ダブルデー夕レート （ 「D D R」 と略記する） 方式の動作モードを有 する S R A Mにおいて、カラムトランスファゲ一ト回りのパターンレイ ァゥ卜の集積度を損なわずに、同時に選ばれる隣接セルのビッ ト線間の 信号の干渉をレイァゥト的な対策を軽減するための技術として、特開平 1 1 - 8 6 5 5 8号公報に記載されているように、バーストアドレスに より選択されるメモリセルの物理ァドレスにスクランブルをかける技 術が知られている。具体的には、 カラムァドレスをデコードしてカラム トランスファゲ一トをスィツチ制御するための列選択回路の列デコー ダの出力配線の一部をクロスさせたり、ァドレス変換回路によりバース ト力ゥン夕の出力であるバース トアドレスに対してァドレス変換処理 を行っている。  In an SRAM having a double data rate (abbreviated as "DDR") mode of operation, the bit lines of adjacent cells selected at the same time without deteriorating the pattern layout integration around the column transfer gate As a technique for mitigating late measures against signal interference between signals, as disclosed in Japanese Patent Application Laid-Open No. 11-86558, the physical address of a memory cell selected by a burst address is disclosed. There is a known technique for scrambling a car. Specifically, a part of the output wiring of the column decoder of the column selection circuit for decoding the column address and controlling the switch of the column transfer is crossed, or the burst conversion circuit is used by the address conversion circuit. Address conversion processing is performed on the burst address output from the system.
ここで、 D D R方式とは、バース トモ一ド動作のひとつの形式として、 外部クロック入力の立ち上がりエツジと立ち下がりエツジに同期して データのリード · ライ トを行う方式を指す。  Here, the DDR method refers to a method of reading and writing data in synchronization with a rising edge and a falling edge of an external clock input as one form of a burst mode operation.
上記の技術によれば、バーストァドレスにより選択されるメモリ物理 ァドレスにスクランブルをかけることにより、カラムトランスファゲ一 ト回りのパターンレイアウトを容易にでき、 しかも、 同時に選ばれる 2 セル間のビッ ト線干渉による影響を考慮したときに有効とされる。 しかしながら、メモリセルとカラム系周辺回路とのレイァゥト上の乖 離については考慮されておらず、例えばメモリセルが 4個のトランジス 夕で構成される場合のようにメモリセルのレイァゥ ト面積が縮小され たことによってメモリセルのレイアウトピッチが、カラム系周辺回路に おけるセルレイァゥトピッチよりも小さくなった場合には、カラム選択 回路のレイァゥトに支障を来す。メモリセルの横方向の配列ピッチに合 わせてカラム選択回路をレイァゥ卜する必要性があることから、カラム 選択回路のレイァゥトにおいては、回路プロックを分割して積み上げる などのレイァゥト手法をとらざるを得ない。 According to the above technology, by scrambling a memory physical address selected by a burst address, a pattern layout around a column transfer gate can be easily performed, and bit line interference between two cells selected at the same time can be achieved. It is effective when considering the effects of However, no consideration is given to the layout divergence between the memory cell and the column-related peripheral circuit, and the layout area of the memory cell is reduced, for example, when the memory cell is composed of four transistors. As a result, when the layout pitch of the memory cells becomes smaller than the cell layout pitch in the column-related peripheral circuits, the layout of the column selection circuit is hindered. Since it is necessary to lay out the column selection circuit in accordance with the horizontal arrangement pitch of the memory cells, the layout of the column selection circuit must take a layout method such as dividing and stacking circuit blocks. Absent.
本発明の目的は、メモリセルとその周辺回路とのレイァゥト上の乖離 を低減するための技術を提供することにある。  An object of the present invention is to provide a technique for reducing a layout divergence between a memory cell and its peripheral circuit.
本発明の上記並びにその他の目的と新規な特徴は本明細書の以下の 記述と添付図面から明らかにされるであろう。 発明の開示  The above and other objects and novel features of the present invention will become apparent from the following description of the present specification and the accompanying drawings. Disclosure of the invention
複数のワード線と、それに交差するように設けられた複数のビッ ト線 と、上記ヮード線と上記ビット線との交差する箇所に設けられた複数の メモリセルとを含むメモリセルアレイと、上記メモリセルアレイの周辺 に配置された周辺回路と、 を含んで半導体記憶装置が構成されるとき、 上記周辺回路は、 第 1周辺回路と、 上記メモリセルアレイを介して上記 第 1周辺回路に対向配置された第 2周辺回路とを含み、上記第 1周辺回 路と上記第 2周辺回路とは、それぞれ互いに異なる上記ビッ ト線に結合 され、 且つ、 入力されたァドレス信号に基づいて上記ビッ ト線を選択す るためのカラム選択回路と、上記カラム選択回路によって選択されたビ ッ ト線を介して伝達された信号を増幅するためのセンスアンプと、上記 カラム選択回路によって選択されたビッ ト線に書き込みデータを供給 するためのライ トバッファとを含んで成る。 A memory cell array including a plurality of word lines, a plurality of bit lines provided to cross the word lines, and a plurality of memory cells provided at intersections of the read lines and the bit lines; And a peripheral circuit disposed around the cell array. When the semiconductor memory device is configured, the peripheral circuit is disposed to face the first peripheral circuit via the memory cell array. A second peripheral circuit, wherein the first peripheral circuit and the second peripheral circuit are respectively coupled to the different bit lines, and select the bit line based on an input address signal. A column selection circuit, a sense amplifier for amplifying a signal transmitted through the bit line selected by the column selection circuit, and a column selection circuit. Supply write data to bit lines selected Te And a write buffer for performing the operation.
上記の手段によれば、第 1周辺回路と第 2周辺回路とが上記メモリセ ルアレイを介して対向配置されることにより、 カラム選択回路や、 セン スアンプ及びライ トバッファの横方向のセル配列ピヅチを拡げること ができ、 このことが、 メモリセルとその周辺回路とのレイアウト上の乖 離の低減を達成する。  According to the above means, the first peripheral circuit and the second peripheral circuit are arranged to face each other with the memory cell array interposed therebetween, so that the cell selection pitch in the horizontal direction of the column selection circuit, the sense amplifier and the write buffer can be expanded. This achieves a reduction in layout divergence between the memory cell and its peripheral circuits.
このとき、 上記メモリセルは、 スタティ ック型の記憶部と、 上記ヮ一 ド線の論理レベルに応じて、上記データ線を上記記憶部に結合可能なス ィツチとを含んで構成することができる。  At this time, the memory cell may include a static storage unit and a switch capable of coupling the data line to the storage unit according to a logic level of the read line. it can.
また、 上記データ記憶部は、 積層型のシリコン · トンネル ' トランジ ス夕を含んで構成することができる。  Further, the data storage unit can be configured to include a stacked silicon tunnel transistor.
さらに、上記第 1周辺回路におけるカラム選択回路によって選択され るビッ ト線と、上記第 2周辺回路におけるカラム選択回路によって選択 されるビット線との間には、非選択状態のビッ ト線を介在させることが できる。  Furthermore, a non-selected bit line is interposed between the bit line selected by the column selection circuit in the first peripheral circuit and the bit line selected by the column selection circuit in the second peripheral circuit. It can be done.
センスアンプやライ トバヅファの占有面積を減少させるためには、第 1メモリマッ トと、上記センスアンプ及び上記ライ トバッファを介して 上記第 1メモリマッ トに隣接配置される第 2メモリマッ トとを含むと き、上記センスアンプ及び上記ライ トバッファを、 上記第 1メモリマヅ 卜と第 2メモリマッ トとの間で共有させると良い。  In order to reduce the area occupied by the sense amplifier and the write buffer, it is necessary to include a first memory mat and a second memory mat adjacent to the first memory mat via the sense amplifier and the write buffer. Preferably, the sense amplifier and the write buffer are shared between the first memory map and the second memory map.
そして、 複数のワード線と、 それに交差するように設けられた第 1ビ ツ ト線対と、 上記第 1 ビッ ト線対に隣接配置された第 2ビッ ト線対と、 上記ヮード線と上記第 1，第 2ビッ ト線対との交差する箇所に設けられ た複数のメモリセルとを含むメモリセルアレイを備えて半導体記憶装 置が構成されるとき、カラム選択信号に基づいて上記第 1ビット線対を 選択可能な第 1カラムスィツチ回路と、カラム選択信号に基づいて上記 第 2ビッ ト線対を選択可能な第 2カラムスィツチ回路とを設け、上記第 1カラムスィヅチ回路と上記第 2カラムスィツチ回路とは、上記メモリ セルアレイを介して対向するように配置する。このよにしてもカラムス ィヅチ回路がメモリセルアレイを介して分散配置されることで、カラム スィツチ回路横方向の配列ピヅチを拡げることができるため、メモリセ ルとその周辺回路とのレイァゥト上の乖離を低減することができる。こ のとき、 上記第 1カラムスィヅチ回路の近傍には、 上記第 1 ビヅ ト線対 と交差する方向にデータ読み出しのための第 1 リードデータ線対及び デ一夕書き込みのための第 1ライ トデ一夕線対を形成し、上記第 2カラ ムスィツチ回路の近傍には、上記第 2ビッ ト線対と交差する方向にデ一 夕読み出しのための第 2 リードデータ線対及びデ一夕書き込みのため の第 2ライ トデ一夕線対を形成することができる。上記第 1カラムスィ ツチ回路は、上記カラム選択信号に基づいて上記第 1ビッ ト線対のィコ ライズを可能とする第 1ィコライズ回路と、上記カラム選択信号に基づ いて上記第 1 ビッ ト線対を選択的にライ トデ一夕線対に結合可能な第 1データライ ト用トランスファスィツチと、上記カラム選択信号に基づ いて上記第 1 ビッ ト線対を選択的に第 1 リードデータ線対に結合可能 な第 1データリード用トランスファスィツチとを含んで構成すること ができる。上記第 2カラムスィツチ回路は、 上記カラム選択信号に基づ いて上記第 2ビッ ト線対のィコライズを可能とする第 2ィコライズ回 路と、上記カラム選択信号に基づいて上記第 2ビッ ト線対を選択的にラ ィ トデ一夕線対に結合可能な第 2データライ ト用トランスファスイ ツ チと、上記カラム選択信号に基づいて上記第 2ビッ ト線対を選択的に第 2 リードデ一夕線対に結合可能な第 2データリード用トランスファス ィツチとを含んで構成することができる。 A plurality of word lines, a first bit line pair provided to cross the word lines, a second bit line pair disposed adjacent to the first bit line pair, When a semiconductor memory device is provided with a memory cell array including a plurality of memory cells provided at intersections with the first and second bit line pairs, the first bit is set based on a column selection signal. A first column switch circuit capable of selecting a line pair, and A second column switch circuit capable of selecting a second bit line pair is provided, and the first column switch circuit and the second column switch circuit are arranged to face each other via the memory cell array. Even in this case, by distributing the column switch circuits via the memory cell array, the array pitch in the horizontal direction of the column switch circuit can be expanded, thereby reducing the layout divergence between the memory cell and its peripheral circuits. can do. At this time, a first read data line pair for reading data and a first write data for data writing are arranged near the first column switch circuit in a direction intersecting with the first bit line pair. A second read data line pair for data read and a data write for data read are formed in the direction crossing the second bit line pair near the second column switch circuit. A second light / night line pair can be formed. The first column switch circuit includes: a first equalizing circuit that enables equalization of the first bit line pair based on the column selection signal; and a first bit line circuit based on the column selection signal. A transfer switch for the first data write that can selectively couple a pair to the write data line pair, and a first read data line pair that selectively selects the first bit line pair based on the column selection signal. And a first data read transfer switch that can be combined with the first data read transfer switch. The second column switch circuit includes a second equalizing circuit that enables equalization of the second bit line pair based on the column selection signal, and a second bit line pair based on the column selection signal. And a transfer switch for the second data write that can be selectively coupled to the write data line pair, and the second read data line is selectively connected to the second bit line pair based on the column selection signal. A second data read transfer switch that can be coupled to the line pair can be included.
カラム選択回路が、上記ビッ ト線対の一端に結合された第 1カラムス ィツチ回路と、上記ビット線対の他端に結合された第 2カラムスィツチ 回路とに分散配置されることにより、カラムスィツチ回路横方向の配列 ピッチを拡げることができるため、メモリセルとその周辺回路とのレイ ァゥ ト上の乖離を低減することができる。さらに具体的な態様としては、 上記第 1カラムスィツチ回路の近傍に、データ読み出しのための第 1 リ 一ドデータ線及びデータ書き込みのための第 1ライ トデータ線が形成 され、 上記第 2カラムスィツチ回路の近傍に、 デ一夕読み出しのための 第 2 リードデータ線及びデータ書き込みのための第 2ライ トデ一夕線 が形成されるとき、 上記第 1カラムスィツチ回路は、 カラム選択信号に 基づいて上記第 1ビッ ト線対を選択的に第 1ライ トデータ線対に結合 可能なデータライ ト用トランスファスイッチと、ィコライズ制御信号に 基づいて上記第 2ビッ ト線対のィコライズを可能とする第 2ィコライ ズ回路と、カラム選択信号に基づいて上記第 2ビッ ト線対を選択的に第A column selection circuit is connected to one end of the bit line pair. By distributing and disposing the switch circuit and the second column switch circuit coupled to the other end of the bit line pair, the array pitch in the lateral direction of the column switch circuit can be increased. Deviation on the layout can be reduced. As a more specific mode, a first read data line for reading data and a first write data line for writing data are formed in the vicinity of the first column switch circuit, and the second column switch circuit is formed. When a second read data line for data reading and a second write data line for data writing are formed in the vicinity of the first column switch circuit, the first column switch circuit performs the above based on a column selection signal. A data write transfer switch that can selectively couple the first bit line pair to the first write data line pair, and a second equalizer that enables the second bit line pair to be equalized based on an equalization control signal And the second bit line pair is selectively selected based on a column selection signal.
2 リ一ドデ一夕線対に結合可能なデータリード用トランスファスイツ チとを禽んで構成することができ、 上記第 2カラムスィヅチ回路は、 ィ コライズ制御信号に基づいて上記第 1 ビッ ト線対のィコライズを可能 とする第 1ィコライズ回路と、カラム選択信号に基づいて上記第 1ビッ ト線対を選択的に上記第 1 リードデータ線対に結合可能なデータリー ド用トランスファスィツチと、カラム選択信号に基づいて上記第 2ビヅ ト線対を選択的に上記第 2ライ トデータ線対に結合可能なデ一夕ライ ト用トランスファスィツチとを含んで構成することができる。 A data read transfer switch that can be coupled to the two read / write line pairs can be configured as a bird, and the second column switch circuit can control the first bit line pair based on an equalize control signal. A first equalizing circuit capable of equalizing the data, a data read transfer switch capable of selectively coupling the first bit line pair to the first read data line pair based on a column selection signal, and a column selection signal. A data transfer switch can be configured to selectively couple the second bit line pair to the second write data line pair based on a signal.
上記第 1カラムスィツチ回路の近傍に、デ一夕読み出しのための第 1 リードデータ線対及びデータ書き込みのための第 1ライ トデータ線対 が形成され、 上記第 2カラムスィツチ回路の近傍に、 データ読み出しの ための第 2 リードデ一夕線及びデ一夕書き込みのための第 2ライ トデ 一夕線が形成されるとき、 上記第 1カラムスィツチ回路は、 上記第 1ビ ッ ト線対のィコライズを可能とする第 1ィコライズ回路と、カラム選択 信号に基づいて上記第 1 ビッ ト線を選択的に上記ライ トデ一夕線対に 結合可能なデ一夕ライ ト トランスファスィ ヅチと、上記第 2 ビヅ ト線対 のィコライズを可能とする第 2ィコライズ回路と、カラム選択信号に基 づいて上記第 2ビッ ト線対を選択的に上記ライ トデ一夕線対に結合可 能なデータリード用トランスファスィヅチとを含んで構成することが でき、 上記第 2カラムスィツチ回路は、 上記第 1 ビヅト線対のィコライ ズを可能とする第 3ィコライズ回路と、カラム選択信号に基づいて上記 第 1 ビッ ト線対を上記リードデータ線対に結合可能なデータリード用 トランスファスィヅチと、上記第 2 ビヅ ト線対を可能とする第 4ィコラ ィズ回路と、カラム選択信号に基づいて上記第 2 ビッ ト線対を選択的に 上記ライ トデータ線対に結合可能なデータライ ト用トランスファスィ ツチとを含んで構成することができる。 A first read data line pair for data reading and a first write data line pair for data writing are formed near the first column switch circuit, and a data line pair is formed near the second column switch circuit. When a second read data line for reading and a second write data line for data writing are formed, the first column switch circuit is used for the first column switch circuit. A first equalizing circuit that enables equalization of the bit line pairs, and a data transfer circuit that can selectively couple the first bit lines to the light data line pairs based on a column selection signal. And a second equalizing circuit that enables equalization of the second bit line pair, and selectively couples the second bit line pair to the write data line pair based on a column selection signal. The second column switch circuit includes a third equalize circuit that enables equalization of the first bit line pair and a column select signal. A data read transfer switch that can couple the first bit line pair to the read data line pair based on the first bit line pair, a fourth equalizer circuit that enables the second bit line pair, and a column selection circuit. It can be configured to include a transfer sweep rate Tutsi for the second bit line pairs selectively data line, which can then be coupled to the line Todeta line pairs based on the item.
上記第 1カラムスィツチ回路の近傍に、データ読み出しのためのリー ドデータ線が形成され、 上記第 2カラムスィツチ回路の近傍に、 データ 書き込みのための第 2ライ トデ一夕線が形成されるとき、上記第 1カラ ムスィツチ回路は、上記第 1ビッ ト線対をィコライズ可能な第 1ィコラ ィズ回路と、カラム選択信号に基づいて上記第 1ビッ ト線対を選択的に 上記リードデータ線対に結合可能な第 1データリード用トランスファ スィツチと、上記第 2ビッ ト線対をィコライズ可能な第 2ィコライズ回 路と、上記カラム選択信号に基づいて上記第 2ビット線対を上記リ一ド データ対に結合可能な第 1データリード用トランスファスィ ッチとを 含んで構成することができ、 上記第 2カラムスィツチ回路は、 上記第 1 ビッ ト線対をィコラィズ可能な第 3ィコライズ回路と、力ラム選択信号 に基づいて上記第 1ビッ ト線対を選択的に上記ライ トデータ線対に結 合可能な第 2データライ ト用トランスファスィツチと、上記第 2ビヅ ト 線対をィコライズ可能な第 4ィコライズ回路と、上記カラム選択信号に 基づいて上記第 2ビッ ト線対を選択的に上記ライ トデ一夕線対に結合 可能な第 2データライ ト用トランスファスィツチとを含んで構成する ことができる。 When a read data line for reading data is formed near the first column switch circuit, and a second write data line for writing data is formed near the second column switch circuit, The first column switch circuit includes a first equalizer circuit that can equalize the first bit line pair, and selectively connects the first bit line pair to the read data line pair based on a column selection signal. A first data read transfer switch that can be coupled, a second equalize circuit that can equalize the second bit line pair, and the read data pair based on the column selection signal. And a first data read transfer switch that can be coupled to the second column switch circuit. The second column switch circuit can equalize the first bit line pair. 3 Ikoraizu circuit and a binding possible second data line preparative transfer sweep rate Tutsi selectively the line Todeta line pair said first bit line pair based on the force ram selection signal, said second bi Uz DOO A fourth equalizing circuit capable of equalizing a line pair, and a second data write transfer switch capable of selectively coupling the second bit line pair to the write data line pair based on the column selection signal. Can be included.
上記メモリセルの具体的な態様としては、互いにクロス結合された一 対のドライバ MO Sトランジスタと、上記一対のドライバ MO S トラン ジス夕のクロス結合ノ一ドを、 上記ヮード線の電位レベルに応じて、 対 応するデータ線に結合可能な一対のトランスファ MO S トランジスタ とを含んで構成することができる。 このとき、 メモリセルのチヅプ占有 面積の低減を図には、 上記トランスファ MO Sトランジスタを、 上記ド ライバ MO S トランジスタに縦積みすると良い。 図面の簡単な説明  As a specific mode of the memory cell, a pair of driver MOS transistors cross-coupled to each other and a cross-coupled node of the pair of driver MOS transistors are changed according to the potential level of the pad line. And a pair of transfer MOS transistors that can be coupled to the corresponding data line. At this time, in order to reduce the area occupied by the chip in the memory cell, it is preferable to vertically stack the transfer MOS transistor on the driver MOS transistor. BRIEF DESCRIPTION OF THE FIGURES
第 1図は本発明にかかる半導体記憶装置の一例である S RAMの主 要部構成プロック図である。  FIG. 1 is a block diagram of a main part configuration of an SRAM which is an example of a semiconductor memory device according to the present invention.
第 2図は上記 S RAMにおけるカラムァドレスと、 それに基づいて選択さ れるビット線対との関係説明図である。  FIG. 2 is an explanatory diagram showing the relationship between the column address in the SRAM and the bit line pair selected based on the column address.
第 3図は上記 S R AMの全体的な構成例プロヅクである。  FIG. 3 shows an example of the overall configuration of the above-mentioned SRAM.
第 4図は上記 SRAMにおけるメモリセルの構成例回路図である。  FIG. 4 is a circuit diagram showing a configuration example of a memory cell in the SRAM.
第 5図は第 1図に示される S RAMの比較対象とされる S RAMの構成例 ブロック図である。  FIG. 5 is a block diagram showing a configuration example of an SRAM to be compared with the SRAM shown in FIG.
第 6図は第 5図に示される SRAMにおけるカラムァドレスと、 それに基 づいて選択されるビット線対との関係説明図である。  FIG. 6 is an explanatory diagram showing the relationship between the column address in the SRAM shown in FIG. 5 and the bit line pair selected based on the column address.
第 7図は第 3図に示される SRAMにおけるメモリセルアレイとその周辺 の別の構成例ブロヅク図である。  FIG. 7 is a block diagram showing another configuration example of the memory cell array and its periphery in the SRAM shown in FIG.
第 8図は第 7図に示されるメモリセルアレイとその周辺の比較対象とされ る回路の構成例プロック図である。 FIG. 8 is a comparison of the memory cell array shown in FIG. 7 and its surroundings. FIG. 3 is a block diagram of a configuration example of a circuit.
第 9図は第 7図における共用周辺系回路の構成例ブロック図である。  FIG. 9 is a block diagram showing a configuration example of the shared peripheral system circuit in FIG.
第 1 0図は第 9図に示される共用周辺系回路の比較対象とされる回路の構 成例ブロック図である。  FIG. 10 is a block diagram showing a configuration example of a circuit to be compared with the shared peripheral circuit shown in FIG.
第 1 1図は上記メモリセルの別の構成例回路図である。  FIG. 11 is a circuit diagram of another configuration example of the memory cell.
第 1 2図は上記メモリセルの別の構成例回路図である。  FIG. 12 is a circuit diagram of another configuration example of the memory cell.
第 1 3図はメモリセル内の素子の一例の断面図である。  FIG. 13 is a sectional view of an example of an element in a memory cell.
第 1 4図は本発明にかかる半導体記憶装置の一例である S R AMにおける 主要部の別の構成例プロヅク図である。  FIG. 14 is a block diagram of another configuration example of a main part of the SRAM as an example of the semiconductor memory device according to the present invention.
第 1 5図は本発明にかかる半導体記憶装置の一例である S R AMの別の構 成例におけるカラムアドレスとそれに基づいて選択されるビット線対との関 係説明図である。  FIG. 15 is an explanatory diagram showing a relationship between a column address and a bit line pair selected based on the column address in another configuration example of the SRAM as an example of the semiconductor memory device according to the present invention.
第 1 6図は第 1 2図に示されるメモリセルにおける主要部の断面図である。 第 1 7図は上記 S R A Mにおける主要部の別の構成例ブロック図である。 第 1 8図は第 1 7図における主要部の構成例回路図である。  FIG. 16 is a sectional view of a main part of the memory cell shown in FIG. FIG. 17 is a block diagram showing another example of the configuration of the main part of the above-mentioned SRAM. FIG. 18 is a circuit diagram showing a configuration example of a main part in FIG.
第 1 9図は上記 S R AMにおける主要部の別の構成例ブロック図である。 第 2 0図は第 1 9図における主要部の構成例回路図である。  FIG. 19 is a block diagram showing another example of the configuration of the main part of the SRAM. FIG. 20 is a circuit diagram showing a configuration example of a main part in FIG.
第 2 1図は上記 S R A Mにおける主要部の別の構成例ブロック図である。 第 2 2図は第 2 1図における主要部の構成例回路図である。  FIG. 21 is a block diagram showing another example of the configuration of the main part of the above-mentioned SRAM. FIG. 22 is a circuit diagram of a configuration example of a main part in FIG.
第 2 3図は上記 S R A Mにおける主要部の別の構成例ブロック図である。 第 2 4図は第 2 3図における主要部の構成例回路図である。  FIG. 23 is a block diagram showing another example of the configuration of the main part of the above-mentioned SRAM. FIG. 24 is a circuit diagram of a configuration example of a main part in FIG.
第 2 5図は第 2 3図における主要部の構成例回路図である。 発明を実施するための最良の形態  FIG. 25 is a circuit diagram showing a configuration example of a main part in FIG. BEST MODE FOR CARRYING OUT THE INVENTION
第 3図には、本発明にかかる半導体記憶装置の一例である S R A Mが 示される。 第 3図に示される S R AM 1 0 0は、 特に制限されないが、 アレイ 1 0、 カラム選択回路 1 1、センスアンプ（S A )及びライ トバッファ（W B ) 1 2、 デ一タ入出力回路 1 3、 ロウ選択回路 1 4、 アドレスレジス 夕 1 5、 バーストカウンタ 1 6、 ァドレスデコーダ 1 7、 及びコマンド デコーダ 1 8を含み、公知の半導体集積回路製造技術により、 単結晶シ リコン基板などの一つの半導体基板に形成される。 FIG. 3 shows an SRAM as an example of the semiconductor memory device according to the present invention. Although the SRAM 100 shown in FIG. 3 is not particularly limited, the array 10, the column selection circuit 11, the sense amplifier (SA) and the write buffer (WB) 12, the data input / output circuit 13 , A row selection circuit 14, an address register 15, a burst counter 16, an address decoder 17, and a command decoder 18, and a single semiconductor such as a single-crystal silicon substrate manufactured by a known semiconductor integrated circuit manufacturing technology. Formed on the substrate.
上記メモリセルアレイ 1 0は、 複数のヮ一ド線と、 それに交差するよ うに配置された複数のビッ ト線と、上記ワード線とビッ ト線との交差す る箇所に設けられたスタティヅク型メモリセルとを含む。  The memory cell array 10 includes a plurality of word lines, a plurality of bit lines arranged so as to intersect with the plurality of word lines, and a static memory provided at an intersection of the word line and the bit line. Cells.
外部ァドレス端子を介して入力されたァドレス信号はァドレスレジ ス夕 1 5を介してバーストカウンタ 1 6やアドレスデコーダ 1 7に伝 達される。バーストカウンタ 1 6では、 上記ァドレスレジスタ 1 5を介 して入力されたァドレス信号を初期値とするィンクリメント動作によ り、 バーストァドレス信号を発生する。 ァドレスデコーダ 1 7は、 上記 アドレスレジス夕 1 5を介して伝達されたァドレス信号をデコードし てそのデコード信号を後段のロウ選択回路 1 4やカラム選択回路 1 1 に供給する。 また、 バーストモードにおいては、 外部から取り込まれる ァドレス信号に基づいてチップ内部でバーストァドレス信号が発生さ れ、それに従ってメモメモリセルアレイからのデータ読み出しが高速に 行われる。 このバース トモ一ド動作を可能とするため、 バース トモード においては、上記バース トカウンタ 1 6から伝達されたバーストァドレ ス信号がァドレスデコーダ 1 7によってデコードされ、そのデコード信 号がカラム選択回路 1 1へ供給されるようになっている。  An address signal input via an external address terminal is transmitted to a burst counter 16 and an address decoder 17 via an address register 15. The burst counter 16 generates a burst address signal by an increment operation using the address signal input via the address register 15 as an initial value. The address decoder 17 decodes the address signal transmitted via the address register 15 and supplies the decoded signal to the subsequent row selection circuit 14 and column selection circuit 11. In the burst mode, a burst address signal is generated inside the chip based on an address signal fetched from the outside, and data is read from the memo memory cell array at high speed in accordance with the signal. In order to enable this burst mode operation, in the burst mode, the burst address signal transmitted from the burst counter 16 is decoded by the address decoder 17 and the decoded signal is supplied to the column selection circuit 11. It is supposed to be.
上記ロウ選択回路 1 4は、上記ァドレスデコーダ 1 7の出力信号に基 づいて、 ワード線を所定の選択レベルに駆動する。 カラム選択回路 1 1 は、 上記アドレスデコーダ 1 7からの出力信号に基づいて、 上記複数の ビヅト線を選択的にコモン線に結合させる。 コモン線の信号は、 センス アンプ（S A )で増幅されてからデータ入出力回路 1 3及び外部データ 端子 D Qを介して外部出力可能とされる。 また、 この外部デ一夕端子 D Qを介して取り込まれた書き込みデータはデータ入出力回路 1 3を介 してライ トバッファ （W B ) に伝達され、 さらにカラム選択回路 1 1を 介して、 対応するビッ ト線に供給される。 The row selection circuit 14 drives a word line to a predetermined selection level based on the output signal of the address decoder 17. The column selection circuit 11 outputs the plurality of signals based on the output signal from the address decoder 17. The bit line is selectively coupled to the common line. The signal on the common line is amplified by the sense amplifier (SA), and then can be externally output through the data input / output circuit 13 and the external data terminal DQ. The write data fetched via the external data terminal DQ is transmitted to the write buffer (WB) via the data input / output circuit 13, and the corresponding bit is further transmitted via the column selection circuit 11. Supplied to the line.
第 1図には、上記メモリセルアレイ 1 0とその周辺の構成例が示され ス夕ティ ヅク型のメモリセルアレイ 1 0は、 ヮ一ド線 W Lと、 相補レ ベルのビッ ト線対 B L， /B L ( 「/」 は論理反転を意味する） とが交 差する箇所に設けられる。  FIG. 1 shows an example of the configuration of the memory cell array 10 and its surroundings. The stick type memory cell array 10 has a lead line WL and a complementary level bit line pair BL, /. BL ("/" means logical inversion).
上記メモリセルアレイ 1 0の周辺回路としては、ワードドライノ 1 9、 カラム選択回路 1 1、 センスアンプ（ S A )及びライ トバヅファ （WB ) とが含まれる。 ワードラインドライバ 1 9は、 第 3図に示されるロウ選 択回路 1 4の出力信号に基づいて、対応するワード線を選択レベルに駆 動する。  The peripheral circuits of the memory cell array 10 include a word dry cell 19, a column selection circuit 11, a sense amplifier (S A), and a write buffer (WB). The word line driver 19 drives the corresponding word line to the selected level based on the output signal of the row selection circuit 14 shown in FIG.
上記カラム選択回路 1 1は、 第 1カラム選択回路 1 1— 1 と、 メモリ セルアレイ 1 1を介して上記第 1カラム選択回路 1 1一 1に対向配置 された第 2カラム選択回路 1 1一 2とを含む。 また、 センスアンプ及び ライ トバッファ 1 2は、第 1センスアンプ及びライ トアンプ 1 2— 1 と、 上記メモリセルアレイ 1 0を介して上記第 1センスアンプ及びライ ト アンプ 1 2— 1に対向配置された第 2センスアンプ及びライ トアンプ 1 2 - 2とを含む。 ここで、 第 1カラム選択回路 1 1— 1と第 1センス アンプ及びライ トアンプ 1 2— 1 とを第 1周辺回路と総称し、第 2カラ ム選択回路 1 1― 2と第 2センスアンプ及びライ トアンプ 1 2— 2と を第 2周辺回路と総称する。 そして、 上記メモリセルアレイ 10における複数のビヅ ト線対 BL， /BLは、 一対毎に交互に、 第 1カラム選択回路 1 1― 1及び、 第 2力 ラム選択回路 1 1一 2に結合されている。例えば第 1カラム選択回路 1 1― 1に結合されたビヅ ト線対に隣接するビッ ト線対は、第 2カラム選 択回路 1 1一 2に結合されている。 The column selection circuit 11 1 is composed of a first column selection circuit 11 1-1 and a second column selection circuit 1 1 1 1 2 opposed to the first column selection circuit 11 1 1 1 via the memory cell array 11. And Further, the sense amplifier and the write buffer 12 are disposed to face the first sense amplifier and the write amplifier 12-1, and the first sense amplifier and the write amplifier 12-1 via the memory cell array 10. Including the second sense amplifier and the write amplifier 12-2. Here, the first column selection circuit 11-1 and the first sense amplifier and write amplifier 12-1 are collectively referred to as a first peripheral circuit, and the second column selection circuit 11-2 and the second sense amplifier and The light amplifiers 12-2 are collectively referred to as a second peripheral circuit. The plurality of bit line pairs BL and / BL in the memory cell array 10 are alternately coupled to the first column selection circuit 11-1 and the second column selection circuit 11-12. ing. For example, a bit line pair adjacent to the bit line pair coupled to the first column selection circuit 11-1 is coupled to the second column selection circuit 11-12.
第 4図には、 上記メモリセル M Cの構成例が示される。  FIG. 4 shows a configuration example of the memory cell MC.
第 4図に示されるメモリセル MCは、 特に制限されないが、 6個の M OSトランジスタ 41〜46が次のように結合されて成る。  Although not particularly limited, the memory cell MC shown in FIG. 4 is formed by coupling six MOS transistors 41 to 46 as follows.
高電位側電源 Vd dに結合された pチャネル型 MO Sトランジスタ 43と、低電位側電源 V s sに結合された nチャネル型 MO Sトランジ ス夕 44とが直列接続されて第 1ィンバ一夕が形成され、同様に高電位 側電源 Vd dに結合された pチャネル型 MO Sトランジス夕 45と、低 電位側電源 V s sに結合された nチャネル型 M〇 Sトランジス夕 46 とが直列接続されて第 2インバー夕が形成される。そして、 上記第 1ィ ンバ一夕と第 2ィンバ一夕とがループ状に結合されることで記憶部が 構成される。 この記憶部は、 MOSトランジスタ 43, 44の直列接続 ノード N 1と、 M〇Sトランジスタ 45, 46の直列接続ノード N 2と を有する。 ノード N 1は、 ヮード線 WLの論理レベルによって動作制御 される nチャネル型 M〇 Sトランジスタ 41を介してビヅ ト線 B Lに 結合される。 ノード N 2は、 ワード線 WLの論理レベルによって動作制 御される nチャネル型 M〇 Sトランジスタ 42を介してビッ ト線/ B Lに結合される。 ヮ一ド線 WLがハイレベルに選択されると、 MO Sト ランジス夕 41 , 42が導通され、 記憶部のノード N 1 , N 2がビッ ト 線 B L， ZB Lに結合されることによって、 デ一夕のリード及びライ ト が可能とされる。  The p-channel MOS transistor 43 coupled to the high-potential power supply Vdd and the n-channel MOS transistor 44 coupled to the low-potential power supply Vss are connected in series, and the first A p-channel MOS transistor 45 also formed and coupled to the high-potential power supply Vdd, and an n-channel MS transistor 46 coupled to the low-potential power supply Vss are connected in series. The second Inver evening is formed. The first and second members are connected in a loop to form a storage unit. This storage unit has a series connection node N1 of MOS transistors 43 and 44 and a series connection node N2 of M の S transistors 45 and 46. Node N1 is coupled to bit line BL via an n-channel MOS transistor 41 whose operation is controlled by the logic level of read line WL. Node N2 is coupled to bit line / BL via n-channel MS transistor 42, the operation of which is controlled by the logic level of word line WL. When the high level WL is selected, the MOS transistors 41 and 42 are turned on, and the nodes N 1 and N 2 of the storage unit are coupled to the bit lines BL and ZB L. Reading and writing are possible overnight.
第 2図には、第 1図に示される SRAM100におけるカラムァドレ ス （バース トアドレスを含む） と、 それに基づいて選択されるビッ ト線 対との関係が示される。 FIG. 2 shows the column address in the SRAM 100 shown in FIG. (Including burst addresses) and the bit line pairs selected based on them.
カラムァドレスは、特に制限されないが、 3 ビヅト構成（A 0 , A 1 , A 2 ) とされる。  The column address is not particularly limited, but has a 3-bit configuration (A 0, A 1, A 2).
第 1カラム選択回路 1 1— 1及び第 2カラム選択回路 1 1— 2は、そ れそれ 3ビヅ ト構成のカラムァドレス信号によって特定されるビッ ト 線対の選択を行う。 このとき、 第 1カラム選択回路 1 1— 1によって選 択されたビッ ト線対と、第 2カラム選択回路 1 1 一 2によって選択され たビッ ト線対との間でクロストークに起因する信号干渉が起こらない ようにするため、第 1カラム選択回路 1 1― 1によって選択されるビッ ト線と、上記第 2カラム選択回路 1 1 一 2によって選択されるビット線 の間には、非選択状態の複数のビッ ト線が介在されるようなデコード 構成がとられている。第 2図に示される例では、 カラムァドレス信号 A 0， A 1 , A 2の値にかかわらず、 第 1カラム選択回路 1 1— 1によつ て選択されるビッ ト線と、上記第 2カラム選択回路 1 1 一 2によって選 択されるビット線との間には、必ず 8対の非選択ビッ ト線が介在される ようになつている。 例えば、 カラムアドレス信号 A O， A 1 , A 2が、 0 , 0， 0の場合に同時に選択されるビヅ ト線対に注目されたい。 この ようなデコード構成は、 アドレス信号 A 2についての論理値 （0， 1 ) の入れ換えによって容易に実現できる。  The first column selection circuit 11-1 and the second column selection circuit 11-2 each select a bit line pair specified by a 3-bit column address signal. At this time, the signal caused by the crosstalk between the bit line pair selected by the first column selection circuit 11-1 and the bit line pair selected by the second column selection circuit 11-12. In order to prevent interference, there is no non-selection between the bit line selected by the first column selection circuit 11-1 and the bit line selected by the second column selection circuit 11-12. The decoding configuration is such that multiple bit lines in the state are interposed. In the example shown in FIG. 2, regardless of the values of the column address signals A0, A1, and A2, the bit line selected by the first column selection circuit 11-1 Eight pairs of unselected bit lines are always interposed between the column lines selected by the column selection circuits 1 1 and 1 2. For example, note the bit line pairs that are simultaneously selected when the column address signals AO, A1, A2 are 0, 0, 0. Such a decoding configuration can be easily realized by replacing the logical value (0, 1) of the address signal A2.
このように第 2図に示される例では、カラムァドレス信号 A O , Α 1 , A 2の値にかかわらず、第 1カラム選択回路 1 1 一 1によって選択され るビヅト線と、上記第 2カラム選択回路 1 1 — 2によって選択されるビ ッ ト線との間には、 必ず 8対の非選択ビッ ト線が介在され、 そのように メモリセルアレイ 1 0内の選択ビッ ト線対最小距離が一定値以上保た れる （アドレスにより、 複数の選択ビッ ト線対間の距離が変化しない） ことは、 中性子線などによるマルチビット的ソフ トエラー （SER)の 対策としても有効とされる。 Thus, in the example shown in FIG. 2, the bit line selected by the first column selection circuit 111 and the second column selection circuit irrespective of the values of the column address signals AO, Α1, A2 Eight pairs of unselected bit lines always intervene between the bit lines selected by the circuits 11-2, so that the minimum distance between the selected bit line and the memory cell array 10 is constant. Value is maintained (the distance between multiple selected bit line pairs does not change depending on the address) This is also effective as a countermeasure against multi-bit soft errors (SER) caused by neutrons.
第 5図には、第 1図に示される SRAM 100の比較対象とされる S RAMの構成例が示され、第 6図には、 第 5図に示される S RAM 20 0におけるカラムアドレス （バーストアドレスを含む） と、 それに基づ いて選択されるビッ ト線対との関係が示される。  FIG. 5 shows a configuration example of an SRAM to be compared with the SRAM 100 shown in FIG. 1, and FIG. 6 shows a column address (burst) in the SRAM 200 shown in FIG. Address) and the bit line pair selected based on it.
第 5図に示される SRAM200では、スタティック型のメモリセル MCが配列されて成るメモリセルアレイ 50と、このメモリセルアレイ 50におけるワード線を選択するためのワードラインドライバ 59と、 上記メモリセルアレイ 50におけるビヅ ト線を選択するためのカラム 選択回路 51と、このカラム選択回路 51で選択されたビッ ト線の信号 を増幅するためのセンスアンプ（S A)やデータ書き込みのためのライ トバッファ (WB)を含むセンスアンプ及びラィ トバッファ 52とを含 む。 かかる構成によれば、 メモリセル 50のレイアウトピッチが、 周辺 回路 （ 51， 52 ) におけるセルレイァゥトピッチよりも小さくなった 場合には、メモリセルの横方向の 1ピッチに合わせてカラム選択回路 5 1をレイァゥトする必要性があることから、カラム選択回路 5 1のレイ アウトにおいては、回路プロヅクを分割して積み上げるなどのレイァゥ ト手法をとらざるを得ない。  In the SRAM 200 shown in FIG. 5, a memory cell array 50 in which static memory cells MC are arranged, a word line driver 59 for selecting a word line in the memory cell array 50, and a via in the memory cell array 50 A column selection circuit 51 for selecting the data line, a sense amplifier (SA) for amplifying the signal of the bit line selected by the column selection circuit 51, and a write buffer (WB) for writing data are included. It includes a sense amplifier and a write buffer 52. According to such a configuration, when the layout pitch of the memory cell 50 is smaller than the cell layout pitch of the peripheral circuits (51, 52), the column selection circuit 5 is adjusted to one horizontal pitch of the memory cell. Since it is necessary to lay out circuit columns 1, it is inevitable to adopt a layout method such as dividing and stacking circuit circuits in the layout of the column selection circuit 51.
上記した例によれば、 以下の作用効果を得ることができる。  According to the above example, the following operation and effect can be obtained.
( 1 ) 第 1図に示される構成においては、 第 1周辺回路 （1 1— 1 , 1 2— 1) と、 第 2周辺回路 （1 1一 2， 12-2) とが 2分割され、 それらが、 メモリセルアレイ 10を介して対向配置されているため、 力 ラム選択回路 1 1— 1， 1 1— 2や、 センスアンプ及びライ トノ ヅファ 12- 1 , 12-2の横方向 （矢印 Y方向） のセル配列ピヅチは、 第 5 図に示される場合に比べて 2倍に緩和される。 このことは、 第 6図と第 2図とを比べても明らかである。 (1) In the configuration shown in FIG. 1, the first peripheral circuit (11-1-1, 12-1) and the second peripheral circuit (11-12, 12-2) are divided into two, Since they are arranged facing each other with the memory cell array 10 interposed therebetween, the column selection circuits 11-1 and 11-2 and the sense amplifiers and write amplifiers 12-1 and 12-2 are arranged in the horizontal direction (arrow Y The cell array pitch in the direction is relaxed twice as compared with the case shown in FIG. This is illustrated in FIG. 6 and FIG. It is clear from comparison with FIG.
( 2) 第 1周辺回路 （ 1 1一 1， 1 2— 1や、 第 2周辺回路 （ 1 1一 2 , 1 2 - 2) の縦方向 （矢印 X方向） のセル配列ピッチは、 第 5図に 示される場合に比べて 1/2倍以下にできる。その理由は、 回路プロヅ クを分割して積み上げるレイァゥト手法において、分割した回路プロッ ク間での冗長な接続配線や、 分割した回路間の隙間 （MO Sトランジス 夕素子間の分離領域の確保） 等を排除できるからである。  (2) The vertical (arrow X direction) cell array pitch of the first peripheral circuit (111-1-1, 1-2-1) or the second peripheral circuit (111-1-2, 1-2-2) is the fifth. This can be reduced by a factor of two or less compared to the case shown in the figure, because of the layout method in which circuit blocks are divided and stacked, redundant connection wiring between divided circuit blocks, This is because it is possible to eliminate the gap (securing the isolation region between the MOS transistor and the element).
( 3 ) 第 1カラム選択回路 1 1— 1によって選択されるビヅ ト線と、 上記第 2カラム選択回路 1 1一 2によって選択されるビッ ト線との間 には、非選択状態の複数のビッ ト線が介在されるようなデコード構成が とられることにより、第 1カラム選択回路 1 1一 1によって選択された ビッ ト線対と、第 2カラム選択回路 1 1一 2によって選択されたビヅ ト 線対との間でクロス トークに起因する信号干渉が起こらないようにす ることができる。  (3) Between the bit line selected by the first column selection circuit 11-1 and the bit line selected by the second column selection circuit 11-12, there are a plurality of non-selected states. The bit line pair selected by the first column selection circuit 111 and the bit line pair selected by the second column selection circuit 111 Signal interference caused by crosstalk between the bit line pair can be prevented.
第 7図には、第 3図に示される SRAM 1 0におけるメモリセルァレ ィ 1 0とその周辺の別の構成例が示される。  FIG. 7 shows another configuration example of the memory cell array 10 and its periphery in the SRAM 10 shown in FIG.
第 3図に示されるメモリセルアレイ 1 0は、第 7図に示されるように The memory cell array 10 shown in FIG. 3 is, as shown in FIG.
8個のメモリマツ ト （MAT) 7 1〜78に分割される。 そして個々の メモリマヅ ト 7 1〜78を挟むように共用周辺系回路 8 1〜 89が配 置される。 また、 メモリマッ ト 7 1〜 74とメモリマッ ト 75〜 78と の間には、メモリマツ ト 7 1〜78におけるサブヮード線を選択レベル に駆動するためのサブヮードラインドライバ 9 1〜 94が配置される。 上記メモリマツ ト 7 1〜78は、 複数のサブワード線と、 それに交差 するように配置された複数のビット線と、それらが交差する箇所に設け られた複数のス夕ティ ヅク型のメモリセルとを含んで成る。個々のメモ リマッ ト 7 1〜78と、それを挟むように配置された共用周辺系回路 8 1〜89との関係は、 第 1図に示されるメモリセルアレイ 10と、 それ を挟むように配置された第 1周辺回路 （ 1 1一 1 , 1 2— 1 )及び第 2 周辺回路 （ 1 1— 2 , 1 2 - 2 ) との関係に等しく、 個々のメモリマヅ ト 7 1〜78における複数のビッ ト線対は、 一対毎に、 対応する共用周 辺系回路 8 1〜89に結合される （第 2図参照） 。 It is divided into eight memory mats (MAT) 71-78. Then, the shared peripheral circuits 81 to 89 are arranged so as to sandwich the individual memory mats 71 to 78. Further, between the memory mats 71 to 74 and the memory mats 75 to 78, there are provided sub-line driver 91 to 94 for driving the sub-line in the memory mats 71 to 78 to the selected level. The above-mentioned memory mats 71 to 78 include a plurality of sub-word lines, a plurality of bit lines arranged so as to intersect with the sub-word lines, and a plurality of stick-type memory cells provided at the intersections. Comprising. Individual memory mats 7 1 to 78 and shared peripheral circuits 8 The relationship between 1 and 89 is as follows: the memory cell array 10 shown in FIG. 1 and the first peripheral circuit (111, 12-1-1) and the second peripheral circuit (111) — 2, 1 2-2), and a plurality of bit line pairs in each of the memory mats 71 to 78 are coupled to the corresponding shared peripheral circuit 81 to 89 for each pair. (See Figure 2).
第 8図には、第 7図に示される構成の比較対象とされる構成が示され る。  FIG. 8 shows a configuration to be compared with the configuration shown in FIG.
第 8図に示される構成では、 メモリセルアレイ 1 0 1〜 1 08と、 そ れに対応して配置された周辺回路 （YS, SA, WB) 6 1〜68と、 サブヮードラインドライノ 1 2 1〜 1 24とが設けられる。 すなわち、 メモリマッ ト 1個につき、 1個の周辺回路 （YS， SA， WB) が必要 とされるため、 例えば 4メモリセルアレイ 1 0 1〜 1 04では、 センス アンプ SA、 ライ トバッファ WBがそれぞれ 4個必要とされる。  In the configuration shown in FIG. 8, the memory cell arrays 101 to 108, the peripheral circuits (YS, SA, WB) 61 to 68 arranged corresponding to the memory cell arrays 101 to 108, 1 to 124 are provided. In other words, one peripheral circuit (YS, SA, WB) is required for each memory mat. For example, in a 4-memory cell array 101 to 104, four sense amplifiers SA and four write buffers WB are provided. Needed.
これに対して、 第 7図に示される構成では、 隣接するメモリマツ ト間 で、 それに挟まれている共用周辺系回路 8 1〜89が共有され、 例えば 4個のメモリマツ ト 7 1〜74にっき、共用周辺系回路 8 1〜85が配 置されるため、 センスアンプ （SA) やライ トバッファ （WB) はそれ それ 5個必要となる。 従って、 第 7図に示される構成では、 第 8図に示 される構成に比べてセンスアンプ （SA) やライ トバッファ （WB) の 数が増えるが、 センスアンプ （SA) やライ トバッファ （WB) 1個当 たりの縦方向 （矢印 Y方向） の長さは、 第 8図に示される場合に比べて 1/2以下となる。その理由は、 第 1図及び第 5図に基づいて既に説明 したように、回路ブロックを分割して積み上げるレイアウト手法におい て、 分割した回路ブロック間での冗長な接続配線や、 分割した回路間の 隙間 （MO S トランジスタ素子間の分離領域の確保）等を排除できるか らである。 そして、 センスアンプ （SA) やライ トバッファ （WB) の占有面積 を減少させることができる。例えば、 メモリマツ トの縦方向の選択マツ ト数を 1マツ ト間隔以上とした場合におけるセンスアンプ（S A)ゃラ ィ トバッファ （WB) の占有面積と、 第 8図に示される場合における各 部の占有面積との差 （d) は、 次式によって示される。 On the other hand, in the configuration shown in FIG. 7, the adjacent memory mats share the shared peripheral circuits 81-89 sandwiched between them, for example, four memory mats 71-74, Since shared peripheral circuits 81 to 85 are arranged, five sense amplifiers (SA) and five write buffers (WB) are required. Therefore, in the configuration shown in FIG. 7, the number of sense amplifiers (SA) and write buffers (WB) is increased as compared with the configuration shown in FIG. 8, but the number of sense amplifiers (SA) and write buffers (WB) is increased. The length in the vertical direction (the direction of the arrow Y) per one piece is less than half as compared with the case shown in FIG. The reason for this is that, as already described with reference to FIGS. 1 and 5, in the layout method in which circuit blocks are divided and stacked, redundant connection wiring between divided circuit blocks, This is because gaps (securing the isolation region between the MOS transistors) can be eliminated. The area occupied by the sense amplifier (SA) and the write buffer (WB) can be reduced. For example, the area occupied by the sense amplifier (SA) and the write buffer (WB) when the number of selected mats in the memory mat in the vertical direction is equal to or more than one mat interval is shown in FIG. The difference from the occupied area (d) is given by the following equation.
d = 0. 5 X D X (n+ 1 ) d = 0.5 X D X (n + 1)
ここで、 「n」 はメモリマッ トの縦方向の長さ、 「D」 はセンスアン プ （SA) やライ トバッファ （WB) の縦方向の長さとされる。  Here, “n” is the vertical length of the memory map, and “D” is the vertical length of the sense amplifier (SA) or write buffer (WB).
第 9図には、第 7図に示される共用周辺系回路 82の構成例が代表的 に示される。尚、 他の共用周辺系回路も全て同一構成とすることができ る o  FIG. 9 representatively shows a configuration example of the shared peripheral system circuit 82 shown in FIG. All other shared peripheral circuits can have the same configuration.o
第 9図に示されるように、 共用周辺系回路 82は、 共有センスアンプ (SA)、 共有ライ トバッファ （WB) を含む共有センスアンプ及び共 有ライ トバッファ部 822と、それを挟むように配置されたカラム選択 回路 8 2 1 , 823と、 選択スィツチ 824， 82 5とを含んで成る。 この選択スィツチ 824 , 82 5は MO Sトランジス夕によって形成さ れ、 一方が導通されている場合、 他方は非導通状態とされることで時系 列的に動作される。例えば選択スィツチ 824が導通されている場合に は、メモリマヅ ト 7 1におけるビヅ ト線がカラム選択回路 82 1及び選 択スィ ヅチ 8 24を介して共有センスアンプ及び共有ライ トノ ヅファ 部 822に結合される。 これにより、 メモリマヅ ト 7 1からのデータ読 み出し及びメモリマツ ト 7 1へのデータ書き込みが可能とされる。それ に対して、 選択スィヅチ 825が導通されている場合には、 メモリマヅ ト 7 2におけるビヅ ト線がカラム選択回路 8 2 3及び選択スィ ツチ 8 2 5を介して共有センスアンプ及び共有ライ トバッファ部 8 2 2に結 合される。 これにより、 メモリマッ ト 72からのデータ読み出し及びメ モリマッ ト 72へのデータ書き込みが可能とされる。 As shown in FIG. 9, the shared peripheral circuit 82 is arranged so as to sandwich a shared sense amplifier (SA), a shared sense amplifier including a shared write buffer (WB), and a shared write buffer section 822. Column selection circuits 821, 823 and selection switches 824, 825. The selection switches 824 and 825 are formed by MOS transistors, and when one is conducting, the other is made non-conducting to operate in a time series manner. For example, when the selection switch 824 is conductive, the bit line in the memory mat 71 is coupled to the shared sense amplifier and the shared write buffer 822 via the column selection circuit 821 and the selection switch 824. Is done. As a result, data can be read from the memory mat 71 and written to the memory mat 71. On the other hand, when the selection switch 825 is turned on, the bit line in the memory mat 72 is connected to the shared sense amplifier and the shared write buffer via the column selection circuit 823 and the selection switch 825. It is joined to part 8 22. As a result, data read from memory mat 72 and memory Data can be written to the memory mat 72.
第 1 0図には、第 8図における周辺回路 6 1の構成例が代表的に示さ れる。 この周辺回路 6 1は、 センスアンプ （SA) 及びライ トバッファ FIG. 10 representatively shows a configuration example of the peripheral circuit 61 in FIG. This peripheral circuit 61 consists of a sense amplifier (SA) and a write buffer.
(WB) 部 6 1 1と、 カラム選択回路 （YSW) 6 1 2と、 それらを結 合させるためのスイッチ 6 1 3とを含んで成り、メモリセルアレイ 1 0(WB) section 6 1 1, a column selection circuit (YSW) 6 1 2, and a switch 6 13 for coupling them
1の専用回路とされる。専用回路とされるため、 隣接するメモリマツ ト 間でセンスアンプ （SA) やライ トバッファ （WB) が共有されること はない。 1 dedicated circuit. Since it is a dedicated circuit, adjacent memory mats do not share a sense amplifier (SA) or a write buffer (WB).
これに対して、第 9図に示されるように隣接するメモリマツ ト間でセ ンスアンプ（SA)やライ トバッファ (WB)が共有されることにより、 センスアンプ （SA) や、 ライ トバヅファ （WB) のレイァゥト面積を 低減することができる。  On the other hand, as shown in Fig. 9, the sense amplifier (SA) and the write buffer (WB) are shared between adjacent memory mats, and the sense amplifier (SA) and the write buffer (WB) are shared. The layout area can be reduced.
上記の例によれば、 以下の作用効果を得ることができる。  According to the above example, the following effects can be obtained.
( 1 ) 互いに隣接するメモリマツト間で、 それに挟まれている共用周 辺系回路 8 1〜89が共有され、例えば 4個のメモリマツ ト 7 1〜74 にっき、共用周辺系回路 8 1〜85が配置されるため、センスアンプ（ S A) やライ トバッファ （WB) はそれぞれ 5個必要となる。 従って、 セ ンスアンプ （S A) やライ トバッファ (WB) 1個当たりの縦方向 （矢 印 Y方向）の長さは、 第 8図に示される場合に比べて 1/2以下とする ことができる。  (1) The shared peripheral circuits 81 to 89 sandwiched between adjacent memory mats are shared, for example, four memory mats 71 to 74 are arranged, and the shared peripheral circuits 81 to 85 are arranged. Therefore, five sense amplifiers (SA) and five write buffers (WB) are required. Therefore, the length in the vertical direction (in the direction of the arrow Y) per sense amplifier (SA) or write buffer (WB) can be reduced to half or less as compared with the case shown in FIG.
(2) 互いに隣接するメモリマヅ ト間でセンスアンプ （S A) やライ トバッファ （WB)が共有されることにより、センスアンプ（SA)や、 ライ トバッファ （WB) のレイァゥト面積を低減することができる。 第 1 1図、 第 1 2図、 及び第 1 3図には、 上記メモリセル MCの別の 構成例が示される。第 1 1図に示されるメモリセル MCは、 第 4図に示 されるメモリセル MCにおける MO S トランジスタ 43 , 45が抵抗 1 1 1， 1 1 2に変更されたものである。 (2) By sharing the sense amplifier (SA) and the write buffer (WB) between adjacent memory mats, the layout area of the sense amplifier (SA) and the write buffer (WB) can be reduced. FIGS. 11, 12, and 13 show another configuration example of the memory cell MC. In the memory cell MC shown in FIG. 11, the MOS transistors 43 and 45 in the memory cell MC shown in FIG. It has been changed to 1 1 and 1 1 2.
また、第 1 2図に示されるメモリセル MCは、 転送 MO Sトランジス タ及び負荷 MO Sトランジスタの役割を兼用する MO S トランジスタ 4 1 , 42と、 駆動 MO Sトランジスタとして機能する nチャネル型 M O S トランジスタ 44 , 46の 4個のトランジスタから成るメモリセル とされる。 このとき、 MO S トランジスタ 4 1 , 42には、 pチャネル 型 MO S トランジスタが用いられる。保持動作において、ビッ ト線 BL, /B Lを高電位側電源 V d dの電圧レベルにする必要があり、動作面で の制約はあるものの、 素子数が少ないため、 面積低減に有効とされる。 メモリセル MC内の MO Sトランジスタは、拡散層が半導体基板内で p n接合を形成するバルク構成としても良いが、チップ面積を低減する ために縦積み構成を採用することができる。例えば、 第 1導電型のチヤ ネルを有する M O S トランジスタは縦型 MO S トランジス夕で形成し、 第 2導電型のチャネルを有する MO S トランジス夕は拡散層を半導体 基板内に有するバルク型 MO Sトランジス夕で形成することにより、半 導体基板内のゥエル分離の数を低減することが可能となる。  The memory cell MC shown in FIG. 12 is composed of MOS transistors 41 and 42 which also serve as a transfer MOS transistor and a load MOS transistor, and an n-channel MOS transistor which functions as a driving MOS transistor. It is a memory cell consisting of four transistors, 44 and 46. At this time, p-channel type MOS transistors are used as the MOS transistors 41 and 42. In the holding operation, the bit lines BL and / BL need to be at the voltage level of the high-potential-side power supply V dd, and although there are restrictions in operation, the number of elements is small, which is effective for reducing the area. The MOS transistor in the memory cell MC may have a bulk configuration in which a diffusion layer forms a pn junction in a semiconductor substrate, but may employ a vertical configuration in order to reduce a chip area. For example, a MOS transistor having a channel of the first conductivity type is formed by a vertical MOS transistor, and a MOS transistor having a channel of the second conductivity type is a bulk MOS transistor having a diffusion layer in a semiconductor substrate. Forming in the evening makes it possible to reduce the number of gauze separations in the semiconductor substrate.
第 1 3図には、第 4図に示されるメモリセル MCにおける主要部の断 面が示される。第 4図に示されるメモリセルにおいては、 nチャネル型 MO S トランジスタ 4 1， 42， 43， 46を基板内に形成し、 pチヤ ネル型 MO S トランジスタ 43 , 45は半導体基板上に拡散層を形成す る縦型 MO S トランジスタで形成することができ、そのようにすること で、 pチャネル型 MO S トランジスタのドレイン 'ソースを形成するた めの nゥエルは基板上に形成する必要がなくなり、面積を低減すること が可能となる。 縦型 MO S トランジスタは、 下部半導体 （ドレイン） 5 7、 中間半導体層 58、 上部半導体層 （ソース） 5 5を積層した四角柱 状の積層体 （P 1， P 2 ) と、 この積層体 （P 1， P 2 ) の側壁にゲ一 ト絶縁膜 63を介して形成されたゲート電極 60とを含んで成る。 第 16図には、第 12図に示されるメモリセル MCにおける主要部の 断面が示される。 尚、 第 12図及び第 16図において、 Nl 1, N12， N 13は、 主要トランジスタにおける電極の対応関係の明確化のために付され ている。 FIG. 13 shows a cross section of a main part of the memory cell MC shown in FIG. In the memory cell shown in FIG. 4, n-channel type MOS transistors 41, 42, 43 and 46 are formed in a substrate, and p-channel type MOS transistors 43 and 45 have a diffusion layer on a semiconductor substrate. The vertical MOS transistor can be formed, and by doing so, the n-well for forming the drain and source of the p-channel MOS transistor does not need to be formed on the substrate. The area can be reduced. The vertical type MOS transistor is composed of a quadrangular prism-shaped laminate (P1, P2) in which a lower semiconductor (drain) 57, an intermediate semiconductor layer 58, and an upper semiconductor layer (source) 55 are laminated. P1, P2) And a gate electrode 60 formed with a gate insulating film 63 interposed therebetween. FIG. 16 shows a cross section of a main part of the memory cell MC shown in FIG. In FIGS. 12 and 16, Nl1, N12, and N13 are added to clarify the correspondence between the electrodes of the main transistors.
Pチャネル型の MOSトランジスタ 41, 42は縦型構造とされ、 nチヤ ネル型のドライバ MOSトランジスタ 44, 46に積み上げるように形成さ れる。 チャネルは半導体基板 99に対して垂直となる方向に形成され、 側壁 にゲート （ワード線） が形成される。 このため、 下地は MOSトランジスタ (44, 46) 2個分のスペースがあれば十分であり、 第 12図に示される メモリセル MCは、 4個の MOSトランジスタの全てをバルク構造とする場 合に比べてチップ占有面積の縮小化を図ることができる。 トランスファ MO Sトランジスタ 41， 42は、 SOI (silicon on insulator) に形成される ため、 ゥエル分離は不要とされる。 また、 縦型構造の場合、 それ自体がコン 夕クトを兼用することから、 バルク構成の場合に不可欠であったコンタクト ホールが不要とされる。  The P-channel MOS transistors 41 and 42 have a vertical structure, and are formed so as to be stacked on the n-channel driver MOS transistors 44 and 46. The channel is formed in a direction perpendicular to the semiconductor substrate 99, and a gate (word line) is formed on a side wall. For this reason, it is sufficient for the base to have a space for two MOS transistors (44, 46) .The memory cell MC shown in FIG. 12 has a structure in which all four MOS transistors have a bulk structure. In comparison, the area occupied by the chip can be reduced. Since the transfer MOS transistors 41 and 42 are formed in SOI (silicon on insulator), the need for a well isolation is eliminated. In addition, in the case of the vertical structure, the contact also serves as the contact itself, so that the contact hole, which was indispensable for the bulk structure, is not required.
第 1 1図、 第 12図、 及び第 13図に示されるメモリセル MCは、 第 4図に示される構成よりもチップ占有面積が小さくなるため、第 4図に 示される構成を採用する場合に比べると、メモリセルとカラム系周辺回 路とのレイァゥト上の乖離が大きくなる。 このため、 第 1図や第 7図に 示される構成において、 第 1 1図、 第 12図、 第 13図に示されるメモ リセルを採用する場合の作用効果は、第 4図に示されるメモリセルを採 用する場合よりも顕著とされる。  Since the memory cell MC shown in FIGS. 11, 12, and 13 has a smaller chip occupation area than the structure shown in FIG. 4, the memory cell MC shown in FIG. In comparison, the divergence on the layout between the memory cell and the peripheral circuit in the column system increases. For this reason, in the configuration shown in FIGS. 1 and 7, when the memory cell shown in FIGS. 11, 12, and 13 is adopted, the operation effect is as follows. It is more remarkable than when adopting
第 14図には、本発明にかかる半導体記憶装置の一例である SRAM の別の構成例が示される。  FIG. 14 shows another configuration example of the SRAM which is an example of the semiconductor memory device according to the present invention.
第 14図に示されるように、第 1図に示されるメモリセルアレイ 10 第 1周辺回路 （ 1 1— 1， 1 2— 1 ) 、 第 2周辺回路 （ 1 1— 2， 1 2 一 2)を 2回路配置し、ワードラインドライノ 1 9及びワード線 WLを、 二つのメモリセルアレイ 10間で共有させても良い。 As shown in FIG. 14, the memory cell array 10 shown in FIG. The first peripheral circuit (11-1-1, 12-1) and the second peripheral circuit (11-2, 12-12) are arranged in two circuits, and the word line dry line 19 and the word line WL are connected to each other. One memory cell array 10 may be shared.
第 1 5図には、本発明にかかる S RAMの別の構成例におけるカラム アドレス （バーストアドレスを含む） と、 それに基づいて選択されるビ ヅ ト線対との関係が示される。第 2図に示される例では、 一つのメモリ セルアレイ 1 0において、 二つのビッ ト線対が選択されたが、 第 1 5図 に示されるように、カラムァドレス信号の構成が 1ビッ ト増えて 4ビヅ ト構成 （A 0， A 1 , A 2 , A3) とされ、 一つのメモリセルアレイ 1 0において一つのビット線対が選択されるように構成しても良い。  FIG. 15 shows a relationship between a column address (including a burst address) and a bit line pair selected based on the column address in another configuration example of the SRAM according to the present invention. In the example shown in FIG. 2, two bit line pairs are selected in one memory cell array 10, but as shown in FIG. 15, the configuration of the column address signal is increased by one bit. A 4-bit configuration (A 0, A 1, A 2, A 3) may be employed so that one bit line pair is selected in one memory cell array 10.
また、上記第 1カラム選択回路 1 1— 1及び第 2カラム選択回路 1 1 ― 2については、 以下に述べるように種々の変形例が考えられる。  As for the first column selection circuit 11-1 and the second column selection circuit 11-2, various modifications can be considered as described below.
第 1 7図には、上記第 1カラム選択回路 1 1一 1及び第 2カラム選択 回路 1 1— 2の別の構成例が示される。  FIG. 17 shows another configuration example of the first column selection circuit 11-1 and the second column selection circuit 11-2.
第 1カラム選択回路 1 1— 1及び第 2カラム選択回路 1 1一 2は、メ モリセルアレイ 1 0を介して対向配置される。上記第 1カラム選択回路 1 1 - 1の近傍には、 ビヅト線対 B L 1， /BL 1、 B L 2 , /B L 2 に代表される複数のビッ ト線対と交差する方向に、データ読み出しのた めのリードデータ線対 1 1 5及びデータ書き込みのためのライ トデー 夕線対 1 1 0が形成され、上記第 2カラム選択回路 1 1— 2の近傍には、 ビッ ト線対 B L 1， /BL 1、 B L 2 , /B L 2と交差する方向に、 デ 一夕読み出しのためのリードデ一夕線対 1 1 6及びデータ書き込みの ためのライ トデ一夕線対 1 1 7が形成される。第 1カラム選択回路 1 1 一 1は、カラム選択信号 Y S Sに基づいて選択動作される複数のカラム スィツチ回路 1 1 8— 1〜 1 1 8— 8を含んで成る。 また、 第 2カラム 選択回路 1 1— 2は、カラム選択信号 Y S Sに基づいて選択動作される 複数のカラムスィツチ回路 1 19— 1〜 1 19— 8を含んで成る。上記 複数のカラムスィヅチ回路 1 18— 1〜1 18— 8は、互いに同一構成 とされる。例えばカラムスィツチ回路 1 18— 1は、 カラム選択信号 Y S Sに基づいてビヅ ト線対 BL 1 ,/B L 1をィコライズ可能なィコラ ィズ回路 1 1 1と、カラム選択信号 YS Sに基づいてビット線対 BL 1 /BL 1を選択的にライ トデ一夕線対 1 10に結合可能なデータライ ト用トランスファスィッチ 1 12と、カラム選択信号に基づいてビヅ ト 線対 BL 1 ,/BL 1を選択的にリードデータ線対 1 15に結合可能な デ一夕リード用トランスファスィッチ 104と、カラム選択信号 YS S をバッファリング可能なカラムバヅファ回路 1 14とを含む。 The first column selection circuit 11-1 and the second column selection circuit 11-12 are opposed to each other with the memory cell array 10 interposed therebetween. In the vicinity of the first column selection circuit 11-1, data reading is performed in a direction crossing a plurality of bit line pairs represented by the bit line pairs BL1, / BL1, BL2, / BL2. A read data line pair 115 for writing data and a data line pair 110 for writing data are formed, and a bit line pair BL 1 and BL 1 In the direction crossing / BL1, BL2, / BL2, a read / write data line pair 1 16 for reading data and a write / data line pair 1 17 for writing data are formed. . The first column selection circuit 111 comprises a plurality of column switch circuits 118-8-1 to 118-8 selected and operated based on a column selection signal YSS. In addition, the second column selection circuit 1 1-2 is selectively operated based on the column selection signal YSS. It comprises a plurality of column switch circuits 119-1 to 119-8. The plurality of column switch circuits 118-1 to 118-8 have the same configuration as each other. For example, the column switch circuit 118-1 includes an equalizing circuit 111 that can equalize the bit line pair BL1, / BL1 based on the column selection signal YSS, and a bit based on the column selection signal YSS. A data write transfer switch 112 that can selectively couple a line pair BL1 / BL1 to a write line 110, and a bit line pair BL1, / BL1 based on a column select signal. And a column buffer circuit 114 capable of buffering a column selection signal YS S, which can selectively couple to the read data line pair 115.
上記複数のカラムスィツチ回路 1 19一 1〜 1 19— 8は、互いに同 一構成とされる。例えば例えばカラムスィヅチ回路 1 19— 1は、 カラ ム選択信号 YS Sに基づいてビッ ト線対 BL 2, /BL 2をィコライズ 可能なィコライズ回路 101と、カラム選択信号 YS Sに基づいてビヅ ト線対 B L 2 ,/B L 2を選択的にライ トデ一夕線対 1 17に結合可能 なデータライ ト用トランスファスィッチ 102と、カラム選択信号に基 づいてビッ ト線対 B L 2，/B L 2を選択的にリードデータ線対 1 16 に結合可能なデータリード用トランスファスィッチ 103と、カラム選 択信号 Y S Sをバッファリング可能なカラムバヅファ回路 104とを 含む。  The plurality of column switch circuits 119-1 to 119-8 have the same configuration. For example, for example, the column switch circuit 119-1 includes an equalizing circuit 101 that can equalize the bit line pair BL 2 and / BL 2 based on the column selection signal YSS, and a bit line based on the column selection signal YSS. The data write transfer switch 102, which can selectively couple the pair BL2, / BL2 to the write data line pair 117, and the bit line pair BL2, / BL2 based on the column selection signal. A data read transfer switch 103 that can be selectively coupled to the read data line pair 116 and a column buffer circuit 104 that can buffer the column selection signal YSS are included.
上記メモリセルアレイ 10は、 複数のビヅ ト線対を含む。 ここで、 ビ ヅ ト線対 B L 1 , /B L 1にビッ ト線対 B L 2， /B L 2が隣接される とき、 ビッ ト線対 BL 1 , /B L 1に結合されたカラムスィツチ回路 1 18— 1と、 ビッ ト線対 B L 2 , /B L 2に結合されたカラムスィヅチ 回路 1 19— 1は、 メモリセルアレイ 10を介して対向配置される。つ まり、 カラムスィッチ回路 1 18— 1は、 B L 1 , ZB L 1に代表され る奇数番目のビット線対に結合されるとき、カラムスィツチ回路 1 1 9 — 1〜： L 1 9— 8は、 BL 2， /BL 2に代表される偶数番目のビヅト 線対に結合される。 かかる構成においては、 カラム選択回路 1 1が、 第 1カラム選択回路 1 1一 1と、第 2カラム選択回路 1 1一 2とに 2分割 され、 それらが、 メモリセルアレイ 1 0を介して対向配置されているた め、 上記の例の場合と同様に、 カラム選択回路 1 1— 1， 1 1— 2の横 方向のセル配列ピッチは、第 5図に示される場合に比べて 2倍に緩和さ れる。 The memory cell array 10 includes a plurality of bit line pairs. Here, when the bit line pair BL2, / BL2 is adjacent to the bit line pair BL1, / BL1, the column switch circuit 118 coupled to the bit line pair BL1, / BL1 -1 and the column switch circuit 119-1 coupled to the bit line pair BL 2, / BL 2 are opposed to each other via the memory cell array 10. In other words, the column switch circuit 118-1 is represented by BL1 and ZBL1. When coupled to an odd-numbered bit line pair, the column switch circuits 1 19-1 to: L 19-8 are coupled to even-numbered bit line pairs represented by BL 2 and / BL 2 . In such a configuration, the column selection circuit 11 is divided into two parts, a first column selection circuit 111 and a second column selection circuit 111, which are arranged in opposition via the memory cell array 10. Therefore, as in the case of the above example, the cell array pitch in the horizontal direction of the column selection circuits 11-1 and 11-2 is reduced to twice that of the case shown in Fig. 5. Is done.
第 1 8図には、上記カラムスィツチ回路 1 1 8— 1の構成例が示され る。  FIG. 18 shows a configuration example of the column switch circuit 118-1.
カラムバッファ回路 1 14は、高電位側電源 V d dに結合された pチ ャネル型 M O S トランジスタ 138と、グランド GNDに結合された η チャネル型 M〇 S トランジスタ 1 39とが直列接続されて成り、カラム 選択信号 YS Sを論理反転して出力する。 ィコライズ回路 1 1 1は、 ρ チャネル型 M〇 S トランジスタ 1 3 1， 1 32 , 1 33を含んで成る。 ρチヤネル型 M O Sトランジスタ 1 3 1は、高電位側電源 V d dとビッ ト線 BL 1に結合され、上記カラムバッファ回路 1 14の出力信号に基 づいてビヅ ト線 B L 1を高電位側電源 Vd dレベルにプリチャージす る。 pチヤネル型 M 0 S トランジスタ 1 32は、 高電位側電源 V d dと ビッ ト線/ B L 1に結合され、上記カラムバッファ回路 1 14の出力信 号に基づいてビッ ト線 B L 2を高電位側電源 V d dレベルにプリチヤ ージする。 pチャネル型 MO S トランジスタ 1 33は、 ィコライズのた め、上記カラムバッファ回路 1 14の出力信号に基づいてビヅ ト線対 B L 1 , /B L 1を短絡する。上記カラムバッファ回路 1 14の出力信号 がローレベルにされた期間に、； チャネル型 MO S トランジス夕 1 3 1 1 32 , 1 33が導通され、 ビヅ ト線 B L 1， /B L 1のィコライズが 行われる。デ一夕ライ ト用トランスファスイッチ 1 12は、 上記カラム バッファ回路 1 14の出力信号に基づいてライ トデータ線対 1 10の —方にビッ ト線 BL 1を結合可能な nチャネル型 MO Sトランジスタ 134と、上記カラムバッファ回路 1 14の出力信号に基づいてライ ト デ一夕線対 1 10の他方にビッ ト線/ BL 1を結合可能な nチャネル 型 M OSトランジスタ 135とを含んで成る。 nチャネル型 MO Sトラ ンジス夕 134, 135が導通された状態で、 ライ トデ一夕線対 1 10 の書き込みデータをビッ ト線対 B L 1 ,/B L 1に伝達することができ る。デ一夕リード用トランスファスィヅチ 1 13は、 力ラム選択信号 Y S Sに応じてリ一ドデ一夕線対 1 1 5の一方をビヅ ト線 B L 1に結合 可能な Pチャネル型 MO Sトランジスタ 136と、カラム選択信号 Y S Sに応じてリードデータ線対 1 15の他方をビッ ト線/ B L 1に結合 可能な Pチャネル型 MO Sトランジスタ 137とを含んで成る。カラム 選択信号 YS Sがローレベルの期間に pチャネル型 MO Sトランジス 夕 136， 137が導通されることで、 ビッ ト線 B L 1 , /B L 1のデ 一夕がリードデ一夕線対 1 15に伝達される。 The column buffer circuit 114 includes a p-channel MOS transistor 138 coupled to the high-potential-side power supply V dd and an η-channel M 型 S transistor 139 coupled to the ground GND connected in series. Select signal YS S is logically inverted and output. The equalizing circuit 111 includes ρ-channel type M〇S transistors 131, 132, and 133. The ρ-channel MOS transistor 13 1 is coupled to the high-potential power supply V dd and the bit line BL 1, and connects the bit line BL 1 to the high-potential power supply based on the output signal of the column buffer circuit 114. Precharge to Vdd level. The p-channel M 0 S transistor 132 is coupled to the high-potential power supply V dd and the bit line / BL 1, and sets the bit line BL 2 to the high-potential side based on the output signal of the column buffer circuit 114. Precharge to power supply Vdd level. The p-channel MOS transistor 133 short-circuits the bit line pair BL 1 / BL 1 based on the output signal of the column buffer circuit 114 for equalization. During the period when the output signal of the column buffer circuit 114 is at a low level, the channel type MOS transistors 131, 132, 133 are turned on, and the equalization of the bit lines BL1, / BL1 is performed. Done. The transfer switch for data writing 112 is an n-channel MOS transistor that can couple the bit line BL 1 to the write data line pair 110 based on the output signal of the column buffer circuit 114. And an n-channel MOS transistor 135 capable of coupling the bit line / BL 1 to the other of the write / read line pair 110 based on the output signal of the column buffer circuit 114. With the n-channel MOS transistors 134 and 135 turned on, the write data of the write data line pair 110 can be transmitted to the bit line pair BL 1 and / BL 1. The transfer switch for data read 113 is a P-channel MOS transistor that can couple one of the lead data line pair 115 to the bit line BL1 according to the power ram selection signal YSS. 136, and a P-channel MOS transistor 137 capable of coupling the other of the read data line pair 115 to the bit line / BL1 according to the column selection signal YSS. When the p-channel MOS transistors 136 and 137 are turned on while the column selection signal YS S is at the low level, the bit lines BL 1 and / BL 1 become the read data line pair 1 15 Is transmitted.
第 19図には、上記第 1カラム選択回路 1 1一 1及び第 2カラム選択 回路 1 1一 2の別の構成例が示される。第 19図に示される構成が第 1 7図に示されるのと大きく異なるのは、 2組のビヅ ト線対 BL 1， /B L 1、 B L 2 , /B L 2毎に、 それらの両端にカラムスィヅチ回路が設 けられている点である。すなわち、 2組のビヅ ト線対 B L 1 ,/B L 1、 B L 2 , /B L 2毎に、 その一端にカラムスィツチ回路 1 18— 1〜 1 18— 8が設けられ、 2組のビッ ト線対 B L 1 , /B L 1、 B L 2 , / B L 2毎に、その他端にカラムスィツチ回路 1 19— 1〜 1 1 9一 8が 設けられている。カラムスィツチ回路 1 18— 1〜 1 18— 8は、 互い に同一構成とされ、 そのうちの一つが代表的に示されるように、 カラム 選択信号に基づいてビッ ト線対 BL 1，/BL 1をライ トデータ線対 1 10に結合可能なデ一夕ライ ト用トランスファスイ ッチ 124、カラム 選択信号のバッファリングを可能とするカラムバッファ回路 126、力 ラム選択信号に基づいてビヅ ト線対 BL 2,/BL2のィコライズを可 能とするィコライズ回路 123、カラム選択信号に基づいてビッ ト線対 BL 2, /BL 2を選択的にリードデータ線対 1 15に結合可能なデ一 夕リード用トランスファスィッチ 125を含んで成る。 FIG. 19 shows another configuration example of the first column selection circuit 111 and the second column selection circuit 111. The configuration shown in FIG. 19 is significantly different from that shown in FIG. 17 in that each pair of bit lines BL1, / BL1, BL2, / BL2 is connected to both ends thereof. The point is that a column switch circuit is provided. That is, for each of the two pairs of bit lines BL1, / BL1, BL2, / BL2, a column switch circuit 118-1 to 118-8 is provided at one end thereof, and two pairs of bit lines are provided. For each pair of lines BL 1, / BL 1, BL 2, / BL 2, a column switch circuit 119-1 to 119-18 is provided at the other end. The column switch circuits 118-1 to 118-8 have the same configuration as each other, and one of them is a column switch circuit as shown representatively. Data transfer switch 124 that can couple bit line pair BL 1 and / BL 1 to write data line pair 110 based on select signal, column buffer that enables column select signal buffering Circuit 126, equalizing circuit 123 that enables equalization of bit line pair BL2, / BL2 based on column select signal, selectively selects bit line pair BL2, / BL2 based on column select signal And a data read transfer switch 125 connectable to the read data line pair 115.
カラムスイッチ回路 1 19一 1〜1 19— 8は、互いに同一構成とさ れ、 そのうちの一つが代表的に示されるように、 ィコライズ線 122を 介して伝達されるィコライズ信号に基づいてビッ ト線対 BL 1 ,/BL 1のィコライズを可能とするィコライズ回路 127、カラム選択信号に 基づいてビッ ト線対 BL 1 ,/B L 1を選択的にリードデータ線対 1 1 6に結合可能なデータリード用トランスファスィッチ 129、カラム選 択信号に基づいてビット線対 B L 2，/B L 2をライ トデ一夕線対 1 1 7に結合可能なデ一夕ライ ト用トランスファスィッチ 128、カラム選 択信号のバッファリングを可能とするカラムバヅファ回路 130を含 む。  The column switch circuits 1 1 1 1 1 to 1 1 1 1-8 have the same configuration as each other, and one of them has a bit line based on an equalize signal transmitted through an equalize line 122 as shown representatively. Equalizing circuit 127 that enables equalization of pairs BL 1 and / BL 1 Data read that can selectively couple bit line pair BL 1 and / BL 1 to data line pair 1 16 based on column select signal Transfer switch 129, which can couple bit line pair BL2, / BL2 to write data line pair 117 based on column select signal, transfer switch 128 for data write, column select signal Includes a column buffer circuit 130 that enables buffering.
かかる構成においても、 カラム選択回路 1 1が、 第 1カラム選択回路 1 1— 1と、 第 2カラム選択回路 1 1一 2とに 2分割され、 それらが、 メモリセルアレイ 10を介して対向配置されているため、上記の例の場 合と同様に、 カラム選択回路 1 1一 1， 1 1一 2の横方向のセル配列ピ ツチは、 第 5図に示される場合に比べて 2倍に緩和される。  Also in such a configuration, the column selection circuit 11 is divided into a first column selection circuit 11-1 and a second column selection circuit 11-12, which are arranged to face each other via the memory cell array 10. As in the case of the above example, the cell pitch in the horizontal direction of the column selection circuits 11 and 11 is reduced by a factor of 2 compared to the case shown in Fig. 5. Is done.
第 20図には、第 19図に示されるカラムスィヅチ回路 1 18— 1の 構成例が示される。  FIG. 20 shows a configuration example of the column switch circuit 118-1 shown in FIG.
カラムバッファ回路 126は、高電位側電源 Vddに結合された pチ ャネル型 MOSトランジスタ 238と、グランド GNDに結合された n チャネル型 MO Sトランジス夕 239とが直列接続されて成り、カラム 選択信号 YS Sを論理反転して出力する。 ィコライズ回路 1 23は、 p チャネル型 MO S トランジスタ 23 1， 232 , 233を含んで成る。 Pチャネル型 MO S トランジスタ 23 1は、高電位側電源 Vd dとビヅ ト線 BL 2に結合され、ィコライズ線 1 2 2のィコライズ信号に基づい てビッ ト線 B L 2を高電位側電源 Vd dレベルにプリチャージする。 p チャネル型 M 0 Sトランジスタ 23 2は、高電位側電源 V d dとビッ ト 線/ BL 2に結合され、ィコライズ線 1 22のィコライズ信号に基づい てビッ ト線/ BL 2を高電位側電源 Vd dレベルにプリチヤ一ジする。 pチャネル型 MO Sトランジスタ 233は、 ィコライズのため、 上記ィ コライズ線 1 22のィコライズ信号に基づいてビヅ ト線対 BL 2 ,/B L 2を短絡する。上記ィコライズ線 1 22のィコライズ信号がローレべ ルにされた期間に、 pチャネル型 MO S トランジスタ 23 1 , 23 2 ,The column buffer circuit 126 includes a p-channel MOS transistor 238 coupled to the high-potential-side power supply Vdd, and an n-channel MOS transistor 238 coupled to the ground GND. A channel type MOS transistor 239 is connected in series, and the column selection signal YSS is logically inverted and output. The equalizing circuit 123 includes p-channel type MOS transistors 231, 232, and 233. The P-channel MOS transistor 231 is coupled to the high-potential-side power supply Vdd and the bit line BL2, and connects the bit line BL2 to the high-potential-side power supply Vdd based on the equalize signal of the equalize line 122. Precharge to level. The p-channel type MOS transistor 232 is coupled to the high-potential power supply V dd and the bit line / BL 2, and connects the bit line / BL 2 to the high-potential power supply Vd based on the equalizing signal of the equalizing line 122. Precharge to d level. The p-channel type MOS transistor 233 short-circuits the bit line pair BL 2, / BL 2 based on the equalize signal of the equalize line 122 for equalization. During the period when the equalizing signal of the equalizing line 122 is set to the low level, the p-channel MOS transistors 231, 232,
233が導通され、ビヅ ト線 B L 2 ,/B L 2のィコライズが行われる。 データライ ト用トランスファスィヅチ 1 24は、上記カラムバッファ回 路 1 2 6の出力信号に基づいてライ トデータ線対 1 1 0の一方にビッ ト線 B L 1を結合可能な nチャネル型 MO S トランジスタ 234と、上 記カラムバッファ回路 1 2 6の出力信号に基づいてライ トデータ線対 1 1 0の他方にビッ ト線/ B L 1を結合可能な nチャネル型 MO S ト ランジスタ 1 35とを含んで成る。 nチャネル型 MO Sトランジスタ 2233 is turned on, and the bit lines BL2 and / BL2 are equalized. The data write transfer switch 124 is an n-channel MOS transistor capable of coupling the bit line BL1 to one of the write data line pair 110 based on the output signal of the column buffer circuit 126. 234 and an n-channel MOS transistor 135 capable of coupling a bit line / BL 1 to the other of the write data line pair 110 based on the output signal of the column buffer circuit 126 described above. Become. n-channel MOS transistor 2
34 , 2 35が導通された状態で、 ライ トデ一夕線対 1 1 0の書き込み データをビッ ト線対 B L 1 , /B L 1に伝達することができる。データ リード用トランスファスィッチ 1 2 5は、カラム選択信号 Y S Sに応じ てリードデータ線対 1 1 5の一方をビッ ト線 B L 2に結合可能な pチ ャネル型 MO Sトランジスタ 23 6と、カラム選択信号 Y S Sに応じて リードデータ線対 1 1 5の他方をビッ ト線/ B L 2に結合可能な pチ ャネル型 MO Sトランジスタ 237とを含んで成る。カラム選択信号 Y S Sがローレベルの期間に ρチャネル型 MO Sトランジスタ 236, 2 37が導通されることで、 ビッ ト線 B L 2， /B L 2のデ一夕がリード データ線対 1 15に伝達される。尚、 他のカラムスィツチ回路も同様に 構成される。 The write data of the write data line pair 110 can be transmitted to the bit line pairs BL 1 and / BL 1 while the lines 34 and 235 are conducting. The data read transfer switch 125 is a p-channel MOS transistor 236 that can couple one of the read data line pair 115 to the bit line BL2 according to the column select signal YSS, and the column select signal The other end of the read data line pair 1 15 can be coupled to the bit line / BL 2 according to YSS. And a channel-type MOS transistor 237. When the column selection signal YSS is at the low level, the ρ channel type MOS transistors 236 and 237 are turned on, and the data on the bit lines BL 2 and / BL 2 is transmitted to the read data line pair 115. You. The other column switch circuits have the same configuration.
第 21図には、上記第 1カラム選択回路 1 1— 1及び第 2カラム選択 回路 1 1— 2の別の構成例が示される。  FIG. 21 shows another configuration example of the first column selection circuit 11-1 and the second column selection circuit 11-2.
第 1カラム選択回路 1 1一 1及び第 2カラム選択回路 1 1—2は、メ モリセルアレイ 10を介して対向配置される。第 2 1図に示される構成 が第 19図に示されるのと大きく異なるのは、カラムスィツチ回路のレ ィアウトにある。 すなわち、 カラムスィツチ回路 1 18— 1は、 ィコラ ィズ線 122のィコライズ信号に基づいてデータ線 B L 1 ,/BL 1の ィコライズを可能とするィコライズ回路 222、カラム選択信号に基づ いてデ一夕線 B L 1 ,/B L 1を選択的にライ トデ一夕線対 1 10に結 合可能なデータライ ト用トランスファスィヅチ 224、ィコライズ線 1 22のィコライズ信号に応じてデータ線 B L 2 ,/B L 2のィコライズ を可能とするィコライズ回路 22 1、カラム選択信号に基づいてビッ ト 線対 BL 2,/BL 2を選択的にリードデ一夕線対 1 15に結合可能な データリード用トランスファスィッチ 223を含む。 尚、 他のカラムス ィツチ回路も同様に構成される。  The first column selection circuit 11 and the second column selection circuit 11-2 are arranged to face each other via the memory cell array 10. The configuration shown in FIG. 21 is largely different from that shown in FIG. 19 in the layout of the column switch circuit. That is, the column switch circuit 118-1 is provided with an equalizing circuit 222 for enabling equalization of the data lines BL1 and / BL1 based on the equalizing signal of the equalizing line 122, and a demultiplexing circuit based on the column selection signal. The data write transfer switch 224, which can selectively connect the lines BL 1 and / BL 1 to the write data line pair 110, and the data lines BL 2 and / BL according to the equalize signal of the equalize line 122. An equalizing circuit 221 that enables equalization of 2 and a data read transfer switch 223 that can selectively couple bit line pairs BL2 and / BL2 to read data line pair 115 based on a column selection signal. Including. The other column switch circuits have the same configuration.
かかる構成においても、 カラム選択回路 1 1が、 第 1カラム選択回路 1 1— 1と、 第 2カラム選択回路 1 1—2とに 2分割され、 それらが、 メモリセルアレイ 10を介して対向配置されているため、上記の例の場 合と同様に、 カラム選択回路 1 1— 1 , 1 1— 2の横方向のセル配列ピ ヅチは、 第 5図に示される場合に比べて 2倍に緩和される。  Also in such a configuration, the column selection circuit 11 is divided into a first column selection circuit 11-1 and a second column selection circuit 11-2, which are arranged to face each other via the memory cell array 10. As in the case of the above example, the cell array pitch in the horizontal direction of the column selection circuits 11-1 and 11-2 is reduced to twice that in the case shown in Fig. 5. Is done.
第 22図には、第 2 1図に示されるカラムスィッチ回路 1 18— 1の 構成例が示される。 ィコライズ回路 22 1は、 pチャネル型 MO Sトラ ンジス夕 33 1， 33 2 , 333を含んで成る。 pチャネル型 MO S ト ランジス夕 33 1は、高電位側電源 Vd dとビッ ト線 B L 2に結合され、 ィコライズ線 1 2 2のィコライズ信号に基づいてビヅ ト線 B L 2を高 電位側電源 V d dレベルにプリチャージする。 pチヤネル型 M〇 Sトラ ンジス夕 332は、高電位側電源 Vd dとビヅ ト線 ZBL 2に結合され、 ィコライズ線 1 2 2のィコライズ信号に基づいてビッ ト線/ B L 2を 高電位側電源 Vd dレベルにプリチャージする。 pチャネル型 MO S ト ランジス夕 333は、 ィコライズのため、 上記ィコライズ線 1 22のィ コライズ信号に基づいてビッ ト線対 B L 2 , /B L 2を短絡する。上記 ィコライズ線 1 22のィコライズ信号が口一レベルにされた期間に、 p チャネル型 MO S トランジスタ 33 1 , 332 , 3 33が導通され、 ビ ヅ ト線 BL 2 , /B L 2のィコライズが行われる。 ィコライズ回路 22 2は、 pチャネル型 M〇 Sトランジスタ 43 1， 432 , 433を含ん で成る。 pチャネル型 MO S トランジス夕 43 1は、 高電位側電源 Vd dとビヅト線 B L 2に結合され、ィコライズ線 1 2 2のィコライズ信号 に基づいてビッ ト線 B L 2を高電位側電源 V d dレベルにプリチヤ一 ジする。 pチャネル型 MO Sトランジス夕 43 2は、 高電位側電源 Vd dとビッ ト線/ B L 2に結合され、ィコライズ線 1 2 2のィコライズ信 号に基づいてビッ ト線/ B L 2を高電位側電源 V d dレベルにプリチ ヤージする。 pチャネル型 MO S トランジスタ 433は、 ィコライズの ため、上記ィコライズ線 1 22のィコライズ信号に基づいてビヅ ト線対 B L 2 , /B L 2を短絡する。上記ィコライズ線 1 2 2のィコライズ信 号がローレベルにされた期間に、 pチャネル型 MO S トランジス夕 43 1 , 432 , 433が導通され、 ビッ ト線 B L 2 , /B L 2のィコライ ズが行われる。デ一夕リード用トランスファスイ ッチ 2 23は、 カラム 選択信号 YS Sに応じてリードデータ線対 1 1 5の一方をビッ ト線 B L 2に結合可能な pチャネル型 MO Sトランジスタ 33 6と、カラム選 択信号 Y S Sに応じてリ一ドデータ線対 1 1 5の他方をビッ ト線/ B L 2に結合可能な pチャネル型 MO Sトランジスタ 337とを含んで 成る。カラム選択信号 YS Sがローレベルの期間に pチャネル型 MO S トランジスタ 33 6 , 337が導通されることで、 ビヅ ト線 B L 2 , / BL 2のデータがリードデ一夕線対 1 1 5に伝達される。デ一夕ライ ト 用トランスファスイッチ 2 24は、カラム選択信号 YS Sに基づいてラ ィ トデ一夕線対 1 1 0の一方にビッ ト線； B L 1を結合可能な nチヤネ ル型 MO S トランジス夕 334と、カラム選択信号 Y S Sに基づいてラ ィ トデ一夕線対 1 1 0の他方にビヅ ト線/ B L 1を結合可能な nチヤ ネル型 MO S トランジスタ 335とを含んで成る。 nチャネル型 MO S トランジスタ 334， 33 5が導通された状態で、 ライ トデ一夕線対 1 1 0の書き込みデ一夕をビッ ト線対 B L 1 ,/B L 1に伝達することが できる。 FIG. 22 shows the column switch circuit 118-1 shown in FIG. 21. A configuration example is shown. The equalizing circuit 221 includes p-channel type MOS transistors 331, 332, and 333. The p-channel MOS transistor 331 is coupled to the high-potential-side power supply Vdd and the bit line BL2, and connects the bit line BL2 to the high-potential-side power supply based on the equalize signal of the equalize line 122. Precharge to Vdd level. The p-channel type MOS transistor 332 is coupled to the high-potential-side power supply Vdd and the bit line ZBL2, and sets the bit line / BL2 to the high-potential side based on the equalizing signal of the equalizing line 122. Precharge to power supply Vdd level. The p-channel type MOS transistor 333 short-circuits the bit line pair BL 2 and / BL 2 based on the equalize signal of the equalize line 122 for equalization. During the period in which the equalizing signal of the equalizing line 122 is set to the one-level level, the p-channel type MOS transistors 331, 332, 333 are turned on, and the bit lines BL2, / BL2 are equalized. . The equalizing circuit 222 includes p-channel type MS transistors 431, 432, and 433. The p-channel MOS transistor 43 1 is coupled to the high-potential power supply Vdd and the bit line BL 2, and sets the bit line BL 2 to the high-potential power supply V dd level based on the equalize signal of the equalize line 122. To clean. The p-channel MOS transistor 432 is coupled to the high-potential power supply Vdd and the bit line / BL2, and sets the bit line / BL2 to the high-potential side based on the equalized signal of the equalizing line 122. Precharge to power supply Vdd level. The p-channel MOS transistor 433 short-circuits the bit line pair BL 2 and / BL 2 based on the equalize signal of the equalize line 122 for equalization. During the period when the equalizing signal of the above-mentioned equalizing lines 1 and 2 is set to the low level, the p-channel MOS transistors 43 1, 432 and 433 are turned on, and the equalization of the bit lines BL 2 and / BL 2 is performed. Is Transfer switch 223 for data read P-channel MOS transistor 336 that can couple one of read data line pair 1 15 to bit line BL 2 according to select signal YS S, and read data line pair 1 according to column select signal YSS And a p-channel MOS transistor 337 capable of coupling the other of 15 to the bit line / BL2. When the column select signal YSS is at the low level, the p-channel MOS transistors 336 and 337 are turned on, so that the data on the bit lines BL 2 and / BL 2 is changed to the read data line pair 1 15 Is transmitted. The transfer switch for data write 224 is an n-channel MOS transistor capable of connecting a bit line to one of the data write data line pair 110 and BL 1 based on the column selection signal YSS. And a n-channel MOS transistor 335 capable of coupling a bit line / BL1 to the other of the pair of bit lines 110 based on the column selection signal YSS. With the n-channel MOS transistors 334 and 335 turned on, the write data of the write data line pair 110 can be transmitted to the bit line pairs BL 1 and / BL 1.
第 23図には、上記第 1カラム選択回路 1 1一 1及び第 2カラム選択 回路 1 1一 2の別の構成例が示される。  FIG. 23 shows another configuration example of the first column selection circuit 111 and the second column selection circuit 111.
第 1カラム選択回路 1 1一 1及び第 2カラム選択回路 1 1一 2は、メ モリセルアレイ 1 0を介して対向配置される。第 2 1図に示される構成 が第 1 9図に示されるのと大きく異なるのは、カラムスィツチ回路のレ ィアウトにある。 すなわち、 カラムスィヅチ回路 1 1 8— 1は、 ィコラ ィズ線 1 22のィコライズ信号に応じてデータ線 B L 1 ,/B L 1のィ コライズを可能とするィコライズ回路 242、カラム選択信号に基づい てビヅト線対 B L 1 ,/B L 1を選択的にリードデ一夕線対 1 1 5に結 合可能なデータリード用トランスファスィ ヅチ 2 24、ィコライズ線 1 2 2のィコライズ信号に応じてデ一夕線 B L 2 , /B L 2のィコライズ を可能とするィコライズ回路 24 1、カラム選択信号に基づいてビッ ト 線対 B L 2 ,/BL 2を選択的にリ一ドデ一夕線対 1 1 5に結合可能な データリード用トランスファスイッチ 243を含む。他のカラムスィヅ チ回路 1 1 8— 2〜 1 1 8— 8も同様に構成される。 また、 カラムスィ ツチ回路 1 1 9— 1は、ィコライズ線 1 2 1のィコライズ信号に応じて データ線 B L 1 ,/B L 1のィコライズを可能とするィコライズ回路 2 46、 カラム選択信号に基づいてデータ線 B L 1 , /B L 1を選択的に ライ トデ一夕線対 1 1 7に結合可能なデータライ ト用トランスファス ィヅチ 248、ィコライズ線 1 2 1のィコライズ信号に応じてデータ線 BL 2 , /B L 2のィコライズを可能とするィコライズ回路 245、 力 ラム選択信号に基づいてデ一夕線 B L 2 ,/B L 2を選択的にライ トデ 一夕線対 1 1 7に結合可能なデータライ ト用トランスファスィ ッチ 2 47を含む。 尚、 他のカラムスィツチ回路 1 1 9— 2〜1 1 9— 8も同 様に構成される。 The first column selection circuit 111 and the second column selection circuit 111 are arranged to face each other via the memory cell array 10. The configuration shown in FIG. 21 is significantly different from that shown in FIG. 19 in the layout of the column switch circuit. That is, the column switch circuit 118-8-1 includes an equalizing circuit 242 for enabling equalization of the data lines BL 1 and / BL 1 in accordance with the equalizing signal of the equalizing line 122, and a bit line based on the column selection signal. Data read transfer switch 2 24, which can selectively couple BL 1 and / BL 1 to read data line pair 1 1 5 and data line BL 2 according to the equalize signal of equalize line 1 2 2 , / BL 2 equalization Circuit 241, a data read transfer switch 243 capable of selectively coupling the bit line pair BL2, / BL2 to the lead data line pair 1 15 based on a column selection signal. including. The other column switch circuits 118-8-2 to 118-8-8 have the same configuration. Further, a column switch circuit 1199-1 is provided with an equalize circuit 246 for enabling equalization of the data lines BL1 and / BL1 according to the equalize signal of the equalize line 121, and a data line based on the column selection signal. Data write transfer switch 248, which can selectively couple BL 1 and / BL 1 to the write data line pair 1 17, and data lines BL 2 and / BL according to the equalize signal of equalize line 121 Equalization circuit 245 that enables equalization of data lines 2 Data transfer transfer that can selectively connect the data lines BL 2 and / BL 2 to the data line 1 1 17 based on the power selection signal Includes switch 247. The other column switch circuits 119-2-2 to 119-8 are configured in the same manner.
かかる構成においても、 カラム選択回路 1 1が、 第 1カラム選択回路 Even in such a configuration, the column selection circuit 11
1 1— 1と、 第 2カラム選択回路 1 1— 2とに 2分割され、 それらが、 メモリセルアレイ 1 0を介して対向配置されているため、上記の例の場 合と同様に、 カラム選択回路 1 1— 1 , 1 1— 2の横方向のセル配列ピ ヅチは、 第 5図に示される場合に比べて 2倍に緩和される。 1 1—1 and the second column selection circuit 1 1—2 are divided into two, and they are placed opposite each other with the memory cell array 10 interposed therebetween. The cell arrangement pitch in the horizontal direction of the circuits 11-1 and 11-2 is reduced twice as compared with the case shown in FIG.
第 24図には、第 23図におけるデータライ ト用トランスファスイツ チ 248、 及びィコライズ回路 246の構成例が示される。データライ ト用トランスファスイッチ 248は、カラム選択信号 YS Sに基づいて ライ トデータ線対 1 1 7の一方にビッ ト線 B L 1を結合可能な nチヤ ネル型 MO S トランジスタ 434と、カラム選択信号 Y S Sに基づいて ライ トデータ線対 1 1 7の他方にビッ ト線/ B L 1を結合可能な nチ ャネル型 MO S トランジスタ 435とを含んで成る。 nチャネル型 MO S トランジスタ 4 34 , 43 5が導通された状態で、 ライ トデ一夕線対 1 1 7の書き込みデータをビヅ ト線対 B L 1 ,/B L 1に伝達すること ができる。 ィコライズ回路 24 6は、 pチャネル型 M O S トランジスタ 5 3 1 , 5 3 2 , 5 3 3を含んで成る。 pチャネル型 MO S トランジス 夕 5 3 1は、 高電位側電源 Vd dとビッ ト線 B L 1に結合され、 ィコラ ィズ線 1 2 1のィコライズ信号に基づいてビヅ ト線 B L 1を高電位側 電源 V d dレベルにプリチャージする。 pチャネル型 MO S トランジス 夕 5 3 2は、 高電位側電源 V d dとビッ ト線 ZB L 1に結合され、 ィコ ライズ線 1 2 1のィコライズ信号に基づいてビヅ ト線/ B L 1を高電 位側電源 Vd dレベルにプリチャージする。 pチャネル型 MO S トラン ジス夕 5 3 3は、 ィコライズのため、 上記ィコライズ線 1 2 1のィコラ ィズ信号に基づいてビッ ト線対 B L 1， /B L 1を短絡する。上記ィコ ライズ線 1 2 1のィコライズ信号がローレベルにされた期間に、 pチヤ ネル型 M〇 S トランジス夕 5 3 1 , 5 3 2 , 5 3 3が導通され、 ビッ ト 線 B L 1 , /B L 1のィコライズが行われる。 尚、 ィコライズ回路 2 4 5、 データライ ト用トランスファスイッチ 2 47は、 それぞれィコライ ズ回路 2 4 6、データライ ト用トランスファスイッチ 2 48と同一構成 とされる。 FIG. 24 shows a configuration example of the transfer switch 248 for data writing and the equalizing circuit 246 in FIG. The data write transfer switch 248 includes an n-channel MOS transistor 434 capable of connecting the bit line BL1 to one of the write data line pairs 1 17 based on the column select signal YSS, and a column select signal YSS. And an n-channel MOS transistor 435 capable of coupling the bit line / BL1 to the other of the write data line pair 117 based on the above. n-channel type MO With the S transistors 434 and 435 turned on, the write data on the write data line pair 117 can be transmitted to the bit line pairs BL 1 and / BL 1. The equalizing circuit 246 includes p-channel MOS transistors 531, 5332, and 533. The p-channel type MOS transistor 531 is coupled to the high-potential-side power supply Vdd and the bit line BL1, and sets the bit line BL1 to the high potential based on the equalizing signal of the equalizing line 122. Precharge to the power supply Vdd level. The p-channel MOS transistor 5332 is coupled to the high-potential-side power supply V dd and the bit line ZB L1 to connect the bit line / BL 1 based on the equalizing signal of the equalizing line 122. Precharge to the high-potential power supply Vdd level. In the p-channel type MOS transistor 533, the bit line pair BL1, / BL1 is short-circuited based on the equalize signal of the equalize line 1221 for equalization. During the period in which the equalizing signal of the above equalizing line 1 2 1 is set to the low level, the p-channel type M〇S transistors 5 3 1, 5 3 2, 5 3 3 are turned on, and the bit lines BL 1, 2 / BL 1 equalization is performed. The equalizing circuit 245 and the data write transfer switch 247 have the same configuration as the equalizer circuit 246 and the data write transfer switch 248, respectively.
第 2 5図には、 第 2 3図におけるィコライズ回路 2 4 2、 データリー ド用トランスファスイッチ 2 44の構成例が示される。ィコライズ回路 2 4 2は、 pチャネル型 MO S トランジスタ 6 3 1 , 6 3 2 , 6 3 3を 含んで成る。 pチャネル型 MO S トランジスタ 6 3 1は、 高電位側電源 FIG. 25 shows a configuration example of the equalizing circuit 242 and the data transfer switch 244 in FIG. The equalizing circuit 242 includes p-channel MOS transistors 631, 6332, and 633. The p-channel MOS transistor 6 3 1
V d dとビッ ト線 B L 1に結合され、ィコライズ線 1 2 2のィコライズ 信号に基づいてビッ ト線 B L 1を高電位側電源 V d dレベルにプリチ ヤージする。 pチャネル型 MO S トランジス夕 6 3 2は、 高電位側電源The bit line BL1 is coupled to Vdd and the bit line BL1, and precharges the bit line BL1 to the high potential side power supply Vdd level based on the equalized signal of the equalized line 122. The p-channel type MOS transistor is a high-potential power supply.
V d dとビッ ト線/ B L 1に結合され、ィコライズ線 1 2 2のィコライ ズ信号に基づいてビッ ト線/ B L 1を高電位側電源 Vd dレベルにプ リチャージする。 pチャネル型 M OSトランジスタ 633は、 ィコライ ズのため、上記ィコライズ線 122のィコライズ信号に基づいてビッ ト 線対 B L 1， /B L 1を短絡する。上記ィコライズ線 122のィコライ ズ信号が口一レベルにされた期間に、 pチャネル型 MO Sトランジス夕 63 1 , 632, 633が導通され、 ビヅ ト線 B L 1 , /B L 1のィコ ライズが行われる。デ一夕リード用トランスファスイッチ 244は、 力 ラム選択信号 Y S Sに応じてリードデータ線対 1 15の一方をビッ ト 線 B L 1に結合可能な pチャネル型 MO Sトランジス夕 436と、カラ ム選択信号 Y S Sに応じてリードデ一夕線対 1 15の他方をビッ ト線 /B L 1に結合可能な pチャネル型 MO Sトランジスタ 437とを含 んで成る。カラム選択信号 Y S Sがローレベルの期間に pチャネル型 M 0 Sトランジスタ 436， 437が導通されることで、ビヅ ト線 B L 1， /B L 1のデータがリードデータ線対 1 15に伝達される。尚、 ィコラ ィズ回路 241、 データリード用トランスファスィッチ 243は、 それ それ上記ィコライズ回路 242、データリード用トランスファスイッチ 244と同一構成とされる。 Vdd is coupled to bit line / BL1 and equalized lines 1 2 2 The bit line / BL1 is precharged to the high-potential-side power supply Vdd level based on the reset signal. The p-channel type MOS transistor 633 short-circuits the bit line pair BL1, / BL1 based on the equalize signal of the equalize line 122 for equalization. During the period when the equalizing signal of the equalizing line 122 is set to the one-level level, the p-channel MOS transistors 63 1, 632 and 633 are turned on, and the equalizing of the bit lines BL 1 and / BL 1 is performed. Done. The transfer switch for data read 244 is a p-channel MOS transistor 436 capable of coupling one of the read data line pair 115 to the bit line BL 1 according to the power column select signal YSS, and a column select signal. A p-channel MOS transistor 437 capable of coupling the other of the read / write line pair 115 to the bit line / BL 1 according to the YSS. When the column selection signal YSS is at the low level, the p-channel MOS transistors 436 and 437 are turned on, so that the data on the bit lines BL 1 and / BL 1 is transmitted to the read data line pair 115. . Incidentally, the equalizing circuit 241 and the data read transfer switch 243 have the same configuration as the equalize circuit 242 and the data read transfer switch 244, respectively.
以上本発明者によってなされた発明を実施例に基づいて具体的に説 明したが本発明はそれに限定されるものではなく、その要旨を逸脱しな い範囲において種々変更可能である。 産業上の利用可能性  The invention made by the present inventor has been specifically described based on the embodiments, but the present invention is not limited thereto, and can be variously modified without departing from the gist thereof. Industrial applicability
本発明は、 SRAMチヅプを搭載し得たメモリカード、 SRAMをォ ンチップメモリとして備えマイクロコンピュータ若しくはシステム L S Iなどの半導体集積回路などに広く適用することができる。  INDUSTRIAL APPLICABILITY The present invention can be widely applied to a memory card equipped with an SRAM chip, a semiconductor integrated circuit such as a microcomputer or a system LSI equipped with an SRAM as an on-chip memory.

Claims

請 求 の 範 囲 .複数のワード線と、 それに交差するように設けられた複数のビッ ト 線と、上記ヮ一ド線と上記ビッ ト線との交差する箇所に設けられた複 数のメモリセルとを含むメモリセルアレイと、  Scope of claim: A plurality of word lines, a plurality of bit lines provided so as to intersect the word lines, and a plurality of memories provided at intersections of the above-mentioned pad lines and the above-mentioned bit lines. A memory cell array including cells;
上記メモリセルアレイの周辺に配置された周辺回路と、を含んで成 る半導体記憶装置であって、  A peripheral circuit disposed around the memory cell array.
上記周辺回路は、 第 1周辺回路と、 上記メモリセルアレイを介して 上記第 1周辺回路に対向配置された第 2周辺回路とを含み、  The peripheral circuit includes: a first peripheral circuit; and a second peripheral circuit disposed to face the first peripheral circuit via the memory cell array.
上記第 1周辺回路と上記第 2周辺回路とは、それそれ互いに異なる 上記ビッ ト線に結合され、 且つ、  The first peripheral circuit and the second peripheral circuit are respectively coupled to the different bit lines, and
入力されたァドレス信号に基づいて上記ビッ ト線を選択するため のカラム選択回路と、  A column selection circuit for selecting the bit line based on the input address signal;
上記カラム選択回路によって選択されたビッ ト線を介して伝達さ れた信号を増幅するためのセンスアンプと、  A sense amplifier for amplifying a signal transmitted through the bit line selected by the column selection circuit;
上記カラム選択回路によって選択されたビッ ト線に書き込みデー 夕を供給するためのライ トバッファと、を含んで成ることを特徴とす る半導体記憶装置。  And a write buffer for supplying write data to the bit line selected by the column selection circuit.
. 上記メモリセルは、 スタティック型の記憶部と、 上記ワード線の論 理レベルに応じて、上記データ線を上記記憶部に結合可能なスィツチ と、 を含む請求の範囲第 1項記載の半導体記憶装置。 2. The semiconductor memory according to claim 1, wherein the memory cell includes: a static storage unit; and a switch capable of coupling the data line to the storage unit according to a logic level of the word line. apparatus.
. 上記データ記憶部は、 積層型のシリコン ' トンネル · トランジスタ を含んで成る請求の範囲第 2項記載の半導体記憶装置。 3. The semiconductor memory device according to claim 2, wherein said data storage unit includes a stacked silicon 'tunnel transistor.
.上記第 1周辺回路における力ラム選択回路によつて選択されるビッ ト線と、上記第 2周辺回路におけるカラム選択回路によって選択され るビッ ト線との間には、非選択状態のビッ ト線が介在される請求の範 囲第 1項記載の半導体記憶装置。 An unselected bit is located between the bit line selected by the power ram selection circuit in the first peripheral circuit and the bit line selected by the column selection circuit in the second peripheral circuit. Claims with intervening lines 2. The semiconductor memory device according to item 1.
.第 1メモリマッ トと、 上記センスアンプ及び上記ライ トバヅファを 介して上記第 1メモリマツ トに隣接配置される第 2メモリマツ トと、 を含み、 A first memory mat; and a second memory mat arranged adjacent to the first memory mat via the sense amplifier and the write buffer.
上記センスアンプ及び上記ライ トバッファは、上記第 1メモリマツ トと第 2メモリマッ トとの間で共有されて成る請求の範囲第 1項記 載の半導体記憶装置。 2. The semiconductor memory device according to claim 1, wherein said sense amplifier and said write buffer are shared between said first memory mat and said second memory mat.
.複数のワード線と、 それに交差するように設けられた第 1 ビヅ ト線 対と、 上記第 1 ビッ ト線対に隣接配置された第 2 ビッ ト線対と、 上記 ヮード線と上記第 1 ,第 2 ビッ ト線対との交差する箇所に設けられた 複数のメモリセルと、を含むメモリセルアレイを備えた半導体記憶装 置であって、 A plurality of word lines, a first bit line pair provided to cross the word lines, a second bit line pair arranged adjacent to the first bit line pair, A memory cell array including a plurality of memory cells provided at intersections between the first and second bit line pairs; and
カラム選択信号に基づいて上記第 1ビッ ト線対を選択可能な第 1 カラムスィツチ回路と、カラム選択信号に基づいて上記第 2ビット線 対を選択可能な第 2カラムスィッチ回路と、 を含み、  A first column switch circuit capable of selecting the first bit line pair based on a column selection signal, and a second column switch circuit capable of selecting the second bit line pair based on a column selection signal;
上記第 1カラムスィツチ回路と上記第 2カラムスィツチ回路とは、 上記メモリセルアレイを介して対向配置されて成ることを特徴とす る半導体記憶装置。  A semiconductor memory device, wherein the first column switch circuit and the second column switch circuit are arranged to face each other via the memory cell array.
.上記第 1カラムスィツチ回路の近傍には、 上記第 1 ビッ ト線対と交 差する方向にデ一夕読み出しのための第 1 リードデ一夕線対及びデ 一夕書き込みのための第 1ライ トデ一夕線対が形成され、上記第 2力 ラムスィツチ回路の近傍には、上記第 2ビッ ト線対と交差する方向に データ読み出しのための第 2 リードデータ線対及びデータ書き込み のための第 2ライ トデータ線対が形成され、 In the vicinity of the first column switch circuit, a first read data line pair for data reading and a first line for data writing in a direction crossing the first bit line pair. A second pair of read data lines for reading data and a second pair of data for writing data are provided near the second power switch circuit in the direction crossing the second bit line pair. Two write data line pairs are formed,
上記第 1カラムスィツチ回路は、上記カラム選択信号に基づいて上 記第 1ビッ ト線対のィコライズを可能とする第 1ィコライズ回路と、 上記カラム選択信号に基づいて上記第 1ビッ ト線対を選択的にラ ィ トデ一夕線対に結合可能な第 1データライ ト用トランスファスィ ツチと、 The first column switch circuit includes a first equalizer circuit that enables equalization of the first bit line pair based on the column selection signal; A first data write transfer switch that can selectively couple the first bit line pair to the right-bit line pair based on the column selection signal;
上記カラム選択信号に基づいて上記第 1ビッ ト線対を選択的に第 1 リードデ一夕線対に結合可能な第 1データリード用トランスファ スィツチと、 を含んで成り、  A first data read transfer switch capable of selectively coupling the first bit line pair to a first read / write line pair based on the column selection signal;
上記第 2カラムスィツチ回路は、上記力ラム選択信号に基づいて上 記第 2ビッ ト線対のィコライズを可能とする第 2ィコライズ回路と、 上記カラム選択信号に基づいて上記第 2ビット線対を選択的にラ ィ トデ一夕線対に結合可能な第 2データライ ト用トランスファスィ ツチと、  The second column switch circuit connects the second bit line pair based on the column selection signal with a second equalization circuit that enables equalization of the second bit line pair based on the power ram selection signal. A transfer switch for a second data write, which can be selectively coupled to the light line pair;
上記カラム選択信号に基づいて上記第 2ビッ ト線対を選択的に第 2 リードデ一夕線対に結合可能な第 2データリード用トランスファ スィツチと、 を含んで成る請求の範囲第 6項記載の半導体記憶装置。 8 .複数のヮード線と、 それに交差するように設けられた複数のビッ ト線 対と、上記ヮード線と上記ビット線対との交差する箇所に設けられた 複数のメモリセルとを含むメモリセルアレイと、入力され ァドレス 信号に基づいて上記ビッ ト線対を選択可能なカラム選択回路と、を備 えた半導体記憶装置であって、  7. A transfer switch for a second data read capable of selectively coupling the second bit line pair to a second read / read line pair based on the column selection signal, and a second data read transfer switch. Semiconductor storage device. 8. A memory cell array including a plurality of read lines, a plurality of bit line pairs provided to intersect the read lines, and a plurality of memory cells provided at intersections of the read lines and the bit line pairs. And a column selection circuit capable of selecting the bit line pair based on an input address signal.
上記複数のビッ ト線対は、第 1ビッ ト線対とそれに隣接配置された 第 2ビッ ト線対とを含み、  The plurality of bit line pairs include a first bit line pair and a second bit line pair disposed adjacent thereto.
上記カラム選択回路は、上記ビッ ト線対の一端に結合された第 1力 ラムスィツチ回路と、上記ビッ ト線対の他端に結合された第 2カラム スィツチ回路とに分散配置され、  The column selection circuit is distributed and arranged in a first column switch circuit coupled to one end of the bit line pair and a second column switch circuit coupled to the other end of the bit line pair;
上記第 1カラムスィ ヅチ回路の近傍には、データ読み出しのための 第 1 リードデータ線及びデータ書き込みのための第 1ライ トデ一夕 線が形成され、 上記第 2カラムスィッチ回路の近傍には、 データ読み 出しのための第 2 リードデータ線及びデータ書き込みのための第 2 ライ トデータ線が形成され、 In the vicinity of the first column switch circuit, a first read data line for reading data and a first write data line for writing data are provided. A second read data line for reading data and a second write data line for writing data in the vicinity of the second column switch circuit;
上記第 1カラムスィツチ回路は、カラム選択信号に基づいて上記第 1 ビグ ト線対を選択的に第 1ライ トデータ線対に結合可能なデータ ライ ト用 トランスファスィ ッチと、  The first column switch circuit includes a data write transfer switch that can selectively couple the first bit line pair to the first write data line pair based on a column selection signal;
ィコライズ制御信号に基づいて上記第 2ビッ ト線対のィコライズ を可能とする第 2ィコライズ回路と、  A second equalizing circuit for enabling equalization of the second bit line pair based on an equalizing control signal;
カラム選択信号に基づいて上記第 2ビッ ト線対を選択的に第 2 リ ―ドデータ線対に結合可能なデ一夕リード用トランスファスィッチ と、 を含み、  A data transfer switch for selectively connecting the second bit line pair to the second read data line pair based on a column selection signal;
上記第 2カラムスィツチ回路は、ィコライズ制御信号に基づいて上 記第 1 ビヅ ト線対のィコライズを可能とする第 1ィコライズ回路と、 カラム選択信号に基づいて上記第 1 ビッ ト線対を選択的に上記第 1 リードデ一夕線対に結合可能なデータリード用トランスファスィ ツチと、  The second column switch circuit selects a first bit line pair based on a column select signal, and a first equalizer circuit that enables equalization of the first bit line pair based on an equalize control signal. A data read transfer switch that can be coupled to the first read data line pair;
カラム選択信号に基づいて上記第 2ビッ ト線対を選択的に上記第 2ライ トデ一夕線対に結合可能なデータライ ト用トランスファスィ ツチと、 を含むことを特徴とする半導体記憶装置。  And a data write transfer switch capable of selectively coupling the second bit line pair to the second write data line pair based on a column selection signal.
9 .複数のヮ一ド線と、 それに交差するように設けられた複数のビッ ト線 対と、上記ヮード線と上記ビッ ト線対との交差する箇所に設けられた 複数のメモリセルとを含むメモリセルアレイと、入力されたァドレス 信号に基づいて上記ビッ ト線対を選択可能なカラム選択回路と、を備 えた半導体記憶装置であって、 9.A plurality of lead lines, a plurality of bit line pairs provided so as to intersect with the plurality of lead lines, and a plurality of memory cells provided at intersections of the above-mentioned lead lines and the above-mentioned bit line pairs. A memory cell array including a memory cell array and a column selection circuit capable of selecting the bit line pair based on an input address signal.
上記複数のビッ ト線対は、第 1 ビヅ ト線対とそれに隣接配置された 第 2 ビヅ ト線対とを含み、 上記カラム選択回路は、上記ビット線対の一端に結合された第 1力 ラムスィツチ回路と、上記ビッ ト線対の他端に結合された第 2カラム スィツチ回路とに分散配置され、 The plurality of bit line pairs include a first bit line pair and a second bit line pair disposed adjacent thereto. The column selection circuit is distributed and arranged in a first power switch circuit coupled to one end of the bit line pair and a second column switch circuit coupled to the other end of the bit line pair;
上記第 1カラムスィツチ回路の近傍には、デ一夕読み出しのための 第 1 リ一ドデ一夕線対及びデータ書き込みのための第 1ライ トデー 夕線対が形成され、 上記第 2カラムスィツチ回路の近傍には、 デ一夕 読み出しのための第 2 リードデ一夕線及びデ一夕書き込みのための 第 2ライ トデ一夕線が形成され、  In the vicinity of the first column switch circuit, a first read data line pair for data read and a first write data line pair for data write are formed, and the second column switch circuit is formed. In the vicinity of the circuit, a second read data line for data read and a second write data line for data write are formed,
上記第 1カラムスィヅチ回路は、上記第 1ビッ ト線対のィコライズ を可能とする第 1ィコライズ回路と、  The first column switch circuit includes a first equalizer circuit that enables equalization of the first bit line pair,
カラム選択信号に基づいて上記第 1 ビッ ト線を選択的に上記ライ トデータ線対に結合可能なデータライ ト トランスファスィッチと、 上記第 2ビッ ト線対のィコライズを可能とする第 2ィコライズ回 路と、  A data write transfer switch that can selectively couple the first bit line to the write data line pair based on a column selection signal, and a second equalize circuit that enables equalization of the second bit line pair When,
カラム選択信号に基づいて上記第 2ビッ ト線対を選択的に上記ラ ィ トデ一夕線対に結合可能なデータリード用トランスファスィツチ と、 を含み、  A data read transfer switch capable of selectively coupling the second bit line pair to the right data line pair based on a column selection signal;
上記第 2カラムスィヅチ回路は、上記第 1ビッ ト線対のィコライズ を可能とする第 3ィコライズ回路と、  The second column switch circuit includes a third equalizer circuit that can equalize the first bit line pair,
カラム選択信号に基づいて上記第 1 ビッ ト線対を上記リードデー 夕線対に結合可能なデータリード用トランスファスィッチと、 上記第 2ビッ ト線対を可能とする第 4ィコライズ回路と、 カラム選択信号に基づいて上記第 2ビッ ト線対を選択的に上記ラ ィ トデ一夕線対に結合可能なデータライ ト用トランスファスィ ッチ と、 を含むことを特徴とする半導体記憶装置。 '  A data read transfer switch that can couple the first bit line pair to the read data line pair based on a column select signal, a fourth equalize circuit that enables the second bit line pair, and a column select signal And a data write transfer switch capable of selectively coupling the second bit line pair to the right-and-left line pair based on the following. '
0 .複数のワード線と、 それに交差するように設けられた複数のビッ ト線対と、上記ヮード線と上記ビッ ト線対との交差する箇所に設けら れた複数のメモリセルとを含むメモリセルアレイと、入力されたァド レス信号に基づいて上記ビッ ト線対を選択可能なカラム選択回路と、 を備えた半導体記憶装置であって、 0.A plurality of word lines and a plurality of bits And a memory cell array including a plurality of memory cells provided at intersections of the read line and the bit line pair, and the bit line pair based on an input address signal. And a column selection circuit that can select
上記複数のビッ ト線対は、第 1ビッ ト線対とそれに隣接配置された 第 2 ビッ ト線対とを含み、  The plurality of bit line pairs include a first bit line pair and a second bit line pair disposed adjacent thereto.
上記カラム選択回路は、上記ビッ ト線対の一端に結合された第 1力 ラムスィツチ回路と、上記ビッ ト線対の他端に結合された第 2カラム スィツチ回路とに分散配置され、  The column selection circuit is distributed and arranged in a first column switch circuit coupled to one end of the bit line pair and a second column switch circuit coupled to the other end of the bit line pair;
上記第 1カラムスィヅチ回路の近傍には、データ読み出しのための リードデータ線が形成され、上記第 2カラムスィツチ回路の近傍には、 データ書き込みのための第 2ライ トデ一夕線が形成され、  A read data line for reading data is formed near the first column switch circuit, and a second write data line for writing data is formed near the second column switch circuit.
上記第 1カラムスィツチ回路は、上記第 1 ビヅ ト線対をィコライズ 可能な第 1ィコライズ回路と、  The first column switch circuit includes a first equalizer circuit capable of equalizing the first bit line pair,
カラム選択信号に基づいて上記第 1ビッ ト線対を選択的に上記リ 一ドデータ線対に結合可能な第 1データリード用トランスファスィ ツチと、  A first data read transfer switch capable of selectively coupling the first bit line pair to the read data line pair based on a column selection signal;
上記第 2ビッ ト線対をィコライズ可能な第 2ィコライズ回路と、 上記カラム選択信号に基づいて上記第 2ビッ ト線対を上記リード データ対に結合可能な第 1デ一夕リード用トランスファスィ ヅチと、 を含み、  A second equalizing circuit capable of equalizing the second bit line pair, and a first data transfer switch capable of coupling the second bit line pair to the read data pair based on the column selection signal. And
上記第 2カラムスィ ヅチ回路は、上記第 1 ビッ 1、線対をィコライス' 可能な第 3ィコライズ回路と、  The second column switch circuit includes a third equalizer circuit capable of equalizing the first bit 1 and the line pair,
カラム選択信号に基づいて上記第 1 ビッ ト線対を選択的に上記ラ ィ トデ一夕線対に結合可能な第 2データライ ト用トランスファスィ ツチと、 上記第 2ビッ ト線対をィコライズ可能な第 4ィコライズ回路と、 上記カラム選択信号に基づいて上記第 2ビッ ト線対を選択的に上 記ライ トデ一夕線対に結合可能な第 2データライ ト用トランスファ スィッチと、 を含むことを特徴とする半導体記憶装置。 A second data write transfer switch that can selectively couple the first bit line pair to the right data line pair based on a column selection signal; A fourth equalizing circuit capable of equalizing the second bit line pair; and second data capable of selectively coupling the second bit line pair to the write data line pair based on the column selection signal. A semiconductor memory device, comprising: a light transfer switch.
1 . 上記メモリセルは、 互いにクロス結合された一対のドライバ M O S トランジス夕と、  1. The memory cell comprises a pair of driver MOS transistors cross-coupled to each other,
上記一対のドライバ M O S トランジス夕のクロス結合ノードを、上 記ヮード線の電位レベルに応じて、対応するデータ線対に結合可能な 一対のトランスファ M O S トランジスタと、を含んで成る請求の範囲 第 6項乃圣第 1 0項の何れか 1項記載の半導体記憶装置。  7. A transfer MOS transistor comprising: a pair of transfer MOS transistors capable of coupling a cross-coupled node of the pair of driver MOS transistors to a corresponding data line pair in accordance with the potential level of the above-mentioned pad line. 13. The semiconductor memory device according to claim 10.
2 · 上記メモリセルは、 互いにクロス結合された一対のドライバ M O S トランジス夕と、  2 · The memory cell comprises a pair of driver MOS transistors cross-coupled to each other,
上記一対のドライバ M O S トランジス夕のクロス結合ノードを、上 記ヮ一ド線の電位レベルに応じて、対応するデータ線対に結合可能な 一対のトランスファ M〇 S トランジスタと、 を含んで成り、  A pair of transfer MOS transistors that can couple the cross-coupled node of the pair of driver MOS transistors to a corresponding data line pair in accordance with the potential level of the above-mentioned gate line;
上記トランスファ M O S トランジスタは、上記ドライバ M〇 S トラ ンジス夕に縦積みされて成る請求の範囲第 6項乃至第 1 0項の何れ か 1項記載の半導体記憶装置。  10. The semiconductor memory device according to claim 6, wherein said transfer MOS transistor is vertically stacked on said driver transistor.
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