JPH08297975A - Semiconductor memory - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に複数の入出力端子とシェアードセンスアンプとを持
つ半導体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device,
In particular, it relates to a semiconductor memory device having a plurality of input / output terminals and a shared sense amplifier.
【０００２】[0002]
【従来の技術】近年、ＤＲＡＭの微細加工技術の進歩は
目覚ましいものとなっている。また、ＤＲＡＭ構成に注
目すると、メモリセルの素子数とセンスアンプ素子数と
の差により、メモリセルのビット線２ペアのピッチに対
して１台のセンスアンプの構成とすることが主流となっ
ている。2. Description of the Related Art In recent years, advances in fine processing technology for DRAM have been remarkable. Further, focusing on the DRAM configuration, due to the difference between the number of memory cell elements and the number of sense amplifier elements, it becomes mainstream to configure one sense amplifier for the pitch of two pairs of bit lines of the memory cells. There is.
【０００３】また、１層アルミプロセスが主流の頃は、
図７に示すようにメモリセル群２列に対しカラムアドレ
スデコーダを１列配置する構成が主流であったが、２層
アルミプロセスの普及に伴いセンスアンプ列とメモリセ
ル群からなるアレイ領域の端に１列のカラムアドレスデ
コーダを配置することが主流となってきている。When the single-layer aluminum process was the mainstream,
As shown in FIG. 7, the configuration in which one column address decoder is arranged for two columns of memory cell groups has been the mainstream. However, with the spread of the two-layer aluminum process, the end of the array region composed of the sense amplifier column and the memory cell group is formed. It has become mainstream to arrange a column address decoder for one column.
【０００４】その結果、１層アルミプロセスが主流の頃
は、図７に示すようにセンスアンプ列とセンスアンプ列
との間にカラムアドレスデコーダが存在していたが、２
層アルミプロセスではセンスアンプ列とセンスアンプ列
の間にカラムアドレスデコーダを配置しなくてもよくな
ったので、チップ面積を大幅に小さくすることが出来る
方法としてセンスアンプ１台でトランスファ・ゲートで
切替えを行いながら、隣接する両側のメモリセルにデー
タを書込んだり、データを読出したりするシェアードセ
ンスアンプが使われるようになってきている。As a result, when the single-layer aluminum process was in the mainstream, there was a column address decoder between the sense amplifier rows as shown in FIG.
Since the column address decoder does not have to be arranged between the sense amplifier rows in the layer aluminum process, it is possible to significantly reduce the chip area by switching the transfer gate with one sense amplifier. While performing the above, a shared sense amplifier for writing and reading data to and from the memory cells on both sides adjacent to each other has come to be used.
【０００５】２層アルミプロセスの従来例の概略構成図
を図４に、その一部分の詳細構成図を図５に示し説明す
ると、ビット線２ペアのピッチで１台のセンスアンプを
構成することにより、メモリセル群ＭＣＧ１のデータの
書込みと読出しは、隣接するセンスアンプ列ＳＡＧ１お
よびＳＡＧ２の両方で行う事となる。FIG. 4 is a schematic configuration diagram of a conventional example of a two-layer aluminum process, and FIG. 5 is a detailed configuration diagram of a part thereof. The configuration is explained by forming one sense amplifier with a pitch of two pairs of bit lines. , Writing data to and reading data from the memory cell group MCG1 are performed by both the adjacent sense amplifier rows SAG1 and SAG2.
【０００６】また、シェアードセンスアンプを採用する
ことによりセンスアンプ列ＳＡＧ２は、隣接するメモリ
セル群ＭＣＧ１およびＭＣＧ２をトランスファゲートＴ
Ｇ２ＵおよびＴＧ２Ｌで切替えをして、それぞれのメモ
リセル群とデータのやりとりを行う。センスアンプ列Ｓ
ＡＧ１と同様のメモリセル群が片側のみのセンスアンプ
列はセンスアンプ列ＳＡＧ９だけであとのセンスアンプ
列ＳＡＧ３からＳＡＧ８までは、センスアンプ列２と同
様のシェアードセンスアンプとなる。Further, by adopting the shared sense amplifier, the sense amplifier array SAG2 transfers the adjacent memory cell groups MCG1 and MCG2 to the transfer gate T.
Data is exchanged with each memory cell group by switching between G2U and TG2L. Sense amplifier row S
The sense amplifier row SAG9 having only one side of the memory cell group similar to AG1 is the sense amplifier row SAG3 to SAG8, and the shared sense amplifiers are the same as the sense amplifier row 2.
【０００７】従来、入出力端子のデータはローアドレス
デコーダ列の１列では同一にしているので、ローアドレ
スデコーダＲＡＤＥＣ１〜２は入出力端子Ｉ／Ｏ１のデ
ータに対応し、ローアドレスデコーダＲＡＤＥＣ３〜４
は入出力端子Ｉ／Ｏ２のデータに対応し、ローアドレス
デコーダＲＡＤＥＣ５〜６は入出力端子Ｉ／Ｏ３のデー
タに対応し、ローアドレスデコーダＲＡＤＥＣ７〜８は
入出力端子Ｉ／Ｏ４のデータに対応している。したがっ
て、メモリセル群ＭＣＧ１〜２は入出力端子Ｉ／Ｏ１の
データに対応し、メモリセル群ＭＣＧ３〜４は入出力端
子Ｉ／Ｏ２のデータに対応し、メモリセル群ＭＣＧ５〜
６は入出力端子Ｉ／Ｏ３のデータに対応し、メモリセル
群ＭＣＧ７〜８は入出力端子Ｉ／Ｏ４のデータに対応す
る。Conventionally, since the data of the input / output terminals are the same in one row of the row address decoder row, the row address decoders RADEC1-2 correspond to the data of the input / output terminals I / O1 and the row address decoders RADEC3-4.
Corresponds to the data of the input / output terminal I / O2, the row address decoders RADEC5-6 correspond to the data of the input / output terminal I / O3, and the row address decoders RADEC7-8 correspond to the data of the input / output terminal I / O4. ing. Therefore, the memory cell groups MCG1 to 2 correspond to the data of the input / output terminal I / O1, the memory cell groups MCG3 to 4 correspond to the data of the input / output terminal I / O2, and the memory cell groups MCG5 to MCG5.
6 corresponds to the data of the input / output terminal I / O3, and the memory cell groups MCG7-8 correspond to the data of the input / output terminal I / O4.
【０００８】そこで、センスアンプ列ＳＡＧ３，ＳＡＧ
５，ＳＡＧ７は隣接するメモリセル群の対応する入出力
ポートが違うために、どちらの入出力ポートを扱ってい
るかを選択するセレクタＳＥＬ１，ＳＥＬ２，ＳＥＬ３
が必要となる。Therefore, the sense amplifier rows SAG3, SAG
5, SAG7 has different input / output ports corresponding to adjacent memory cell groups, and therefore selectors SEL1, SEL2, SEL3 for selecting which input / output port is handled
Is required.
【０００９】また、セレクタによって選択したあと、デ
ータを増幅させるデータアンプも入出力バッファ別に必
要となるため、センスアンプ列ＳＡＧ３にはデータアン
プＤＡ１３，ＤＡ２１が必要となり、センスアンプ列Ｓ
ＡＧ５にはデータアンプＤＡ２３，ＤＡ３１が必要とな
り、センスアンプ列ＳＡＧ７にはデータアンプＤＡ３
３，ＤＡ４１が必要となる。Further, since data amplifiers for amplifying data after selection by the selector are also required for each input / output buffer, data amplifiers DA13 and DA21 are required in the sense amplifier array SAG3, and the sense amplifier array SAG3 is required.
The data amplifiers DA23 and DA31 are required for AG5, and the data amplifier DA3 is provided for the sense amplifier array SAG7.
3, DA41 is required.
【００１０】これではデータアンプの数が多いことか
ら、メモリセル群１個に１台のデータアンプとしたとき
の従来構成例を図６に示す。データアンプ１台に対して
２列のセンスアンプ列からデータ配線対が接続されるた
めセンスアンプ列２台のほぼ中間にデータアンプを置か
なければならないことと、センスアンプ列ＳＡＧ２〜Ｓ
ＡＧ８の各々から入出力されるデータ配線対Ｉ／ＯＢＵ
Ｓ２〜Ｉ／ＯＢＵＳ８は２台のデータアンプと接続しな
くてはならないため、データ配線対Ｉ／ＯＢＵＳ１〜Ｉ
／ＯＢＵＳ９の配線長が長くなる。Since the number of data amplifiers is large in this case, an example of a conventional configuration in which one data amplifier is provided for each memory cell group is shown in FIG. Since the data wiring pair is connected from two sense amplifier rows to one data amplifier, the data amplifier must be placed approximately in the middle of the two sense amplifier rows, and the sense amplifier rows SAG2 to SAG2.
Data line pair I / OBU input / output from each AG8
Since S2 to I / OBUS8 must be connected to two data amplifiers, data wiring pairs I / OBUS1 to I
The wiring length of / OBUS9 becomes long.
【００１１】[0011]
【発明が解決しようとする課題】カラムアドレスデコー
ダをアレイ部の両端に配置しシェアードセンスアンプを
採用したためにセレクタが必要となった。ところが、そ
のセレクタはアレイ領域と周辺領域をつなぐ信号線が最
も密集しているところに存在する為、面積的に素子配置
が厳しくなる。さらに、センスアンプ列とデータアンプ
をつなぐデータ配線対をセレクタを介して接続しなけれ
ばならず、微小信号が扱われるため、設計に注意を必要
とするデータ配線対に付けたくない寄生容量や寄生抵抗
が付く。Since the column address decoders are arranged at both ends of the array section and the shared sense amplifier is adopted, the selector is required. However, since the selector exists in the place where the signal lines connecting the array region and the peripheral region are most densely arranged, the element arrangement becomes strict in terms of area. In addition, the data wiring pair that connects the sense amplifier row and the data amplifier must be connected through a selector, and minute signals are handled. There is resistance.
【００１２】そのため、スピード低下や動作マージンが
狭くなる等の特性悪化を招き、かつチップサイズが増大
するため搭載パッケージとの余裕が少なくなり、生産性
や信頼性が低下する等の問題点があった。また、データ
アンプの増加を招いたり、その増加を回避しようとする
と、センスアンプ列とデータアンプをつなぐデータ配線
対がさらに長くなるなどの問題点があった。As a result, there is a problem that characteristics such as a decrease in speed and a narrow operation margin are deteriorated, and a chip size is increased, so that a margin with a mounted package is reduced and productivity and reliability are deteriorated. It was Further, if an increase in the number of data amplifiers is attempted or an attempt is made to avoid such an increase, there is a problem in that the data wiring pair connecting the sense amplifier row and the data amplifiers becomes even longer.
【００１３】したがって、本発明の目的は、複数の入出
力端子とシェアードセンスアンプとを持つ半導体記憶装
置において、センスアンプとデータアンプをつなぐ配線
間のセレクタ回路を無くし、特性および生産性などを向
上することにある。Therefore, an object of the present invention is to eliminate a selector circuit between wirings connecting a sense amplifier and a data amplifier in a semiconductor memory device having a plurality of input / output terminals and a shared sense amplifier, thereby improving characteristics and productivity. To do.
【００１４】[0014]
【課題を解決するための手段】そのため、本発明による
半導体記憶装置は、メモリセルを行方向および列方向に
繰返して形成されるメモリセル群と、このメモリセル群
の各行に接続されるセンスアンプを列方向へ繰返して形
成される第１および第２のセンスアンプ列とを有し、メ
モリセル群と第１のセンスアンプ列とをメモリセル群が
外側となるように交互に配置し、その両端部のメモリセ
ル群の外側に第２のセンスアンプ列を配置して構成され
るアレイ領域と、前記第１および第２のセンスアンプ列
各々に接続されるデータアンプと、複数の入出力端子に
各々接続される入出力バッファとを有する半導体記憶装
置において、前記第１および第２のセンスアンプ列内を
配線されるデータ配線対の各々に前記入出力バッファの
一つにのみ対応する前記データアンプを接続している。Therefore, a semiconductor memory device according to the present invention includes a memory cell group formed by repeating memory cells in a row direction and a column direction, and a sense amplifier connected to each row of the memory cell group. With a first and a second sense amplifier row formed by repeating in the column direction, the memory cell group and the first sense amplifier row are alternately arranged so that the memory cell group is on the outside. An array region formed by arranging a second sense amplifier row outside the memory cell group at both ends, a data amplifier connected to each of the first and second sense amplifier rows, and a plurality of input / output terminals In a semiconductor memory device having an input / output buffer connected to each of the first and second sense amplifier columns, only one of the input / output buffers corresponds to each of the data wire pairs wired in the first and second sense amplifier columns. Connecting said data amplifiers.
【００１５】さらに、前記第１のセンスアンプ列は隣接
するメモリセル群のビット線を接続するシェアードセン
スアンプからなり、前記ビット線は同一の入出力端子の
データに対応するメモリセルに接続されている。Further, the first sense amplifier row is composed of a shared sense amplifier for connecting bit lines of adjacent memory cell groups, and the bit lines are connected to memory cells corresponding to data of the same input / output terminal. There is.
【００１６】[0016]
【実施例】次に、本発明について図面を参照して説明す
る。Next, the present invention will be described with reference to the drawings.
【００１７】図１は本発明の半導体記憶装置の第１の実
施例を示す概略構成図であり、図２にその一部分を拡大
した詳細構成図を示す。FIG. 1 is a schematic block diagram showing a first embodiment of a semiconductor memory device of the present invention, and FIG. 2 shows a partially enlarged detailed block diagram.
【００１８】アレイ領域ＡＲＹのセンスアンプ列とメモ
リセル群の構成に注目すると、センスアンプ列ＳＡＧ
１，ＳＡＧ９は片側の隣接メモリセル群とデータのやり
とりをするセンスアンプであり、センスアンプ列ＳＡＧ
２からＳＡＧ８までが両側の隣接メモリセル群とデータ
のやりとりをするシェアードセンスアンプである。Focusing on the configuration of the sense amplifier array and memory cell group in the array region ARY, the sense amplifier array SAG
Reference numerals 1 and SAG9 are sense amplifiers for exchanging data with a group of adjacent memory cells on one side.
The shared sense amplifiers 2 to SAG8 exchange data with the adjacent memory cell groups on both sides.
【００１９】たとえば、センスアンプ列ＳＡＧ３におい
て、トランスファ・ゲートＴＧ３Ｕ，ＴＧ３Ｌは、入出
力ポートの切替えを行わず、入出力端子Ｉ／Ｏ２に対応
するデータのみを対象とし、データをやりとりするメモ
リセル群ＭＣＧ２とＭＣＧ３との切替えを行う。同様
に、センスアンプ列ＳＡＧ２も入出力端子Ｉ／Ｏ１に対
応するデータのみを対象とするため、メモリセル群ＭＣ
Ｇ２は入出力端子Ｉ／Ｏ１および入出力端子Ｉ／Ｏ２に
対応するデータを記憶するメモリセルの混在となる。For example, in the sense amplifier array SAG3, the transfer gates TG3U and TG3L do not switch the input / output ports, but only the data corresponding to the input / output terminal I / O2 are targeted, and the memory cell group for exchanging the data. Switching between MCG2 and MCG3. Similarly, since the sense amplifier array SAG2 also targets only the data corresponding to the input / output terminal I / O1, the memory cell group MC
G2 is a mixture of memory cells that store data corresponding to the input / output terminal I / O1 and the input / output terminal I / O2.
【００２０】つまり、ローアドレスデコーダＲＡＤＥＣ
２から出力されるワード線ＷＬｎ＋１によって選択され
るメモリセルＭＣ２１１のデータは、センスアンプＳＡ
３１と接続しているため入出力端子Ｉ／Ｏ２に対応し、
同じワード線ＷＬｎ＋１によって選択されるメモリセル
ＭＣ２１２のデータは、センスアンプＳＡ２１と接続し
ているため入出力端子Ｉ／Ｏ１に対応する。次にワード
線ＷＬｎ＋２によって選択されるメモリセルＭＣ２２１
のデータは、センスアンプＳＡ３１と接続しているため
入出力端子Ｉ／Ｏ２に対応し、同じワード線ＷＬｎ＋２
によって選択されるメモリセルＭＣ２２２のデータは、
センスアンプＳＡ２１と接続しているため入出力端子Ｉ
／Ｏ１に対応する。That is, the row address decoder RADEC
The data of the memory cell MC211 selected by the word line WLn + 1 output from 2 is the sense amplifier SA
Since it is connected to 31, it corresponds to the input / output terminal I / O2,
The data of the memory cell MC212 selected by the same word line WLn + 1 corresponds to the input / output terminal I / O1 because it is connected to the sense amplifier SA21. Next, the memory cell MC221 selected by the word line WLn + 2
Of the same word line WLn + 2 corresponds to the input / output terminal I / O2 because it is connected to the sense amplifier SA31.
The data of the memory cell MC222 selected by
Input / output terminal I because it is connected to the sense amplifier SA21
Corresponds to / O1.
【００２１】以上のような構成において、入出力端子か
らセンスアンプ列までのデータの流れを次に説明する。The flow of data from the input / output terminal to the sense amplifier array in the above structure will be described below.
【００２２】入出力端子Ｉ／Ｏ１のデータは、入出力バ
ッファＢＵＦＦ１およびデータ配線ＲＷＢＵＳ１を通り
データアンプＤＡ１，ＤＡ２，ＤＡ９へと伝達され、各
々のデータアンプからはデータ配線対Ｉ／ＯＢＵＳ１０
Ｕ，Ｉ／ＯＢＵＳ１１，Ｉ／ＯＢＵＳ１０Ｌによりセン
スアンプ列ＳＡＧ１，ＳＡＧ２，ＳＡＧ９まで伝達され
る。さらに、センスアンプ列ＳＡＧ１からはメモリセル
群ＭＣＧ１へと書込まれ、センスアンプ列ＳＡＧ２から
はメモリセル群ＭＣＧ１およびＭＣＧ２へと書込まれ、
センスアンプ列ＳＡＧ９からはメモリセル群ＭＣＧ８へ
と書込まれる。Data at the input / output terminal I / O1 is transmitted to the data amplifiers DA1, DA2, DA9 through the input / output buffer BUFF1 and the data wiring RWBUS1, and the data wiring pair I / OBUS10 is sent from each data amplifier.
It is transmitted to the sense amplifier arrays SAG1, SAG2, SAG9 by U, I / OBUS11, I / OBUS10L. Further, the sense amplifier row SAG1 is written to the memory cell group MCG1, the sense amplifier row SAG2 is written to the memory cell groups MCG1 and MCG2,
Data is written from the sense amplifier column SAG9 to the memory cell group MCG8.
【００２３】入出力端子Ｉ／Ｏ２のデータは、入出力バ
ッファＢＵＦＦ２およびデータ配線ＲＷＢＵＳ２を通り
データアンプＤＡ３，ＤＡ４へと伝達され、各々のデー
タアンプからはデータ配線対Ｉ／ＯＢＵＳ２０，Ｉ／Ｏ
ＢＵＳ２１によりセンスアンプ列ＳＡＧ３，ＳＡＧ４ま
で伝達される。さらに、センスアンプ列ＳＡＧ３からは
メモリセル群ＭＣＧ２およびＭＣＧ３へと書込まれ、セ
ンスアンプ列ＳＡＧ４からはメモリセル群ＭＣＧ３およ
びＭＣＧ４へと書込まれる。The data of the input / output terminal I / O2 is transmitted to the data amplifiers DA3 and DA4 through the input / output buffer BUFF2 and the data wiring RWBUS2, and the data wiring pair I / OBUS20 and I / O is output from each data amplifier.
It is transmitted to the sense amplifier arrays SAG3 and SAG4 by the BUS21. Further, data is written from sense amplifier column SAG3 to memory cell groups MCG2 and MCG3, and from sense amplifier column SAG4 to memory cell groups MCG3 and MCG4.
【００２４】入出力端子Ｉ／Ｏ３のデータは、入出力バ
ッファＢＵＦＦ３およびデータ配線ＲＷＢＵＳ３を通り
データアンプＤＡ５，ＤＡ６へと伝達され、各々のデー
タアンプからはデータ配線対Ｉ／ＯＢＵＳ３０，Ｉ／Ｏ
ＢＵＳ３１によりセンスアンプ列ＳＡＧ５，ＳＡＧ６ま
で伝達される。さらに、センスアンプ列ＳＡＧ５からは
メモリセル群ＭＣＧ４およびＭＣＧ５へと書込まれ、セ
ンスアンプ列ＳＡＧ６からはメモリセル群ＭＣＧ５およ
びＭＣＧ６へと書込まれる。The data of the input / output terminal I / O3 is transmitted to the data amplifiers DA5 and DA6 through the input / output buffer BUFF3 and the data wiring RWBUS3, and the data wiring pair I / OBUS30 and I / O is output from each data amplifier.
It is transmitted to the sense amplifier arrays SAG5 and SAG6 by the BUS31. Further, data is written from sense amplifier column SAG5 to memory cell groups MCG4 and MCG5, and from sense amplifier column SAG6 to memory cell groups MCG5 and MCG6.
【００２５】入出力端子Ｉ／Ｏ４のデータは、入出力バ
ッファＢＵＦＦ４およびデータ配線ＲＷＢＵＳ４を通り
データアンプＤＡ７，ＤＡ８へと伝達され、各々のデー
タアンプからはデータ配線対Ｉ／ＯＢＵＳ４０，Ｉ／Ｏ
ＢＵＳ４１によりセンスアンプ列ＳＡＧ７，ＳＡＧ８ま
で伝達される。さらに、センスアンプ列ＳＡＧ７からは
メモリセル群ＭＣＧ６およびＭＣＧ７へと書込まれ、セ
ンスアンプ列ＳＡＧ８からはメモリセル群ＭＣＧ７およ
びＭＣＧ８へと書込まれる。The data of the input / output terminal I / O4 is transmitted to the data amplifiers DA7 and DA8 through the input / output buffer BUFF4 and the data wiring RWBUS4, and the data wiring pair I / OBUS40 and I / O is sent from each data amplifier.
It is transmitted to the sense amplifier arrays SAG7 and SAG8 by the BUS41. Further, data is written from sense amplifier column SAG7 to memory cell groups MCG6 and MCG7, and from sense amplifier column SAG8 to memory cell groups MCG7 and MCG8.
【００２６】図３は本発明の半導体記憶装置の第２の実
施例を示す概略構成図である。FIG. 3 is a schematic configuration diagram showing a second embodiment of the semiconductor memory device of the present invention.
【００２７】センスアンプ列ＳＡＧ５１〜ＳＡＧ５９の
各々のセンスアンプ列から２組のデータ配線対が入出力
され、その各々がデータアンプに接続される。Two sets of data wiring lines are input / output from / to each of the sense amplifier columns SAG51 to SAG59, and each of them is connected to the data amplifier.
【００２８】入出力端子からのデータの流れを説明する
と、入出力端子Ｉ／Ｏ１のデータは、入出力バッファＢ
ＵＦＦ１およびデータ配線ＲＷＢＵＳ１を通りデータア
ンプＤＡ５１，ＤＡ５２，ＤＡ５９と伝達され、各々の
データアンプからはデータ配線対Ｉ／ＯＢＵＳ１０Ｕ，
Ｉ／ＯＢＵＳ１１，Ｉ／ＯＢＵＳ１０Ｌによりセンスア
ンプ列ＳＡＧ５１，ＳＡＧ５２，ＳＡＧ５９まで伝達さ
れる。さらに、センスアンプ列ＳＡＧ５１からはメモリ
セル群ＭＣＧ１へと書込まれ、センスアンプ列ＳＡＧ５
２からはメモリセル群ＭＣＧ１およびＭＣＧ２へと書込
まれ、センスアンプ列ＳＡＧ５９からはメモリセル群Ｍ
ＣＧ８へと書込まれる。Explaining the flow of data from the input / output terminal, the data at the input / output terminal I / O1 is stored in the input / output buffer B.
It is transmitted to the data amplifiers DA51, DA52, DA59 through the UFF1 and the data wiring RWBUS1, and the data wiring pair I / OBUS10U,
It is transmitted to the sense amplifier arrays SAG51, SAG52, SAG59 by I / OBUS11 and I / OBUS10L. Further, data is written from the sense amplifier row SAG51 to the memory cell group MCG1, and the sense amplifier row SAG5 is written.
2 is written into the memory cell groups MCG1 and MCG2, and from the sense amplifier row SAG59 is written into the memory cell group M.
Written to CG8.
【００２９】入出力端子Ｉ／Ｏ２のデータも、入出力バ
ッファＢＵＦＦ２およびデータアンプＤＡ６１，ＤＡ６
２，ＤＡ６９の途中の経由は異なるが入出力ポートＩ／
Ｏ１と同じメモリセル群へ書込まれる。The data at the input / output terminal I / O2 is also input / output buffer BUFF2 and data amplifiers DA61, DA6.
2, I / O port I /
It is written in the same memory cell group as O1.
【００３０】同様に、入出力端子Ｉ／Ｏ３および入出力
端子Ｉ／Ｏ４のデータ，入出力端子Ｉ／Ｏ５および入出
力端子Ｉ／Ｏ６のデータ，入出力端子Ｉ／Ｏ７および入
出力端子Ｉ／Ｏ８のデータも、それぞれ、同じメモリセ
ル群へ書込まれる。Similarly, the data of the input / output terminal I / O3 and the input / output terminal I / O4, the data of the input / output terminal I / O5 and the input / output terminal I / O6, the input / output terminal I / O7 and the input / output terminal I / O The data of O8 is also written in the same memory cell group.
【００３１】以上のように構成することにより、センス
アンプ列とデータアンプは短かい距離でデータ配線対に
よって直接に接続することができセレクタは必要が無く
なる。メモリセル群およびローアドレスデコーダは、入
出力端子のデータが混在となるがウェハ評価，製品評価
などにおいても従来と同等の考え方で評価プログラムを
作成することが出来る。With the above configuration, the sense amplifier array and the data amplifier can be directly connected by the data wiring pair at a short distance, and the selector is not necessary. In the memory cell group and the row address decoder, the data of the input / output terminals are mixed, but the evaluation program can be created in the same way as the conventional method even in the wafer evaluation, the product evaluation and the like.
【００３２】[0032]
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、センスアンプ列からデータアンプまでセレク
タを介さずに最短で接続をすることが出来るので、微小
信号であり設計に注意を必要とするセンスアンプ列とデ
ータアンプをつなぐデータ配線の寄生容量や寄生抵抗お
よびセレクタ内の寄生容量や抵抗寄生を軽減することが
でき、データアンプの動作範囲を拡大したり動作スピー
ドを速くすることが出来る。As described above, in the semiconductor memory device of the present invention, since it is possible to connect from the sense amplifier row to the data amplifier in the shortest direction without using the selector, it is a very small signal and requires careful design. It is possible to reduce the parasitic capacitance and resistance of the data wiring that connects the sense amplifier row and the data amplifier, and the parasitic capacitance and resistance parasitic in the selector, and to expand the operating range of the data amplifier and increase the operating speed. I can.
【００３３】さらに、アレイ領域と周辺領域をつなぐ信
号線が最も密集しているところに存在するセレクタが無
くなるので素子配置が容易になる。Further, since the selectors existing at the most densely packed signal lines connecting the array region and the peripheral region are eliminated, the element arrangement becomes easy.
【００３４】また、セレクタが無くなり配線領域が減少
し、場合によってはデータアンプの台数も減るので、チ
ップ面積全体が縮小するなどの効果がある。Further, since the selector is eliminated and the wiring area is reduced, and the number of data amplifiers is reduced in some cases, there is an effect that the entire chip area is reduced.
【図１】本発明の半導体記憶装置の第１の実施例を示す
概略構成図である。FIG. 1 is a schematic configuration diagram showing a first embodiment of a semiconductor memory device of the present invention.
【図２】図１の半導体記憶装置の一部分を示す詳細構成
図である。FIG. 2 is a detailed configuration diagram showing a part of the semiconductor memory device of FIG.
【図３】本発明の半導体記憶装置の第２の実施例を示す
概略構成図である。FIG. 3 is a schematic configuration diagram showing a second embodiment of the semiconductor memory device of the present invention.
【図４】従来の半導体記憶装置の例１を示す概略構成図
である。FIG. 4 is a schematic configuration diagram showing a first example of a conventional semiconductor memory device.
【図５】図５の半導体記憶装置の一部分を示す詳細構成
図である。5 is a detailed configuration diagram showing a part of the semiconductor memory device of FIG.
【図６】従来の半導体記憶装置の例２を示す概略構成図
である。FIG. 6 is a schematic configuration diagram showing a second example of a conventional semiconductor memory device.
【図７】従来の半導体記憶装置の例３を示す概略構成図
である。FIG. 7 is a schematic configuration diagram showing a third example of a conventional semiconductor memory device.
【符号の説明】 ＡＲＹ アレイ領域 ＣＡＤＥＣ，ＣＡＤＥＣ１〜４ カラムアドレスデコ
ーダ ＲＡＤＥＣ１〜８ ローアドレスデコーダ ＳＡＧ１〜５９ センスアンプ列 ＳＡ１１〜３ｍ センスアンプ ＭＣＧ１〜８ メモリセル群 ＭＣ１１１〜２ｎ２ メモリセル ＤＡ１〜５９ データアンプ ＢＵＦＦ１〜８ 入出力バッファ Ｉ／Ｏ１〜８ 入出力端子 Ｉ／ＯＢＵＳ１〜８１，Ｉ／ＯＢＵＳ１０Ｕ〜２０Ｕ，
Ｉ／ＯＢＵＳ１０Ｌ〜２０Ｌ センスアンプ列とデー
タアンプをつなぐデータ配線対 ＲＷＢＵＳ１〜８ データアンプと入出力バッファを
つなぐデータ配線 ＷＬ１〜ｎ＋２，ＷＬ２ｎ ワード線 Ｄ１〜２ｍ＋２ ビット線 ＡＭＰ１１〜３１ センスアンプ内増幅部 ＹＳＷ１１〜３１ センスアンプ内カラム選択スイッ
チ ＴＧ１〜３Ｌ，ＴＧ３Ｕ センスアンプ内トランスフ
ァゲート ＳＥＬ１〜３ セレクタ[Description of Codes] ARY Array area CADEC, CADEC1 to 4 Column address decoder RADEC1 to 8 Row address decoder SAG1 to 59 Sense amplifier row SA11 to 3m Sense amplifier MCG1 to 8 memory cell group MC111 to 2n2 Memory cell DA1 to 59 Data amplifier BUFF1 To 8 input / output buffers I / O1 to 8 input / output terminals I / OBUS1 to 81, I / OBUS10U to 20U,
I / OBUS 10L to 20L Data wiring pair connecting the sense amplifier row and the data amplifier RWBUS1 to 8 Data wiring connecting the data amplifier and the input / output buffer WL1 to n + 2, WL2n Word line D1 to 2m + 2 Bit line AMP11 to 31 Amplification unit in sense amplifier YSW11 To 31 column selection switches in sense amplifier TG1 to 3L, TG3U transfer gate in sense amplifier SEL1 to 3 selector
Claims (4)
して形成されるメモリセル群と、このメモリセル群の各
行に接続されるセンスアンプを列方向へ繰返して形成さ
れる第１および第２のセンスアンプ列とを有し、メモリ
セル群と第１のセンスアンプ列とをメモリセル群が外側
となる様に交互に配置し、その両端部のメモリセル群の
外側に第２のセンスアンプ列を配置して構成されるアレ
イ領域と、前記第１および第２のセンスアンプ列各々に
接続されるデータアンプと、複数の入出力端子に各々接
続される入出力バッファとを有する半導体記憶装置にお
いて、 前記第１および第２のセンスアンプ列内を配線されるデ
ータ配線対の各々に前記入出力バッファの一つにのみ対
応する前記データアンプを接続したことを特徴とする半
導体記憶装置。1. A first and second memory cell group formed by repeating memory cells in a row direction and a column direction and a sense amplifier connected to each row of the memory cell group in a column direction. Memory cell groups and first sense amplifier rows are alternately arranged so that the memory cell groups are on the outer side, and the second sense amplifier rows are arranged outside the memory cell groups on both ends thereof. A semiconductor memory device having an array region configured by arranging columns, a data amplifier connected to each of the first and second sense amplifier columns, and an input / output buffer connected to each of a plurality of input / output terminals. In the semiconductor memory device, the data amplifier corresponding to only one of the input / output buffers is connected to each of the data wire pairs wired in the first and second sense amplifier columns. .
して形成されるメモリセル群と、このメモリセル群の各
列に接続されるセンスアンプを行方向へ繰返して形成さ
れる第１および第２のセンスアンプ行とを有し、メモリ
セル群と第１のセンスアンプ行とをメモリセル群が外側
となる様に交互に配置し、その両端部のメモリセル群の
外側に第２のセンスアンプ行を配置して構成されるアレ
イ領域と、前記第１および第２のセンスアンプ行各々に
接続されるデータアンプと、複数の入出力端子に各々接
続される入出力バッファとを有する半導体記憶装置にお
いて、 前記第１および第２のセンスアンプ行内を配線されるデ
ータ配線対の各々に前記入出力バッファの一つにのみ対
応する前記データアンプを接続したことを特徴とする半
導体記憶装置。2. A memory cell group formed by repeating memory cells in a row direction and a column direction, and first and first memory cells formed by repeating a sense amplifier connected to each column of the memory cell group in the row direction. 2 sense amplifier rows, and the memory cell groups and the first sense amplifier rows are alternately arranged so that the memory cell groups are on the outside, and the second sense amplifier rows are arranged outside the memory cell groups on both ends thereof. Semiconductor memory having an array region formed by arranging amplifier rows, a data amplifier connected to each of the first and second sense amplifier rows, and an input / output buffer connected to each of a plurality of input / output terminals In the device, the semiconductor memory device is characterized in that the data amplifier corresponding to only one of the input / output buffers is connected to each of the data wiring pairs wired in the first and second sense amplifier rows. .
て、前記第１のセンスアンプ列は隣接するメモリセル群
のビット線を接続するシェアードセンスアンプからな
り、前記ビット線は同一の入出力端子のデータに対応す
るメモリセルに接続されている半導体記憶装置。3. The semiconductor memory device according to claim 1, wherein the first sense amplifier row comprises a shared sense amplifier connecting bit lines of adjacent memory cell groups, and the bit lines have the same input / output terminal. A semiconductor memory device connected to a memory cell corresponding to data.
て、前記第１のセンスアンプ行は隣接するメモリセル群
のビット線を接続するシェアードセンスアンプからな
り、前記ビット線は同一の入出力端子のデータに対応す
るメモリセルに接続されている半導体記憶装置。4. The semiconductor memory device according to claim 2, wherein the first sense amplifier row includes a shared sense amplifier that connects bit lines of adjacent memory cell groups, and the bit lines have the same input / output terminals. A semiconductor memory device connected to a memory cell corresponding to data.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7100957A JPH08297975A (en) | 1995-04-25 | 1995-04-25 | Semiconductor memory |
| KR1019960012865A KR960038977A (en) | 1995-04-25 | 1996-04-25 | Highly integrated semiconductor memory device with shared sense amplifier |
| TW085105311A TW293122B (en) | 1995-04-25 | 1996-05-03 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7100957A JPH08297975A (en) | 1995-04-25 | 1995-04-25 | Semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08297975A true JPH08297975A (en) | 1996-11-12 |
Family
ID=14287842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7100957A Pending JPH08297975A (en) | 1995-04-25 | 1995-04-25 | Semiconductor memory |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH08297975A (en) |
| KR (1) | KR960038977A (en) |
| TW (1) | TW293122B (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0676575A (en) * | 1992-06-30 | 1994-03-18 | Nec Corp | Semiconductor memory circuit |
-
1995
- 1995-04-25 JP JP7100957A patent/JPH08297975A/en active Pending
-
1996
- 1996-04-25 KR KR1019960012865A patent/KR960038977A/en active IP Right Grant
- 1996-05-03 TW TW085105311A patent/TW293122B/zh not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0676575A (en) * | 1992-06-30 | 1994-03-18 | Nec Corp | Semiconductor memory circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| TW293122B (en) | 1996-12-11 |
| KR960038977A (en) | 1996-11-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980317 |