JP2792398B2 - Semiconductor memory circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体メモリ回路に関
し、特にシェアード・センスアンプ（Ｓｈａｒｅｄ Ｓ
ｅｎｓｅ Ａｍｐ．）を含み多ビット並列入出力構成お
よび大容量化に適した半導体メモリ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory circuit, and more particularly to a shared sense amplifier (Shared Sense Amplifier).
ense Amp. ), And relates to a semiconductor memory circuit suitable for multi-bit parallel input / output configuration and large capacity.
【０００２】[0002]
【従来の技術】半導体メモリ回路において、センス増幅
器に基準電位を与えるビット線（以下、基準電位用のビ
ット線）とメモリセルのデータを読み出すためのビット
線（以下、読出し用のビット線）とを上記センス増幅器
の片側に配置した折返しビット線（ｆｏｌｄｅｄ ｂｉ
ｔ ｌｉｎｅ）構造は、基準電位用のビット線と読出し
用のビット線とをセンス増幅器の両側に配置したオープ
ンビット線構造に比べ、ビット線への誘導雑音が少ない
ため、現在、半導体メモリ回路に広く用いられている。2. Description of the Related Art In a semiconductor memory circuit, a bit line for applying a reference potential to a sense amplifier (hereinafter, a reference potential bit line) and a bit line for reading data from a memory cell (hereinafter, a read bit line) are provided. Are placed on one side of the sense amplifier, and the folded bit line (folded bi
The t line) structure has less bit line induced noise than an open bit line structure in which a bit line for reference potential and a bit line for reading are arranged on both sides of a sense amplifier. Widely used.
【０００３】また、ダイナミックＲＡＭ（以下ＤＲＡ
Ｍ）などの半導体メモリ回路では、ビット線の寄生容量
（以下ビット線容量）に対するメモリセルのキャパシタ
容量（以下メモリキャパシタ容量）の比がビット線に生
じる読出し電圧に直接関与するので、ＤＲＡＭ設計上重
要なパラメータである。上記のビット線容量は、ビット
線に接続されるメモリセルの数，そのサイズ，その構造
やビット線自身の構造，サイズ，材料等によって定ま
る。半導体メモリ回路の世代が進みメモリ容量が増大す
るに伴ってメモリセル及びビット線の微細化が進展し、
ビット線容量は減少するが、その反面、メモリキャパシ
タ容量の減少、誘導雑音の増大を招き、１本のビット線
に接続されるメモリセル数は、２５６ｋビットＤＲＡＭ
において６４ビットから１２８ビットに移行して以来、
１Ｍビット，４Ｍビット及び１６Ｍビットと変っていな
い。限られたチップサイズにおいて、上述のようなＤＲ
ＡＭの世代交代の中で１本のビット線への接続メモリセ
ル数を一定に保つために、各種の分割ビット線方式が提
案され、中でも、多分割ビット線シェアード・センスア
ンプ方式（以下、シェアード・センスアンプ方式）が消
費電力の低減や動作スピードの向上が図れ、チップサイ
ズ上でも最も有利であるという理由から、最も多く採用
されている（例えばこの出願の譲受人であるＮＥＣ製１
６ＭビットＤＲＡＭμＰＤ４２１６４００）。A dynamic RAM (hereinafter referred to as DRA)
In a semiconductor memory circuit such as M), the ratio of the capacitor capacitance of a memory cell (hereinafter referred to as a memory capacitor capacitance) to the parasitic capacitance of a bit line (hereinafter referred to as a bit line capacitance) is directly related to a read voltage generated on a bit line. This is an important parameter. The above-mentioned bit line capacitance is determined by the number and size of memory cells connected to the bit line, its structure, the structure, size, material, etc. of the bit line itself. As the generation of semiconductor memory circuits has advanced and the memory capacity has increased, the miniaturization of memory cells and bit lines has progressed,
Although the bit line capacity is reduced, on the other hand, the memory capacitor capacity is reduced and the induced noise is increased, and the number of memory cells connected to one bit line is 256 kbit DRAM.
Since transitioning from 64-bit to 128-bit in
It is not different from 1 Mbit, 4 Mbit and 16 Mbit. In a limited chip size, the DR
In order to keep the number of memory cells connected to one bit line constant during the generation change of AM, various divided bit line systems have been proposed, and among them, a multi-divided bit line shared sense amplifier system (hereinafter, referred to as a shared sense amplifier system). The sense amplifier method is most frequently used because it can reduce power consumption and improve operation speed and is the most advantageous in terms of chip size (for example, NEC 1 which is the assignee of this application).
6M bit DRAM μPD4216400).
【０００４】次に、上述のシェアード・センスアンプ方
式の半導体メモリ回路の一例について説明する。Next, an example of the above-described semiconductor memory circuit of the shared sense amplifier type will be described.
【０００５】この半導体メモリ回路は、折返しビット線
方式のビット線対にそれぞれ接続された複数のメモリセ
ル列をそれぞれ含み、これらメモリセル列のそれぞれ延
びる方向にそれらメモリセル列相互間の対応関係を保っ
て配置された複数のメモリセルアレイと、これらメモリ
セルアレイの互いに隣接する１対のメモリセルアレイの
各各の間のアレイ間領域にそれぞれ配置されそれらアレ
イ間領域の両側にあるメモリセルアレイの複数のメモリ
セル列のうち奇数番目列及び偶数番目列の一方を片側ず
つ選択する第１の選択手段とこの第１の選択手段による
選択メモリセル列の読出しデータを１対１対応でそれぞ
れ増幅する複数のセンス増幅器とこの複数のセンス増幅
器のうちの１つ及び上記第１の選択手段による選択メモ
リセル列のうちの１つを選択して対応データ入出力線に
接続する第２の選択手段とをそれぞれ含み、選択された
片側のメモリセルアレイの奇数番目または偶数番目のメ
モリセル列の増幅された読出しデータのうちの１つを対
応データ入出力線に伝達し、この対応データ入出力線に
伝達された書込み用のデータを選択されたメモリセルア
レイの選択されたメモリセル列に供給する複数の第１の
選択・センス増幅回路と、上記複数のメモリセルアレイ
の配列の両端のメモリセルアレイの外側に配置されてこ
れら最も外側のメモリセルアレイ対応の第１の選択・セ
ンス増幅回路とは異なるように定められたメモリセル列
の読出しデータを１対１対応でそれぞれ増幅する複数の
センス増幅器とこの複数のセンス増幅器のうちの１つ及
び上記最も外側のメモリセルアレイの定められたメモリ
セル列のうちの１つを選択して対応データ入出力線に接
続する選択手段とをそれぞれ含み、上記最も外側のメモ
リセルアレイの定めらたメモリセル列からの増幅された
読出しデータを対応データ入出力線に伝達し、この対応
データ入出力線に伝達された書込み用のデータを上記最
も外側のメモリセルアレイの選択されたメモリセル列に
供給する２つの第２の選択・センス増幅回路と、外部回
路との間でビットパラレルに授受するデータの各々のビ
ットそれぞれに対応の複数のデータバスと、これら複数
のデータバスそれぞれに同数の上記メモリセルアレイを
配置順に順次対応させて上記第１及び第２の選択・セン
ス増幅回路を通して、上記メモリセルアレイからの読出
しデータのうちの１つずつを対応データバスそれぞれに
伝達し、外部回路からこれらデータバスに伝達された書
込み用データを対応メモリセルアレイのうちの１つの選
択されたメモリセル列に供給する複数の入出力切換回路
とを備える。This semiconductor memory circuit includes a plurality of memory cell columns respectively connected to a bit line pair of a folded bit line system, and a correspondence relationship between the memory cell columns in a direction in which the memory cell columns extend. A plurality of memory cell arrays arranged while being held, and a plurality of memories of a memory cell array arranged on an inter-array region between each of a pair of memory cell arrays adjacent to each other and arranged on both sides of the inter-array region. First selection means for selecting one of the odd-numbered columns and even-numbered columns from the cell rows, and a plurality of senses for amplifying the read data of the selected memory cell row by the first selection means in a one-to-one correspondence. An amplifier, one of the plurality of sense amplifiers, and a memory cell row selected by the first selecting means. And a second selecting means for selecting one of the amplified read data of the odd-numbered or even-numbered memory cell columns of the selected one of the memory cell arrays. And a plurality of first selection / sense amplifiers for transmitting the write data transmitted to the corresponding data input / output line to the selected memory cell column of the selected memory cell array. A circuit for reading a memory cell column arranged outside the memory cell arrays at both ends of the array of the plurality of memory cell arrays and different from the first selection / sense amplifier circuits corresponding to the outermost memory cell arrays A plurality of sense amplifiers for amplifying data in a one-to-one correspondence, one of the plurality of sense amplifiers and the outermost memory cell array Selecting means for selecting one of the predetermined memory cell columns and connecting to the corresponding data input / output line, and amplifying the read data from the predetermined memory cell column of the outermost memory cell array. To the corresponding data input / output line and the write data transmitted to the corresponding data input / output line to the selected memory cell column of the outermost memory cell array. A plurality of data buses corresponding to respective bits of data to be transmitted and received in a bit parallel manner between the circuit and the external circuit, and the same number of the memory cell arrays sequentially corresponding to the plurality of data buses in the arrangement order. Through the first and second selection / sense amplifier circuits, one of the read data from the memory cell array is transferred to each corresponding data bus. And a plurality of input / output switching circuits for transmitting write data transmitted from the external circuit to these data buses to one selected memory cell column of the corresponding memory cell array.
【０００６】この半導体メモリ回路において、例えばメ
モリセルアレイを８個、データバスを４本として、外部
回路との間で４ビットパラレルにデータの授受を行うも
のとすると、８個のメモリセルアレイの間に７個の第１
の選択・センス増幅回路が配置され、８個のメモリセル
アレイのうちの最も外側のメモリセルアレイの外側にそ
れぞれ第２の選択・センス増幅回路が配置され、これら
第１及び第２の選択・センス増幅回路と４本のデータバ
スとの間に複数個の入出力切換回路が配置される。４本
のデータバスそれぞれにはメモリセルアレイ２個ずつが
配置順に順次対応するので、例えば、左側から第１番，
第２番のメモリセルアレイが第１番のデータバスに、第
３番，第４番のメモリセルアレイが第２番のデータバス
に、第５番，第６番のメモリセルアレイが第３番のデー
タバスに、第７番，第８番のメモリセルアレイが第４番
のデータバスにそれぞれ対応する。また、第１及び第２
の選択・センス増幅回路を左側から順次第１番，第２
番，…，第９番とすると、この半導体メモリ回路におい
て、第１番，第２番のメモリセルアレイと第１番のデー
タバスとの間のデータの伝達は第１番，第２番及び第３
番の選択・センス増幅回路を通して行なわれ、第３番，
第４番のメモリセルアレイと第２番のデータバスとの間
のデータの伝達は第３番，第４番及び第５番の選択・セ
ンス増幅回路を通して行なわれ、以下同様に、第５番，
第６番のメモリセルアレイと第３番のデータバスとの間
では第５番，第６番及び第７番、第７番，第８番のメモ
リセルアレイと第４番のデータバスとの間では第７番，
第８番及び第９番の選択・センス増幅回路を通して行な
われる。In this semiconductor memory circuit, if, for example, eight memory cell arrays and four data buses are used to transmit and receive data in 4-bit parallel with an external circuit, the following will be described. Seven first
Of the eight memory cell arrays, second select / sense amplifier circuits are respectively arranged outside the outermost memory cell array of the eight memory cell arrays, and the first and second select / sense amplifier circuits are provided. A plurality of input / output switching circuits are arranged between the circuit and the four data buses. Since each of the four data buses corresponds to two memory cell arrays sequentially in the arrangement order, for example, the first,
The second memory cell array is on the first data bus, the third and fourth memory cell arrays are on the second data bus, and the fifth and sixth memory cell arrays are on the third data bus. The seventh and eighth memory cell arrays correspond to the bus and the fourth data bus, respectively. In addition, the first and second
The selection and sense amplifier circuits are sequentially numbered 1st and 2nd from the left.
.., Ninth, in this semiconductor memory circuit, data transmission between the first and second memory cell arrays and the first data bus is the first, second, and 3
No. 3 is performed through the selection / sense amplifier circuit.
Data transmission between the fourth memory cell array and the second data bus is performed through third, fourth, and fifth selection / sense amplifier circuits, and so on.
Between the sixth memory cell array and the third data bus, the fifth, sixth, and seventh, seventh, and eighth memory cell arrays and the fourth data bus are connected. Seventh,
This is performed through the eighth and ninth selection / sense amplifier circuits.
【０００７】上述のように、この半導体メモリ回路にお
いては、第３番，第５番及び第７番の選択・センス増幅
回路は、それぞれ２本のデータバスとの間でデータの授
受を行う必要があるため、これら選択・センス増幅回路
とデータバスとの間にはそれぞれ２つの入出力切換回路
が必要となり、その分、レイアウトが複雑化する上、チ
ップ面積も増大する。As described above, in this semiconductor memory circuit, the third, fifth, and seventh selection / sense amplifier circuits need to exchange data with two data buses. Therefore, two input / output switching circuits are required between each of the selection / sense amplifier circuits and the data bus, which complicates the layout and increases the chip area.
【０００８】[0008]
【発明が解決しようとする課題】この従来の半導体メモ
リ回路は、複数のデータバスのそれぞれに接続可能なメ
モリセルアレイを、配置順に所定数ずつ順次対応させた
シュアード・センスアンプ方式となっているので、異な
るデータバスに対応する２つのメモリセルアレイ間の第
１の選択・センス増幅回路と上記異なるデータバスとの
間には２つの入出力切換回路が必要となり、その分、レ
イアウトが複雑化する上、チップ面積も増大するという
欠点があった。This conventional semiconductor memory circuit employs a shared sense amplifier system in which a predetermined number of memory cell arrays that can be connected to each of a plurality of data buses are sequentially associated with each other in an arrangement order. In addition, two input / output switching circuits are required between the first selection / sense amplifier circuit between the two memory cell arrays corresponding to different data buses and the different data buses, which complicates the layout. However, there is a disadvantage that the chip area also increases.
【０００９】したがって本発明の目的は、レイアウトの
単純化とチップ面積の縮小ができる半導体メモリ回路を
提供することにある。It is therefore an object of the present invention to provide a semiconductor memory circuit capable of simplifying a layout and reducing a chip area.
【００１０】[0010]
【課題を解決するための手段】本発明による半導体メモ
リ回路は、複数のメモリセル列を各各が含む予め定めた
方向に互いに隣接して配置された複数のメモリセルアレ
イと、これらメモリセルアレイの互いに隣接する一対の
間のセルアレイ間領域の各各に配置されそのセルアレイ
間領域の両側のメモリセルアレイのうちの選択された片
側の奇数番目及び偶数番目の列のうちの配置順に交互に
定められたメモリセル列からの読出しデータを増幅しそ
のうちの１つを対応データ入出力線に伝達しこの対応デ
ータ入出力線に伝達された書込み用データを選択された
メモリセルアレイの選択されたメモリセル列に供給する
複数の第１の選択・センス増幅回路と、上記複数のメモ
リセルアレイのうちの両端のメモリセルアレイの各各の
外側にそれぞれ配置され上記最も外側のメモリセルアレ
イ１の奇数番目及び偶数番目の列の定められた一方のメ
モリセル列からの読出しデータを増幅しそのうちの１つ
を対応データ入出力線に伝達しこの対応データ入出力線
に伝達された書込み用データを上記最も外側のメモリセ
ルアレイの選択されたメモリセル列に供給する２つの第
２の選択・センス増幅回路と、外部回路との間でビット
パラレルに授受するデータの各々のビットそれぞれに対
応の複数のデータバスと、上記第１及び第２の選択・セ
ンス増幅回路の各各に１対１対応でそれぞれ配置接続さ
れ上記複数のデータバスにこれらデータバスそれぞれと
のデータ授受可能なメモリセル列が同数になるように接
続されてこれらデータバスと上記第１及び第２の選択・
センス増幅回路との間で１対１対応でデータ授受を行う
複数の入出力切換回路とを備える。A semiconductor memory circuit according to the present invention comprises a plurality of memory cell arrays arranged adjacent to each other in a predetermined direction including a plurality of memory cell columns, and A memory which is arranged in each of the inter-cell array regions between a pair of adjacent pairs and which is alternately determined in the arrangement order of the selected odd-numbered and even-numbered columns of the memory cell arrays on both sides of the inter-cell array region Amplifies the read data from the cell column, transmits one of the amplified data to the corresponding data input / output line, and supplies the write data transmitted to the corresponding data input / output line to the selected memory cell column of the selected memory cell array. And a plurality of first selection / sense amplifier circuits, each of which is disposed outside each of the memory cell arrays at both ends of the plurality of memory cell arrays. The read data from one of the odd-numbered and even-numbered memory cell columns of the outermost memory cell array 1 is amplified, and one of the amplified data is transmitted to a corresponding data input / output line. Two second select / sense amplifier circuits for supplying the write data transmitted to the line to the selected memory cell column of the outermost memory cell array, and the data transmitted / received in a bit parallel manner between the external circuit and the second select / sense amplifier circuit. A plurality of data buses corresponding to each bit, and a plurality of data buses respectively arranged and connected to each of the first and second selection / sense amplifier circuits in a one-to-one correspondence with the plurality of data buses. The same number of memory cell columns that can exchange data are connected to these data buses and the first and second selection /
A plurality of input / output switching circuits for exchanging data with the sense amplifier circuit in a one-to-one correspondence.
【００１１】[0011]
【実施例】次に本発明の実施例について図面を参照して
説明する。Next, an embodiment of the present invention will be described with reference to the drawings.
【００１２】図１は本発明の第１の実施例を示すブロッ
ク図である。FIG. 1 is a block diagram showing a first embodiment of the present invention.
【００１３】この実施例は、複数のメモリセル列を各各
が含みそれらメモリセル列のそれぞれ延びる方向にそれ
らメモリセル列相互間の対応関係を保って配置された複
数のメモリセルアレイＭＣＡ１〜ＭＣＡ８と、メモリセ
ルアレイＭＣＡ１とＭＣＡ２との間、ＭＣＡ２とＭＣＡ
３との間、ＭＣＡ３とＭＣＡ４との間、…およびＭＣＡ
７とＭＣＡ８との間のセルアレイ間領域にそれぞれ配置
されこれらセルアレイ間領域の各各の両側のメモリセル
アレイのメモリセル列のうちの前記配置の順に交互に定
められた奇数番目の列または偶数番目の列を片側ずつそ
れぞれ選択する第１の選択手段とこの第１の選択手段に
よる選択メモリセル列の読出しデータを１対１対応で増
幅する複数のセンス増幅器とこれらセンス増幅器の１つ
及び上記第１の選択手段で選択されたメモリセル列のう
ちの１つを選択して対応データ入出力線に接続する第２
の選択手段とをそれぞれ含み選択された片側のメモリセ
ルアレイ（例えばＭＣＡ１）の奇数番目または偶数番目
のメモリセル列の増幅された読出しデータのうちの１つ
を上記対応データ入出力線に伝達し、この対応データ入
出力線に伝達された書込み用データを選択されたメモリ
セルアレイ（例えばＭＣＡ１）の選択されたメモリセル
列にそれぞれ供給する複数の第１の選択・センス増幅回
路ＳＳＡ１１〜ＳＳＡ１７と、メモリセルアレイＭＣＡ
１及びＭＣＡ８の各各の外側のセルアレイ端領域に配置
され選択・センス増幅回路ＳＳＡ１１及びＳＳＡ１７と
は異なるメモリセル列の読出しデータの各各を１対１対
応でそれぞれ増幅する複数のセンス増幅器とこれらセン
ス増幅器のうちの１つ及びメモリセルアレイＭＣＡ１，
ＭＣＡの定められた奇数番目または偶数番目のメモリセ
ル列のうちの１つを選択して対応データ入出力線に接続
する選択手段とを含みメモリセルアレイＭＣＡ１及びＭ
ＣＡ８の定められた奇数番目または偶数番目のメモリセ
ル列からの増幅された読出しデータを対応データ入出力
線に伝達しこの対応データ入出力線に伝達された書込み
用データをメモリセルアレイＭＣＡ１及びＭＣＡ８の選
択されたメモリセル列に供給する第２の選択・センス増
幅回路ＳＳＡ２１及びＳＳＡ２２と、外部回路との間で
ビットパラレルに授受するデータＤ1 〜Ｄ4 のビットに
それぞれ対応する複数のデータバスＤＢ１１／ＤＢ１２
〜ＤＢ４１／ＤＢ４２と、第１及び第２の選択・センス
増幅回路ＳＳＡ１１〜ＳＳＡ１７／ＳＳＡ２１及びＳＳ
Ａ２２のに１対１対応で配置されそれぞれ第１の入出力
端を対応の選択・センス増幅回路のデータ入出力線に第
２の入出力端をデータバスＤＢ１１／ＤＢ１２〜ＤＢ４
１／ＤＢ４２のうちの１つにこれらデータバスのデータ
授受可能なメモリセル列の数が互いに同数になるように
接続してデータバスＤＢ１１／ＤＢ１２〜ＤＢ４１／Ｄ
Ｂ４２の各各と対応選択・センス増幅回路のうちの１つ
との間で１対１対応の書込み用のデータ及び読出しデー
タの授受を行う複数の入出力切換回路ＩＣＳ１〜ＩＯＳ
９と、データバスＤＢ１１／ＤＢ１２〜ＤＢ４１／ＤＢ
４２に伝達された読出しデータを外部回路へビットパラ
レルに出力し外部回路からの書込み用のデータをビット
パラレルにデータバスＤＢ１１／ＤＢ１２〜ＤＢ４１／
ＤＢ４２に伝達するデータ入出力回路ＤＩＯ１〜ＤＩＯ
４とを備える。This embodiment includes a plurality of memory cell arrays MCA1 to MCA8 each including a plurality of memory cell columns and arranged in a direction in which the memory cell columns extend so as to maintain a correspondence relationship between the memory cell columns. Between the memory cell arrays MCA1 and MCA2, MCA2 and MCA
3, between MCA3 and MCA4, ... and MCA
7 and the MCA 8 are arranged in the inter-cell array region, and the odd-numbered columns or even-numbered columns are alternately determined in the order of the arrangement among the memory cell columns of the memory cell arrays on both sides of each of the inter-cell array regions. A first selection unit for selecting one column at a time, a plurality of sense amplifiers for amplifying read data of a selected memory cell column by the first selection unit on a one-to-one basis, one of these sense amplifiers and the first Selecting one of the memory cell columns selected by the selecting means and connecting to the corresponding data input / output line.
And transmitting one of the amplified read data of the odd-numbered or even-numbered memory cell columns of the selected one side memory cell array (for example, MCA1) to the corresponding data input / output line, A plurality of first selection / sense amplifier circuits SSA11 to SSA17 for supplying write data transmitted to the corresponding data input / output lines to selected memory cell columns of a selected memory cell array (for example, MCA1); Cell array MCA
And a plurality of sense amplifiers which are arranged in the cell array end regions outside each of the memory cells 1 and MCA8 and amplify each of the read data of the memory cell columns different from the selection / sense amplifier circuits SSA11 and SSA17 in a one-to-one correspondence. One of the sense amplifiers and the memory cell array MCA1,
Selecting means for selecting one of the odd-numbered or even-numbered memory cell columns defined by the MCA and connecting to the corresponding data input / output line, the memory cell arrays MCA1 and MCA
The amplified read data from the determined odd-numbered or even-numbered memory cell column of CA8 is transmitted to the corresponding data input / output line, and the write data transmitted to the corresponding data input / output line is transmitted to memory cell arrays MCA1 and MCA8. a second selection sense amplifier circuits SSA21 and SSA22 supplied to the selected memory cell column, a plurality of data buses DB11 respectively corresponding to the bit data D 1 to D 4 for exchanging the bit parallel with an external circuit / DB12
To DB41 / DB42 and the first and second selection / sense amplifier circuits SSA11 to SSA17 / SSA21 and SS
A22, the first input / output terminals are respectively connected to the data input / output lines of the corresponding selection / sense amplifier circuits, and the second input / output terminals are connected to the data buses DB11 / DB12 to DB4.
The data buses DB11 / DB12 to DB41 / D are connected to one of the data buses DB11 / DB12 to DB41 / D so as to have the same number of memory cell columns that can exchange data with these data buses.
A plurality of input / output switching circuits ICS1 to IOS for transmitting and receiving write data and read data in a one-to-one correspondence between each of B42 and one of the corresponding selection / sense amplifier circuits.
9 and data buses DB11 / DB12 to DB41 / DB
The read data transmitted to the external circuit 42 is output to an external circuit in a bit-parallel manner, and write data from the external circuit is converted to a data bus DB11 / DB12 to DB41 / in a bit-parallel manner.
Data input / output circuits DIO1 to DIO transmitted to DB42
4 is provided.
【００１４】この実施例の一部を具体的な回路図で示し
た図２を参照すると、この実施例は、センス増幅器（例
えばＳＡ１１）に基準電位を与えるに基準電位を与える
（以下基準電位用の）ビット線（例えばＢＬ１２）とデ
ータ読出し用のビット線（例えばＢＬ１１）とはセンサ
増幅器（ＳＡ１１）の片側に互いに平行に配置された折
返しビット線構造を備える。Referring to FIG. 2 which shows a part of this embodiment in a specific circuit diagram, this embodiment applies a reference potential to a sense amplifier (for example, SA11). The bit line (for example, BL12) and the bit line for reading data (for example, BL11) have folded bit line structures arranged parallel to each other on one side of the sensor amplifier (SA11).
【００１５】上記基準電位用及びデータ読出し用の１対
のビット線に接続するメモリセルＭＣによりメモリアレ
イの１つの奇数番目または偶数番目のメモリセル例を形
成する。例えば、メモリセルアレイＭＣＡ１において、
ビット線対ＢＬ１１／ＢＬ１２及びＢＬ１５／ＢＬ１６
対応のメモリセル列は奇数番目の列を、ＢＬ１３／ＢＬ
１４及びＢＬ１７／ＢＬ１８対応のメモリセル列は偶数
番目の列をそれぞれ形成する。One odd-numbered or even-numbered memory cell of the memory array is formed by the memory cells MC connected to the pair of bit lines for the reference potential and the data read. For example, in the memory cell array MCA1,
Bit line pairs BL11 / BL12 and BL15 / BL16
Corresponding memory cell columns represent odd-numbered columns, BL13 / BL
The memory cell columns corresponding to 14 and BL17 / BL18 form even-numbered columns, respectively.
【００１６】第１の選択・センス増幅回路（例えばＳＳ
Ａ１１）は、その両側に配置されたメモリセルアレイ
（例えばＭＣＡ１，ＭＣＡ２）の奇数番目及び偶数番目
の列のうちの一方（ＳＳＡ１１では奇数番目の列）の対
応メモリセル列それぞれに１個ずつ設けられたセンス増
幅器（ＳＡ１１，ＳＡ１２，…）と、転送制御信号（Ｔ
Ｇ11，ＴＧ12）に応答して両側のメモリセルアレイ（Ｍ
ＣＡ１，ＭＣＡ２）の奇数番目または偶数番目のメモリ
セル列を片側ずつ選択して対応センス増幅器に接続する
第１の選択手段のデータ転送回路（ＤＴ１１，ＤＴ１
２）と、データ転送回路（ＤＴ１，ＤＴ１２）によって
選択されたメモリセルアレイの奇数番目または偶数番目
のメモリセル列のうちの１つ及び上記センス増幅器のう
ちの１つを列選択信号（Ｙ11，Ｙ12，…）に対応して選
択しデータ入出力線（ＩＯ１１，ＩＯ１２）に接続する
第２の選択手段の列選択回路（ＹＳ１）とを備える。A first selection / sense amplifier circuit (for example, SS
A11) is provided for each of the odd-numbered and even-numbered columns (odd-numbered columns in SSA11) of the memory cell arrays (eg, MCA1 and MCA2) arranged on both sides thereof. , Sense amplifiers (SA11, SA12,...) And a transfer control signal (T
G 11 , TG 12 ), the memory cell arrays (M
Data transfer circuits (DT11, DT1) of first selection means for selecting odd-numbered or even-numbered memory cell columns of CA1, MCA2) one by one and connecting them to corresponding sense amplifiers.
And 2), the data transfer circuit (DT1, DT12) one and one column selection signal of the sense amplifier of the odd or even numbered memory cell column of the selected memory cell array by (Y 11, Y 12, ...) in and a column selection circuit (YS1) of the second selection means for connecting to the selected data input line corresponding (IO11, IO12).
【００１７】また、上記第２の選択・センス増幅器回路
ＳＳＡ２１及びＳＳＡ２２は、メモリセルアレイＭＣＡ
１およびＭＣＡ８のメモリセル列の奇数番目及び偶数番
目の列のうちの一方のみにそれぞれアクセスするだけで
あるので、１つのデータ転送回路をそれぞれ備える（図
２には図示してない）。それ以外の構成は第１の選択・
センス増幅回路と同一である。これら第２の選択・セン
ス増幅回路ＳＳＡ２１及びＳＳＡ２２のアクセスメモリ
セル列は、隣りの第１の選択・センス増幅回路ＳＳＡ２
１１及びＳＳＡ１７のアクセスメモリセル列が奇数番目
の列であるので、偶数番目の列となる。The second selection / sense amplifier circuits SSA21 and SSA22 are connected to the memory cell array MCA.
Since only one of the odd-numbered and even-numbered columns of the memory cell columns of 1 and MCA 8 is accessed, only one data transfer circuit is provided (not shown in FIG. 2). Other configurations are the first choice
It is the same as the sense amplifier circuit. The access memory cell columns of the second selection / sense amplification circuits SSA21 and SSA22 are connected to the adjacent first selection / sense amplification circuit SSA2.
Since the access memory cell columns 11 and SSA 17 are odd-numbered columns, they are even-numbered columns.
【００１８】上述のとおり、第１及び第２の選択・セン
ス増幅回路ＳＳＡ１１〜ＳＳＡ１７／ＳＳＡ２１及びＳ
ＳＡ２２のアクセスメモリセル列は、これらの配置順に
交互に奇数番目又は偶数番目の列となるように定めら
れ、シェアード・センスアンプ方式の半導体メモリ回路
を形成する。As described above, the first and second selection / sense amplifier circuits SSA11 to SSA17 / SSA21 and SSA
The access memory cell columns of SA22 are determined so as to be odd-numbered or even-numbered columns alternately in the arrangement order, and form a shared sense amplifier type semiconductor memory circuit.
【００１９】この実施例において、選択・センス増幅回
路ＳＳＡ１１〜ＳＳＡ１７／ＳＳＡ２１及びＳＳＡ２２
及び入出力切換回路ＩＯＳ１〜ＩＯＳ９を通してデータ
バスＤＢ１１／ＤＢ１２との間でデータ授受可能なメモ
リセル列はメモリセルアレイＭＣＡ１の偶数番目及び奇
数番目の列の両方とメモリセルアレイＭＣＡ２の奇数番
目の列とメモリセルアレイＭＣＡ８の偶数番目の列とで
あり、データバスＤＢ２１／ＤＢ２２との間でデータ授
受可能なメモリセル列はメモリセルアレイＭＣＡ２の偶
数番目の列とメモリセルアレイＭＣＡ３の偶数番目及び
奇数番目の列の両方とメモリセルアレイＭＣＡ４の奇数
番目の列である。同様、データバスＤＢ３１／ＤＢ３２
はＭＣＡ４の偶数番目の列とＭＣＡ５の偶数番目及び奇
数番目の列の両方とＭＣＡ６の奇数番目の列とであり、
データバスデータバスＤＢ４１／ＤＢ４２はＭＣＡ６の
偶数番目の列とＭＣＡ７の偶数番目及び奇数番目の列の
両方とＭＣＡ８の奇数番目の列とである。上述のデータ
バスＤＢ１１／ＤＢ１２〜ＤＢ４１／ＤＢ４２各各との
間でデータ授受可能なメモリセル列のうちの１つずつが
選択・センス増幅回路ＳＳＡ１１〜ＳＳＡ１７／ＳＳＡ
２１及びＳＳＡ２２によって選択され、データ入出力回
路ＤＩＯ１〜ＤＩＯ４を通して、４ビットのデータＤ1
〜Ｄ4 の外部回路に対する読出し、外部回路からの書込
みがビットパラレルに行なわれる。In this embodiment, the selection / sense amplifier circuits SSA11 to SSA17 / SSA21 and SSA22
The memory cell columns that can exchange data with the data buses DB11 / DB12 through the input / output switching circuits IOS1 to IOS9 include both the even-numbered and odd-numbered columns of the memory cell array MCA1 and the odd-numbered columns of the memory cell array MCA2 and the memory. The even-numbered columns of the cell array MCA8 and the memory cell columns that can exchange data with the data buses DB21 / DB22 are both the even-numbered columns of the memory cell array MCA2 and the even-numbered and odd-numbered columns of the memory cell array MCA3. And odd-numbered columns of the memory cell array MCA4. Similarly, data bus DB31 / DB32
Are the even columns of MCA4, both the even and odd columns of MCA5, and the odd columns of MCA6;
Data buses Data buses DB41 / DB42 are the even columns of MCA6, both the even and odd columns of MCA7, and the odd columns of MCA8. One of the memory cell columns that can exchange data with each of the above-described data buses DB11 / DB12 to DB41 / DB42 is selected and sense amplifier circuits SSA11 to SSA17 / SSA.
21 and the SSA 22 and the 4-bit data D 1 through the data input / output circuits DIO1 to DIO4.
Reading from the external circuit to D 4, the write from the external circuit is performed in bit parallel.
【００２０】従来の半導体メモリ回路では、データバス
ＤＢ１１／ＤＢ１２とデータ授受可能なメモリセルアレ
イはＭＣＡ１及びＭＣＡ２、同様にデータバスＤＢ２１
／ＤＢ２２とはＭＣＡ３及びＭＣＡ４、データバスＤＢ
３１／ＤＢ３２とはＭＣＡ８であった。従ってメモリセ
ルアレイＭＣＡ２とＭＣＡ３との間の選択・センス増幅
回路ＳＳＡ１２は２つのデータバスＤＢ１１／ＤＢ１２
及びＤＢ２１／ＤＢ２２と、メモリセルアレイＭＣＡ４
とＭＣＡ５との間の選択・センス増幅回路ＳＳＡ１４は
２つのデータバスＤＢ２１／ＤＢ２２及びＤＢ３１／Ｄ
Ｂ３２と、メモリセルアレイＭＣＡ６とＭＣＡ７との間
の選択センス増幅回路ＳＳＡ１６は２つのデータバスＤ
Ｂ３１／ＤＢ３２及びＤＢ４１／ＤＢ４２とそれぞれデ
ータの授受を行う必要があり、これら選択・センス増幅
回路ＳＳＡ１２，ＳＳＡ１４及びＳＳＡ１６とデータバ
スＤＢ１１／ＤＢ１２〜ＤＢ４１／ＤＢ４２との間には
２つずつの入出力切換回路が必要となり、その分レイア
ウトが複雑化し、チップ面積の増大を招いた。In the conventional semiconductor memory circuit, the memory cell arrays capable of transmitting and receiving data to and from the data buses DB11 / DB12 are MCA1 and MCA2, and similarly to the data bus DB21.
/ DB22 means MCA3 and MCA4, data bus DB
31 / DB32 was MCA8. Therefore, the selection / sense amplification circuit SSA12 between the memory cell arrays MCA2 and MCA3 has two data buses DB11 / DB12.
And DB21 / DB22 and the memory cell array MCA4
And sense amplifier circuit SSA14 between the two data buses DB21 / DB22 and DB31 / D
B32 and the selected sense amplifier circuit SSA16 between the memory cell arrays MCA6 and MCA7 have two data buses D
It is necessary to exchange data with B31 / DB32 and DB41 / DB42, respectively, and two input / outputs are provided between these select / sense amplifier circuits SSA12, SSA14 and SSA16 and the data buses DB11 / DB12 to DB41 / DB42. A switching circuit is required, which complicates the layout and increases the chip area.
【００２１】これに対し本発明では、上述のように各々
の選択・センス増幅回路ＳＳＡ１１〜ＳＳＡ１７／ＳＳ
Ａ２１及びＳＳＡ２２それぞれに対して１つのデータバ
スを対応させているので、これら選択・センス増幅回路
ＳＳＡ１１〜ＳＳＡ１７／ＳＳＡ２１及びＳＳＡ２２の
それぞれとデータバスＤＢ１１／ＤＢ１２〜ＤＢ４１／
ＤＢ４２との間の入出力切換回路は１つずつとなり、そ
の分レイアウトが単純化でき、チップ面積も縮小でき
る。On the other hand, in the present invention, as described above, each of the selection / sense amplifier circuits SSA11 to SSA17 / SS
Since one data bus is associated with each of A21 and SSA22, each of these selection / sense amplifier circuits SSA11 to SSA17 / SSA21 and SSA22 and data buses DB11 / DB12 to DB41 /
Since the number of input / output switching circuits with the DB 42 is one by one, the layout can be simplified and the chip area can be reduced accordingly.
【００２２】図３は本発明の第２の実施例を示すブロッ
ク図である。この実施例は、メモリセル列の偶数番目の
列（又は奇数番目の列）を奇数番目のデータバスに対応
させている。メモリセル列の偶数番目の列／奇数番目の
列とデータバスとの対応関係は、各々のデータバスに接
続可能なメモリセル列が同数となるようにすれば、どの
ような対応関係であってもよい。FIG. 3 is a block diagram showing a second embodiment of the present invention. In this embodiment, even-numbered columns (or odd-numbered columns) of memory cell columns are associated with odd-numbered data buses. The correspondence relationship between the even-numbered / odd-numbered columns of the memory cell columns and the data buses may be any as long as the same number of memory cell columns can be connected to each data bus. Is also good.
【００２３】また、本発明において、第２の選択・セン
ス増幅回路ＳＳＡ２１及びＳＳＡ２２は、最も外側に配
置されたメモリセルアレイ（ＭＣＡ１，ＭＣＡ８）の奇
数番目及び偶数番目のうちの一方のメモリセル列をアク
セス対象とするので、１つのでデータバスに接続可能な
メモリセル列の数をメモリセルアレイ単位（すなわち、
メモリセルアレイ整数個分のメモリセル列）とすると、
上記第２の選択・センス増幅回路は、対応入出力切換回
路を通して必ず同一のデータバスに接続される。従って
１つのデータバスに接続可能なメモリセル列の数がメモ
リセルアレイ偶数個分とすると、中央に配置された入出
力切換回路も必ず最も外側の入出力切換回路と同一のデ
ータバスに接続されので、入出力切換回路・データバス
間の接続線のパターンは、中央の入出力切換回路の接続
線を中心線として左右対称とすることができ、アレイ設
計は更に容易となる。上記左右対称の接続線のパターン
の一例を図４に示す。左右対称の接続線のパターンは図
４の例のほかにも何通りかあるが、できるだけ規則性の
ある単純なパターンが有利である。Further, in the present invention, the second selection / sense amplifier circuits SSA21 and SSA22 are connected to one of the odd-numbered and even-numbered memory cell columns of the outermost memory cell arrays (MCA1 and MCA8). Since it is an access target, the number of memory cell columns that can be connected to the data bus by one is determined by the memory cell array unit (that is,
(An integer number of memory cell arrays)
The second selection / sense amplifier circuit is always connected to the same data bus through a corresponding input / output switching circuit. Therefore, assuming that the number of memory cell columns connectable to one data bus is equal to the number of memory cell arrays, the input / output switching circuit disposed at the center is always connected to the same data bus as the outermost input / output switching circuit. The pattern of the connection line between the input / output switching circuit and the data bus can be made symmetrical with respect to the center line of the connection line of the input / output switching circuit, which further facilitates the array design. FIG. 4 shows an example of the above-mentioned symmetrical connection line pattern. There are several patterns of symmetrical connection lines other than the example shown in FIG. 4, but a simple pattern having regularity as much as possible is advantageous.
【００２４】[0024]
【発明の効果】以上説明したように本発明は、第１及び
第２の選択・センス増幅回路と１対１対応で入出力切換
回路が配置されるので、レイアウトを単純化でき、また
上部入出力切換回路の数が少なくなるので、その分チッ
プ面積を縮小できる効果がある。As described above, according to the present invention, the input / output switching circuit is arranged in one-to-one correspondence with the first and second selection / sense amplifier circuits, so that the layout can be simplified and the upper input / output circuit can be simplified. Since the number of output switching circuits is reduced, the chip area can be reduced accordingly.
【図１】本発明の第１の実施例を示すブロック図であ
る。FIG. 1 is a block diagram showing a first embodiment of the present invention.
【図２】図１に示された実施例の一部を構成するメモリ
セルアレイ及び第１の選択センス増幅回路の回路図であ
る。FIG. 2 is a circuit diagram of a memory cell array and a first selective sense amplifier circuit forming a part of the embodiment shown in FIG.
【図３】本発明の第２の実施例を示すブロック図であ
る。FIG. 3 is a block diagram showing a second embodiment of the present invention.
【図４】本発明の第３の実施例を示すブロック図であ
る。FIG. 4 is a block diagram showing a third embodiment of the present invention.
ＢＬ１１〜ＢＬ１８，ＢＬ２１〜ＢＬ２８ ビット線 ＤＢ１１，ＤＢ１２〜ＤＢ４１，ＤＢ４２ データバ
ス ＤＩＯ１〜ＤＩＯ４ データ入出力回路 ＤＴ１１，ＤＴ１２，ＤＴ２１，ＤＴ２２ データ転
送回路 ＩＯ１１，ＩＯ１２，ＩＯ２１，ＩＯ２２ データ入
出力線 ＩＯＳ１〜ＩＯＳ９ 入出力切換回路 ＭＣ メモリセル ＭＣＡ１〜ＭＣＡ４ メモリセルアレイ ＳＡ１１，ＳＡ１２，ＳＡ２１，ＳＡ２２ センス増
幅器 ＳＳＡ１１〜ＳＳＡ１７，ＳＳＡ２１，ＳＳＡ２２
選択・センス増幅回路 ＷＬ１１，ＷＬ１２，ＷＬ２１，ＷＬ２２ ワード線 ＹＳ１，ＹＳ２ 列選択回路BL11 to BL18, BL21 to BL28 Bit line DB11, DB12 to DB41, DB42 Data bus DIO1 to DIO4 Data input / output circuit DT11, DT12, DT21, DT22 Data transfer circuit IO11, IO12, IO21, IO22 Data input / output line IOS1 to IOS9 Output switching circuit MC Memory cell MCA1 to MCA4 Memory cell array SA11, SA12, SA21, SA22 Sense amplifier SSA11 to SSA17, SSA21, SSA22
Selection / sense amplification circuit WL11, WL12, WL21, WL22 Word line YS1, YS2 Column selection circuit
Claims (2)
レイと、前記一方向に配列され、互いに隣接する前記メAnd the ray arrayed in the one direction and adjacent to each other.
モリセルアレイ間にそれぞれ設けられた複数の第１のセA plurality of first cells respectively provided between the memory cell arrays.
ンス増幅回路であって、それぞれの両側に位置するメモNote that the amplifier circuits are located on both sides of each
リセルアレイの一方と選択的に接続される複数の第１のA plurality of first cells selectively connected to one of the recell arrays;
センス増幅回路と、前記一方向に配列された複数のメモA sense amplifier circuit; and a plurality of memos arranged in one direction.
リセルアレイのうち最も外側に位置するメモリセルアレThe outermost memory cell array in the recell array
イに隣接してそれぞれ設けられた複数の第２のセンス増A plurality of second sense amplifiers respectively provided adjacent to
幅回路であって、それぞれ対応するメモリセルアレイにWidth circuits, each with a corresponding memory cell array
接続された複数の第２のセンス増幅回路と、前記複数のA plurality of second sense amplifier circuits connected to each other;
第１のセンス増幅回路のそれぞれに対応して設けられたProvided corresponding to each of the first sense amplifier circuits;
複数の第１の入出力切換回路と、前記複数の第２のセンA plurality of first input / output switching circuits, and the plurality of second sensors;
ス増幅回路のそれぞれに対応して設けられた複数の第２A plurality of second amplifiers provided corresponding to the respective amplifier circuits.
の入出力切換回路と、複数のデータバスとを有し、前記Having an input / output switching circuit and a plurality of data buses,
複数の第２の入出力切換回路はいずれも前記複数のデーAll of the plurality of second input / output switching circuits are provided with the plurality of data.
タバスのうち所定のデータバスに接続され、前記一方向Connected to a predetermined data bus of the
に配列された前記複数の第１のセンス増幅回路のうち中Of the plurality of first sense amplifier circuits arranged in
心に位置する第１のセンス増幅回路に対応する第１の入A first input corresponding to the first sense amplifier circuit located at the heart;
出力切換回路は前記所定のデータバスに接続され、前記The output switching circuit is connected to the predetermined data bus, and
中心に位置する第１のセンス増幅回路の一方の側に隣接Adjacent to one side of the centrally located first sense amplifier circuit
する前記第１のセンス増幅回路に対応する第１の入出力A first input / output corresponding to the first sense amplifier circuit
切換回路及び他方の側に隣接する前記第１のセンス増幅A switching circuit and said first sense amplifier adjacent to the other side
回路に対応する第１の入出力切換回路はいずれも前記複The first input / output switching circuit corresponding to the circuit
数のデータバスのうち所定のデータバスとは異なる所定A predetermined number of data buses different from the predetermined data bus
のデータバスに接続されていることを特徴とする半導体Semiconductor connected to a data bus
メモリ回路。Memory circuit.
れた２ｎ個のメモリセルアレイと、互いに隣接する前記2n memory cell arrays and adjacent ones
メモリセルアレイ間にそれぞれ設けられ、それぞれの両Provided between the memory cell arrays,
側に位置するメモリセルアレイの一方と選択的に接続さSelectively connected to one of the memory cell arrays
れる２ｎ−１個の第１のセンス増幅回路であって、１番2n-1 first sense amplifier circuits,
目から２ｎ−１番目までこの順に配列された２ｎ−１個2n-1 pieces arranged in this order from the eye to the 2n-1st
の第１のセンス増幅回路と、前記２ｎ個のメモリセルアAnd the 2n memory cell array.
レイのうち１番目のメモリセルアレイに隣接して設けらProvided adjacent to the first memory cell array in the array
れ、前記１番目のメモリセルアレイに接続された第２のAnd a second memory cell array connected to the first memory cell array.
センス増幅回路と、前記２ｎ個のメモリセルアレイのうA sense amplifier circuit and the 2n memory cell array.
ち２ｎ番目のメモリセルアレイに隣接して設けられ、前That is, it is provided adjacent to the 2nth memory cell array,
記２ｎ番目のメモリセルアレイに接続された第３のセンThe third sensor connected to the 2nth memory cell array
ス増幅回路と、前記２ｎ−１個の第１のセンス増幅回路Amplifier circuit and the 2n-1 first sense amplifier circuits
のそれぞれに対応して設けられた２ｎ−１個の第１の入Are provided corresponding to each of the 2n-1 first inputs.
出力切換回路Output switching circuit と、前記第２のセンス増幅回路に対応してAnd corresponding to the second sense amplifier circuit
設けられた第２の入出力切換回路と、前記第３のセンスA second input / output switching circuit provided;
増幅回路に対応して設けられた第３の入出力切換回路A third input / output switching circuit provided corresponding to the amplifier circuit
と、少なくとも第１、第２及び第３のデータバスを含むAnd at least first, second and third data buses
複数のデータバスとを有し、前記第２及び第３の入出力A plurality of data buses, the second and third input / output
切換回路はいずれも前記第１のデータバスに接続され、All of the switching circuits are connected to the first data bus,
前記２ｎ−１個の第１のセンス増幅回路のうちｎ番目のThe n-th of the 2n-1 first sense amplifier circuits
第１のセンス増幅回路に対応する第１の入出力切換回路First input / output switching circuit corresponding to first sense amplifier circuit
は前記第１のデータバスに接続され、前記２ｎ−１個のAre connected to the first data bus, and the 2n-1
第１のセンス増幅回路のうちｎ−１番目の第１のセンス(N-1) -th first sense amplifier in the first sense amplifier circuit
増幅回路に対応する第１の入出力切換回路及びｎ＋１番A first input / output switching circuit corresponding to the amplifier circuit and the (n + 1) th input / output switching circuit
目の第１のセンス増幅回路に対応する第１の入出力切換First input / output switching corresponding to the first sense amplifier circuit of the eye
回路はいずれも前記第２のデータバスに接続され、前記All circuits are connected to the second data bus,
２ｎ−１個の第１のセンス増幅回路のうちｎ−２番目のOf the 2n-1 first sense amplifier circuits, the (n-2) th
第１のセンス増幅回路に対応する第１の入出力切換回路First input / output switching circuit corresponding to first sense amplifier circuit
及びｎ＋２番目の第１のセンス増幅回路に対応する第１And the first corresponding to the (n + 2) th first sense amplifier circuit.
の入出力切換回路はいずれも前記第３のデータバスに接Are connected to the third data bus.
続されていることを特徴とする半導体メモリ回路。A semiconductor memory circuit characterized by being connected.
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- 1993-06-16 JP JP5144147A patent/JP2792398B2/en not_active Expired - Lifetime
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