JPH0675926A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】 【目的】 マルチプロセッサシステムにおいて、少ない
ハードウェアによりバストラフィックを発生させずに、
プロセッサ相互間で固有情報の放送を行う。 【構成】 バスライン３０には、固有情報放送のために
１ビット程度の補助バス３１が追加される。各プロセッ
サには自プロセッサ固有情報格納部が設けられ、情報分
割手段１２はこの固有情報を補助バス３１の転送幅、即
ち１ビットずつ分割し、補助バス３１上に送り込む。こ
の送り込みのタイミングは、送信側のプロセッサ１０が
共有メモリ４０をアクセスするためのコマンドを出力し
たときとする。受信側２０は送信側１０のコマンドの出
力と同時に補助バス３１に出力される固有情報を１ビッ
トずつ受け入れ、情報再構成手段２２が再配列して他プ
ロセッサ固有情報格納部２１に格納する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、共有メモリ型マルチプ
ロセッサシステムにおける各プロセッサ固有の情報を、
他のプロセッサに対し効率的に放送する機能を持つマル
チプロセッサシステムに関する。

【０００２】

【従来の技術】図２に従来一般のマルチプロセッサシス
テムブロック図を示す。マルチプロセッサシステムは、
この図に示すように、バスライン１に対し複数のプロセ
ッサ２−１、２−２が接続され、共有メモリ３に格納さ
れたデータ等を利用して演算処理を行っている。ここ
で、例えばプロセッサ２−１は、データアクセスを共有
メモリ３に対して直接行わず、キャッシュメモリ４−１
にアクセスするように動作する。キャッシュメモリ４−
１に必要なデータが格納されていない場合には、所定の
コマンドによりバスライン１を介して共有メモリ３から
キャッシュメモリ４−１に対し、データの転送を受け
る。このような構成をとることによって、各プロセッサ
２−１、２−２の、バスライン１を介して共有メモリ３
をアクセスする機会を減少させ、バスライン１の負荷を
軽減している。

【０００３】ところで、このようなマルチプロセッサシ
ステムにおいて、各プロセッサが所定の処理を分散して
実行するような場合、各プロセッサの負荷量や現在実行
中のジョブのプライオリティ等について互いに把握して
おく必要がある。従って、このような情報は、各プロセ
ッサから他のプロセッサに対し適当なタイミングで伝達
される。このような伝達を放送と呼んでいるが、これに
は割り込みによる方法と、共有メモリ３を介したポーリ
ングによる方法が知られている。割り込みによる放送と
いうのは、放送が必要となった時点で全てのプロセッサ
に対し割り込みをかけ、各プロセッサが実行中のジョブ
を中断させて情報を伝達する方法である。

【０００４】また、共有メモリを介したポーリングによ
る放送とは、放送が必要となった時点で共有メモリ３に
その情報を書き込み、他のプロセッサが共有メモリ３の
内容を周期的に読み込むようにする。これによって、各
プロセッサに所定のタイミングで自動的に情報が伝達さ
れる。従来、上記のような方法によってプロセッサ固有
の情報を他のプロセッサが取り込み、グローバルな状態
制御等を行っていた。

【０００５】

【発明が解決しようとする課題】ところで、上記のよう
な従来の方法では次のような解決すべき課題があた。ま
ず、割り込みによる放送は、割り込み先のジョブの実行
を中断するオーバーヘッドや、放送中割り込み禁止状態
にするための処理等のオーバーヘッドがある。従って、
共有メモリを介して互いに密に結合したマルチプロセッ
サ上で、緊急性のない情報を放送する場合の手段として
は適当でない。また、割り込み制御を行うための機構
は、ハードウェア上も複雑となるという問題があった。

【０００６】一方、共有メモリを介して行うポーリング
による放送は、各プロセッサが個々に、ジョブの中断に
よるオーバーヘッドが少ない状態で共有メモリをアクセ
スするため、上記の割り込みによる放送で生じたような
問題は軽減される。しかしながら、共有メモリへのアク
セス時やポーリングの際に、各プロセッサによって毎回
バストラフィックが発生することになる。従って、共有
メモリを介した密結合マルチプロセッサシステムにおい
ては、共有メモリ３の負荷が増大し、バスライン１も含
めたスループットの低下を招く。

【０００７】本発明は以上の点に着目してなされたもの
で、マルチプロセッサシステムにおいて、少ないハード
ウェアによりバストラフィックを発生させることなく、
プロセッサ相互間で所定の固有情報の放送を行うことが
できるマルチプロセッサシステムを提供することを目的
とするものである。

【０００８】

【課題を解決するための手段】本発明のマルチプロセッ
サシステムは、送信側のプロセッサと受信側のプロセッ
サの間を接続するバスライン中に設けられた、補助バス
と、前記送信側のプロセッサに設けられ、他のプロセッ
サに送信すべき所定の固有情報を格納するための自プロ
セッサ固有情報格納部と、前記固有情報を前記自プロセ
ッサ固有情報格納部から前記補助バスの転送幅分ずつ読
み出して、前記バスライン中を転送される任意のコマン
ドと同一のタイミングで前記補助バス上に送出する情報
分割手段と、前記受信側のプロセッサに設けられ、前記
補助バスを介して転送された前記固有情報を前記補助バ
スの転送幅分ずつ受信して、固有情報を再生する情報再
構成手段と、この情報再構成手段の再生した固有情報を
格納する他プロセッサ固有情報格納部とを備えたことを
特徴とするものである。

【０００９】

【作用】このシステムでは、固有情報放送のために１ビ
ット程度の補助バスが追加される。各プロセッサには自
プロセッサ固有情報格納部が設けられ、情報分割手段は
この固有情報を補助バスの転送幅、即ち１ビットずつ分
割し、補助バス上に送り込む。この送り込みのタイミン
グは、送信側のプロセッサが共有メモリをアクセスする
ためのコマンドを出力したときとする。受信側は送信側
のコマンドの出力と同時に、補助バスに出力される固有
情報を１ビットずつ受け入れ、情報再構成手段が再配列
して他プロセッサ固有情報格納部に格納する。従って、
このシステムにおいて、固有情報の放送は独自にバスラ
インを占有することがない。即ち、コマンドの放送と共
に固有情報の一部が補助バスを介して、順次他のプロセ
ッサに送り込まれる。

【００１０】

【実施例】以下、本発明を図の実施例を用いて詳細に説
明する。図１は本発明のマルチプロセッサシステム実施
例を示すブロック図である。図のシステムは、既に従来
技術で説明したと同様の複数のプロセッサを備えてい
る。ここで、本発明は固有情報の放送を目的とするた
め、図に送信側のプロセッサ１０と受信側のプロセッサ
２０を１台ずつ表示している。実際には、この他にも複
数のプロセッサが設けられ、従来技術で説明したと同
様、各プロセッサにはキャッシュメモリが備えられてい
るものとする。また、各プロセッサはそれぞれ送信側と
しても受信側としても動作する。

【００１１】送信側のプロセッサ１０と受信側のプロセ
ッサ２０とは、バスライン３０を介して接続されてい
る。また、バスライン３０には共有メモリ４０が接続さ
れている。送信側のプロセッサ１０には自プロセッサ固
有情報格納部１１と、情報分割手段１２と、バスアクセ
ス制御部１３が設けられている。また、受信側のプロセ
ッサ２０には、他プロセッサ固有情報格納部２１と、情
報再構成手段２２が設けられている。なお、他プロセッ
サ固有情報格納部２１は、受信側のプロセッサ２０が他
の全てのプロセッサから受け入れた固有情報をそのプロ
セッサ毎に別々に格納するために、他のプロセッサの数
と同数だけ用意されている。

【００１２】バスライン３０は、補助バス３１、アドレ
スバス３２、データバス３３、コマンドストローブ３
４、コマンドアクノリッジ３５及びバスグラント３６か
ら構成される。この実施例では、補助バス３１は１ビッ
ト、アドレスバス３２は３２ビット、データバス３３も
３２ビット、コマンドストローブ３４とコマンドアクノ
リッジ３５は１ビット、バスグラント３６は３ビット程
度で構成される。補助バス３１は、本発明において、バ
スライン３０に対し新たに設けられたもので、固有情報
の転送に使用される。アドレスバス３２は共有メモリ４
０等をアクセスする際のアドレス信号を送るバスで、デ
ータバス３３は共有メモリ４０等から読み出されたデー
タを転送するバスである。コマンドストローブ３４は、
各プロセッサがコマンドを出力した際にアクティブとな
るコマンド送信中であることを示す信号である。コマン
ドアクノリッジ３５は、コマンドを受信する側が出力す
るもので、コマンドの受信が完了した場合にアクティブ
となる信号である。バスグラント３６は、図示しないバ
ス制御装置がバスラインの占有を許可する場合に出力さ
れる信号である。

【００１３】本発明のシステムでは、送信側のプロセッ
サ１０が他のプロセッサに放送するべき固有情報を自プ
ロセッサ固有情報格納部１１に格納する。例えば、その
固有情報は３２ビット構成のものとする。情報分割手段
１２は、この固有情報を１ビットずつ順に分割して、補
助バス３１に向け所定のタイミングで出力する。一方、
受信側のプロセッサ２０においては、情報再構成手段２
２が補助バス３１を介してその固有情報を受け入れ、１
ビットずつ順に転送される固有情報を再配列して、最終
的に送信側のプロセッサ１０に対応させて設けた他プロ
セッサ固有情報格納部２１に格納する。本発明において
は、上記のような方法により固有情報が放送されるが、
その場合の補助バス３１へのデータ転送は、送信側のプ
ロセッサ１０がキャッシュメモリのミスヒットあるいは
キャッシュメモリからの追い出しの際に出力するコマン
ドと同時に実行される。従って、固有情報転送のために
独自にバスライン３０を占有することはない。

【００１４】本発明のシステムをより具体的に説明する
ために、以下送信側のプロセッサの構成や動作及び受信
側のプロセッサの構成や動作を具体的に説明していく。
図３は送信側のプロセッサの具体的な構成を示すブロッ
ク図である。このプロセッサは、送信制御回路１０１
と、プロセッサ固有情報レジスタ（ＰＩＲ）１０２と、
ビット選択マルチプレクサ（ＳＢＰＳ）１０３と、出力
選択マルチプレクサ（ＤＭＵＸ）１０４と、ビット位置
カウンタ（ＳＢＰＣ）１０５と、送信開始フラグレジス
タ１０６と、送信完了フラグレジスタ１０７と、バッフ
ァ１０８とを備えている。プロセッサ固有情報レジスタ
（ＰＩＲ）１０２は、先に説明したプロセッサ固有の情
報を格納するための３２ビット構成のレジスタである。
ビット選択マルチプレクサ（ＳＢＰＳ）１０３は、プロ
セッサ固有情報レジスタ１０２の出力から１ビットを選
択して、出力選択マルチプレクサ１０４に向け出力する
回路である。ビット位置カウンタ１０５は、ビット選択
マルチプレクサ１０３に対し選択するビット位置の指定
信号１１９を出力し、選択を制御するための回路であ
る。

【００１５】送信開始フラグレジスタ１０６は、送信開
始フラグセット信号１１１を受け入れて、固有情報の送
信開始を送信制御回路１０１に対して指示するための回
路である。なお、この送信開始フラグレジスタ１０６
は、フリップフロップから構成され、送信制御回路１０
１から入力する送信開始フラグ確認信号１１３によって
リセットされる。送信完了フラグレジスタ１０７は、送
信完了フラグ確認信号１１２と送信制御回路１０１から
出力される送信完了フラグセット信号１１４を受け入れ
て、外部回路に対し送信完了フラグ出力１２２を送る回
路である。この送信完了フラグレジスタ１０７もフリッ
プフロップから構成される。また、送信制御回路１０１
は、ビット位置カウンタ１０５に対し、そのカウント値
を“０”にクリアするカウンタリセット信号１１７を出
力し、さらにカウントアップのためのカウントアップ信
号１１８を所定のタイミングで出力し、ビット位置カウ
ンタ１０５が３１までカウントアップした後、カウント
終了信号１１６を受け入れる構成とされている。これに
よって、ビット位置カウンタ１０５は０〜３１までカウ
ントし、先に説明した選択するビット位置の指定信号１
１９を出力することになる。

【００１６】また、バスアクセス制御部１３は、送信側
のプロセッサが共有メモリアクセスのためにコマンドを
出力する場合、コマンドストローブ３４をアクティブに
する。このとき、送信制御回路１０１に対し、コマンド
開始信号１１５を送信し、固有情報の転送タイミングを
通知する構成とされている。出力選択マルチプレクサ１
０４は、ビット選択マルチプレクサ１０３の出力する固
有情報の一部を、バッファ１０８を介して補助バス３１
に出力するための回路で、送信制御回路１０１から出力
される付属データ１２０と固有情報の一部のいずれか一
方を選択して、バッファ１０８に向け出力する機能を持
っている。即ち、送信制御回路１０１は、出力データセ
レクト信号１２１を出力選択マルチプレクサ１０４に向
け出力し、付属データ１２０か固有情報の一部のいずれ
か一方を選択するよう制御する。なお、この付属データ
１２０は、固有情報の送信開始直前や直後にその固有情
報の先頭のビットや最終ビットを、他のプロセッサに認
識させるために付加される信号である。

【００１７】上記の構成の送信側のプロセッサは次のよ
うな状態を持つ。図４に送信制御回路状態遷移図を示
す。送信側のプロセッサは、この図に示すように、待機
状態“００”と、送信開始状態“０１”と、データ転送
状態“１１”と、送信完了状態“１０”の４つの状態を
持つ。待機状態は、プロセッサから送信開始指示を待っ
ている状態である。この状態では、プロセッサのバス使
用時には補助バス３１に対し非送信を表すデータが出力
される。この実施例ではその内容は“１”とする。これ
は、図３で説明した送信制御回路１０１から出力される
付属データ１２０に該当する。また、図３に示す送信開
始フラグセット信号１１１が送信開始フラグレジスタ１
０６にセットされると、それが送信制御回路１０１に認
識され、送信開始の状態に移る。送信開始状態では、プ
ロセッサのバス使用時には補助バスに固有情報の転送開
始を表すデータを出力する。その内容は、この実施例で
は“０”とする。これも図３に示す送信制御回路１０１
から出力される付属データ１２０に含まれる。

【００１８】このとき、プロセッサ固有情報の送信の準
備が行われ、次のデータ転送状態に遷移する。データ転
送状態では、プロセッサ固有情報を、補助バスの転送幅
である、この実施例では１ビットずつに分割し、プロセ
ッサのバス使用時にそのデータが補助バスに出力され
る。これを必要な回数だけ繰り返した後、送信終了状態
に遷移する。この実施例では３２回、データ転送を行え
ば、ひとまとまりの固有情報の放送は完了する。その
後、送信終了状態に遷移する。送信終了状態では、プロ
セッサのバス使用時に、補助バスに対し固有情報転送終
了を表すためのデータが出力される。この実施例では、
そのデータの内容を“１”とする。ここで、送信制御回
路１０１は送信完了フラグセット信号１１４を出力し、
待機状態に遷移する。以上により、ひとまとまりの固有
情報が他のプロセッサに対し放送される。

【００１９】図５には、各状態における補助バスへの出
力信号の内容とその動作状態とを一覧表にして示した。
この図に示すように、待機状態では補助バスへ内容
“１”の信号が出力され、送信開始時は内容“０”の信
号が出力される。そして、送信開始の際には、送信制御
回路１０１が送信開始フラグ確認信号１１３を出力し、
送信開始フラグレジスタ１０６をリセットする。データ
転送時はプロセッサ固有情報レジスタ１０２の出力の
内、ビット位置カウンタ１０５の出力で指定されるビッ
ト位置の値が出力される。これを図中ＰＩＲ［ＳＢＰ
Ｃ］と示している。またデータ転送時には、送信制御回
路１０１はカウントアップ信号１１８を出力し、ビット
位置カウンタ１０５のカウントアップを制御する。ま
た、送信終了後は補助バスに対し内容“１”の信号が出
力される。そして、送信終了後は送信制御回路１０１が
送信完了フラグセット信号１１４を出力し、送信完了フ
ラグレジスタをセットする。以上が送信側のプロセッサ
の状態及び各状態における個々の動作であるが、次のタ
イミングチャートを使用してその動作内容を時間を追っ
て詳細に説明する。

【００２０】図６は送信側プロセッサの送信開始動作タ
イミングチャートである。 ａ）は装置の動作タイミングを制御するクロック信号、
ｂ）は送信側のプロセッサの制御部から送信開始フラグ
レジスタ１０６に向け出力される送信開始フラグセット
信号１１１を示す。 ｃ）は送信制御回路１０１から送信開始フラグレジスタ
１０６に向け出力される送信開始フラグ確認信号１１３
を示し、ｄ）は送信開始フラグレジスタ１０６から送信
制御回路１０１に向け出力される送信開始フラグを示
す。 ｅ）はバスアクセス制御部１３が出力するコマンド開始
信号１１５を示し、ｆ）は図４に示した送信制御回路の
状態を示す。ｇ）は送信制御回路１０１からビット位置
カウンタ１０５に向け出力されるカウンタリセット信号
で、ｈ）は同じくカウントアップ信号である。また、
ｉ）はビット位置カウンタ１０５の出力信号の内容を示
し、ｊ）はビット位置カウンタ１０５から出力されるカ
ウント終了信号を示す。ｋ）は送信制御回路１０１から
出力選択マルチプレクサ１０４に向け出力される出力デ
ータセレクト信号１２１で、ｍ）は送信制御回路１０１
から出力選択マルチプレクサ１０４に向け出力される付
属データ１２０の内容である。また、ｎ）は出力選択マ
ルチプレクサ１０４が補助バス３１に向け出力する信号
の内容で、ｐ）はバスラインのコマンドストローブ３４
の信号、ｇ）は補助バス３１上の信号の内容である。

【００２１】上記タイミングチャートにおいて、送信側
のプロセッサは、プロセッサ固有データの送信を開始す
る際、まず送信完了フラグレジスタ１０７の出力１２２
を確認する。これによって、それ以前に送信を開始して
いた固有情報の送信処理が完了しているか否かを確認
し、次の固有情報の送信を開始する準備を行う。送信開
始の際には、送信開始フラグセット信号１１１により送
信開始フラグレジスタ１０６をセットする。なお、プロ
セッサはコマンドを送信する場合、コマンド送信開始の
前のサイクルでコマンド開始信号１１５を、送信制御回
路１０１に出力するものとする。まず、送信制御回路１
０１が待機状態のとき、例えば図６の時刻ｔ１にコマン
ド開始信号１１５が送信制御回路１０１に入力すると、
送信制御回路１０１は通信開始フラグレジスタ１０６の
出力する送信開始フラグを確認する。送信開始フラグが
送信開始を指示していないときは、そのまま待機状態に
とどまり、送信制御回路１０１は付属データ１２０の内
容を“１”とし、出力選択マルチプレクサ１０４に対し
その付属データ１２０の出力選択を指示する。これによ
って、補助バス３１に出力されるデータの内容は“１”
に保持される。

【００２２】次に、時刻ｔ２に送信開始フラグセット信
号１１１が送信開始フラグレジスタ１０６に入力する
と、時刻ｔ３から送信開始フラグレジスタ１０６の出力
がアクティブとなる。送信制御回路１０１に対し、次の
時刻ｔ４にコマンド開始信号１１５が入力すると、送信
制御回路１０１は送信開始フラグレジスタ１０６の出力
信号を認識し、送信開始フラグ確認信号１１３を時刻ｔ
４にアクティブにする。さらに、送信制御回路１０１
は、付属データ１２０の内容を“０”にし、その付属デ
ータを時刻ｔ５に出力選択マルチプレクサ１０４を介し
て補助バス３１に出力させる。なお、送信開始フラグ確
認信号１１３が送信開始フラグレジスタ１０６に入力す
ると、その時点で送信開始フラグはリセットされる。

【００２３】この状態で、コマンド開始信号１１５が時
刻ｔ６にアクティブになると、送信制御回路１０１はカ
ウンタリセット信号１１７によってビット位置カウンタ
１０５をリセットする。従って、時刻ｔ７以降は、固有
情報の転送状態となり、ビット選択マルチプレクサ１０
３は、プロセッサ固有情報レジスタ１０２の出力の先頭
のビットを、出力選択マルチプレクサ１０４に向け出力
する。このとき、送信制御回路１０１は出力データセレ
クト信号１２１をアクティブにし、出力選択マルチプレ
クサ１０４は、これまで付属データ１２０を選択してい
た状態から切り換り、ビット選択マルチプレクサ１０３
の出力を選択し、補助バス３１に向け出力する。その結
果、補助バス３１には固有情報の先頭ビットが出力され
る。次に、時刻ｔ８に再びコマンド開始信号１１５が出
力されると、ビット位置カウンタ１０５がカウントアッ
プされ、時刻ｔ９以降に、補助バス３１に対し固有情報
の次のビットが出力される。その後は、時刻ｔ１０、時
刻ｔ１１と、コマンド開始信号１１５の受け入れにタイ
ミングを合わせて、固有情報が順次１ビットずつ補助バ
ス３１に分割して出力される。

【００２４】図７に送信側プロセッサの送信終了動作タ
イミングチャートを示す。ここで、図７ｂ）は送信制御
回路１０１から出力される送信完了フラグセット信号１
１４を示し、ｃ）に示す送信完了フラグは送信完了フラ
グレジスタから出力される送信完了フラグ出力１２２を
示す。上記のようなタイミングで、固有情報が補助バス
３１に対し送信されるが、図７に示す時刻ｔ１以降、固
有情報の最後のビットが送信されると、ビット位置カウ
ンタ１０５はカウント終了信号１１６を送信制御回路１
０１に向け出力する。ここで、送信制御回路１０１は付
属データ１２０の内容を“１”とし、出力データセレク
ト信号１２１をアクティブの状態から無効状態にする。
これによって、出力選択マルチプレクサ１０４は、付属
データ１２０を補助バス３１に向け出力する。こうし
て、固有情報の転送終了が他のプロセッサに通知され
る。その次の時刻ｔ３にコマンド開始信号１１５が送信
制御回路１０１に入力すると、送信制御回路１０１は送
信完了フラグセット信号１１４を出力する。これによっ
て、時刻ｔ４に送信完了フラグレジスタ１０７から送信
完了フラグ出力１２２がアクティブとなって出力され
る。以上の動作によって、送信側のプロセッサは一連の
固有情報の送信完了を認識する。こうして、プロセッサ
は再び待機状態に戻る。

【００２５】図８に受信側のプロセッサのブロック図を
示す。受信側のプロセッサは、図に示すように、複数の
他プロセッサ固有情報格納部２１−１、２１−２、２１
−３を備えている。この例では、受信側のプロセッサの
他に３台のプロセッサがバスライン３０に接続されてい
るものとする。バスライン３０にさらに多数のプロセッ
サが接続されている場合、そのプロセッサの数だけ、こ
の他プロセッサ固有情報格納部が設けられる。他プロセ
ッサ固有情報格納部２１−１には、例えば次のような回
路ブロックが設けられる。受信制御回路２０１と、他プ
ロセッサ固有情報レジスタ２０２（ＯＰＩＲ）と、固有
情報組立てレジスタ（ＤＲＲ）２０３と、有効フラグレ
ジスタ２０４と、ビット位置カウンタ（ＲＢＰＣ）２０
５が設けられている。また、バスライン３０のコマンド
ストローブ３４を受け入れるフリップフロップ２０６
と、アンドゲート２０７及び入力レジスタ２０８が設け
られている。また、この他にバスグラント３６を受け入
れるデコーダ２０９が設けられている。

【００２６】図のフリップフロップ２０６は、コマンド
ストローブ３４をクロックの１サイクル分保持するため
の回路である。また、アンドゲート２０７は、フリップ
フロップ２０６の出力を反転して受け入れる一方、コマ
ンドストローブ３４の出力をそのまま受け入れて、両者
の論理和をとり、セット信号２１４として入力レジスタ
２０８に出力する回路である。この回路によって、コマ
ンドストローブ３４がアクティブになってから次にクロ
ックが立ち上がるまでの１サイクルの間、セット信号２
１４が出力される構成となっている。また、入力レジス
タ２０８は、同様のフリップフロップから構成され、補
助バス３１から入力する信号を受け入れて一時保持し、
固有情報組立てレジスタ２０３に向け出力する構成とな
っている。固有情報組立てレジスタ２０３は、その出力
信号を他プロセッサ固有情報レジスタ２０２の所定のア
ドレスに書き込む構成となっている。他プロセッサ固有
情報レジスタ２０２は、他のプロセッサが放送した固有
情報全体を格納するための３２ビット構成のメモリから
成る。

【００２７】また、受信制御回路２０１は固有情報の放
送を受信する制御を行うための回路である。また、ビッ
ト位置カウンタ２０５は、固有情報組立てレジスタ２０
３に対し、入力データを書き込むべきアドレスに相当す
る、セットするビット位置の指定信号２１９を出力する
回路である。このビット位置カウンタ２０５は、送信側
のプロセッサに設けられていたものと同様の構成で、受
信制御回路２０１からカウンタリセット信号２１７及び
カウントアップ信号２１８を受け入れ、０から３２まで
のカウントを行い、カウント終了後はカウント終了信号
２１６を受信制御回路２０１に向け出力する構成となっ
ている。また、受信制御回路２０１は、他プロセッサ固
有情報レジスタ２０２の信号格納動作を制御するために
ＯＰＩＲロード信号２１２を有効フラグレジスタ２０４
に向け出力する制御を行うよう構成されている。即ち、
有効フラグレジスタ２０４の出力がアクティブになる
と、他プロセッサ固有情報レジスタ２０２へ固有情報組
立てレジスタ２０３中のデータが転送されデータ書き込
みが実行される。

【００２８】なお、他プロセッサ固有情報格納部２１−
２、２１−３はいずれも上記と同様の構成となっている
が、これらのうちの１つを選択するためにデコーダ２０
９が設けられている。即ち、バスグラント３６は、例え
ば３ビット程度の信号で構成され、コマンドを出力し、
同時に固有情報を放送しているプロセッサを識別するた
めのプロセッサ番号２１２を示す。従って、デコーダ２
０９がこのプロセッサ番号２１２を受け入れ、格納部選
択信号２１３によっていずれかの格納部の動作を開始さ
せる構成となっている。

【００２９】図９に受信側制御回路状態遷移図を示す。
また、図１０には各状態における動作説明図を示す。図
に示すように、受信制御回路は、待機状態“００”と、
データ受信状態“１１”と、受信完了状態“０１”の３
つの状態を持っている。受信待機状態は、補助バス３１
を監視して固有情報の転送開始を待つ状態である。転送
開始を示すデータ、即ち先に説明した内容“０”となる
付属データが補助バス３１に出力されると、データ受信
状態“１１”に遷移する。また、データ受信状態では、
補助バス３１から入力するデータを、固有情報組立てレ
ジスタ２０３によって元通りに組み立てる。これを必要
な回数、即ち上記実施例では３２回繰り返した後、受信
終了状態に遷移する。受信終了状態では、他プロセッサ
固有情報レジスタ２０２に、受信が完了した固有情報組
立レジスタ２０３に格納された固有情報を転送する。そ
して、再び待機状態に戻る。なお、このとき、最後に補
助バス３１から転送終了を表すデータ、即ち先の実施例
では“１”の内容の付属データを受け取ることができな
かった場合、転送に誤りがあったと見なしてエラー処理
を実行する。

【００３０】図１０に示すように、データ受信状態にお
いては、ビット位置カウンタ２０５がカウントアップさ
れ、固有情報組立てレジスタ２０３の所定のビットに入
力レジスタ２０８の出力が書き込まれる。また、受信終
了状態においては、有効フラグレジスタ２０４がアクテ
ィブとなり、他プロセッサ固有情報レジスタ２０２への
書き込みが許容され、固有情報組立てレジスタ２０３か
ら他プロセッサ固有情報レジスタ２０２に対し再生後の
固有情報が転送される。

【００３１】図１１に受信側プロセッサの受信開始動作
タイミングチャートを示す。図１１に示すａ）、ｂ）、
ｃ）は、図６や図７を用いて説明したものと同様の内容
の信号である。ｄ）は、コマンドを受ける側がそのコマ
ンドやデータの受信を完了した場合にバスラインに出力
されアクティブとなる信号である。ｅ）は、コマンドや
データの受信を完了した場合に、コマンドアクノリッジ
信号を出力する前のサイクルで出力されるコマンド受取
り信号である。ｆ）は、図８に示す入力レジスタ２０８
の内容を示す。ｇ）は受信側のプロセッサの受信制御回
路の状態を示す。ｈ）は、受信制御回路２０１からビッ
ト位置カウンタ２０５に向け出力されるカウントリセッ
ト信号２１７の内容を示す。ｉ）は、同じく受信制御回
路２０１から出力されるカウントアップ信号２１８の内
容を示す。ｊ）は、ビット位置カウンタ２０５の出力信
号の内容を示す。ｋ）は、ビット位置カウンタ２０５か
ら受信制御回路２０１に向け出力されるカウント終了信
号２１６の内容を示す。ｍ）は、固有情報組立てレジス
タ２０３に対し、入力レジスタ２０８から出力される内
容の書き込みを制御する、図８に図示しないＤＲＲセッ
ト信号の内容を示す。ｎ）は、有効フラグレジスタ２０
４から他プロセッサ固有情報レジスタ２０２に向け出力
されるＯＰＩＲロード信号２１１の内容を示す。

【００３２】図１１において、コマンドストローブ信号
は、バス上にコマンドやデータが出力されている間アク
ティブになっている。また、プロセッサがコマンドやデ
ータの受信を完了した場合には、コマンドアクノリッジ
信号が出力される前のサイクルで、コマンド受取り信号
が与えられる。ここで、コマンドストローブ信号がアク
ティブになると、先に説明したように図８に示すアンド
ゲート２０７の出力が１サイクルだけアクティブにな
り、入力レジスタ２０８にセット信号２１４が入力す
る。これによって、補助バス３１上のデータが入力レジ
スタ２０８に取り込まれる。バスグラント３６には、送
信側のプロセッサの番号が出力されているため、先に説
明したようにデコーダ２０９が格納部選択信号２１３を
出力し、その番号に対応する受信制御回路２０１が動作
を開始する。

【００３３】ここで、受信制御回路２０１が待機状態の
ときは、コマンド受取り信号２１２が与えられたときに
入力レジスタ２０８の値をチェックする。例えば、時刻
ｔ１にコマンド受取り信号２１２がアクティブとなって
いるが、このときの入力レジスタの値は“１”である。
その場合、受信制御回路２０１は待機状態にとどまる。
一方、時刻ｔ２に、先に説明した要領で補助バス３１に
転送開始の信号が送信側のレジスタから送信される。従
って、補助バス３１の内容が“０”に切り替わる。その
後、時刻ｔ３にコマンド受取り信号２１２が受信される
と、受信制御回路２０１は入力レジスタ２０８の内容が
“０”であることを認識する。このとき、受信制御回路
２０１はカウンタリセット信号２１７をビット位置カウ
ンタ２０５に出力し、カウント値を“０”とする。こう
して、データ受信状態に遷移する。

【００３４】データ受信状態では、入力レジスタ２０８
の出力が固有情報組立てレジスタ２０３の所定ビット位
置に書き込まれる。その書き込み位置はビット位置カウ
ンタ２０５の出力するセットするビット位置の指定信号
２１９により指定される。時刻ｔ４には補助バス３１上
に送信側のプロセッサから固有情報の最初のビットが転
送されるが、コマンド受取り信号を時刻ｔ５に受け取る
と、そのタイミングで入力レジスタ２０８の内容が固有
情報組立てレジスタ２０３の所定のビット位置に書き込
まれる。次に、受信制御回路２０１からカウントアップ
信号２１８がビット位置カウンタ２０５に向け出力さ
れ、カウントアップされる。この書き込みタイミング
が、図１１のｍ）に示すＤＲＲセット信号により制御さ
れる。以下、ビット位置カウンタ２０５が３１までカウ
ントアップする間、固有情報組立てレジスタ２０３に対
し、補助バス３１上の内容が順次取り込まれる。カウン
トアップが完了すると、ビット位置カウンタ２０５はカ
ウント終了信号２１６を受信制御回路２０１に向け出力
する。

【００３５】図１２にプロセッサ受信側の受信終了動作
タイミングチャートを示す。図の時刻ｔ１に、ビット位
置カウンタ２０５からカウント終了信号２１６が受信制
御回路２０１に出力されると、その後受信制御回路２０
１にコマンド受取り信号２１２が入力したとき、時刻ｔ
２にＤＲＲセット信号の出力によって、入力レジスタ２
０８の出力が固有情報組立てレジスタ２０３の最終ビッ
ト位置に転送される。その後、受信終了状態に遷移す
る。受信終了状態の時刻ｔ３において、コマンド受取り
信号が認識されると、固有情報組立てレジスタ２０３の
内容を他プロセッサ固有情報レジスタ２０２に転送する
ために、受信制御回路２０１はＯＰＩＲロード信号２１
１を有効フラグレジスタ２０４に出力する。これによっ
て、有効フラグレジスタ２０４の出力はアクティブとな
り、他プロセッサ固有情報レジスタ２０２への固有情報
の書き込みが実行される。こうして、再び受信側のプロ
セッサは待機状態に戻る。

【００３６】本発明は以上の実施例に限定されない。固
有情報のビット数や送信側受信側の制御回路構成等は、
同様の機能を持つ回路に置き換えて差し支えない。ま
た、補助バスの転送幅は最低限１ビットあればよいが、
必要に応じて２ビット以上設けるようにしても差し支え
ない。さらに、通常のマルチプロセッサシステムにおい
ては、いわゆる並列キャッシュ機構によって、キャッシ
ュミスヒットの際あるいはキャッシュからのデータ追い
出しの際にバスラインがアクセスされるが、本発明はこ
のようなアクセスコマンドに固有情報を相乗りさせてバ
ストラフィックを減少させている。従って、このコマン
ドは必ずしもメモリアクセスのためのコマンドだけでな
く、各種の送信側レジスタから出力されるその他のコマ
ンドであって差し支えない。

【００３７】

【発明の効果】以上説明した本発明のマルチプロセッサ
システムは、バスラインに補助バスを設け、この補助バ
スに対し固有情報を他の任意のコマンドと同一のタイミ
ングで分割して転送し放送を行うようにしたので、固有
情報転送のためのハードウェアの追加はごく小規模なも
のとなる。しかも、これによってバスを占有することな
く固有情報の転送をすることができるため、バストラフ
ィックを減少させる効果がある。また、他のプロセッサ
には専用の受信回路を設けるため、他のプロセッサのジ
ョブを中断させるといった問題がない。従って、比較的
緊急性のない所定の固有情報を他のプロセッサに放送す
る場合の手段として特に有効である。

【図面の簡単な説明】

【図１】本発明のマルチプロセッサシステムブロック図
である。

【図２】一般のマルチプロセッサシステムブロック図で
ある。

【図３】プロセッサ（送信側）のブロック図である。

【図４】送信制御回路状態遷移図である。

【図５】各状態における補助バス出力説明図である。

【図６】プロセッサ（送信側）の送信開始動作タイミン
グチャートである。

【図７】プロセッサ（送信側）の送信終了動作タイミン
グチャートである。

【図８】プロセッサ（受信側）のブロック図である。

【図９】受信側制御回路状態遷移図である。

【図１０】各状態における動作説明図である。

【図１１】プロセッサ（受信側）の受信開始動作タイミ
ングチャートである。

【図１２】プロセッサ（受信側）の受信終了動作タイミ
ングチャートである。

【符号の説明】

１０ 送信側のプロセッサ １１ 自プロセッサ固有情報格納部 １２ 情報分割手段 ２０ 受信側のプロセッサ ２１ 他プロセッサ固有情報格納部 ２２ 情報再構成手段 ３０ バスライン ３１ 補助バス ４０ 共有メモリ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 送信側のプロセッサと受信側のプロセッ
   サの間を接続するバスライン中に設けられた、補助バス
   と、 前記送信側のプロセッサに設けられ、 他のプロセッサに送信すべき所定の固有情報を格納する
   ための自プロセッサ固有情報格納部と、 前記固有情報を前記自プロセッサ固有情報格納部から前
   記補助バスの転送幅分ずつ読み出して、前記バスライン
   中を転送される任意のコマンドと同一のタイミングで前
   記補助バス上に送出する情報分割手段と、 前記受信側のプロセッサに設けられ、 前記補助バスを介して転送された前記固有情報を前記補
   助バスの転送幅分ずつ受信して、固有情報を再生する情
   報再構成手段と、 この情報再構成手段の再生した固有情報を格納する他プ
   ロセッサ固有情報格納部とを備えたことを特徴とするマ
   ルチプロセッサシステム。