JPH0669265A - 半導体装置実装体 - Google Patents

半導体装置実装体

Info

Publication number
JPH0669265A
JPH0669265A JP4245640A JP24564092A JPH0669265A JP H0669265 A JPH0669265 A JP H0669265A JP 4245640 A JP4245640 A JP 4245640A JP 24564092 A JP24564092 A JP 24564092A JP H0669265 A JPH0669265 A JP H0669265A
Authority
JP
Japan
Prior art keywords
semiconductor device
chip
inner leads
device chip
bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4245640A
Other languages
English (en)
Inventor
Tadashi Mimura
忠士 三村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ricoh Co Ltd filed Critical Ricoh Co Ltd
Priority to JP4245640A priority Critical patent/JPH0669265A/ja
Publication of JPH0669265A publication Critical patent/JPH0669265A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826Connecting between the body and an opposite side of the item with respect to the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 インナーリードが固定された状態でワイヤボ
ンディングを行なってボンディングの信頼性を高める。 【構成】 ICチップ2の回路形成面上には対向する一
対の側方からリードフレームのインナーリード4が張り
出しており、ボンディングエリア4aの下部には、IC
チップ2の表面との間に複数のインナーリードについて
連続した硬質絶縁樹脂製の支持台6と、その下の応力吸
収可能な軟質の樹脂フィルム8が挾み込まれている。支
持台6とフィルム8が挾み込まれた状態で、ボンディン
グエリア4aとボンディングパッド12との間がワイヤ
ボンディング法で接続された後、モールド樹脂によって
封止されている。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置チップをモー
ルド樹脂で封止した半導体装置実装体とその製造方法に
関するものである。
【0002】
【従来の技術】半導体装置実装体のうち、LOC(Lead
on Chip)構造ではリードフレームのインナーリード部
分が半導体装置チップ(以下、ICチップという)の回
路形成面上に張り出している。インナーリードと半導体
装置チップのボンディングパッドとの間を電気的に接続
するワイヤボンディング工程では、インナーリードとI
Cチップ表面との間にすき間のある状態でボンディング
がなされる。インナーリードが浮いた状態でワイヤボン
ディングが施されるが、ワイヤボンディングの際にイン
ナーリードがICチップの回路形成面に押しつけられて
回路形成面に応力が加わるのを防ぐために、インナーリ
ードを支持する支持リードをICチップの側端面に接着
固定した実装体が提案されている(特開平3−1927
35号公報参照)。
【0003】
【発明が解決しようとする課題】LOC構造のリードフ
レームでは、ワイヤボンディングの際にインナーリード
がICチップ表面から浮いた状態になっていると、仮り
に引例のように支持リードをICチップに固定したとし
ても、インナーリードとICチップ表面の間には100
〜200μm程度の隙間があるのが普通であるので、ワ
イヤボンディングの際にインナーリードが撓むことは避
けられない。ワイヤボンディングの際にインナーリード
が撓むとインナーリードにワイヤが接続されにくくな
り、ボンディングの信頼性が低くなる。インナーリード
とICチップ表面との隙間が10μm程度もあればボン
ディングの信頼性に影響がでる。本発明はLOC構造
で、インナーリードが固定された状態でワイヤボンディ
ングを行なうことができるようにしてボンディングの信
頼性を高めた実装体とその実装方法を提供することを目
的とするものである。
【0004】
【課題を解決するための手段】本発明の実装体では、半
導体装置チップの回路形成面上に複数のインナーリード
が配設され、それらのインナーリードと前記半導体チッ
プの回路形成面との間には複数のインナーリードについ
て連続した絶縁物製の支持部材が挾み込まれた状態で、
半導体装置チップとインナーリードとがボンディングワ
イヤで電気的に接続され、少なくとも半導体装置チッ
プ、ボンディングワイヤ及びインナーリードがモールド
樹脂で封止されている。好ましい態様では、支持部材の
うち半導体装置チップとの接触面は応力吸収可能な軟質
樹脂フィルムである。
【0005】上記の実装体を製造するために、本発明の
製造方法では半導体装置チップの回路形成面上に複数の
インナーリードを配設し、それらのインナーリードと半
導体チップの回路形成面との間に複数のインナーリード
について連続し、半導体装置チップとの接触面が応力吸
収可能な軟質樹脂フィルムとなっている絶縁物製の支持
部材を挾み込み、その状態で半導体装置チップとインナ
ーリードとをボンディングワイヤで電気的に接続し、少
なくとも半導体装置チップ、ボンディングワイヤ及びイ
ンナーリードをモールド樹脂で封止する。
【0006】本発明の他の態様では、半導体装置チップ
の回路形成面上に複数のインナーリードが配設され、各
インナーリードのボンディング部分は半導体装置チップ
側の厚みが厚くなり、かつ半導体装置チップ側の面には
応力吸収可能な軟質樹脂フィルムが貼りつけられてお
り、半導体装置チップとインナーリードとがボンディン
グワイヤで電気的に接続され、少なくとも半導体装置チ
ップ、ボンディングワイヤ及びインナーリードがモール
ド樹脂で封止されている。
【0007】
【実施例】図1は第1の実施例を表わす。ICチップ2
の回路形成面上には対向する一対の側方からリードフレ
ームのインナーリード4が張り出している。各インナー
リードの先端部4aはボンディングエリアであり、そこ
にワイヤボンディングがなされる。ボンディングエリア
4aの下部には、ICチップ2の表面との間に複数のイ
ンナーリードについて連続した絶縁物製の支持台6が挾
み込まれている。支持台6はボンディング性を向上さ
せ、かつインナーリード間を絶縁するために、硬質の絶
縁樹脂で構成されている。支持台6とICチップ2の表
面との間にはワイヤボンディングの際にICチップ2の
回路形成面に応力が作用してICチップ2の素子が破損
するのを防ぐために、応力吸収可能な軟質の樹脂フィル
ム8が挾み込まれている。
【0008】ワイヤボンディングは支持台6とフィルム
8がインナーリード4とICチップ2との間に挾み込ま
れた状態でなされる。10はインナーリードのボンディ
ングエリア4aと対応するICチップのボンディングパ
ッド12との間を接続するボンディングワイヤである。
ワイヤボンディングがなされた後、支持台6とフィルム
8が挾み込まれた状態で、少なくともICチップ2、イ
ンナーリード4及びワイヤ10がモールド樹脂(図示
略)によって封止されている。樹脂封止の際、支持台6
とフィルム8を取り除いてもよい。
【0009】図1の実施例の実装体を製造するには、打
抜き又はエッチングにより製作されたリードフレームと
ICチップ2とを位置決めし、インナーリード4のボン
ディングエリア4aとICチップ2との間に応力吸収可
能なフィルム8を下側にして支持台6とそのフィルム8
とを挾み込み、その状態でワイヤボンディングを施す。
その後、支持台6とフィルム8を残し、又は取り除いた
後、ICチップ2が接続されたリードフレームを樹脂封
止用の金型に装着し、エポキシ樹脂などのモールド樹脂
を注入して樹脂封止を行なう。
【0010】図2は第2の実施例を表わす。ICチップ
2上に張り出して配設された各インナーリード14の先
端のボンディングエリア14aのICチップ側の厚さが
厚くなって支持台16を構成している。各支持台16の
ICチップ側の面には応力吸収可能な軟質樹脂フィルム
18が貼りつけられている。ワイヤボンディングはイン
ナーリード先端の支持台16がフィルム18を介してI
Cチップ2の表面に接触した状態でワイヤ10がボンデ
ィングされる。ワイヤボンディングされた後、少なくと
もICチップ2、インナーリード14及びワイヤ10が
モールド樹脂(図示略)によって封止される。図2の実
施例でインナーリードの先端に支持台16を一体的に形
成するには、支持台16を含む厚さの金属板にフィルム
18を貼りつけてパターン化した後、金属板にエッチン
グを施してインナーリード14を形成すればよい。
【0011】
【発明の効果】本発明ではインナーリードのボンディン
グエリアとICチップ表面の間に支持台が存在するの
で、ワイヤボンディングの際にインナーリードが固定さ
れており、ワイヤボンディングの信頼性が向上する。支
持台とICチップ表面との間に応力吸収可能な軟質樹脂
フィルムを設けることにより、ワイヤボンディングの際
にICチップの回路形成面に加わる応力が緩和され、I
Cチップの素子が破損するのを防ぐことができる。
【図面の簡単な説明】
【図1】第1の実施例の要部斜視断面図である。
【図2】第2の実施例の要部斜視断面図である。
【符号の説明】
2 ICチップ 4,14 インナーリード 4a,14a インナーリードのボンディングエリ
ア 6 絶縁物製支持台 8,18 応力吸収可能な軟質フィルム 10 ワイヤ 12 ボンディングパッド 16 インナーリードと一体の支持台

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 半導体装置チップの回路形成面上に複数
    のインナーリードが配設され、それらのインナーリード
    と前記半導体チップの回路形成面との間には複数のイン
    ナーリードについて連続した絶縁物製の支持部材が挾み
    込まれた状態で、前記半導体装置チップとインナーリー
    ドとがボンディングワイヤで電気的に接続され、少なく
    とも前記半導体装置チップ、ボンディングワイヤ及びイ
    ンナーリードがモールド樹脂で封止されていることを特
    徴とする半導体装置実装体。
  2. 【請求項2】 前記支持部材のうち前記半導体装置チッ
    プとの接触面は応力吸収可能な軟質樹脂フィルムである
    請求項1に記載の半導体装置実装体。
  3. 【請求項3】 半導体装置チップの回路形成面上に複数
    のインナーリードを配設し、それらのインナーリードと
    前記半導体チップの回路形成面との間に複数のインナー
    リードについて連続し、前記半導体装置チップとの接触
    面が応力吸収可能な軟質樹脂フィルムとなっている絶縁
    物製の支持部材を挾み込み、その状態で前記半導体装置
    チップとインナーリードとをボンディングワイヤで電気
    的に接続し、少なくとも前記半導体装置チップ、ボンデ
    ィングワイヤ及びインナーリードをモールド樹脂で封止
    することを特徴とする半導体装置の実装方法。
  4. 【請求項4】 半導体装置チップの回路形成面上に複数
    のインナーリードが配設され、各インナーリードのボン
    ディング部分は半導体装置チップ側の厚みが厚くなり、
    かつ半導体装置チップ側の面には応力吸収可能な軟質樹
    脂フィルムが貼りつけられており、前記半導体装置チッ
    プとインナーリードとがボンディングワイヤで電気的に
    接続され、少なくとも前記半導体装置チップ、ボンディ
    ングワイヤ及びインナーリードがモールド樹脂で封止さ
    れていることを特徴とする半導体装置実装体。
JP4245640A 1992-08-21 1992-08-21 半導体装置実装体 Pending JPH0669265A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4245640A JPH0669265A (ja) 1992-08-21 1992-08-21 半導体装置実装体

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4245640A JPH0669265A (ja) 1992-08-21 1992-08-21 半導体装置実装体

Publications (1)

Publication Number Publication Date
JPH0669265A true JPH0669265A (ja) 1994-03-11

Family

ID=17136666

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4245640A Pending JPH0669265A (ja) 1992-08-21 1992-08-21 半導体装置実装体

Country Status (1)

Country Link
JP (1) JPH0669265A (ja)

Similar Documents

Publication Publication Date Title
KR100235308B1 (ko) 2중 굴곡된 타이바와 소형 다이패드를 갖는 반도체 칩 패키지
JP2978861B2 (ja) モールドbga型半導体装置及びその製造方法
JP2972096B2 (ja) 樹脂封止型半導体装置
JPH0455341B2 (ja)
JPH0722454A (ja) 半導体集積回路装置
JPS60120543A (ja) 半導体装置およびそれに用いるリ−ドフレ−ム
JPH05291459A (ja) 半導体装置及びその製造方法
JPH0669265A (ja) 半導体装置実装体
KR100373891B1 (ko) 반도체장치
JP2001177007A (ja) 半導体装置及びその製造方法
JP3229816B2 (ja) 樹脂封止型半導体装置の製造方法
KR0152902B1 (ko) 버텀리드형 반도체 패키지의 구조 및 그 제조방법
KR100632256B1 (ko) 더미리드들을 포함하는 리드 온 칩형 리드 프레임
JP3406147B2 (ja) 半導体装置
KR950005456B1 (ko) 수지봉지형 반도체장치
JPH09326463A (ja) 樹脂封止型半導体装置
JPH0758273A (ja) リードフレーム及びそれを用いた半導体装置
KR100321149B1 (ko) 칩사이즈 패키지
JP3664566B2 (ja) 半導体装置およびその製造方法
KR100207903B1 (ko) 단차진 구멍이 형성된 다이 패드를 갖는 리드 프레임 및 그를 이용한 반도체 칩 패키지
JP3514516B2 (ja) 半導体装置の製造方法
JPH11186447A (ja) 樹脂封止半導体装置、その製造方法及びその製造装置
JP2582534B2 (ja) 半導体装置の製造方法
JP3574718B2 (ja) 半導体装置およびその製造方法
KR200179421Y1 (ko) 적층형 반도체 패캐이지