KR200179421Y1 - 적층형 반도체 패캐이지 - Google Patents

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Abstract

본 고안은 하나의 패캐이지에 2개의 다이를 구성한 적층형 반도체 패캐이지에 관한 것으로, 다이 부착용 패드가 형성되지 않은 리드 프레임을 이용하고, 회로 패턴이 형성된 필름을 리드 프레임의 각 내측 리드 저면에 부착시키고 제1다이를 필름에 부착시켜 제1다이와 내측 리드를 전기적으로 연결시키며, 제2다이를 제1다이 상면에 부착시키고, 제2다이와 내측 리드간을 와이어로 연결하여 구성하므로써, 와이어 변형이 발생하지 않고 패캐이지를 보다 박형으로 구성할 수 있도록 한 적층형 반도체 패캐이지가 개시된다.

Description

적층형 반도체 패캐이지
제1도는 일반적인 적층형 반도체 패캐이지의 단면도.
제2도는 본 고안에 따른 적층형 반도체 패캐이지의 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 제1다이 12 : 제2다이
13 : 내측 리드 14 : 필름
11A 및 13A : 범프 15 : 와이어
본 고안은 반도체 패캐이지에 관한 것으로, 특히 패드를 이용하지 않고 2개의 다이를 적층형태로 구성한 적층형 반도체 패캐이지에 관한 것이다.
2개의 다이를 부착시켜 구성한 일반적인 적층형 반도체 패캐이지에서는 리드 프레임의 패드 상면 및 저면에 접착제를 이용하여 제1다이 및 제2다이를 부착시킨 후 제1다이와 내측리드, 제2다이와 내측리드간에 와이어 본딩을 실시하게 된다.
제1도는 일반적인 적층형 반도체 패캐이지의 단면도로서, 상술한 바와 같은 적층형 패캐이지의 구성을 도시하고 있다.
리드 프레임의 구성부분인 패드(2)의 상면 및 저면에 각각 접착제를 사용하여 제2다이(3A) 및 제2다이(3B)를 부착한다. 이후, 와이어 본딩공정에서 제1다이(3A)와 내측 리드(1) 간을 와이어(5)로 연결한 후 제2다이(3B)와 내측 리드(1) 간을 와이(4)로 연결한다.(이러한 와이어 본딩공정 후 몰딩 컴파운드를 이용한 성형(moding) 공정을 실시하므로써 제1도에 도시된 패캐이지의 구성이 이루어진다.)
그러나, 상술한 적층형 패캐이지는 패드(2)의 상면 및 저면에 각각 제1 및 제2다이(3A, 3B)를 부착하므로써 다음과 같은 문제점이 발생하게 된다.
(가) 패드(2)의 상면 및 저면에 제1 및 제2다이(3A, 3B)를 부착시킨 상태에서 와이어(4, 5)를 이용하여 제1다이(3A)와 내측 리드(1), 제2다이(3B)와 내측 리드(1)를 순차적으로 연결하므로써, 본딩된 와이어(4, 5)의 상태에 변형이 일어날 우려가 있다. 즉, 제1다이(3A)와 내측 리드(1) 간에 와이어 본딩을 실시한 후 본딩장치 상에서 제2다이(3B)와 내측 리드(1)간에 와이어 본딩을 실시하게 되므로 본딩장치 표면에 이미 본딩된 제1다이(3A)와 내측 리드(1) 간의 와이어(5)가 접촉되므로서 와이어(4, 5)의 변형이 이루어지게 되며, 심한 경우 와이어의 본딩상태가 해제되는 경우도 발생하게 된다.
(나) 리드 프레임 패드(2) 상면 및 저면에 제1다이(3A) 및 제2다이(3B)를 부착하므로서, 패드(2)로 인하여 패캐이지의 구성 두께가 비교적 두꺼워지며, 이는 패캐이지의 소형화 추세에 바람직하지 않다.
(다) 다이를 리드 프레임에 부착하기 위해서는 리드 프레임에 패드를 구성하여야 하나, 패드는 몰딩 공정 후 경화된 몰딩 컴파운드에 손상을 발생시키는 원인이 된다. 즉, 패드의 모서리 부분에는 응력이 집중적으로 발생되기 때문에 이와 대응하는 경화된 몰딩 컴파운드에는 크랙(crack)이 발생되어 제품의 신뢰성에 영향을 미치게 된다. 또한, 칩과 패드는 그 열팽창 계수가 서로 다르며, 따라서 몰딩 공정시 고온의 몰딩 컴파운드와 접촉할 때 각 다이와 패드는 그 이완 정도가 서로 달라지는 문제점도 예상할 수 있다.
따라서, 본 고안은 다이 부착용 패드를 형성하지 않은 리드 프레임을 이용하고, 제1다이와 내측 리드는 회로패턴이 형성된 필름을 이용하여 연결하고, 제2다이와 내측 리드는 와이어를 통하여 연결하므로써 상술한 문제점들을 해결할 수 있는 적층형 반도체 패캐이지를 제공하는데 그 목적이 있다.
상술한 목적을 실현하기 위한 본 고안은 2개의 다이를 부착시켜 구성하는 적층형 반도체 패캐이지에 있어서, 회로 패턴이 형성된 필름을 리드 프레임의 각 내측 리드 저면에 부착시키고, 제1다이를 상기 회로패턴이 형성된 필름에 부착시켜 상기 제1다이와 상기 내측 리드를 전기적으로 연결시키며, 상기 제1다이 상부면에 제2다이를 부착시키고, 상기 제2다이와 내측 리드간을 와이어로 연결하여 구성한 것을 특징으로 한다.
이하, 본 고안을 첨부한 도면을 참고하여 상세히 설명한다.
제2도는 본 고안에 따른 적층형 반도체 패캐이지의 단면도로서, 본 고안에 따른 적층형 반도체 패캐이지의 가장 큰 특징은 다이 부착용 패드가 형성되어 있지 않은 리드 프레임에 회로 패턴이 형성된 필름(14)을 이용하여 제1다이(11)를 부착시키고 와이어를 이용하여 제2다이(12)를 부착시킨다는 점이다. 상세히 설명하면 다음과 같다.
회로 패턴이 형성된 필름(14)을 리드 프레임의 하부에 위치시킨 뒤 각 내측 리드(13)의 저면이 필름(14)의 회로 패턴과 접촉되도록 부착시킨다. 즉, 제1다이(11) 저면에 형성된 각 본딩 패드와 필름(14)의 회로 패턴을 대응시킨 상태에서 제1다이(11)를 필름(14)에 부착시키는 것이다. 여기에서, 제1다이(11)의 각 본딩 패드에는 백금(Au) 등의 도전성이 우수한 재질을 이용하여 범프(11A;bump)가 형성되어 있는데, 이 각 범프(11A)를 필름(14)의 회로 패턴에 부착시키므로써 제1다이(11)의 부착공정이 완료된다. 한편, 내측 리드(13)의 저면에도 도전성 재질의 범프(13A)를 형성하여 필름(14)의 회로 패턴에 부착시키므로써 제1다이(11)와 내측 리드는 전기적으로 연결된다.
상술한 바와 같이 회로 패턴이 형성된 필름(14)을 이용하여 제1다이(11)와 내측 리드(13)간을 연결시킨 후 제2다이(22)를 에폭시 수지 등의 접착제(16)를 이용하여 제1다이(11) 상부면에 부착시킨다. 이후, 제2다이(12) 표면에 형성된 본딩 패드와 내측 리드(13) 간을 와이어(15)로 연결하므로써, 각 다이(11 및 12)와 내측 리드(13) 간의 접속공정은 종료된다. (이때, 제1다이(11)와 이미 연결된 내측 리드(13)에는 제2다이(12)가 와이어(15)로 연결될 수 없음은 물론이다.)
이상과 같은 본 고안의 사용상 효과는 다음과 같다.
(가) 회로 패턴이 형성된 필름을 이용하여 제1다이를 리드 프레임의 내측 리드에 고정시킨 후 제2다이를 제1다이에 부착시켜 제2다이와 내측 리드를 와이어로 본딩, 접속하므로써 제1다이에 대한 와이어 본딩 공정이 필요없게 되어, 본딩 다이에 와이어가 접촉되므로 인하여 발생되는 와이어의 변형이 발생하지 않게 된다.
(나) 다이 부착용 패드가 형성되지 않은 리드 프레임을 이용하므로써, 패드만큼의 두께가 감소되어 보다 박형의 패캐이지 형성이 가능하다.
(다) 다이 부착용 패드가 형성되지 않은 리드 프레임을 이용하기 때문에, 패드 모서리 부분에 응력이 집중되는 것을 사전에 예방할 수 있어 몰딩 컴파운드의 손상을 방지할 수 있다.

Claims (2)

  1. 2개의 다이를 부착시켜 구성하는 적층형 반도체 패캐이지에 있어서, 회로 패턴이 형성된 필름을 리드 프레임의 각 내측 리드 저면에 부착시키고, 제1다이를 상기 회로패턴이 형성된 필름에 부착시켜 상기 제1다이와 상기 내측 리드를 전기적으로 연결시키며, 상기 제1다이 상부면에 제2다이를 부착시키고, 상기 제2다이와 내측 리드간을 와이어로 연결하여 구성한 것을 특징으로 하는 적층형 반도체 패캐이지.
  2. 제1항에 있어서, 상기 제1다이의 저면에 형성된 본딩 패드 및 상기 본딩 패드와 대응하는 상기 내측 리드의 저면에는 도전성 재질의 범프를 형성하여, 상기 각 범프가 상기 필름의 회로 패턴에 부착되어 상기 제1다이와 내측 리드를 전기적으로 연결시키는 것을 특징으로 하는 적층형 반도체 패캐이지.
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