JPH0661818A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0661818A JPH0661818A JP4216799A JP21679992A JPH0661818A JP H0661818 A JPH0661818 A JP H0661818A JP 4216799 A JP4216799 A JP 4216799A JP 21679992 A JP21679992 A JP 21679992A JP H0661818 A JPH0661818 A JP H0661818A
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- Japan
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- signal
- output terminal
- channel
- mos transistor
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Abstract
(57)【要約】
【目的】高速動作を損なわずに出力リンギングの発生が
抑制でき、誤動作を防止することを目的とする。 【構成】PチャネルMOSトランジスタ11が電源電圧V
ccと出力端子12との間に、NチャネルMOSトランジス
タ18が接地側電源電圧Vssと出力端子12との間にそれぞ
れ接続され、PチャネルMOSトランジスタ14と15が電
源電圧Vccと出力端子12との間に直列に接続され、Nチ
ャネルMOSトランジスタ19と20が接地側電源電圧Vss
と出力端子12との間に直列に接続され、上記トランジス
タ11、15、18、20のゲートには入力信号INが供給さ
れ、上記トランジスタ14のゲートには上記出力端子12の
信号OUTを受ける信号遅延回路16の出力が供給され、
上記トランジスタ19のゲートには上記出力端子12の信号
OUTを受ける信号遅延回路21の出力が供給される。
抑制でき、誤動作を防止することを目的とする。 【構成】PチャネルMOSトランジスタ11が電源電圧V
ccと出力端子12との間に、NチャネルMOSトランジス
タ18が接地側電源電圧Vssと出力端子12との間にそれぞ
れ接続され、PチャネルMOSトランジスタ14と15が電
源電圧Vccと出力端子12との間に直列に接続され、Nチ
ャネルMOSトランジスタ19と20が接地側電源電圧Vss
と出力端子12との間に直列に接続され、上記トランジス
タ11、15、18、20のゲートには入力信号INが供給さ
れ、上記トランジスタ14のゲートには上記出力端子12の
信号OUTを受ける信号遅延回路16の出力が供給され、
上記トランジスタ19のゲートには上記出力端子12の信号
OUTを受ける信号遅延回路21の出力が供給される。
Description
【0001】
【産業上の利用分野】この発明は信号出力回路を有し、
高速動作を必要とする半導体集積回路に係り、特に信号
出力時における出力リンギングの発生を抑制することが
できる半導体集積回路に関する。
高速動作を必要とする半導体集積回路に係り、特に信号
出力時における出力リンギングの発生を抑制することが
できる半導体集積回路に関する。
【0002】
【従来の技術】半導体集積回路において外部に信号を出
力するための信号出力回路として、従来、図6に示すよ
うにPチャネルMOSトランジスタ51とNチャネルMO
Sトランジスタ52で構成されたCMOSインバータ53が
用いられている。このインバータ53に入力信号INとし
て例えば、“1”が与えられると出力信号OUTは
“0”になり、逆にINとして“0”が与えられるとO
UTは“1”になる。すなわち、入力信号INに応じて
Pチャネル、Nチャネルいずれか一方のMOSトランジ
スタがオン状態になり、出力信号OUTのレベルが電源
電圧Vccもしくは接地電圧Vssにより設定される。
力するための信号出力回路として、従来、図6に示すよ
うにPチャネルMOSトランジスタ51とNチャネルMO
Sトランジスタ52で構成されたCMOSインバータ53が
用いられている。このインバータ53に入力信号INとし
て例えば、“1”が与えられると出力信号OUTは
“0”になり、逆にINとして“0”が与えられるとO
UTは“1”になる。すなわち、入力信号INに応じて
Pチャネル、Nチャネルいずれか一方のMOSトランジ
スタがオン状態になり、出力信号OUTのレベルが電源
電圧Vccもしくは接地電圧Vssにより設定される。
【0003】ところで、上記のような構成の信号出力回
路において、出力信号OUTのレベルを短時間で“0”
もしくは“1”に設定するには、上記両MOSトランジ
スタとして素子寸法の大きなものが使用される。すなわ
ち、両MOSトランジスタとして大きな電流駆動能力を
持つものが使用される。
路において、出力信号OUTのレベルを短時間で“0”
もしくは“1”に設定するには、上記両MOSトランジ
スタとして素子寸法の大きなものが使用される。すなわ
ち、両MOSトランジスタとして大きな電流駆動能力を
持つものが使用される。
【0004】しかしながら、大きな電流駆動能力を持つ
MOSトランジスタを使用すると次のような問題が生じ
る。例えば、図7に示すように、入力信号INが“0”
から“1”に変化するとき、NチャネルMOSトランジ
スタ52がオフからオンに変化することによって出力信号
OUTが“1”から“0”に変化するが、このNチャネ
ルMOSトランジスタ52に大きな電流が急激に流れるこ
とにより、接地電圧Vssを供給する電源配線に寄生的に
存在している図示しないインダクタンス成分の影響によ
り出力リンギングが発生し、NチャネルMOSトランジ
スタ52のソース電位が一時的にVssより低下する。この
出力リンギングの影響を受けて、図7に示すように、出
力信号OUTのレベルもVssより低下する。この結果、
出力波形にはいわゆるアンダーシュートが発生する。ま
た、このような出力リンギングの発生により、動作して
いない他の箇所のMOSトランジスタのしきい電圧が実
質的に変動し、これらのトランジスタが動作状態となる
誤動作が発生する。
MOSトランジスタを使用すると次のような問題が生じ
る。例えば、図7に示すように、入力信号INが“0”
から“1”に変化するとき、NチャネルMOSトランジ
スタ52がオフからオンに変化することによって出力信号
OUTが“1”から“0”に変化するが、このNチャネ
ルMOSトランジスタ52に大きな電流が急激に流れるこ
とにより、接地電圧Vssを供給する電源配線に寄生的に
存在している図示しないインダクタンス成分の影響によ
り出力リンギングが発生し、NチャネルMOSトランジ
スタ52のソース電位が一時的にVssより低下する。この
出力リンギングの影響を受けて、図7に示すように、出
力信号OUTのレベルもVssより低下する。この結果、
出力波形にはいわゆるアンダーシュートが発生する。ま
た、このような出力リンギングの発生により、動作して
いない他の箇所のMOSトランジスタのしきい電圧が実
質的に変動し、これらのトランジスタが動作状態となる
誤動作が発生する。
【0005】一方、入力信号INが“1”から“0”に
変化し、PチャネルMOSトランジスタ51がオフからオ
ンに変化する場合にもVcc側に出力リンギングが発生
し、この場合には出力波形にいわゆるオーバーシュート
が生じ、上記と同様に誤動作が発生する。
変化し、PチャネルMOSトランジスタ51がオフからオ
ンに変化する場合にもVcc側に出力リンギングが発生
し、この場合には出力波形にいわゆるオーバーシュート
が生じ、上記と同様に誤動作が発生する。
【0006】
【発明が解決しようとする課題】このように信号出力回
路を有する従来の半導体集積回路では、動作の高速化を
図るためにMOSトランジスタの電流駆動能力を大きく
すると、出力が変化する際に出力リンギングが発生し、
他の回路が誤動作するという欠点がある。
路を有する従来の半導体集積回路では、動作の高速化を
図るためにMOSトランジスタの電流駆動能力を大きく
すると、出力が変化する際に出力リンギングが発生し、
他の回路が誤動作するという欠点がある。
【0007】この発明は上記のような事情を考慮してな
されたものであり、その目的は、高速動作を損なわずに
出力リンギングの発生が抑制でき、誤動作を防止するこ
とができる半導体集積回路を提供することである。
されたものであり、その目的は、高速動作を損なわずに
出力リンギングの発生が抑制でき、誤動作を防止するこ
とができる半導体集積回路を提供することである。
【0008】
【課題を解決するための手段】この発明の半導体集積回
路は、ソース・ドレインの電流通路が第1の電源電圧と
信号出力端子との間に挿入され、ゲートに入力信号を受
ける第1チャネルの第1のMOSトランジスタと、上記
信号出力端子の信号を遅延する第1の遅延手段と、ゲー
トに上記第1の遅延手段の出力を受け、ソース・ドレイ
ンの電流通路が第1の電源電圧と上記信号出力端子との
間に挿入された第1チャネルの第2のMOSトランジス
タと、ゲートに上記入力信号を受け、ソース・ドレイン
の電流通路が上記第2のMOSトランジスタのソース・
ドレインの電流通路と直列接続された第1チャネルの第
3のMOSトランジスタと、ソース・ドレインの電流通
路が第2の電源電圧と上記信号出力端子との間に挿入さ
れ、ゲートに上記入力信号を受ける第2チャネルの第4
のMOSトランジスタと、上記信号出力端子の信号を遅
延する第2の遅延手段と、ゲートに上記第2の遅延手段
の出力を受け、ソース・ドレインの電流通路が第2の電
源電圧と上記信号出力端子との間に挿入された第2チャ
ネルの第5のMOSトランジスタと、ゲートに上記入力
信号を受け、ソース・ドレインの電流通路が上記第5の
MOSトランジスタのソース・ドレインの電流通路と直
列接続された第2チャネルの第6のMOSトランジスタ
とを具備したことを特徴する。
路は、ソース・ドレインの電流通路が第1の電源電圧と
信号出力端子との間に挿入され、ゲートに入力信号を受
ける第1チャネルの第1のMOSトランジスタと、上記
信号出力端子の信号を遅延する第1の遅延手段と、ゲー
トに上記第1の遅延手段の出力を受け、ソース・ドレイ
ンの電流通路が第1の電源電圧と上記信号出力端子との
間に挿入された第1チャネルの第2のMOSトランジス
タと、ゲートに上記入力信号を受け、ソース・ドレイン
の電流通路が上記第2のMOSトランジスタのソース・
ドレインの電流通路と直列接続された第1チャネルの第
3のMOSトランジスタと、ソース・ドレインの電流通
路が第2の電源電圧と上記信号出力端子との間に挿入さ
れ、ゲートに上記入力信号を受ける第2チャネルの第4
のMOSトランジスタと、上記信号出力端子の信号を遅
延する第2の遅延手段と、ゲートに上記第2の遅延手段
の出力を受け、ソース・ドレインの電流通路が第2の電
源電圧と上記信号出力端子との間に挿入された第2チャ
ネルの第5のMOSトランジスタと、ゲートに上記入力
信号を受け、ソース・ドレインの電流通路が上記第5の
MOSトランジスタのソース・ドレインの電流通路と直
列接続された第2チャネルの第6のMOSトランジスタ
とを具備したことを特徴する。
【0009】
【作用】信号出力端子の信号を第1の電源電圧に応じた
レベルに設定する場合に、入力信号のレベルが変化した
直後では、第1ないし第3のMOSトランジスタの全て
がオンし、第1のMOSトランジスタを介して、及び第
2、第3のMOSトランジスタを直列に介して、第1の
電源電圧により信号出力端子の充電が開始される。この
充電の開始後、所定の時間が経過すると第1の遅延手段
の出力が反転し、この出力をゲートに受ける第2のMO
Sトランジスタがオフし、第2、第3のMOSトランジ
スタからなる充電経路による充電動作が終了し、その後
は第1のMOSトランジスタのみによる充電が継続して
行われる。また、信号出力端子の信号を第2の電源電圧
に応じたレベルに設定する場合に、入力信号のレベルが
変化した直後では、第4ないし第6のMOSトランジス
タの全てがオンし、第4のMOSトランジスタを介し
て、及び第5、第6のMOSトランジスタを直列に介し
て、第2の電源電圧により信号出力端子の放電が開始さ
れる。この放電の開始後、所定の時間が経過すると第2
の遅延手段の出力が反転し、この出力をゲートに受ける
第5のMOSトランジスタがオフし、第5、第6のMO
Sトランジスタからなる放電経路による放電動作が終了
し、その後は第4のMOSトランジスタのみによる放電
が継続して行われる。
レベルに設定する場合に、入力信号のレベルが変化した
直後では、第1ないし第3のMOSトランジスタの全て
がオンし、第1のMOSトランジスタを介して、及び第
2、第3のMOSトランジスタを直列に介して、第1の
電源電圧により信号出力端子の充電が開始される。この
充電の開始後、所定の時間が経過すると第1の遅延手段
の出力が反転し、この出力をゲートに受ける第2のMO
Sトランジスタがオフし、第2、第3のMOSトランジ
スタからなる充電経路による充電動作が終了し、その後
は第1のMOSトランジスタのみによる充電が継続して
行われる。また、信号出力端子の信号を第2の電源電圧
に応じたレベルに設定する場合に、入力信号のレベルが
変化した直後では、第4ないし第6のMOSトランジス
タの全てがオンし、第4のMOSトランジスタを介し
て、及び第5、第6のMOSトランジスタを直列に介し
て、第2の電源電圧により信号出力端子の放電が開始さ
れる。この放電の開始後、所定の時間が経過すると第2
の遅延手段の出力が反転し、この出力をゲートに受ける
第5のMOSトランジスタがオフし、第5、第6のMO
Sトランジスタからなる放電経路による放電動作が終了
し、その後は第4のMOSトランジスタのみによる放電
が継続して行われる。
【0010】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図1はこの発明の半導体集積回路の第1の
実施例の回路図であり、集積回路内部の信号を外部に出
力する信号出力回路の構成を示している。
り説明する。図1はこの発明の半導体集積回路の第1の
実施例の回路図であり、集積回路内部の信号を外部に出
力する信号出力回路の構成を示している。
【0011】図において、複数個のPチャネルMOSト
ランジスタ11の各ソースは高電位の電源電圧Vccに接続
され、各ドレインは出力信号OUTを得る出力端子12に
共通に接続されている。また、上記MOSトランジスタ
11の各ゲートは、入力信号INが与えられる入力端子13
に共通に接続されている。
ランジスタ11の各ソースは高電位の電源電圧Vccに接続
され、各ドレインは出力信号OUTを得る出力端子12に
共通に接続されている。また、上記MOSトランジスタ
11の各ゲートは、入力信号INが与えられる入力端子13
に共通に接続されている。
【0012】複数個のPチャネルMOSトランジスタ14
の各ソースは高電位の電源電圧Vccに接続されている。
これらMOSトランジスタ14の各ドレインには、これら
MOSトランジスタ14と同数のPチャネルMOSトラン
ジスタ15の各ソースがそれぞれ接続され、さらにMOS
トランジスタ15の各ドレインは出力端子12に共通に接続
されている。そして、上記MOSトランジスタ15の各ゲ
ートは入力端子13に共通に接続され、上記MOSトラン
ジスタ14の各ゲートは信号遅延回路16の出力端子に共通
に接続されている。
の各ソースは高電位の電源電圧Vccに接続されている。
これらMOSトランジスタ14の各ドレインには、これら
MOSトランジスタ14と同数のPチャネルMOSトラン
ジスタ15の各ソースがそれぞれ接続され、さらにMOS
トランジスタ15の各ドレインは出力端子12に共通に接続
されている。そして、上記MOSトランジスタ15の各ゲ
ートは入力端子13に共通に接続され、上記MOSトラン
ジスタ14の各ゲートは信号遅延回路16の出力端子に共通
に接続されている。
【0013】上記信号遅延回路16は上記出力端子12の信
号を所定時間だけ遅延して出力する機能を有するもので
あり、例えば図示するように、一方入力端子に上記出力
端子12の信号が供給され、他方入力端子に接地側電源電
圧Vssすなわち“0”レベルの信号が供給される2入力
のオア(OR)回路17で構成されている。
号を所定時間だけ遅延して出力する機能を有するもので
あり、例えば図示するように、一方入力端子に上記出力
端子12の信号が供給され、他方入力端子に接地側電源電
圧Vssすなわち“0”レベルの信号が供給される2入力
のオア(OR)回路17で構成されている。
【0014】さらに、複数個のNチャネルMOSトラン
ジスタ18の各ソースは接地電位の電源電圧Vssに接続さ
れ、各ドレインは上記出力端子12に共通に接続されてい
る。また、上記MOSトランジスタ18の各ゲートは上記
入力端子13に共通に接続されている。
ジスタ18の各ソースは接地電位の電源電圧Vssに接続さ
れ、各ドレインは上記出力端子12に共通に接続されてい
る。また、上記MOSトランジスタ18の各ゲートは上記
入力端子13に共通に接続されている。
【0015】複数個のNチャネルMOSトランジスタ19
の各ソースは上記電源電圧Vssに接続されている。これ
らMOSトランジスタ19の各ドレインには、これらMO
Sトランジスタ19と同数のNチャネルMOSトランジス
タ20の各ソースがそれぞれ接続され、さらにMOSトラ
ンジスタ20の各ドレインは上記出力端子12に共通に接続
されている。そして、上記MOSトランジスタ20の各ゲ
ートは上記入力端子13に共通に接続され、上記MOSト
ランジスタ19の各ゲートは信号遅延回路21の出力端子に
共通に接続されている。
の各ソースは上記電源電圧Vssに接続されている。これ
らMOSトランジスタ19の各ドレインには、これらMO
Sトランジスタ19と同数のNチャネルMOSトランジス
タ20の各ソースがそれぞれ接続され、さらにMOSトラ
ンジスタ20の各ドレインは上記出力端子12に共通に接続
されている。そして、上記MOSトランジスタ20の各ゲ
ートは上記入力端子13に共通に接続され、上記MOSト
ランジスタ19の各ゲートは信号遅延回路21の出力端子に
共通に接続されている。
【0016】上記信号遅延回路21は上記出力端子12の信
号を所定時間だけ遅延して出力する機能を有するもので
あり、例えば図示するように、一方入力端子に上記出力
端子12の信号が供給され、他方入力端子に電源電圧Vcc
すなわち“1”レベルの信号が供給される2入力のアン
ド(AND)回路22で構成されている。
号を所定時間だけ遅延して出力する機能を有するもので
あり、例えば図示するように、一方入力端子に上記出力
端子12の信号が供給され、他方入力端子に電源電圧Vcc
すなわち“1”レベルの信号が供給される2入力のアン
ド(AND)回路22で構成されている。
【0017】上記Pチャネル側及びNチャネル側の各M
OSトランジスタは互いに分離し独立して形成されたも
のを使用するようにしてもよいが、例えば図2に示すよ
うな構成のものも使用できる。図2はPチャネル側のも
ののみを示したパターン平面図であり、図中のSはPチ
ャネルMOSトランジスタのソース拡散領域、Dは同じ
くドレイン拡散領域、Gはゲート電極をそれぞれ示し、
前記直列接続された2個のMOSトランジスタ14.15
は、それぞれ1個のソース拡散領域Sとドレイン拡散領
域Dとの間に2個のゲート電極Gを配置形成し、一方の
ゲート電極には入力信号INを、他方のゲート電極には
前記信号遅延回路16の出力DELをそれぞれ供給するこ
とにより構成される。また、MOSトランジスタ11はソ
ース拡散領域Sとドレイン拡散領域Dとを交互に配置
し、ぞれぞれの間にゲート電極Gを配置し、これらのゲ
ート電極に入力信号INを供給することにより構成され
る。
OSトランジスタは互いに分離し独立して形成されたも
のを使用するようにしてもよいが、例えば図2に示すよ
うな構成のものも使用できる。図2はPチャネル側のも
ののみを示したパターン平面図であり、図中のSはPチ
ャネルMOSトランジスタのソース拡散領域、Dは同じ
くドレイン拡散領域、Gはゲート電極をそれぞれ示し、
前記直列接続された2個のMOSトランジスタ14.15
は、それぞれ1個のソース拡散領域Sとドレイン拡散領
域Dとの間に2個のゲート電極Gを配置形成し、一方の
ゲート電極には入力信号INを、他方のゲート電極には
前記信号遅延回路16の出力DELをそれぞれ供給するこ
とにより構成される。また、MOSトランジスタ11はソ
ース拡散領域Sとドレイン拡散領域Dとを交互に配置
し、ぞれぞれの間にゲート電極Gを配置し、これらのゲ
ート電極に入力信号INを供給することにより構成され
る。
【0018】上記のような構成の回路において、いま入
力信号INが“0”になっている状態の時を考える。こ
のとき、各PチャネルMOSトランジスタ11,15はオン
状態、各NチャネルMOSトランジスタ18,20はオフ状
態になっている。このため、出力信号OUTは“1”に
なっている。また、信号遅延回路16の出力信号は“1”
であり、この出力信号がゲートに入力する各Pチャネル
MOSトランジスタ15はそれぞれオフ状態になってい
る。このとき、信号遅延回路21の出力信号も“1”であ
り、この出力信号がゲートに入力する各NチャネルMO
Sトランジスタ19はそれぞれオン状態になっている。
力信号INが“0”になっている状態の時を考える。こ
のとき、各PチャネルMOSトランジスタ11,15はオン
状態、各NチャネルMOSトランジスタ18,20はオフ状
態になっている。このため、出力信号OUTは“1”に
なっている。また、信号遅延回路16の出力信号は“1”
であり、この出力信号がゲートに入力する各Pチャネル
MOSトランジスタ15はそれぞれオフ状態になってい
る。このとき、信号遅延回路21の出力信号も“1”であ
り、この出力信号がゲートに入力する各NチャネルMO
Sトランジスタ19はそれぞれオン状態になっている。
【0019】次に上記の状態から入力信号INが“1”
に変化すると、各PチャネルMOSトランジスタ11,15
は直ちにオフ状態となり、各NチャネルMOSトランジ
スタ18,20は直ちにオン状態になる。また、各Nチャネ
ルMOSトランジスタ19は予めオン状態になっているの
で、信号INが“1”に変化した直後では、各MOSト
ランジスタ18を介して、及び直列接続された2個のMO
Sトランジスタ19,20を介して出力端子12が放電される
ので、出力信号OUTの電圧は図3の特性図に示すよう
に、急速に“0”に向かって低下していく。そして、出
力信号OUTの電圧レベルが低下していき、信号遅延回
路21内のアンド回路22のしきい値電圧VthC 以下に下が
ると、アンド回路22の出力信号は“1”から“0”に反
転する。これにより、いままでオン状態であった各MO
Sトランジスタ19がオフ状態になり、直列接続された2
個のMOSトランジスタ19,20を介して出力端子12を充
電する充電経路が遮断される。この結果、いままで急速
に低下していた出力信号OUTの電圧レベルは、上記し
きい値電圧VthC よりも下がった時点からその低下速度
が落ち、なだらかに低下していく。
に変化すると、各PチャネルMOSトランジスタ11,15
は直ちにオフ状態となり、各NチャネルMOSトランジ
スタ18,20は直ちにオン状態になる。また、各Nチャネ
ルMOSトランジスタ19は予めオン状態になっているの
で、信号INが“1”に変化した直後では、各MOSト
ランジスタ18を介して、及び直列接続された2個のMO
Sトランジスタ19,20を介して出力端子12が放電される
ので、出力信号OUTの電圧は図3の特性図に示すよう
に、急速に“0”に向かって低下していく。そして、出
力信号OUTの電圧レベルが低下していき、信号遅延回
路21内のアンド回路22のしきい値電圧VthC 以下に下が
ると、アンド回路22の出力信号は“1”から“0”に反
転する。これにより、いままでオン状態であった各MO
Sトランジスタ19がオフ状態になり、直列接続された2
個のMOSトランジスタ19,20を介して出力端子12を充
電する充電経路が遮断される。この結果、いままで急速
に低下していた出力信号OUTの電圧レベルは、上記し
きい値電圧VthC よりも下がった時点からその低下速度
が落ち、なだらかに低下していく。
【0020】このように出力信号OUTの電圧レベルが
低下する時、始めの期間では十分に大きな電流で放電が
行われる。また、レベルがある程度下がった時点で出力
端子12からの放電経路の一部が遮断され、放電電流の値
が小さくされるため、Vss側における電源ノイズの発生
が抑制され、出力信号波形にはアンダーシュートが発生
しなくなる。すなわち、高速動作を損なわずに出力リン
ギングの発生を抑制することができる。
低下する時、始めの期間では十分に大きな電流で放電が
行われる。また、レベルがある程度下がった時点で出力
端子12からの放電経路の一部が遮断され、放電電流の値
が小さくされるため、Vss側における電源ノイズの発生
が抑制され、出力信号波形にはアンダーシュートが発生
しなくなる。すなわち、高速動作を損なわずに出力リン
ギングの発生を抑制することができる。
【0021】その後、出力信号OUTが“0”で安定し
ている時は、各PチャネルMOSトランジスタ11,15は
オフ状態、各PチャネルMOSトランジスタ14はオン状
態、各NチャネルMOSトランジスタ18,20はオン状態
及び各NチャネルMOSトランジスタ19はオフ状態にな
っている。
ている時は、各PチャネルMOSトランジスタ11,15は
オフ状態、各PチャネルMOSトランジスタ14はオン状
態、各NチャネルMOSトランジスタ18,20はオン状態
及び各NチャネルMOSトランジスタ19はオフ状態にな
っている。
【0022】次に上記の状態から入力信号INが“0”
に変化すると、各PチャネルMOSトランジスタ11,15
は直ちにオン状態となり、各NチャネルMOSトランジ
スタ18,20は直ちにオフ状態になる。また、予め各Pチ
ャネルMOSトランジスタ14はオン状態になっているの
で、信号INが“1”に変化した直後では、各MOSト
ランジスタ11を介して、及び直列接続された2個のMO
Sトランジスタ14,15を介して出力端子12が充電される
ので、出力信号OUTは急速に“1”に向かって上昇し
ていく。そして、出力信号OUTのレベルが上昇してい
き、信号遅延回路16内のオア回路17のしきい値電圧Vth
C ′を越えると、オア回路17の出力信号は“0”から
“1”に反転する。これにより、いままでオン状態であ
った各MOSトランジスタ14がオフ状態になり、直列接
続された2個のMOSトランジスタ14,15を介して出力
端子12を充電する充電経路が遮断される。この結果、い
ままで急速に上昇していた出力信号OUTは、上記しき
い値電圧VthC ′を越えるとその上昇速度が落ち、その
後、出力信号OUTはなだらかに上昇していく。
に変化すると、各PチャネルMOSトランジスタ11,15
は直ちにオン状態となり、各NチャネルMOSトランジ
スタ18,20は直ちにオフ状態になる。また、予め各Pチ
ャネルMOSトランジスタ14はオン状態になっているの
で、信号INが“1”に変化した直後では、各MOSト
ランジスタ11を介して、及び直列接続された2個のMO
Sトランジスタ14,15を介して出力端子12が充電される
ので、出力信号OUTは急速に“1”に向かって上昇し
ていく。そして、出力信号OUTのレベルが上昇してい
き、信号遅延回路16内のオア回路17のしきい値電圧Vth
C ′を越えると、オア回路17の出力信号は“0”から
“1”に反転する。これにより、いままでオン状態であ
った各MOSトランジスタ14がオフ状態になり、直列接
続された2個のMOSトランジスタ14,15を介して出力
端子12を充電する充電経路が遮断される。この結果、い
ままで急速に上昇していた出力信号OUTは、上記しき
い値電圧VthC ′を越えるとその上昇速度が落ち、その
後、出力信号OUTはなだらかに上昇していく。
【0023】このように出力信号OUTが上昇する時、
始めの期間では十分に大きな電流で充電が行われる。ま
た、レベルがある程度上昇した時点で出力端子12への充
電経路の一部が遮断され、充電電流の値が小さくされる
ため、Vcc側の電源ノイズの発生が抑制され、出力信号
波形にはオーバーシュートが発生しなくなる。
始めの期間では十分に大きな電流で充電が行われる。ま
た、レベルがある程度上昇した時点で出力端子12への充
電経路の一部が遮断され、充電電流の値が小さくされる
ため、Vcc側の電源ノイズの発生が抑制され、出力信号
波形にはオーバーシュートが発生しなくなる。
【0024】このように上記実施例によれば、高速動作
を損なわずに出力リンギングの発生を抑制することがで
き、同一集積回路内に設けられている他の回路の誤動作
を防止することができる。
を損なわずに出力リンギングの発生を抑制することがで
き、同一集積回路内に設けられている他の回路の誤動作
を防止することができる。
【0025】なお、上記実施例では一方の信号遅延回路
16としてオア回路17を、他方の信号遅延回路21としてア
ンド回路22をそれぞれ使用する場合について説明した
が、これは図4に示すように所定のしきい値電圧をバッ
ファ回路23によって上記両信号遅延回路16,21を構成す
ることもできる。
16としてオア回路17を、他方の信号遅延回路21としてア
ンド回路22をそれぞれ使用する場合について説明した
が、これは図4に示すように所定のしきい値電圧をバッ
ファ回路23によって上記両信号遅延回路16,21を構成す
ることもできる。
【0026】図5はこの発明の半導体集積回路の第2の
実施例の回路図であり、上記図1の実施例回路に対して
出力イネーブル信号OE,/OEによる出力制御機能を
付加したものである。従って、図1と異なる箇所のみに
ついて説明する。前記PチャネルMOSトランジスタ1
1,15の各ゲートにはナンド(NAND)回路31の出力
が供給され、このナンド回路31には入力信号INと出力
イネーブル信号OEとが供給されている。前記Nチャネ
ルMOSトランジスタ18,20の各ゲートにはノア(NO
R)回路32の出力が供給され、このノア回路32には入力
信号INと出力イネーブル信号/OEとが供給されてい
る。また、前記信号遅延回路16は出力イネーブル信号O
Eと出力信号OUTとが供給されるアンド回路33で構成
され、前記信号遅延回路21は出力イネーブル信号/OE
と出力信号OUTとが供給されるオア回路34で構成され
ている。
実施例の回路図であり、上記図1の実施例回路に対して
出力イネーブル信号OE,/OEによる出力制御機能を
付加したものである。従って、図1と異なる箇所のみに
ついて説明する。前記PチャネルMOSトランジスタ1
1,15の各ゲートにはナンド(NAND)回路31の出力
が供給され、このナンド回路31には入力信号INと出力
イネーブル信号OEとが供給されている。前記Nチャネ
ルMOSトランジスタ18,20の各ゲートにはノア(NO
R)回路32の出力が供給され、このノア回路32には入力
信号INと出力イネーブル信号/OEとが供給されてい
る。また、前記信号遅延回路16は出力イネーブル信号O
Eと出力信号OUTとが供給されるアンド回路33で構成
され、前記信号遅延回路21は出力イネーブル信号/OE
と出力信号OUTとが供給されるオア回路34で構成され
ている。
【0027】このような構成の回路では、出力イネーブ
ル信号OEが“0”で/OEが“1”のとき、ナンド回
路31の出力信号は入力信号INのレベルにかかわらずに
“1”、ノア回路32の出力信号は入力信号INのレベル
にかかわらずに“0”となり、PチャネルMOSトラン
ジスタ11,15及びNチャネルMOSトランジスタ18,20
が全てオフ状態になり、出力端子12はVcc側及びVss側
のどちらにも接続されてないので、出力は高インピーダ
ンス状態になる。また、上記アンド回路33の出力は
“0”となっており、PチャネルMOSトランジスタ14
をオン状態にすることにより、高インピーダンス状態の
解除時、瞬時に出力信号のレベルを設定することができ
る。同様に、ノア回路32の出力は“1”となっており、
NチャネルMOSトランジスタ19をオン状態にすること
により、高インピーダンス状態の解除時、瞬時に出力信
号のレベルを設定することができる。
ル信号OEが“0”で/OEが“1”のとき、ナンド回
路31の出力信号は入力信号INのレベルにかかわらずに
“1”、ノア回路32の出力信号は入力信号INのレベル
にかかわらずに“0”となり、PチャネルMOSトラン
ジスタ11,15及びNチャネルMOSトランジスタ18,20
が全てオフ状態になり、出力端子12はVcc側及びVss側
のどちらにも接続されてないので、出力は高インピーダ
ンス状態になる。また、上記アンド回路33の出力は
“0”となっており、PチャネルMOSトランジスタ14
をオン状態にすることにより、高インピーダンス状態の
解除時、瞬時に出力信号のレベルを設定することができ
る。同様に、ノア回路32の出力は“1”となっており、
NチャネルMOSトランジスタ19をオン状態にすること
により、高インピーダンス状態の解除時、瞬時に出力信
号のレベルを設定することができる。
【0028】一方、出力イネーブル信号OEが“1”で
/OEが“0”のとき、ナンド回路31とノア回路32は入
力信号INを反転するインバータとして動作するので、
入力信号INに応じて出力信号OUTのレベルが図1の
実施例の場合と同様にして設定される。ただし、Pチャ
ネルMOSトランジスタ11,15のゲート入力信号とNチ
ャネルMOSトランジスタ18,20のゲート入力信号は、
図1の実施例の場合とはレベルが反対になるので、入出
力信号のレベル関係は図1とは異なったものになる。す
なわち、入力信号INが“1”に変化するとその後に出
力信号OUTは“1”に変化し、INが“0”に変化す
るとその後に出力信号OUTは“0”に変化する。
/OEが“0”のとき、ナンド回路31とノア回路32は入
力信号INを反転するインバータとして動作するので、
入力信号INに応じて出力信号OUTのレベルが図1の
実施例の場合と同様にして設定される。ただし、Pチャ
ネルMOSトランジスタ11,15のゲート入力信号とNチ
ャネルMOSトランジスタ18,20のゲート入力信号は、
図1の実施例の場合とはレベルが反対になるので、入出
力信号のレベル関係は図1とは異なったものになる。す
なわち、入力信号INが“1”に変化するとその後に出
力信号OUTは“1”に変化し、INが“0”に変化す
るとその後に出力信号OUTは“0”に変化する。
【0029】
【発明の効果】以上説明したようにこの発明によれば、
高速動作を損なわずに出力リンギングの発生が抑制で
き、誤動作を防止することができる。
高速動作を損なわずに出力リンギングの発生が抑制で
き、誤動作を防止することができる。
【図1】この発明の第1の実施例による回路図。
【図2】上記第1の実施例回路で使用されるMOSトラ
ンジスタのパターン平面図。
ンジスタのパターン平面図。
【図3】上記第1の実施例回路の波形図。
【図4】上記第1の実施例回路で使用される信号遅延回
路の他の例を示す回路図。
路の他の例を示す回路図。
【図5】この発明の第2の実施例による回路図。
【図6】従来の回路図。
【図7】上記従来回路の波形図。
11,14,15…PチャネルMOSトランジスタ、12…出力
端子、13…入力端子、18,19,20…NチャネルMOSト
ランジスタ、16,21…信号遅延回路、17,34…オア回
路、22,33…アンド回路、31…ナンド回路、32…ノア回
路、33…アンド回路。
端子、13…入力端子、18,19,20…NチャネルMOSト
ランジスタ、16,21…信号遅延回路、17,34…オア回
路、22,33…アンド回路、31…ナンド回路、32…ノア回
路、33…アンド回路。
Claims (4)
- 【請求項1】 ソース・ドレインの電流通路が第1の電
源電圧と出力端子との間に挿入され、ゲートに入力信号
を受ける第1チャネルの第1のMOSトランジスタと、 上記信号出力端子の信号を遅延する第1の遅延手段と、 ゲートに上記第1の遅延手段の出力を受け、ソース・ド
レインの電流通路が第1の電源電圧と上記信号出力端子
との間に挿入された第1チャネルの第2のMOSトラン
ジスタと、 ゲートに上記入力信号を受け、ソース・ドレインの電流
通路が上記第2のMOSトランジスタのソース・ドレイ
ンの電流通路と直列接続された第1チャネルの第3のM
OSトランジスタと、 ソース・ドレインの電流通路が第2の電源電圧と上記信
号出力端子との間に挿入され、ゲートに上記入力信号を
受ける第2チャネルの第4のMOSトランジスタと、 上記信号出力端子の信号を遅延する第2の遅延手段と、 ゲートに上記第2の遅延手段の出力を受け、ソース・ド
レインの電流通路が第2の電源電圧と上記信号出力端子
との間に挿入された第2チャネルの第5のMOSトラン
ジスタと、 ゲートに上記入力信号を受け、ソース・ドレインの電流
通路が上記第5のMOSトランジスタのソース・ドレイ
ンの電流通路と直列接続された第2チャネルの第6のM
OSトランジスタとを具備したことを特徴とする半導体
集積回路。 - 【請求項2】 前記第1ないし第3のMOSトランジス
タがPチャネルのMOSトランジスタであり、第1の遅
延手段が前記信号出力端子の信号と“1”レベルの信号
が入力されるオア回路あるいは前記信号出力端子の信号
が入力される正転のバッファ回路で構成され、前記第4
ないし第6のMOSトランジスタがNチャネルのMOS
トランジスタであり、第2の遅延手段が前記信号出力端
子の信号と“0”レベルの信号が入力されるアンド回路
あるいは前記信号出力端子の信号が入力される正転のバ
ッファ回路で構成されていることを特徴とする請求項1
に記載の半導体集積回路。 - 【請求項3】 ソース・ドレインの電流通路が第1の電
源電圧と信号出力端子との間に挿入され、ゲートに第1
の信号を受ける第1チャネルの第1のMOSトランジス
タと、 上記信号出力端子の信号を遅延する第1の遅延手段と、 ゲートに上記第1の遅延手段の出力を受け、ソース・ド
レインの電流通路が第1の電源電圧と上記信号出力端子
との間に挿入された第1チャネルの第2のMOSトラン
ジスタと、 ゲートに上記第1の信号を受け、ソース・ドレインの電
流通路が上記第2のMOSトランジスタのソース・ドレ
インの電流通路と直列接続された第1チャネルの第3の
MOSトランジスタと、 ソース・ドレインの電流通路が第2の電源電圧と上記信
号出力端子との間に挿入され、ゲートに第2の信号を受
ける第2チャネルの第4のMOSトランジスタと、 上記信号出力端子の信号を遅延する第2の遅延手段と、 ゲートに上記第2の遅延手段の出力を受け、ソース・ド
レインの電流通路が第2の電源電圧と上記信号出力端子
との間に挿入された第2チャネルの第5のMOSトラン
ジスタと、 ゲートに上記第2の信号を受け、ソース・ドレインの電
流通路が上記第5のMOSトランジスタのソース・ドレ
インの電流通路と直列接続された第2チャネルの第6の
MOSトランジスタと、 上記信号出力端子から信号を出力するか否かの制御を行
う第1の制御信号と入力信号とから上記第1の信号を発
生する第1の論理回路と、 上記信号出力端子から信号を出力するか否かの制御を行
う第2の制御信号と上記入力信号とから上記第2の信号
を発生する第2の論理回路とを具備したことを特徴とす
る半導体集積回路。 - 【請求項4】 前記第1ないし第3のMOSトランジス
タがPチャネルのMOSトランジスタであり、第1の遅
延手段が前記信号出力端子の信号と前記第1の制御信号
が入力されるアンド回路で構成され、前記第4ないし第
6のMOSトランジスタがNチャネルのMOSトランジ
スタであり、第2の遅延手段が前記信号出力端子の信号
と前記第2の制御信号が入力されるオア回路で構成され
ていることを特徴とする請求項3に記載の半導体集積回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4216799A JPH0661818A (ja) | 1992-08-14 | 1992-08-14 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4216799A JPH0661818A (ja) | 1992-08-14 | 1992-08-14 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0661818A true JPH0661818A (ja) | 1994-03-04 |
Family
ID=16694068
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4216799A Withdrawn JPH0661818A (ja) | 1992-08-14 | 1992-08-14 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0661818A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6037827A (en) * | 1997-06-27 | 2000-03-14 | United Memories, Inc. | Noise isolation circuit |
-
1992
- 1992-08-14 JP JP4216799A patent/JPH0661818A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6037827A (en) * | 1997-06-27 | 2000-03-14 | United Memories, Inc. | Noise isolation circuit |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |