JPH0661818A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0661818A JPH0661818A JP4216799A JP21679992A JPH0661818A JP H0661818 A JPH0661818 A JP H0661818A JP 4216799 A JP4216799 A JP 4216799A JP 21679992 A JP21679992 A JP 21679992A JP H0661818 A JPH0661818 A JP H0661818A
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- output terminal
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- mos transistor
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Abstract
(57)【要約】
【目的】高速動作を損なわずに出力リンギングの発生が
抑制でき、誤動作を防止することを目的とする。 【構成】ＰチャネルＭＯＳトランジスタ11が電源電圧Ｖ
ccと出力端子12との間に、ＮチャネルＭＯＳトランジス
タ18が接地側電源電圧Ｖssと出力端子12との間にそれぞ
れ接続され、ＰチャネルＭＯＳトランジスタ14と15が電
源電圧Ｖccと出力端子12との間に直列に接続され、Ｎチ
ャネルＭＯＳトランジスタ19と20が接地側電源電圧Ｖss
と出力端子12との間に直列に接続され、上記トランジス
タ11、15、18、20のゲートには入力信号ＩＮが供給さ
れ、上記トランジスタ14のゲートには上記出力端子12の
信号ＯＵＴを受ける信号遅延回路16の出力が供給され、
上記トランジスタ19のゲートには上記出力端子12の信号
ＯＵＴを受ける信号遅延回路21の出力が供給される。
抑制でき、誤動作を防止することを目的とする。 【構成】ＰチャネルＭＯＳトランジスタ11が電源電圧Ｖ
ccと出力端子12との間に、ＮチャネルＭＯＳトランジス
タ18が接地側電源電圧Ｖssと出力端子12との間にそれぞ
れ接続され、ＰチャネルＭＯＳトランジスタ14と15が電
源電圧Ｖccと出力端子12との間に直列に接続され、Ｎチ
ャネルＭＯＳトランジスタ19と20が接地側電源電圧Ｖss
と出力端子12との間に直列に接続され、上記トランジス
タ11、15、18、20のゲートには入力信号ＩＮが供給さ
れ、上記トランジスタ14のゲートには上記出力端子12の
信号ＯＵＴを受ける信号遅延回路16の出力が供給され、
上記トランジスタ19のゲートには上記出力端子12の信号
ＯＵＴを受ける信号遅延回路21の出力が供給される。
Description
【０００１】
【産業上の利用分野】この発明は信号出力回路を有し、
高速動作を必要とする半導体集積回路に係り、特に信号
出力時における出力リンギングの発生を抑制することが
できる半導体集積回路に関する。
高速動作を必要とする半導体集積回路に係り、特に信号
出力時における出力リンギングの発生を抑制することが
できる半導体集積回路に関する。
【０００２】
【従来の技術】半導体集積回路において外部に信号を出
力するための信号出力回路として、従来、図６に示すよ
うにＰチャネルＭＯＳトランジスタ51とＮチャネルＭＯ
Ｓトランジスタ52で構成されたＣＭＯＳインバータ53が
用いられている。このインバータ53に入力信号ＩＮとし
て例えば、“１”が与えられると出力信号ＯＵＴは
“０”になり、逆にＩＮとして“０”が与えられるとＯ
ＵＴは“１”になる。すなわち、入力信号ＩＮに応じて
Ｐチャネル、Ｎチャネルいずれか一方のＭＯＳトランジ
スタがオン状態になり、出力信号ＯＵＴのレベルが電源
電圧Ｖccもしくは接地電圧Ｖssにより設定される。
力するための信号出力回路として、従来、図６に示すよ
うにＰチャネルＭＯＳトランジスタ51とＮチャネルＭＯ
Ｓトランジスタ52で構成されたＣＭＯＳインバータ53が
用いられている。このインバータ53に入力信号ＩＮとし
て例えば、“１”が与えられると出力信号ＯＵＴは
“０”になり、逆にＩＮとして“０”が与えられるとＯ
ＵＴは“１”になる。すなわち、入力信号ＩＮに応じて
Ｐチャネル、Ｎチャネルいずれか一方のＭＯＳトランジ
スタがオン状態になり、出力信号ＯＵＴのレベルが電源
電圧Ｖccもしくは接地電圧Ｖssにより設定される。
【０００３】ところで、上記のような構成の信号出力回
路において、出力信号ＯＵＴのレベルを短時間で“０”
もしくは“１”に設定するには、上記両ＭＯＳトランジ
スタとして素子寸法の大きなものが使用される。すなわ
ち、両ＭＯＳトランジスタとして大きな電流駆動能力を
持つものが使用される。
路において、出力信号ＯＵＴのレベルを短時間で“０”
もしくは“１”に設定するには、上記両ＭＯＳトランジ
スタとして素子寸法の大きなものが使用される。すなわ
ち、両ＭＯＳトランジスタとして大きな電流駆動能力を
持つものが使用される。
【０００４】しかしながら、大きな電流駆動能力を持つ
ＭＯＳトランジスタを使用すると次のような問題が生じ
る。例えば、図７に示すように、入力信号ＩＮが“０”
から“１”に変化するとき、ＮチャネルＭＯＳトランジ
スタ52がオフからオンに変化することによって出力信号
ＯＵＴが“１”から“０”に変化するが、このＮチャネ
ルＭＯＳトランジスタ52に大きな電流が急激に流れるこ
とにより、接地電圧Ｖssを供給する電源配線に寄生的に
存在している図示しないインダクタンス成分の影響によ
り出力リンギングが発生し、ＮチャネルＭＯＳトランジ
スタ52のソース電位が一時的にＶssより低下する。この
出力リンギングの影響を受けて、図７に示すように、出
力信号ＯＵＴのレベルもＶssより低下する。この結果、
出力波形にはいわゆるアンダーシュートが発生する。ま
た、このような出力リンギングの発生により、動作して
いない他の箇所のＭＯＳトランジスタのしきい電圧が実
質的に変動し、これらのトランジスタが動作状態となる
誤動作が発生する。
ＭＯＳトランジスタを使用すると次のような問題が生じ
る。例えば、図７に示すように、入力信号ＩＮが“０”
から“１”に変化するとき、ＮチャネルＭＯＳトランジ
スタ52がオフからオンに変化することによって出力信号
ＯＵＴが“１”から“０”に変化するが、このＮチャネ
ルＭＯＳトランジスタ52に大きな電流が急激に流れるこ
とにより、接地電圧Ｖssを供給する電源配線に寄生的に
存在している図示しないインダクタンス成分の影響によ
り出力リンギングが発生し、ＮチャネルＭＯＳトランジ
スタ52のソース電位が一時的にＶssより低下する。この
出力リンギングの影響を受けて、図７に示すように、出
力信号ＯＵＴのレベルもＶssより低下する。この結果、
出力波形にはいわゆるアンダーシュートが発生する。ま
た、このような出力リンギングの発生により、動作して
いない他の箇所のＭＯＳトランジスタのしきい電圧が実
質的に変動し、これらのトランジスタが動作状態となる
誤動作が発生する。
【０００５】一方、入力信号ＩＮが“１”から“０”に
変化し、ＰチャネルＭＯＳトランジスタ51がオフからオ
ンに変化する場合にもＶcc側に出力リンギングが発生
し、この場合には出力波形にいわゆるオーバーシュート
が生じ、上記と同様に誤動作が発生する。
変化し、ＰチャネルＭＯＳトランジスタ51がオフからオ
ンに変化する場合にもＶcc側に出力リンギングが発生
し、この場合には出力波形にいわゆるオーバーシュート
が生じ、上記と同様に誤動作が発生する。
【０００６】
【発明が解決しようとする課題】このように信号出力回
路を有する従来の半導体集積回路では、動作の高速化を
図るためにＭＯＳトランジスタの電流駆動能力を大きく
すると、出力が変化する際に出力リンギングが発生し、
他の回路が誤動作するという欠点がある。
路を有する従来の半導体集積回路では、動作の高速化を
図るためにＭＯＳトランジスタの電流駆動能力を大きく
すると、出力が変化する際に出力リンギングが発生し、
他の回路が誤動作するという欠点がある。
【０００７】この発明は上記のような事情を考慮してな
されたものであり、その目的は、高速動作を損なわずに
出力リンギングの発生が抑制でき、誤動作を防止するこ
とができる半導体集積回路を提供することである。
されたものであり、その目的は、高速動作を損なわずに
出力リンギングの発生が抑制でき、誤動作を防止するこ
とができる半導体集積回路を提供することである。
【０００８】
【課題を解決するための手段】この発明の半導体集積回
路は、ソース・ドレインの電流通路が第１の電源電圧と
信号出力端子との間に挿入され、ゲートに入力信号を受
ける第１チャネルの第１のＭＯＳトランジスタと、上記
信号出力端子の信号を遅延する第１の遅延手段と、ゲー
トに上記第１の遅延手段の出力を受け、ソース・ドレイ
ンの電流通路が第１の電源電圧と上記信号出力端子との
間に挿入された第１チャネルの第２のＭＯＳトランジス
タと、ゲートに上記入力信号を受け、ソース・ドレイン
の電流通路が上記第２のＭＯＳトランジスタのソース・
ドレインの電流通路と直列接続された第１チャネルの第
３のＭＯＳトランジスタと、ソース・ドレインの電流通
路が第２の電源電圧と上記信号出力端子との間に挿入さ
れ、ゲートに上記入力信号を受ける第２チャネルの第４
のＭＯＳトランジスタと、上記信号出力端子の信号を遅
延する第２の遅延手段と、ゲートに上記第２の遅延手段
の出力を受け、ソース・ドレインの電流通路が第２の電
源電圧と上記信号出力端子との間に挿入された第２チャ
ネルの第５のＭＯＳトランジスタと、ゲートに上記入力
信号を受け、ソース・ドレインの電流通路が上記第５の
ＭＯＳトランジスタのソース・ドレインの電流通路と直
列接続された第２チャネルの第６のＭＯＳトランジスタ
とを具備したことを特徴する。
路は、ソース・ドレインの電流通路が第１の電源電圧と
信号出力端子との間に挿入され、ゲートに入力信号を受
ける第１チャネルの第１のＭＯＳトランジスタと、上記
信号出力端子の信号を遅延する第１の遅延手段と、ゲー
トに上記第１の遅延手段の出力を受け、ソース・ドレイ
ンの電流通路が第１の電源電圧と上記信号出力端子との
間に挿入された第１チャネルの第２のＭＯＳトランジス
タと、ゲートに上記入力信号を受け、ソース・ドレイン
の電流通路が上記第２のＭＯＳトランジスタのソース・
ドレインの電流通路と直列接続された第１チャネルの第
３のＭＯＳトランジスタと、ソース・ドレインの電流通
路が第２の電源電圧と上記信号出力端子との間に挿入さ
れ、ゲートに上記入力信号を受ける第２チャネルの第４
のＭＯＳトランジスタと、上記信号出力端子の信号を遅
延する第２の遅延手段と、ゲートに上記第２の遅延手段
の出力を受け、ソース・ドレインの電流通路が第２の電
源電圧と上記信号出力端子との間に挿入された第２チャ
ネルの第５のＭＯＳトランジスタと、ゲートに上記入力
信号を受け、ソース・ドレインの電流通路が上記第５の
ＭＯＳトランジスタのソース・ドレインの電流通路と直
列接続された第２チャネルの第６のＭＯＳトランジスタ
とを具備したことを特徴する。
【０００９】
【作用】信号出力端子の信号を第１の電源電圧に応じた
レベルに設定する場合に、入力信号のレベルが変化した
直後では、第１ないし第３のＭＯＳトランジスタの全て
がオンし、第１のＭＯＳトランジスタを介して、及び第
２、第３のＭＯＳトランジスタを直列に介して、第１の
電源電圧により信号出力端子の充電が開始される。この
充電の開始後、所定の時間が経過すると第１の遅延手段
の出力が反転し、この出力をゲートに受ける第２のＭＯ
Ｓトランジスタがオフし、第２、第３のＭＯＳトランジ
スタからなる充電経路による充電動作が終了し、その後
は第１のＭＯＳトランジスタのみによる充電が継続して
行われる。また、信号出力端子の信号を第２の電源電圧
に応じたレベルに設定する場合に、入力信号のレベルが
変化した直後では、第４ないし第６のＭＯＳトランジス
タの全てがオンし、第４のＭＯＳトランジスタを介し
て、及び第５、第６のＭＯＳトランジスタを直列に介し
て、第２の電源電圧により信号出力端子の放電が開始さ
れる。この放電の開始後、所定の時間が経過すると第２
の遅延手段の出力が反転し、この出力をゲートに受ける
第５のＭＯＳトランジスタがオフし、第５、第６のＭＯ
Ｓトランジスタからなる放電経路による放電動作が終了
し、その後は第４のＭＯＳトランジスタのみによる放電
が継続して行われる。
レベルに設定する場合に、入力信号のレベルが変化した
直後では、第１ないし第３のＭＯＳトランジスタの全て
がオンし、第１のＭＯＳトランジスタを介して、及び第
２、第３のＭＯＳトランジスタを直列に介して、第１の
電源電圧により信号出力端子の充電が開始される。この
充電の開始後、所定の時間が経過すると第１の遅延手段
の出力が反転し、この出力をゲートに受ける第２のＭＯ
Ｓトランジスタがオフし、第２、第３のＭＯＳトランジ
スタからなる充電経路による充電動作が終了し、その後
は第１のＭＯＳトランジスタのみによる充電が継続して
行われる。また、信号出力端子の信号を第２の電源電圧
に応じたレベルに設定する場合に、入力信号のレベルが
変化した直後では、第４ないし第６のＭＯＳトランジス
タの全てがオンし、第４のＭＯＳトランジスタを介し
て、及び第５、第６のＭＯＳトランジスタを直列に介し
て、第２の電源電圧により信号出力端子の放電が開始さ
れる。この放電の開始後、所定の時間が経過すると第２
の遅延手段の出力が反転し、この出力をゲートに受ける
第５のＭＯＳトランジスタがオフし、第５、第６のＭＯ
Ｓトランジスタからなる放電経路による放電動作が終了
し、その後は第４のＭＯＳトランジスタのみによる放電
が継続して行われる。
【００１０】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１はこの発明の半導体集積回路の第１の
実施例の回路図であり、集積回路内部の信号を外部に出
力する信号出力回路の構成を示している。
り説明する。図１はこの発明の半導体集積回路の第１の
実施例の回路図であり、集積回路内部の信号を外部に出
力する信号出力回路の構成を示している。
【００１１】図において、複数個のＰチャネルＭＯＳト
ランジスタ11の各ソースは高電位の電源電圧Ｖccに接続
され、各ドレインは出力信号ＯＵＴを得る出力端子12に
共通に接続されている。また、上記ＭＯＳトランジスタ
11の各ゲートは、入力信号ＩＮが与えられる入力端子13
に共通に接続されている。
ランジスタ11の各ソースは高電位の電源電圧Ｖccに接続
され、各ドレインは出力信号ＯＵＴを得る出力端子12に
共通に接続されている。また、上記ＭＯＳトランジスタ
11の各ゲートは、入力信号ＩＮが与えられる入力端子13
に共通に接続されている。
【００１２】複数個のＰチャネルＭＯＳトランジスタ14
の各ソースは高電位の電源電圧Ｖccに接続されている。
これらＭＯＳトランジスタ14の各ドレインには、これら
ＭＯＳトランジスタ14と同数のＰチャネルＭＯＳトラン
ジスタ15の各ソースがそれぞれ接続され、さらにＭＯＳ
トランジスタ15の各ドレインは出力端子12に共通に接続
されている。そして、上記ＭＯＳトランジスタ15の各ゲ
ートは入力端子13に共通に接続され、上記ＭＯＳトラン
ジスタ14の各ゲートは信号遅延回路16の出力端子に共通
に接続されている。
の各ソースは高電位の電源電圧Ｖccに接続されている。
これらＭＯＳトランジスタ14の各ドレインには、これら
ＭＯＳトランジスタ14と同数のＰチャネルＭＯＳトラン
ジスタ15の各ソースがそれぞれ接続され、さらにＭＯＳ
トランジスタ15の各ドレインは出力端子12に共通に接続
されている。そして、上記ＭＯＳトランジスタ15の各ゲ
ートは入力端子13に共通に接続され、上記ＭＯＳトラン
ジスタ14の各ゲートは信号遅延回路16の出力端子に共通
に接続されている。
【００１３】上記信号遅延回路16は上記出力端子12の信
号を所定時間だけ遅延して出力する機能を有するもので
あり、例えば図示するように、一方入力端子に上記出力
端子12の信号が供給され、他方入力端子に接地側電源電
圧Ｖssすなわち“０”レベルの信号が供給される２入力
のオア（ＯＲ）回路17で構成されている。
号を所定時間だけ遅延して出力する機能を有するもので
あり、例えば図示するように、一方入力端子に上記出力
端子12の信号が供給され、他方入力端子に接地側電源電
圧Ｖssすなわち“０”レベルの信号が供給される２入力
のオア（ＯＲ）回路17で構成されている。
【００１４】さらに、複数個のＮチャネルＭＯＳトラン
ジスタ18の各ソースは接地電位の電源電圧Ｖssに接続さ
れ、各ドレインは上記出力端子12に共通に接続されてい
る。また、上記ＭＯＳトランジスタ18の各ゲートは上記
入力端子13に共通に接続されている。
ジスタ18の各ソースは接地電位の電源電圧Ｖssに接続さ
れ、各ドレインは上記出力端子12に共通に接続されてい
る。また、上記ＭＯＳトランジスタ18の各ゲートは上記
入力端子13に共通に接続されている。
【００１５】複数個のＮチャネルＭＯＳトランジスタ19
の各ソースは上記電源電圧Ｖssに接続されている。これ
らＭＯＳトランジスタ19の各ドレインには、これらＭＯ
Ｓトランジスタ19と同数のＮチャネルＭＯＳトランジス
タ20の各ソースがそれぞれ接続され、さらにＭＯＳトラ
ンジスタ20の各ドレインは上記出力端子12に共通に接続
されている。そして、上記ＭＯＳトランジスタ20の各ゲ
ートは上記入力端子13に共通に接続され、上記ＭＯＳト
ランジスタ19の各ゲートは信号遅延回路21の出力端子に
共通に接続されている。
の各ソースは上記電源電圧Ｖssに接続されている。これ
らＭＯＳトランジスタ19の各ドレインには、これらＭＯ
Ｓトランジスタ19と同数のＮチャネルＭＯＳトランジス
タ20の各ソースがそれぞれ接続され、さらにＭＯＳトラ
ンジスタ20の各ドレインは上記出力端子12に共通に接続
されている。そして、上記ＭＯＳトランジスタ20の各ゲ
ートは上記入力端子13に共通に接続され、上記ＭＯＳト
ランジスタ19の各ゲートは信号遅延回路21の出力端子に
共通に接続されている。
【００１６】上記信号遅延回路21は上記出力端子12の信
号を所定時間だけ遅延して出力する機能を有するもので
あり、例えば図示するように、一方入力端子に上記出力
端子12の信号が供給され、他方入力端子に電源電圧Ｖcc
すなわち“１”レベルの信号が供給される２入力のアン
ド（ＡＮＤ）回路22で構成されている。
号を所定時間だけ遅延して出力する機能を有するもので
あり、例えば図示するように、一方入力端子に上記出力
端子12の信号が供給され、他方入力端子に電源電圧Ｖcc
すなわち“１”レベルの信号が供給される２入力のアン
ド（ＡＮＤ）回路22で構成されている。
【００１７】上記Ｐチャネル側及びＮチャネル側の各Ｍ
ＯＳトランジスタは互いに分離し独立して形成されたも
のを使用するようにしてもよいが、例えば図２に示すよ
うな構成のものも使用できる。図２はＰチャネル側のも
ののみを示したパターン平面図であり、図中のＳはＰチ
ャネルＭＯＳトランジスタのソース拡散領域、Ｄは同じ
くドレイン拡散領域、Ｇはゲート電極をそれぞれ示し、
前記直列接続された２個のＭＯＳトランジスタ14．15
は、それぞれ１個のソース拡散領域Ｓとドレイン拡散領
域Ｄとの間に２個のゲート電極Ｇを配置形成し、一方の
ゲート電極には入力信号ＩＮを、他方のゲート電極には
前記信号遅延回路16の出力ＤＥＬをそれぞれ供給するこ
とにより構成される。また、ＭＯＳトランジスタ11はソ
ース拡散領域Ｓとドレイン拡散領域Ｄとを交互に配置
し、ぞれぞれの間にゲート電極Ｇを配置し、これらのゲ
ート電極に入力信号ＩＮを供給することにより構成され
る。
ＯＳトランジスタは互いに分離し独立して形成されたも
のを使用するようにしてもよいが、例えば図２に示すよ
うな構成のものも使用できる。図２はＰチャネル側のも
ののみを示したパターン平面図であり、図中のＳはＰチ
ャネルＭＯＳトランジスタのソース拡散領域、Ｄは同じ
くドレイン拡散領域、Ｇはゲート電極をそれぞれ示し、
前記直列接続された２個のＭＯＳトランジスタ14．15
は、それぞれ１個のソース拡散領域Ｓとドレイン拡散領
域Ｄとの間に２個のゲート電極Ｇを配置形成し、一方の
ゲート電極には入力信号ＩＮを、他方のゲート電極には
前記信号遅延回路16の出力ＤＥＬをそれぞれ供給するこ
とにより構成される。また、ＭＯＳトランジスタ11はソ
ース拡散領域Ｓとドレイン拡散領域Ｄとを交互に配置
し、ぞれぞれの間にゲート電極Ｇを配置し、これらのゲ
ート電極に入力信号ＩＮを供給することにより構成され
る。
【００１８】上記のような構成の回路において、いま入
力信号ＩＮが“０”になっている状態の時を考える。こ
のとき、各ＰチャネルＭＯＳトランジスタ11，15はオン
状態、各ＮチャネルＭＯＳトランジスタ18，20はオフ状
態になっている。このため、出力信号ＯＵＴは“１”に
なっている。また、信号遅延回路16の出力信号は“１”
であり、この出力信号がゲートに入力する各Ｐチャネル
ＭＯＳトランジスタ15はそれぞれオフ状態になってい
る。このとき、信号遅延回路21の出力信号も“１”であ
り、この出力信号がゲートに入力する各ＮチャネルＭＯ
Ｓトランジスタ19はそれぞれオン状態になっている。
力信号ＩＮが“０”になっている状態の時を考える。こ
のとき、各ＰチャネルＭＯＳトランジスタ11，15はオン
状態、各ＮチャネルＭＯＳトランジスタ18，20はオフ状
態になっている。このため、出力信号ＯＵＴは“１”に
なっている。また、信号遅延回路16の出力信号は“１”
であり、この出力信号がゲートに入力する各Ｐチャネル
ＭＯＳトランジスタ15はそれぞれオフ状態になってい
る。このとき、信号遅延回路21の出力信号も“１”であ
り、この出力信号がゲートに入力する各ＮチャネルＭＯ
Ｓトランジスタ19はそれぞれオン状態になっている。
【００１９】次に上記の状態から入力信号ＩＮが“１”
に変化すると、各ＰチャネルＭＯＳトランジスタ11，15
は直ちにオフ状態となり、各ＮチャネルＭＯＳトランジ
スタ18，20は直ちにオン状態になる。また、各Ｎチャネ
ルＭＯＳトランジスタ19は予めオン状態になっているの
で、信号ＩＮが“１”に変化した直後では、各ＭＯＳト
ランジスタ18を介して、及び直列接続された２個のＭＯ
Ｓトランジスタ19，20を介して出力端子12が放電される
ので、出力信号ＯＵＴの電圧は図３の特性図に示すよう
に、急速に“０”に向かって低下していく。そして、出
力信号ＯＵＴの電圧レベルが低下していき、信号遅延回
路21内のアンド回路22のしきい値電圧ＶthC 以下に下が
ると、アンド回路22の出力信号は“１”から“０”に反
転する。これにより、いままでオン状態であった各ＭＯ
Ｓトランジスタ19がオフ状態になり、直列接続された２
個のＭＯＳトランジスタ19，20を介して出力端子12を充
電する充電経路が遮断される。この結果、いままで急速
に低下していた出力信号ＯＵＴの電圧レベルは、上記し
きい値電圧ＶthC よりも下がった時点からその低下速度
が落ち、なだらかに低下していく。
に変化すると、各ＰチャネルＭＯＳトランジスタ11，15
は直ちにオフ状態となり、各ＮチャネルＭＯＳトランジ
スタ18，20は直ちにオン状態になる。また、各Ｎチャネ
ルＭＯＳトランジスタ19は予めオン状態になっているの
で、信号ＩＮが“１”に変化した直後では、各ＭＯＳト
ランジスタ18を介して、及び直列接続された２個のＭＯ
Ｓトランジスタ19，20を介して出力端子12が放電される
ので、出力信号ＯＵＴの電圧は図３の特性図に示すよう
に、急速に“０”に向かって低下していく。そして、出
力信号ＯＵＴの電圧レベルが低下していき、信号遅延回
路21内のアンド回路22のしきい値電圧ＶthC 以下に下が
ると、アンド回路22の出力信号は“１”から“０”に反
転する。これにより、いままでオン状態であった各ＭＯ
Ｓトランジスタ19がオフ状態になり、直列接続された２
個のＭＯＳトランジスタ19，20を介して出力端子12を充
電する充電経路が遮断される。この結果、いままで急速
に低下していた出力信号ＯＵＴの電圧レベルは、上記し
きい値電圧ＶthC よりも下がった時点からその低下速度
が落ち、なだらかに低下していく。
【００２０】このように出力信号ＯＵＴの電圧レベルが
低下する時、始めの期間では十分に大きな電流で放電が
行われる。また、レベルがある程度下がった時点で出力
端子12からの放電経路の一部が遮断され、放電電流の値
が小さくされるため、Ｖss側における電源ノイズの発生
が抑制され、出力信号波形にはアンダーシュートが発生
しなくなる。すなわち、高速動作を損なわずに出力リン
ギングの発生を抑制することができる。
低下する時、始めの期間では十分に大きな電流で放電が
行われる。また、レベルがある程度下がった時点で出力
端子12からの放電経路の一部が遮断され、放電電流の値
が小さくされるため、Ｖss側における電源ノイズの発生
が抑制され、出力信号波形にはアンダーシュートが発生
しなくなる。すなわち、高速動作を損なわずに出力リン
ギングの発生を抑制することができる。
【００２１】その後、出力信号ＯＵＴが“０”で安定し
ている時は、各ＰチャネルＭＯＳトランジスタ11，15は
オフ状態、各ＰチャネルＭＯＳトランジスタ14はオン状
態、各ＮチャネルＭＯＳトランジスタ18，20はオン状態
及び各ＮチャネルＭＯＳトランジスタ19はオフ状態にな
っている。
ている時は、各ＰチャネルＭＯＳトランジスタ11，15は
オフ状態、各ＰチャネルＭＯＳトランジスタ14はオン状
態、各ＮチャネルＭＯＳトランジスタ18，20はオン状態
及び各ＮチャネルＭＯＳトランジスタ19はオフ状態にな
っている。
【００２２】次に上記の状態から入力信号ＩＮが“０”
に変化すると、各ＰチャネルＭＯＳトランジスタ11，15
は直ちにオン状態となり、各ＮチャネルＭＯＳトランジ
スタ18，20は直ちにオフ状態になる。また、予め各Ｐチ
ャネルＭＯＳトランジスタ14はオン状態になっているの
で、信号ＩＮが“１”に変化した直後では、各ＭＯＳト
ランジスタ11を介して、及び直列接続された２個のＭＯ
Ｓトランジスタ14，15を介して出力端子12が充電される
ので、出力信号ＯＵＴは急速に“１”に向かって上昇し
ていく。そして、出力信号ＯＵＴのレベルが上昇してい
き、信号遅延回路16内のオア回路17のしきい値電圧Ｖth
C ′を越えると、オア回路17の出力信号は“０”から
“１”に反転する。これにより、いままでオン状態であ
った各ＭＯＳトランジスタ14がオフ状態になり、直列接
続された２個のＭＯＳトランジスタ14，15を介して出力
端子12を充電する充電経路が遮断される。この結果、い
ままで急速に上昇していた出力信号ＯＵＴは、上記しき
い値電圧ＶthC ′を越えるとその上昇速度が落ち、その
後、出力信号ＯＵＴはなだらかに上昇していく。
に変化すると、各ＰチャネルＭＯＳトランジスタ11，15
は直ちにオン状態となり、各ＮチャネルＭＯＳトランジ
スタ18，20は直ちにオフ状態になる。また、予め各Ｐチ
ャネルＭＯＳトランジスタ14はオン状態になっているの
で、信号ＩＮが“１”に変化した直後では、各ＭＯＳト
ランジスタ11を介して、及び直列接続された２個のＭＯ
Ｓトランジスタ14，15を介して出力端子12が充電される
ので、出力信号ＯＵＴは急速に“１”に向かって上昇し
ていく。そして、出力信号ＯＵＴのレベルが上昇してい
き、信号遅延回路16内のオア回路17のしきい値電圧Ｖth
C ′を越えると、オア回路17の出力信号は“０”から
“１”に反転する。これにより、いままでオン状態であ
った各ＭＯＳトランジスタ14がオフ状態になり、直列接
続された２個のＭＯＳトランジスタ14，15を介して出力
端子12を充電する充電経路が遮断される。この結果、い
ままで急速に上昇していた出力信号ＯＵＴは、上記しき
い値電圧ＶthC ′を越えるとその上昇速度が落ち、その
後、出力信号ＯＵＴはなだらかに上昇していく。
【００２３】このように出力信号ＯＵＴが上昇する時、
始めの期間では十分に大きな電流で充電が行われる。ま
た、レベルがある程度上昇した時点で出力端子12への充
電経路の一部が遮断され、充電電流の値が小さくされる
ため、Ｖcc側の電源ノイズの発生が抑制され、出力信号
波形にはオーバーシュートが発生しなくなる。
始めの期間では十分に大きな電流で充電が行われる。ま
た、レベルがある程度上昇した時点で出力端子12への充
電経路の一部が遮断され、充電電流の値が小さくされる
ため、Ｖcc側の電源ノイズの発生が抑制され、出力信号
波形にはオーバーシュートが発生しなくなる。
【００２４】このように上記実施例によれば、高速動作
を損なわずに出力リンギングの発生を抑制することがで
き、同一集積回路内に設けられている他の回路の誤動作
を防止することができる。
を損なわずに出力リンギングの発生を抑制することがで
き、同一集積回路内に設けられている他の回路の誤動作
を防止することができる。
【００２５】なお、上記実施例では一方の信号遅延回路
16としてオア回路17を、他方の信号遅延回路21としてア
ンド回路22をそれぞれ使用する場合について説明した
が、これは図４に示すように所定のしきい値電圧をバッ
ファ回路23によって上記両信号遅延回路16，21を構成す
ることもできる。
16としてオア回路17を、他方の信号遅延回路21としてア
ンド回路22をそれぞれ使用する場合について説明した
が、これは図４に示すように所定のしきい値電圧をバッ
ファ回路23によって上記両信号遅延回路16，21を構成す
ることもできる。
【００２６】図５はこの発明の半導体集積回路の第２の
実施例の回路図であり、上記図１の実施例回路に対して
出力イネーブル信号ＯＥ，／ＯＥによる出力制御機能を
付加したものである。従って、図１と異なる箇所のみに
ついて説明する。前記ＰチャネルＭＯＳトランジスタ1
1，15の各ゲートにはナンド（ＮＡＮＤ）回路31の出力
が供給され、このナンド回路31には入力信号ＩＮと出力
イネーブル信号ＯＥとが供給されている。前記Ｎチャネ
ルＭＯＳトランジスタ18，20の各ゲートにはノア（ＮＯ
Ｒ）回路32の出力が供給され、このノア回路32には入力
信号ＩＮと出力イネーブル信号／ＯＥとが供給されてい
る。また、前記信号遅延回路16は出力イネーブル信号Ｏ
Ｅと出力信号ＯＵＴとが供給されるアンド回路33で構成
され、前記信号遅延回路21は出力イネーブル信号／ＯＥ
と出力信号ＯＵＴとが供給されるオア回路34で構成され
ている。
実施例の回路図であり、上記図１の実施例回路に対して
出力イネーブル信号ＯＥ，／ＯＥによる出力制御機能を
付加したものである。従って、図１と異なる箇所のみに
ついて説明する。前記ＰチャネルＭＯＳトランジスタ1
1，15の各ゲートにはナンド（ＮＡＮＤ）回路31の出力
が供給され、このナンド回路31には入力信号ＩＮと出力
イネーブル信号ＯＥとが供給されている。前記Ｎチャネ
ルＭＯＳトランジスタ18，20の各ゲートにはノア（ＮＯ
Ｒ）回路32の出力が供給され、このノア回路32には入力
信号ＩＮと出力イネーブル信号／ＯＥとが供給されてい
る。また、前記信号遅延回路16は出力イネーブル信号Ｏ
Ｅと出力信号ＯＵＴとが供給されるアンド回路33で構成
され、前記信号遅延回路21は出力イネーブル信号／ＯＥ
と出力信号ＯＵＴとが供給されるオア回路34で構成され
ている。
【００２７】このような構成の回路では、出力イネーブ
ル信号ＯＥが“０”で／ＯＥが“１”のとき、ナンド回
路31の出力信号は入力信号ＩＮのレベルにかかわらずに
“１”、ノア回路32の出力信号は入力信号ＩＮのレベル
にかかわらずに“０”となり、ＰチャネルＭＯＳトラン
ジスタ11，15及びＮチャネルＭＯＳトランジスタ18，20
が全てオフ状態になり、出力端子12はＶcc側及びＶss側
のどちらにも接続されてないので、出力は高インピーダ
ンス状態になる。また、上記アンド回路33の出力は
“０”となっており、ＰチャネルＭＯＳトランジスタ14
をオン状態にすることにより、高インピーダンス状態の
解除時、瞬時に出力信号のレベルを設定することができ
る。同様に、ノア回路32の出力は“１”となっており、
ＮチャネルＭＯＳトランジスタ19をオン状態にすること
により、高インピーダンス状態の解除時、瞬時に出力信
号のレベルを設定することができる。
ル信号ＯＥが“０”で／ＯＥが“１”のとき、ナンド回
路31の出力信号は入力信号ＩＮのレベルにかかわらずに
“１”、ノア回路32の出力信号は入力信号ＩＮのレベル
にかかわらずに“０”となり、ＰチャネルＭＯＳトラン
ジスタ11，15及びＮチャネルＭＯＳトランジスタ18，20
が全てオフ状態になり、出力端子12はＶcc側及びＶss側
のどちらにも接続されてないので、出力は高インピーダ
ンス状態になる。また、上記アンド回路33の出力は
“０”となっており、ＰチャネルＭＯＳトランジスタ14
をオン状態にすることにより、高インピーダンス状態の
解除時、瞬時に出力信号のレベルを設定することができ
る。同様に、ノア回路32の出力は“１”となっており、
ＮチャネルＭＯＳトランジスタ19をオン状態にすること
により、高インピーダンス状態の解除時、瞬時に出力信
号のレベルを設定することができる。
【００２８】一方、出力イネーブル信号ＯＥが“１”で
／ＯＥが“０”のとき、ナンド回路31とノア回路32は入
力信号ＩＮを反転するインバータとして動作するので、
入力信号ＩＮに応じて出力信号ＯＵＴのレベルが図１の
実施例の場合と同様にして設定される。ただし、Ｐチャ
ネルＭＯＳトランジスタ11，15のゲート入力信号とＮチ
ャネルＭＯＳトランジスタ18，20のゲート入力信号は、
図１の実施例の場合とはレベルが反対になるので、入出
力信号のレベル関係は図１とは異なったものになる。す
なわち、入力信号ＩＮが“１”に変化するとその後に出
力信号ＯＵＴは“１”に変化し、ＩＮが“０”に変化す
るとその後に出力信号ＯＵＴは“０”に変化する。
／ＯＥが“０”のとき、ナンド回路31とノア回路32は入
力信号ＩＮを反転するインバータとして動作するので、
入力信号ＩＮに応じて出力信号ＯＵＴのレベルが図１の
実施例の場合と同様にして設定される。ただし、Ｐチャ
ネルＭＯＳトランジスタ11，15のゲート入力信号とＮチ
ャネルＭＯＳトランジスタ18，20のゲート入力信号は、
図１の実施例の場合とはレベルが反対になるので、入出
力信号のレベル関係は図１とは異なったものになる。す
なわち、入力信号ＩＮが“１”に変化するとその後に出
力信号ＯＵＴは“１”に変化し、ＩＮが“０”に変化す
るとその後に出力信号ＯＵＴは“０”に変化する。
【００２９】
【発明の効果】以上説明したようにこの発明によれば、
高速動作を損なわずに出力リンギングの発生が抑制で
き、誤動作を防止することができる。
高速動作を損なわずに出力リンギングの発生が抑制で
き、誤動作を防止することができる。
【図１】この発明の第１の実施例による回路図。
【図２】上記第１の実施例回路で使用されるＭＯＳトラ
ンジスタのパターン平面図。
ンジスタのパターン平面図。
【図３】上記第１の実施例回路の波形図。
【図４】上記第１の実施例回路で使用される信号遅延回
路の他の例を示す回路図。
路の他の例を示す回路図。
【図５】この発明の第２の実施例による回路図。
【図６】従来の回路図。
【図７】上記従来回路の波形図。
11，14，15…ＰチャネルＭＯＳトランジスタ、12…出力
端子、13…入力端子、18，19，20…ＮチャネルＭＯＳト
ランジスタ、16，21…信号遅延回路、17，34…オア回
路、22，33…アンド回路、31…ナンド回路、32…ノア回
路、33…アンド回路。
端子、13…入力端子、18，19，20…ＮチャネルＭＯＳト
ランジスタ、16，21…信号遅延回路、17，34…オア回
路、22，33…アンド回路、31…ナンド回路、32…ノア回
路、33…アンド回路。
Claims (4)
- 【請求項１】 ソース・ドレインの電流通路が第１の電
源電圧と出力端子との間に挿入され、ゲートに入力信号
を受ける第１チャネルの第１のＭＯＳトランジスタと、 上記信号出力端子の信号を遅延する第１の遅延手段と、 ゲートに上記第１の遅延手段の出力を受け、ソース・ド
レインの電流通路が第１の電源電圧と上記信号出力端子
との間に挿入された第１チャネルの第２のＭＯＳトラン
ジスタと、 ゲートに上記入力信号を受け、ソース・ドレインの電流
通路が上記第２のＭＯＳトランジスタのソース・ドレイ
ンの電流通路と直列接続された第１チャネルの第３のＭ
ＯＳトランジスタと、 ソース・ドレインの電流通路が第２の電源電圧と上記信
号出力端子との間に挿入され、ゲートに上記入力信号を
受ける第２チャネルの第４のＭＯＳトランジスタと、 上記信号出力端子の信号を遅延する第２の遅延手段と、 ゲートに上記第２の遅延手段の出力を受け、ソース・ド
レインの電流通路が第２の電源電圧と上記信号出力端子
との間に挿入された第２チャネルの第５のＭＯＳトラン
ジスタと、 ゲートに上記入力信号を受け、ソース・ドレインの電流
通路が上記第５のＭＯＳトランジスタのソース・ドレイ
ンの電流通路と直列接続された第２チャネルの第６のＭ
ＯＳトランジスタとを具備したことを特徴とする半導体
集積回路。 - 【請求項２】 前記第１ないし第３のＭＯＳトランジス
タがＰチャネルのＭＯＳトランジスタであり、第１の遅
延手段が前記信号出力端子の信号と“１”レベルの信号
が入力されるオア回路あるいは前記信号出力端子の信号
が入力される正転のバッファ回路で構成され、前記第４
ないし第６のＭＯＳトランジスタがＮチャネルのＭＯＳ
トランジスタであり、第２の遅延手段が前記信号出力端
子の信号と“０”レベルの信号が入力されるアンド回路
あるいは前記信号出力端子の信号が入力される正転のバ
ッファ回路で構成されていることを特徴とする請求項１
に記載の半導体集積回路。 - 【請求項３】 ソース・ドレインの電流通路が第１の電
源電圧と信号出力端子との間に挿入され、ゲートに第１
の信号を受ける第１チャネルの第１のＭＯＳトランジス
タと、 上記信号出力端子の信号を遅延する第１の遅延手段と、 ゲートに上記第１の遅延手段の出力を受け、ソース・ド
レインの電流通路が第１の電源電圧と上記信号出力端子
との間に挿入された第１チャネルの第２のＭＯＳトラン
ジスタと、 ゲートに上記第１の信号を受け、ソース・ドレインの電
流通路が上記第２のＭＯＳトランジスタのソース・ドレ
インの電流通路と直列接続された第１チャネルの第３の
ＭＯＳトランジスタと、 ソース・ドレインの電流通路が第２の電源電圧と上記信
号出力端子との間に挿入され、ゲートに第２の信号を受
ける第２チャネルの第４のＭＯＳトランジスタと、 上記信号出力端子の信号を遅延する第２の遅延手段と、 ゲートに上記第２の遅延手段の出力を受け、ソース・ド
レインの電流通路が第２の電源電圧と上記信号出力端子
との間に挿入された第２チャネルの第５のＭＯＳトラン
ジスタと、 ゲートに上記第２の信号を受け、ソース・ドレインの電
流通路が上記第５のＭＯＳトランジスタのソース・ドレ
インの電流通路と直列接続された第２チャネルの第６の
ＭＯＳトランジスタと、 上記信号出力端子から信号を出力するか否かの制御を行
う第１の制御信号と入力信号とから上記第１の信号を発
生する第１の論理回路と、 上記信号出力端子から信号を出力するか否かの制御を行
う第２の制御信号と上記入力信号とから上記第２の信号
を発生する第２の論理回路とを具備したことを特徴とす
る半導体集積回路。 - 【請求項４】 前記第１ないし第３のＭＯＳトランジス
タがＰチャネルのＭＯＳトランジスタであり、第１の遅
延手段が前記信号出力端子の信号と前記第１の制御信号
が入力されるアンド回路で構成され、前記第４ないし第
６のＭＯＳトランジスタがＮチャネルのＭＯＳトランジ
スタであり、第２の遅延手段が前記信号出力端子の信号
と前記第２の制御信号が入力されるオア回路で構成され
ていることを特徴とする請求項３に記載の半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4216799A JPH0661818A (ja) | 1992-08-14 | 1992-08-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4216799A JPH0661818A (ja) | 1992-08-14 | 1992-08-14 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661818A true JPH0661818A (ja) | 1994-03-04 |
Family
ID=16694068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4216799A Withdrawn JPH0661818A (ja) | 1992-08-14 | 1992-08-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661818A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6037827A (en) * | 1997-06-27 | 2000-03-14 | United Memories, Inc. | Noise isolation circuit |
-
1992
- 1992-08-14 JP JP4216799A patent/JPH0661818A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6037827A (en) * | 1997-06-27 | 2000-03-14 | United Memories, Inc. | Noise isolation circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |