JPH0661818A - Semiconductor integrated circuit - Google Patents
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- JPH0661818A JPH0661818A JP4216799A JP21679992A JPH0661818A JP H0661818 A JPH0661818 A JP H0661818A JP 4216799 A JP4216799 A JP 4216799A JP 21679992 A JP21679992 A JP 21679992A JP H0661818 A JPH0661818 A JP H0661818A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は信号出力回路を有し、
高速動作を必要とする半導体集積回路に係り、特に信号
出力時における出力リンギングの発生を抑制することが
できる半導体集積回路に関する。This invention has a signal output circuit,
The present invention relates to a semiconductor integrated circuit that requires high-speed operation, and particularly to a semiconductor integrated circuit that can suppress the occurrence of output ringing during signal output.
【０００２】[0002]
【従来の技術】半導体集積回路において外部に信号を出
力するための信号出力回路として、従来、図６に示すよ
うにＰチャネルＭＯＳトランジスタ51とＮチャネルＭＯ
Ｓトランジスタ52で構成されたＣＭＯＳインバータ53が
用いられている。このインバータ53に入力信号ＩＮとし
て例えば、“１”が与えられると出力信号ＯＵＴは
“０”になり、逆にＩＮとして“０”が与えられるとＯ
ＵＴは“１”になる。すなわち、入力信号ＩＮに応じて
Ｐチャネル、Ｎチャネルいずれか一方のＭＯＳトランジ
スタがオン状態になり、出力信号ＯＵＴのレベルが電源
電圧Ｖccもしくは接地電圧Ｖssにより設定される。2. Description of the Related Art As a signal output circuit for outputting a signal to the outside in a semiconductor integrated circuit, conventionally, as shown in FIG. 6, a P channel MOS transistor 51 and an N channel MO are provided.
A CMOS inverter 53 composed of an S transistor 52 is used. For example, when "1" is given as the input signal IN to the inverter 53, the output signal OUT becomes "0", and conversely, when "0" is given as IN, the output signal OUT becomes O.
UT becomes "1". That is, one of the P-channel and N-channel MOS transistors is turned on according to the input signal IN, and the level of the output signal OUT is set by the power supply voltage Vcc or the ground voltage Vss.
【０００３】ところで、上記のような構成の信号出力回
路において、出力信号ＯＵＴのレベルを短時間で“０”
もしくは“１”に設定するには、上記両ＭＯＳトランジ
スタとして素子寸法の大きなものが使用される。すなわ
ち、両ＭＯＳトランジスタとして大きな電流駆動能力を
持つものが使用される。By the way, in the signal output circuit configured as described above, the level of the output signal OUT is "0" in a short time.
Alternatively, in order to set it to "1", both MOS transistors having large element size are used. That is, both MOS transistors having a large current drive capability are used.
【０００４】しかしながら、大きな電流駆動能力を持つ
ＭＯＳトランジスタを使用すると次のような問題が生じ
る。例えば、図７に示すように、入力信号ＩＮが“０”
から“１”に変化するとき、ＮチャネルＭＯＳトランジ
スタ52がオフからオンに変化することによって出力信号
ＯＵＴが“１”から“０”に変化するが、このＮチャネ
ルＭＯＳトランジスタ52に大きな電流が急激に流れるこ
とにより、接地電圧Ｖssを供給する電源配線に寄生的に
存在している図示しないインダクタンス成分の影響によ
り出力リンギングが発生し、ＮチャネルＭＯＳトランジ
スタ52のソース電位が一時的にＶssより低下する。この
出力リンギングの影響を受けて、図７に示すように、出
力信号ＯＵＴのレベルもＶssより低下する。この結果、
出力波形にはいわゆるアンダーシュートが発生する。ま
た、このような出力リンギングの発生により、動作して
いない他の箇所のＭＯＳトランジスタのしきい電圧が実
質的に変動し、これらのトランジスタが動作状態となる
誤動作が発生する。However, the use of a MOS transistor having a large current driving capability causes the following problems. For example, as shown in FIG. 7, the input signal IN is "0".
When changing from “1” to “1”, the output signal OUT changes from “1” to “0” due to the change of the N-channel MOS transistor 52 from OFF to ON, but a large current is rapidly supplied to the N-channel MOS transistor 52. The output ringing occurs due to the influence of an inductance component (not shown) parasitically present in the power supply line for supplying the ground voltage Vss, and the source potential of the N-channel MOS transistor 52 temporarily drops below Vss. . Under the influence of this output ringing, the level of the output signal OUT also falls below Vss, as shown in FIG. As a result,
So-called undershoot occurs in the output waveform. Further, due to the occurrence of such output ringing, the threshold voltages of the MOS transistors in other parts which are not operating substantially fluctuate, and malfunctions in which these transistors are in the operating state occur.
【０００５】一方、入力信号ＩＮが“１”から“０”に
変化し、ＰチャネルＭＯＳトランジスタ51がオフからオ
ンに変化する場合にもＶcc側に出力リンギングが発生
し、この場合には出力波形にいわゆるオーバーシュート
が生じ、上記と同様に誤動作が発生する。On the other hand, when the input signal IN changes from "1" to "0" and the P-channel MOS transistor 51 changes from off to on, output ringing occurs on the Vcc side. In this case, the output waveform Causes a so-called overshoot, which causes a malfunction similar to the above.
【０００６】[0006]
【発明が解決しようとする課題】このように信号出力回
路を有する従来の半導体集積回路では、動作の高速化を
図るためにＭＯＳトランジスタの電流駆動能力を大きく
すると、出力が変化する際に出力リンギングが発生し、
他の回路が誤動作するという欠点がある。In the conventional semiconductor integrated circuit having the signal output circuit as described above, if the current driving capability of the MOS transistor is increased in order to speed up the operation, the output ringing occurs when the output changes. Occurs,
There is a drawback that other circuits malfunction.
【０００７】この発明は上記のような事情を考慮してな
されたものであり、その目的は、高速動作を損なわずに
出力リンギングの発生が抑制でき、誤動作を防止するこ
とができる半導体集積回路を提供することである。The present invention has been made in view of the above circumstances, and an object thereof is to provide a semiconductor integrated circuit capable of suppressing the occurrence of output ringing without impairing high-speed operation and preventing malfunction. Is to provide.
【０００８】[0008]
【課題を解決するための手段】この発明の半導体集積回
路は、ソース・ドレインの電流通路が第１の電源電圧と
信号出力端子との間に挿入され、ゲートに入力信号を受
ける第１チャネルの第１のＭＯＳトランジスタと、上記
信号出力端子の信号を遅延する第１の遅延手段と、ゲー
トに上記第１の遅延手段の出力を受け、ソース・ドレイ
ンの電流通路が第１の電源電圧と上記信号出力端子との
間に挿入された第１チャネルの第２のＭＯＳトランジス
タと、ゲートに上記入力信号を受け、ソース・ドレイン
の電流通路が上記第２のＭＯＳトランジスタのソース・
ドレインの電流通路と直列接続された第１チャネルの第
３のＭＯＳトランジスタと、ソース・ドレインの電流通
路が第２の電源電圧と上記信号出力端子との間に挿入さ
れ、ゲートに上記入力信号を受ける第２チャネルの第４
のＭＯＳトランジスタと、上記信号出力端子の信号を遅
延する第２の遅延手段と、ゲートに上記第２の遅延手段
の出力を受け、ソース・ドレインの電流通路が第２の電
源電圧と上記信号出力端子との間に挿入された第２チャ
ネルの第５のＭＯＳトランジスタと、ゲートに上記入力
信号を受け、ソース・ドレインの電流通路が上記第５の
ＭＯＳトランジスタのソース・ドレインの電流通路と直
列接続された第２チャネルの第６のＭＯＳトランジスタ
とを具備したことを特徴する。According to the semiconductor integrated circuit of the present invention, the source / drain current path is inserted between the first power supply voltage and the signal output terminal, and the gate receives the input signal. A first MOS transistor, a first delay means for delaying the signal at the signal output terminal, and a gate for receiving the output of the first delay means, and a current path of the source / drain having the first power supply voltage and the first power supply voltage. The second MOS transistor of the first channel inserted between the signal output terminal and the gate receives the input signal, and the current path of the source / drain is the source / drain of the second MOS transistor.
A first channel third MOS transistor connected in series with the drain current path and a source / drain current path are inserted between the second power supply voltage and the signal output terminal, and the gate receives the input signal. 4th of 2nd channel to receive
Of the MOS transistor, the second delay means for delaying the signal of the signal output terminal, and the gate for receiving the output of the second delay means, and the current path of the source / drain having the second power supply voltage and the signal output. A second channel fifth MOS transistor inserted between the terminal and the gate, and the gate receives the input signal, and the source / drain current path is connected in series with the source / drain current path of the fifth MOS transistor. And a sixth MOS transistor of the second channel that is formed.
【０００９】[0009]
【作用】信号出力端子の信号を第１の電源電圧に応じた
レベルに設定する場合に、入力信号のレベルが変化した
直後では、第１ないし第３のＭＯＳトランジスタの全て
がオンし、第１のＭＯＳトランジスタを介して、及び第
２、第３のＭＯＳトランジスタを直列に介して、第１の
電源電圧により信号出力端子の充電が開始される。この
充電の開始後、所定の時間が経過すると第１の遅延手段
の出力が反転し、この出力をゲートに受ける第２のＭＯ
Ｓトランジスタがオフし、第２、第３のＭＯＳトランジ
スタからなる充電経路による充電動作が終了し、その後
は第１のＭＯＳトランジスタのみによる充電が継続して
行われる。また、信号出力端子の信号を第２の電源電圧
に応じたレベルに設定する場合に、入力信号のレベルが
変化した直後では、第４ないし第６のＭＯＳトランジス
タの全てがオンし、第４のＭＯＳトランジスタを介し
て、及び第５、第６のＭＯＳトランジスタを直列に介し
て、第２の電源電圧により信号出力端子の放電が開始さ
れる。この放電の開始後、所定の時間が経過すると第２
の遅延手段の出力が反転し、この出力をゲートに受ける
第５のＭＯＳトランジスタがオフし、第５、第６のＭＯ
Ｓトランジスタからなる放電経路による放電動作が終了
し、その後は第４のＭＯＳトランジスタのみによる放電
が継続して行われる。When the signal at the signal output terminal is set to the level according to the first power supply voltage, immediately after the level of the input signal changes, all of the first to third MOS transistors are turned on and the first to third MOS transistors are turned on. The charging of the signal output terminal is started by the first power supply voltage via the first MOS transistor and the second and third MOS transistors in series. After a lapse of a predetermined time after the start of this charging, the output of the first delay means is inverted and the second MO receiving the output at the gate.
The S-transistor is turned off, the charging operation by the charging path composed of the second and third MOS transistors is completed, and thereafter, the charging by only the first MOS transistor is continuously performed. Further, when the signal at the signal output terminal is set to a level according to the second power supply voltage, immediately after the level of the input signal changes, all of the fourth to sixth MOS transistors are turned on, and the fourth to sixth MOS transistors are turned on. The discharge of the signal output terminal is started by the second power supply voltage through the MOS transistor and the fifth and sixth MOS transistors in series. After the start of this discharge, the second
The output of the delay means is inverted, the fifth MOS transistor receiving this output at its gate is turned off, and the fifth and sixth MO transistors are turned off.
The discharging operation by the discharging path including the S transistor is completed, and thereafter, the discharging by only the fourth MOS transistor is continuously performed.
【００１０】[0010]
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１はこの発明の半導体集積回路の第１の
実施例の回路図であり、集積回路内部の信号を外部に出
力する信号出力回路の構成を示している。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the accompanying drawings. FIG. 1 is a circuit diagram of a first embodiment of a semiconductor integrated circuit according to the present invention, showing a configuration of a signal output circuit for outputting a signal inside the integrated circuit to the outside.
【００１１】図において、複数個のＰチャネルＭＯＳト
ランジスタ11の各ソースは高電位の電源電圧Ｖccに接続
され、各ドレインは出力信号ＯＵＴを得る出力端子12に
共通に接続されている。また、上記ＭＯＳトランジスタ
11の各ゲートは、入力信号ＩＮが与えられる入力端子13
に共通に接続されている。In the figure, the sources of a plurality of P-channel MOS transistors 11 are connected to a high-potential power supply voltage Vcc, and the drains are commonly connected to an output terminal 12 for obtaining an output signal OUT. In addition, the MOS transistor
Each gate of 11 has an input terminal 13 to which an input signal IN is applied.
Are commonly connected to.
【００１２】複数個のＰチャネルＭＯＳトランジスタ14
の各ソースは高電位の電源電圧Ｖccに接続されている。
これらＭＯＳトランジスタ14の各ドレインには、これら
ＭＯＳトランジスタ14と同数のＰチャネルＭＯＳトラン
ジスタ15の各ソースがそれぞれ接続され、さらにＭＯＳ
トランジスタ15の各ドレインは出力端子12に共通に接続
されている。そして、上記ＭＯＳトランジスタ15の各ゲ
ートは入力端子13に共通に接続され、上記ＭＯＳトラン
ジスタ14の各ゲートは信号遅延回路16の出力端子に共通
に接続されている。A plurality of P-channel MOS transistors 14
Each source is connected to the high-potential power supply voltage Vcc.
The drains of the MOS transistors 14 are connected to the sources of the P-channel MOS transistors 15 in the same number as those of the MOS transistors 14, respectively.
The drains of the transistors 15 are commonly connected to the output terminal 12. Each gate of the MOS transistor 15 is commonly connected to the input terminal 13, and each gate of the MOS transistor 14 is commonly connected to the output terminal of the signal delay circuit 16.
【００１３】上記信号遅延回路16は上記出力端子12の信
号を所定時間だけ遅延して出力する機能を有するもので
あり、例えば図示するように、一方入力端子に上記出力
端子12の信号が供給され、他方入力端子に接地側電源電
圧Ｖssすなわち“０”レベルの信号が供給される２入力
のオア（ＯＲ）回路17で構成されている。The signal delay circuit 16 has a function of delaying the signal from the output terminal 12 by a predetermined time and outputting the signal. For example, as shown in the figure, the signal from the output terminal 12 is supplied to one input terminal. The other input terminal is composed of a 2-input OR circuit 17 to which the ground side power supply voltage Vss, that is, a signal of "0" level is supplied.
【００１４】さらに、複数個のＮチャネルＭＯＳトラン
ジスタ18の各ソースは接地電位の電源電圧Ｖssに接続さ
れ、各ドレインは上記出力端子12に共通に接続されてい
る。また、上記ＭＯＳトランジスタ18の各ゲートは上記
入力端子13に共通に接続されている。Further, each source of the plurality of N-channel MOS transistors 18 is connected to the power supply voltage Vss at the ground potential, and each drain is commonly connected to the output terminal 12. The gates of the MOS transistors 18 are commonly connected to the input terminal 13.
【００１５】複数個のＮチャネルＭＯＳトランジスタ19
の各ソースは上記電源電圧Ｖssに接続されている。これ
らＭＯＳトランジスタ19の各ドレインには、これらＭＯ
Ｓトランジスタ19と同数のＮチャネルＭＯＳトランジス
タ20の各ソースがそれぞれ接続され、さらにＭＯＳトラ
ンジスタ20の各ドレインは上記出力端子12に共通に接続
されている。そして、上記ＭＯＳトランジスタ20の各ゲ
ートは上記入力端子13に共通に接続され、上記ＭＯＳト
ランジスタ19の各ゲートは信号遅延回路21の出力端子に
共通に接続されている。A plurality of N-channel MOS transistors 19
Each source of is connected to the power supply voltage Vss. Each of the drains of these MOS transistors 19 has these MO
The sources of the same number of N-channel MOS transistors 20 as the S transistors 19 are connected, and the drains of the MOS transistors 20 are also commonly connected to the output terminal 12. Each gate of the MOS transistor 20 is commonly connected to the input terminal 13, and each gate of the MOS transistor 19 is commonly connected to the output terminal of the signal delay circuit 21.
【００１６】上記信号遅延回路21は上記出力端子12の信
号を所定時間だけ遅延して出力する機能を有するもので
あり、例えば図示するように、一方入力端子に上記出力
端子12の信号が供給され、他方入力端子に電源電圧Ｖcc
すなわち“１”レベルの信号が供給される２入力のアン
ド（ＡＮＤ）回路22で構成されている。The signal delay circuit 21 has a function of delaying the signal of the output terminal 12 by a predetermined time and outputting the signal. For example, as shown in the drawing, the signal of the output terminal 12 is supplied to one input terminal. , The other input terminal has power supply voltage Vcc
That is, it is composed of a two-input AND circuit 22 to which a "1" level signal is supplied.
【００１７】上記Ｐチャネル側及びＮチャネル側の各Ｍ
ＯＳトランジスタは互いに分離し独立して形成されたも
のを使用するようにしてもよいが、例えば図２に示すよ
うな構成のものも使用できる。図２はＰチャネル側のも
ののみを示したパターン平面図であり、図中のＳはＰチ
ャネルＭＯＳトランジスタのソース拡散領域、Ｄは同じ
くドレイン拡散領域、Ｇはゲート電極をそれぞれ示し、
前記直列接続された２個のＭＯＳトランジスタ14．15
は、それぞれ１個のソース拡散領域Ｓとドレイン拡散領
域Ｄとの間に２個のゲート電極Ｇを配置形成し、一方の
ゲート電極には入力信号ＩＮを、他方のゲート電極には
前記信号遅延回路16の出力ＤＥＬをそれぞれ供給するこ
とにより構成される。また、ＭＯＳトランジスタ11はソ
ース拡散領域Ｓとドレイン拡散領域Ｄとを交互に配置
し、ぞれぞれの間にゲート電極Ｇを配置し、これらのゲ
ート電極に入力信号ＩＮを供給することにより構成され
る。Each M on the P channel side and the N channel side
Although the OS transistors may be formed separately from each other and used independently, the OS transistor having the structure shown in FIG. 2 can also be used. FIG. 2 is a pattern plan view showing only the P-channel side, in which S is a source diffusion region of a P-channel MOS transistor, D is a drain diffusion region, and G is a gate electrode.
The two MOS transistors 14.15 connected in series
Is formed by disposing two gate electrodes G between one source diffusion region S and one drain diffusion region D, one gate electrode receiving an input signal IN and the other gate electrode receiving the signal delay signal. It is constituted by supplying the output DEL of the circuit 16 respectively. Further, the MOS transistor 11 is configured by alternately arranging the source diffusion regions S and the drain diffusion regions D, arranging the gate electrodes G between them, and supplying the input signal IN to these gate electrodes. To be done.
【００１８】上記のような構成の回路において、いま入
力信号ＩＮが“０”になっている状態の時を考える。こ
のとき、各ＰチャネルＭＯＳトランジスタ11，15はオン
状態、各ＮチャネルＭＯＳトランジスタ18，20はオフ状
態になっている。このため、出力信号ＯＵＴは“１”に
なっている。また、信号遅延回路16の出力信号は“１”
であり、この出力信号がゲートに入力する各Ｐチャネル
ＭＯＳトランジスタ15はそれぞれオフ状態になってい
る。このとき、信号遅延回路21の出力信号も“１”であ
り、この出力信号がゲートに入力する各ＮチャネルＭＯ
Ｓトランジスタ19はそれぞれオン状態になっている。Consider the case where the input signal IN is "0" in the circuit having the above configuration. At this time, the P-channel MOS transistors 11 and 15 are on and the N-channel MOS transistors 18 and 20 are off. Therefore, the output signal OUT is "1". The output signal of the signal delay circuit 16 is "1".
And each P-channel MOS transistor 15 whose gate receives this output signal is in the off state. At this time, the output signal of the signal delay circuit 21 is also "1", and this output signal is input to the gate of each N channel MO.
The S transistors 19 are in the ON state.
【００１９】次に上記の状態から入力信号ＩＮが“１”
に変化すると、各ＰチャネルＭＯＳトランジスタ11，15
は直ちにオフ状態となり、各ＮチャネルＭＯＳトランジ
スタ18，20は直ちにオン状態になる。また、各Ｎチャネ
ルＭＯＳトランジスタ19は予めオン状態になっているの
で、信号ＩＮが“１”に変化した直後では、各ＭＯＳト
ランジスタ18を介して、及び直列接続された２個のＭＯ
Ｓトランジスタ19，20を介して出力端子12が放電される
ので、出力信号ＯＵＴの電圧は図３の特性図に示すよう
に、急速に“０”に向かって低下していく。そして、出
力信号ＯＵＴの電圧レベルが低下していき、信号遅延回
路21内のアンド回路22のしきい値電圧ＶthC 以下に下が
ると、アンド回路22の出力信号は“１”から“０”に反
転する。これにより、いままでオン状態であった各ＭＯ
Ｓトランジスタ19がオフ状態になり、直列接続された２
個のＭＯＳトランジスタ19，20を介して出力端子12を充
電する充電経路が遮断される。この結果、いままで急速
に低下していた出力信号ＯＵＴの電圧レベルは、上記し
きい値電圧ＶthC よりも下がった時点からその低下速度
が落ち、なだらかに低下していく。Next, from the above state, the input signal IN is "1".
To P-channel MOS transistors 11 and 15
Is immediately turned off, and the N-channel MOS transistors 18 and 20 are immediately turned on. Further, since each N-channel MOS transistor 19 has been turned on in advance, immediately after the signal IN changes to “1”, the two MO transistors connected in series via each MOS transistor 18 and in series.
Since the output terminal 12 is discharged via the S-transistors 19 and 20, the voltage of the output signal OUT rapidly decreases toward "0" as shown in the characteristic diagram of FIG. Then, when the voltage level of the output signal OUT decreases and falls below the threshold voltage VthC of the AND circuit 22 in the signal delay circuit 21, the output signal of the AND circuit 22 is inverted from “1” to “0”. To do. As a result, each MO that has been on until now
S-transistor 19 turned off and connected in series 2
The charging path for charging the output terminal 12 is cut off via the individual MOS transistors 19 and 20. As a result, the voltage level of the output signal OUT, which has been rapidly decreased until now, decreases gradually from the time it becomes lower than the threshold voltage VthC, and then gradually decreases.
【００２０】このように出力信号ＯＵＴの電圧レベルが
低下する時、始めの期間では十分に大きな電流で放電が
行われる。また、レベルがある程度下がった時点で出力
端子12からの放電経路の一部が遮断され、放電電流の値
が小さくされるため、Ｖss側における電源ノイズの発生
が抑制され、出力信号波形にはアンダーシュートが発生
しなくなる。すなわち、高速動作を損なわずに出力リン
ギングの発生を抑制することができる。When the voltage level of the output signal OUT decreases in this way, discharging is performed with a sufficiently large current in the first period. Also, when the level drops to some extent, part of the discharge path from the output terminal 12 is cut off and the value of the discharge current is reduced, so that the generation of power supply noise on the Vss side is suppressed, and the output signal waveform is under-exposed. Shooting will not occur. That is, the occurrence of output ringing can be suppressed without impairing the high speed operation.
【００２１】その後、出力信号ＯＵＴが“０”で安定し
ている時は、各ＰチャネルＭＯＳトランジスタ11，15は
オフ状態、各ＰチャネルＭＯＳトランジスタ14はオン状
態、各ＮチャネルＭＯＳトランジスタ18，20はオン状態
及び各ＮチャネルＭＯＳトランジスタ19はオフ状態にな
っている。Thereafter, when the output signal OUT is stable at "0", the P-channel MOS transistors 11 and 15 are off, the P-channel MOS transistors 14 are on, and the N-channel MOS transistors 18 and 20 are on. Is on and each N-channel MOS transistor 19 is off.
【００２２】次に上記の状態から入力信号ＩＮが“０”
に変化すると、各ＰチャネルＭＯＳトランジスタ11，15
は直ちにオン状態となり、各ＮチャネルＭＯＳトランジ
スタ18，20は直ちにオフ状態になる。また、予め各Ｐチ
ャネルＭＯＳトランジスタ14はオン状態になっているの
で、信号ＩＮが“１”に変化した直後では、各ＭＯＳト
ランジスタ11を介して、及び直列接続された２個のＭＯ
Ｓトランジスタ14，15を介して出力端子12が充電される
ので、出力信号ＯＵＴは急速に“１”に向かって上昇し
ていく。そして、出力信号ＯＵＴのレベルが上昇してい
き、信号遅延回路16内のオア回路17のしきい値電圧Ｖth
C ′を越えると、オア回路17の出力信号は“０”から
“１”に反転する。これにより、いままでオン状態であ
った各ＭＯＳトランジスタ14がオフ状態になり、直列接
続された２個のＭＯＳトランジスタ14，15を介して出力
端子12を充電する充電経路が遮断される。この結果、い
ままで急速に上昇していた出力信号ＯＵＴは、上記しき
い値電圧ＶthC ′を越えるとその上昇速度が落ち、その
後、出力信号ＯＵＴはなだらかに上昇していく。Next, from the above state, the input signal IN is "0".
To P-channel MOS transistors 11 and 15
Is immediately turned on, and the N-channel MOS transistors 18 and 20 are immediately turned off. Further, since each P-channel MOS transistor 14 is in the ON state in advance, immediately after the signal IN changes to “1”, the two MO transistors connected in series via each MOS transistor 11 and in series.
Since the output terminal 12 is charged through the S transistors 14 and 15, the output signal OUT rapidly rises toward "1". Then, the level of the output signal OUT rises, and the threshold voltage Vth of the OR circuit 17 in the signal delay circuit 16 is increased.
When it exceeds C ', the output signal of the OR circuit 17 is inverted from "0" to "1". As a result, each MOS transistor 14 that has been on until now is turned off, and the charging path for charging the output terminal 12 is cut off via the two MOS transistors 14 and 15 connected in series. As a result, the output signal OUT, which has been rising rapidly up to now, decreases its rising speed when it exceeds the threshold voltage VthC ', and thereafter the output signal OUT rises gently.
【００２３】このように出力信号ＯＵＴが上昇する時、
始めの期間では十分に大きな電流で充電が行われる。ま
た、レベルがある程度上昇した時点で出力端子12への充
電経路の一部が遮断され、充電電流の値が小さくされる
ため、Ｖcc側の電源ノイズの発生が抑制され、出力信号
波形にはオーバーシュートが発生しなくなる。When the output signal OUT rises in this way,
In the first period, charging is performed with a sufficiently large current. Further, when the level rises to some extent, a part of the charging path to the output terminal 12 is cut off and the value of the charging current is reduced, so that the generation of power source noise on the Vcc side is suppressed, and the output signal waveform is overloaded. Shooting will not occur.
【００２４】このように上記実施例によれば、高速動作
を損なわずに出力リンギングの発生を抑制することがで
き、同一集積回路内に設けられている他の回路の誤動作
を防止することができる。As described above, according to the above-mentioned embodiment, the occurrence of output ringing can be suppressed without impairing the high speed operation, and the malfunction of other circuits provided in the same integrated circuit can be prevented. .
【００２５】なお、上記実施例では一方の信号遅延回路
16としてオア回路17を、他方の信号遅延回路21としてア
ンド回路22をそれぞれ使用する場合について説明した
が、これは図４に示すように所定のしきい値電圧をバッ
ファ回路23によって上記両信号遅延回路16，21を構成す
ることもできる。In the above embodiment, one signal delay circuit is used.
The case where the OR circuit 17 is used as 16 and the AND circuit 22 is used as the other signal delay circuit 21 has been described. In this case, as shown in FIG. The circuits 16 and 21 can also be configured.
【００２６】図５はこの発明の半導体集積回路の第２の
実施例の回路図であり、上記図１の実施例回路に対して
出力イネーブル信号ＯＥ，／ＯＥによる出力制御機能を
付加したものである。従って、図１と異なる箇所のみに
ついて説明する。前記ＰチャネルＭＯＳトランジスタ1
1，15の各ゲートにはナンド（ＮＡＮＤ）回路31の出力
が供給され、このナンド回路31には入力信号ＩＮと出力
イネーブル信号ＯＥとが供給されている。前記Ｎチャネ
ルＭＯＳトランジスタ18，20の各ゲートにはノア（ＮＯ
Ｒ）回路32の出力が供給され、このノア回路32には入力
信号ＩＮと出力イネーブル信号／ＯＥとが供給されてい
る。また、前記信号遅延回路16は出力イネーブル信号Ｏ
Ｅと出力信号ＯＵＴとが供給されるアンド回路33で構成
され、前記信号遅延回路21は出力イネーブル信号／ＯＥ
と出力信号ＯＵＴとが供給されるオア回路34で構成され
ている。FIG. 5 is a circuit diagram of a second embodiment of the semiconductor integrated circuit of the present invention, in which an output control function by output enable signals OE and / OE is added to the circuit of the embodiment of FIG. is there. Therefore, only parts different from those in FIG. 1 will be described. The P channel MOS transistor 1
The output of the NAND circuit 31 is supplied to each of the gates 1 and 15, and the input signal IN and the output enable signal OE are supplied to the NAND circuit 31. Each gate of the N-channel MOS transistors 18 and 20 has a NOR gate (NO
R) The output of the circuit 32 is supplied, and the NOR circuit 32 is supplied with the input signal IN and the output enable signal / OE. The signal delay circuit 16 outputs the output enable signal O
E and an output signal OUT are supplied to the AND circuit 33, and the signal delay circuit 21 outputs the output enable signal / OE.
And an output signal OUT.
【００２７】このような構成の回路では、出力イネーブ
ル信号ＯＥが“０”で／ＯＥが“１”のとき、ナンド回
路31の出力信号は入力信号ＩＮのレベルにかかわらずに
“１”、ノア回路32の出力信号は入力信号ＩＮのレベル
にかかわらずに“０”となり、ＰチャネルＭＯＳトラン
ジスタ11，15及びＮチャネルＭＯＳトランジスタ18，20
が全てオフ状態になり、出力端子12はＶcc側及びＶss側
のどちらにも接続されてないので、出力は高インピーダ
ンス状態になる。また、上記アンド回路33の出力は
“０”となっており、ＰチャネルＭＯＳトランジスタ14
をオン状態にすることにより、高インピーダンス状態の
解除時、瞬時に出力信号のレベルを設定することができ
る。同様に、ノア回路32の出力は“１”となっており、
ＮチャネルＭＯＳトランジスタ19をオン状態にすること
により、高インピーダンス状態の解除時、瞬時に出力信
号のレベルを設定することができる。In the circuit having such a structure, when the output enable signal OE is "0" and / OE is "1", the output signal of the NAND circuit 31 is "1" or NOR regardless of the level of the input signal IN. The output signal of the circuit 32 becomes "0" regardless of the level of the input signal IN, and the P channel MOS transistors 11, 15 and the N channel MOS transistors 18, 20
Are all turned off and the output terminal 12 is not connected to either the Vcc side or the Vss side, so that the output is in the high impedance state. The output of the AND circuit 33 is "0", and the P-channel MOS transistor 14
By turning on, the output signal level can be instantly set when the high impedance state is released. Similarly, the output of the NOR circuit 32 is "1",
By turning on the N-channel MOS transistor 19, the level of the output signal can be instantly set when the high impedance state is released.
【００２８】一方、出力イネーブル信号ＯＥが“１”で
／ＯＥが“０”のとき、ナンド回路31とノア回路32は入
力信号ＩＮを反転するインバータとして動作するので、
入力信号ＩＮに応じて出力信号ＯＵＴのレベルが図１の
実施例の場合と同様にして設定される。ただし、Ｐチャ
ネルＭＯＳトランジスタ11，15のゲート入力信号とＮチ
ャネルＭＯＳトランジスタ18，20のゲート入力信号は、
図１の実施例の場合とはレベルが反対になるので、入出
力信号のレベル関係は図１とは異なったものになる。す
なわち、入力信号ＩＮが“１”に変化するとその後に出
力信号ＯＵＴは“１”に変化し、ＩＮが“０”に変化す
るとその後に出力信号ＯＵＴは“０”に変化する。On the other hand, when the output enable signal OE is "1" and / OE is "0", the NAND circuit 31 and the NOR circuit 32 operate as an inverter for inverting the input signal IN.
The level of the output signal OUT is set according to the input signal IN in the same manner as in the embodiment of FIG. However, the gate input signals of the P channel MOS transistors 11 and 15 and the gate input signals of the N channel MOS transistors 18 and 20 are
Since the levels are opposite to those of the embodiment of FIG. 1, the level relationship of the input / output signals is different from that of FIG. That is, when the input signal IN changes to "1", the output signal OUT changes to "1", and when IN changes to "0", the output signal OUT changes to "0" thereafter.
【００２９】[0029]
【発明の効果】以上説明したようにこの発明によれば、
高速動作を損なわずに出力リンギングの発生が抑制で
き、誤動作を防止することができる。As described above, according to the present invention,
The occurrence of output ringing can be suppressed without impairing high-speed operation, and malfunction can be prevented.
【図１】この発明の第１の実施例による回路図。FIG. 1 is a circuit diagram according to a first embodiment of the present invention.
【図２】上記第１の実施例回路で使用されるＭＯＳトラ
ンジスタのパターン平面図。FIG. 2 is a pattern plan view of a MOS transistor used in the circuit of the first embodiment.
【図３】上記第１の実施例回路の波形図。FIG. 3 is a waveform diagram of the circuit according to the first embodiment.
【図４】上記第１の実施例回路で使用される信号遅延回
路の他の例を示す回路図。FIG. 4 is a circuit diagram showing another example of a signal delay circuit used in the circuit of the first embodiment.
【図５】この発明の第２の実施例による回路図。FIG. 5 is a circuit diagram according to a second embodiment of the present invention.
【図６】従来の回路図。FIG. 6 is a conventional circuit diagram.
【図７】上記従来回路の波形図。FIG. 7 is a waveform diagram of the conventional circuit.
11，14，15…ＰチャネルＭＯＳトランジスタ、12…出力
端子、13…入力端子、18，19，20…ＮチャネルＭＯＳト
ランジスタ、16，21…信号遅延回路、17，34…オア回
路、22，33…アンド回路、31…ナンド回路、32…ノア回
路、33…アンド回路。11, 14, 15 ... P-channel MOS transistor, 12 ... Output terminal, 13 ... Input terminal, 18, 19, 20 ... N-channel MOS transistor, 16, 21 ... Signal delay circuit, 17, 34 ... OR circuit, 22, 33 ... AND circuit, 31 ... NAND circuit, 32 ... NOR circuit, 33 ... AND circuit.
Claims (4)
源電圧と出力端子との間に挿入され、ゲートに入力信号
を受ける第１チャネルの第１のＭＯＳトランジスタと、 上記信号出力端子の信号を遅延する第１の遅延手段と、 ゲートに上記第１の遅延手段の出力を受け、ソース・ド
レインの電流通路が第１の電源電圧と上記信号出力端子
との間に挿入された第１チャネルの第２のＭＯＳトラン
ジスタと、 ゲートに上記入力信号を受け、ソース・ドレインの電流
通路が上記第２のＭＯＳトランジスタのソース・ドレイ
ンの電流通路と直列接続された第１チャネルの第３のＭ
ＯＳトランジスタと、 ソース・ドレインの電流通路が第２の電源電圧と上記信
号出力端子との間に挿入され、ゲートに上記入力信号を
受ける第２チャネルの第４のＭＯＳトランジスタと、 上記信号出力端子の信号を遅延する第２の遅延手段と、 ゲートに上記第２の遅延手段の出力を受け、ソース・ド
レインの電流通路が第２の電源電圧と上記信号出力端子
との間に挿入された第２チャネルの第５のＭＯＳトラン
ジスタと、 ゲートに上記入力信号を受け、ソース・ドレインの電流
通路が上記第５のＭＯＳトランジスタのソース・ドレイ
ンの電流通路と直列接続された第２チャネルの第６のＭ
ＯＳトランジスタとを具備したことを特徴とする半導体
集積回路。1. A first channel first MOS transistor in which a source / drain current path is inserted between a first power supply voltage and an output terminal, and a gate receives an input signal, and a signal at the signal output terminal. Delaying means for delaying the first channel, and a gate for receiving the output of the first delaying means, and a source / drain current path inserted between the first power supply voltage and the signal output terminal. And a second MOS transistor of the first channel, the gate of which receives the input signal and the current path of the source / drain of which is connected in series with the current path of the source / drain of the second MOS transistor.
An OS transistor, a source / drain current path is inserted between a second power supply voltage and the signal output terminal, a second channel fourth MOS transistor for receiving the input signal at its gate, and the signal output terminal. A second delay means for delaying the signal of the second delay means, a gate for receiving the output of the second delay means, and a current path of the source / drain inserted between the second power supply voltage and the signal output terminal. A second channel fifth MOS transistor; and a second channel sixth MOS transistor, the gate of which receives the input signal and the source / drain current path of which is connected in series with the source / drain current path of the fifth MOS transistor. M
A semiconductor integrated circuit comprising an OS transistor.
タがＰチャネルのＭＯＳトランジスタであり、第１の遅
延手段が前記信号出力端子の信号と“１”レベルの信号
が入力されるオア回路あるいは前記信号出力端子の信号
が入力される正転のバッファ回路で構成され、前記第４
ないし第６のＭＯＳトランジスタがＮチャネルのＭＯＳ
トランジスタであり、第２の遅延手段が前記信号出力端
子の信号と“０”レベルの信号が入力されるアンド回路
あるいは前記信号出力端子の信号が入力される正転のバ
ッファ回路で構成されていることを特徴とする請求項１
に記載の半導体集積回路。2. The first to third MOS transistors are P-channel MOS transistors, and the first delay means is an OR circuit to which a signal at the signal output terminal and a signal of "1" level are input, or A forward rotation buffer circuit to which a signal from a signal output terminal is input;
To the sixth MOS transistor is an N-channel MOS
It is a transistor, and the second delay means is composed of an AND circuit to which the signal of the signal output terminal and a signal of "0" level are input, or a normal rotation buffer circuit to which the signal of the signal output terminal is input. Claim 1 characterized by the above.
The semiconductor integrated circuit according to 1.
源電圧と信号出力端子との間に挿入され、ゲートに第１
の信号を受ける第１チャネルの第１のＭＯＳトランジス
タと、 上記信号出力端子の信号を遅延する第１の遅延手段と、 ゲートに上記第１の遅延手段の出力を受け、ソース・ド
レインの電流通路が第１の電源電圧と上記信号出力端子
との間に挿入された第１チャネルの第２のＭＯＳトラン
ジスタと、 ゲートに上記第１の信号を受け、ソース・ドレインの電
流通路が上記第２のＭＯＳトランジスタのソース・ドレ
インの電流通路と直列接続された第１チャネルの第３の
ＭＯＳトランジスタと、 ソース・ドレインの電流通路が第２の電源電圧と上記信
号出力端子との間に挿入され、ゲートに第２の信号を受
ける第２チャネルの第４のＭＯＳトランジスタと、 上記信号出力端子の信号を遅延する第２の遅延手段と、 ゲートに上記第２の遅延手段の出力を受け、ソース・ド
レインの電流通路が第２の電源電圧と上記信号出力端子
との間に挿入された第２チャネルの第５のＭＯＳトラン
ジスタと、 ゲートに上記第２の信号を受け、ソース・ドレインの電
流通路が上記第５のＭＯＳトランジスタのソース・ドレ
インの電流通路と直列接続された第２チャネルの第６の
ＭＯＳトランジスタと、 上記信号出力端子から信号を出力するか否かの制御を行
う第１の制御信号と入力信号とから上記第１の信号を発
生する第１の論理回路と、 上記信号出力端子から信号を出力するか否かの制御を行
う第２の制御信号と上記入力信号とから上記第２の信号
を発生する第２の論理回路とを具備したことを特徴とす
る半導体集積回路。3. A source / drain current path is inserted between a first power supply voltage and a signal output terminal, and a first gate is provided at the gate.
A first MOS transistor of a first channel for receiving the signal of, a first delay means for delaying the signal of the signal output terminal, and a gate for receiving the output of the first delay means, and a source / drain current path Is a second channel MOS transistor of the first channel inserted between the first power supply voltage and the signal output terminal, the gate receives the first signal, and the source / drain current path has the second channel. The third channel MOS transistor of the first channel is connected in series with the source / drain current path of the MOS transistor, and the source / drain current path is inserted between the second power supply voltage and the signal output terminal. A second channel fourth MOS transistor for receiving the second signal, a second delay means for delaying the signal at the signal output terminal, and a gate for the second delay means. A fifth channel MOS transistor of a second channel in which a current path of source and drain is inserted between a second power supply voltage and the signal output terminal, and a gate receives the second signal A second channel sixth MOS transistor whose drain current path is connected in series with the source-drain current path of the fifth MOS transistor, and control whether or not to output a signal from the signal output terminal. A first logic circuit that generates the first signal from a first control signal and an input signal that are performed, a second control signal that controls whether to output a signal from the signal output terminal, and the input And a second logic circuit which generates the second signal from a signal.
タがＰチャネルのＭＯＳトランジスタであり、第１の遅
延手段が前記信号出力端子の信号と前記第１の制御信号
が入力されるアンド回路で構成され、前記第４ないし第
６のＭＯＳトランジスタがＮチャネルのＭＯＳトランジ
スタであり、第２の遅延手段が前記信号出力端子の信号
と前記第２の制御信号が入力されるオア回路で構成され
ていることを特徴とする請求項３に記載の半導体集積回
路。4. The first to third MOS transistors are P-channel MOS transistors, and the first delay means is an AND circuit to which the signal from the signal output terminal and the first control signal are input. The fourth to sixth MOS transistors are N-channel MOS transistors, and the second delay means is composed of an OR circuit to which the signal of the signal output terminal and the second control signal are input. The semiconductor integrated circuit according to claim 3, wherein:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4216799A JPH0661818A (en) | 1992-08-14 | 1992-08-14 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4216799A JPH0661818A (en) | 1992-08-14 | 1992-08-14 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661818A true JPH0661818A (en) | 1994-03-04 |
Family
ID=16694068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4216799A Withdrawn JPH0661818A (en) | 1992-08-14 | 1992-08-14 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661818A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6037827A (en) * | 1997-06-27 | 2000-03-14 | United Memories, Inc. | Noise isolation circuit |
-
1992
- 1992-08-14 JP JP4216799A patent/JPH0661818A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6037827A (en) * | 1997-06-27 | 2000-03-14 | United Memories, Inc. | Noise isolation circuit |
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Legal Events
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |